TWI794007B - 積體電路裝置、感測器裝置及積體電路 - Google Patents

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Abstract

可使用耦接至包含一傳輸器對組態的傳輸器集合的個別功率域中的時脈乘法器實施諸如包含一大感測器陣列的一積體電路的一高資料速率積體電路。所述積體電路上的參考時脈分佈電路系統分佈一相對低速度參考時脈。在一傳輸器對組態中，每一對包括一傳輸器功率域中的一第一傳輸器及一第二傳輸器。又，每一對傳輸器包含產生一本地傳輸時脈的連接至所述參考時脈分佈電路系統且安置於所述第一與第二傳輸器之間的一時脈乘法器。

Description

積體電路裝置、感測器裝置及積體電路
大體而言，本發明是關於諸如用於DNA定序技術的以高資料速率操作的積體電路感測器，及用以支援此等資料速率的積體電路上的傳輸器組態。
多種類型的感測器已用於偵測化學及/或生物製程。一種類型為化學敏感場效電晶體（chemFET）。chemFET包含閘極、源極、由通道區分離的汲極及耦接至通道區的敏感區域（諸如被調適用於與流體接觸的閘極上的表面）。chemFET的操作是基於調變由可歸因於（例如）流體中出現的化學及/或生物反應的敏感區域處的改變（諸如電壓改變）所引起的通道傳導。可感測通道傳導的調變以偵測及/或判定在敏感區域處帶來改變的化學及/或生物反應的特性。量測通道傳導的一種方式為施加適當偏壓電壓至源極及汲極，並量測流動通過chemFET的所得電流。量測通道傳導的方法可包含將已知電流驅動通過chemFET並量測源極或汲極處的所得電壓。
離子敏感場效電晶體（ISFET）為在敏感區域處包含離子敏感層的一種類型的chemFET。含有分析物的流體中存在離子變更離子敏感層與分析物流體之間的界面處的表面電位，所述電位可歸因於由存在於流體（即，分析物溶液）中的離子所引起的表面電荷基團的質子化或去質子化。ISFET的敏感區域處的表面電位改變影響裝置的閘極電壓，且藉此影響通道傳導，可量測所述改變以指示離子在溶液內的存在及/或濃度。ISFET的陣列可用於在反應期間基於離子存在、產生或使用的偵測監視化學及/或生物反應，諸如DNA定序反應。（參見（例如）Rothberg等人的2007年12月14日申請的美國專利第7,948,015號，其以全文引用的方式併入本文中。）更大體而言，可利用chemFET或其他類型的感測器及偵測器的大陣列以在多種製程中偵測及量測多種分析物的靜態及/或動態量或濃度。舉例而言，製程可為化學及/或生物反應、細胞或組織培養物或監視神經活動、核酸定序等。
用於高速鏈路以與能夠接收資料的讀取器連接的許多傳輸器可用於提供來源於包括使用chemFET的大陣列的單一感測器晶片的高資料速率。然而，在單一晶片上實施大數目個傳輸器可出現困難，使得資料完整性可受損或並未達到所要資料速率。可期望提供用於包括大高速資料源（諸如ISFET陣列及用於DNA定序的其他感測器技術）的積體電路的支援極高資料速率的技術。
本文中描述可改良自一裝置的資料傳輸整合性的技術，所述裝置包含以高資料速率產生資料的在一基板上的一資料源，諸如一DNA定序感測器晶片中的一大ISFET陣列。
為在所描述的所述技術的一個態樣中支援高資料速率，多個傳輸器可圍繞所述基板成對安置且經組態以自所述資料源並行接收資料串流。所述多個傳輸器中的所述傳輸器經組態以使用一對應本地傳輸時脈在各別輸出墊片上傳輸所述對應資料串流。使用諸如鎖相迴路的多個時脈乘法器產生所述本地傳輸時脈，所述時脈乘法器置放於所述基板上且橫跨較短距離連結至鄰近於所述時脈乘法器的所述對應傳輸器對。一參考時脈分佈電路可安置於所述基板上以分佈具有一參考頻率的一參考時脈至所述多個時脈乘法器。所述多個時脈乘法器中的時脈乘法器提供具有可為所述參考時脈頻率的一倍數的一傳輸時脈頻率的所述對應本地傳輸時脈。
所述時脈乘法器可包括具有經組態以拒絕所述參考時脈中的抖動的低通濾波器的鎖相迴路。在一個實例中，所述多個傳輸器包含能夠以大於1 Gb每秒的資料速率傳輸的至少20個傳輸器且此等傳輸器組態為至少10對。在另一實例中，一積體電路包含能夠以大於5 Gb每秒的資料速率傳輸，為120 Gb每秒或更高的一總輸送量的24個傳輸器。
在本文中所描述的所述技術的另一態樣中，利用所述多個傳輸器的一積體電路可包括多個功率域。所述積體電路上的一時脈乘法器可部署於可與其耦接至的所述傳輸器分離的一功率域中。所述傳輸器可部署於與所述積體電路上的資料源分離的一功率域中。在所述資料源包含諸如ISFET的一類比感測器陣列的實施例中，所述資料源可包含一類比功率域及一數位功率域。因此，本文中所描述的所述技術的一個態樣包含在一積體電路上的一個別功率域中的一時脈乘法器，其具有連接至與所述時脈乘法器的功率域分離的一或多個功率域中的一或多個傳輸器的一時脈信號線。如上文所描述，在一個實施例中，所述積體電路包含多個傳輸器對，其中每對具有一個時脈乘法器。在其他實施例中，一個別功率域中的一個時脈乘法器可提供一傳輸時脈至一單獨傳輸器功率域中的兩個以上傳輸器。
在實施例中，多個時脈乘法器中的所有所述時脈乘法器可部署於與用於所述基板上的所述感測器陣列、所述傳輸器及其他周邊電路系統的所述多個功率域分離的個別功率域中。用於所述時脈乘法器的所述個別功率域可具有所述晶片上的單獨接地及功率墊片以用於連接至外部電源及接地源。
用於所述多個功率域的所述功率墊片及接地墊片可以一重複次序配置於所述裝置上以支援所述多個傳輸器對及時脈乘法器。
描述用於一積體電路的一傳輸器對組態。所述傳輸器對組態可部署於包括一基板及參考時脈分佈電路系統的一積體電路上。多個傳輸器對可安置於所述基板上，其中所述多個傳輸器對中的每一對包括在所述基板上安置於一傳輸器功率域中的一第一傳輸器及一第二傳輸器。又，每一對傳輸器包含安置於所述第一與第二傳輸器之間的一時脈乘法器。每一對中的所述時脈乘法器連接至產生用於所述傳輸器對的一本地傳輸時脈的所述參考時脈分佈電路系統。所述時脈乘法器可在所述基板上安置於與所述傳輸器功率域分離的一個別功率域中。
在審閱接下來的圖式、詳細描述及申請專利範圍之後可見本發明技術的其他態樣及優勢。
參考圖1至圖13提供感測器技術及其組件的實施例的詳細描述。
圖1說明根據一些實施例的用於核酸定序的系統的組件的方塊圖。此等系統包含裝置100，其充當每秒產生超過50 Gb的數位資料，且在本文中所描述的實例中可每秒產生超過100 Gb及更多的數位資料的資料源。如所示意性地說明，在本文中所描述的技術的實施例中，支援每秒超過100 Gb的通信匯流排127可是所要的。在實例系統中，感測器晶片包含超過6億個感測器且以高訊框速率感測，從而每感測器產生多個位元。另外，本文中描述用於在積體電路上將資料自感測器陣列或其他高資料速率資料源傳輸至目的地處理器的大規模平行系統。
如圖1中所繪示，核酸定序系統可包含積體電路裝置100上的流槽101、參考電極108、用於定序的多個反應劑114、閥塊116、洗滌溶液110、閥112、流體學控制器118、管線120/122/126、通路104/109/111、廢物容器106、陣列控制器124、參考時脈128及使用者介面129。如所繪示，積體電路裝置100包含上覆包含如本文中所描述的裝置的感測器陣列的微井陣列107。流槽101包含入口102、出口103及在微井陣列107上界定反應劑流動路徑的流動腔室105。參考電極108可為任何合適類型或形狀，包含具有嵌入通路111的內腔中的流體通路或接線的同心圓柱體。反應劑114可由泵、氣體壓力或其他合適方法驅動通過流體路徑、閥及流槽101且可在離開流槽101的出口103之後被丟棄至廢物容器106。流體學控制器118可藉由執行軟體實施邏輯、其他控制器電路系統或控制器電路系統與軟體實施邏輯的組合的合適處理器控制用於反應劑114的驅動力及閥112（用於洗滌流體）及閥塊116（用於反應劑）的操作。在一些實施例中，流體學控制器118可控制個別反應劑114以預定序列歷時預定持續時間及/或以預定流動速率至流槽101及積體電路裝置100的輸送。
微井陣列107包含與感測器陣列中的對應感測器操作地相關聯的反應區陣列。舉例而言，每一反應區可耦接至適於偵測彼反應區內的所關注分析物或反應性質的一個感測器或一個以上感測器。微井陣列107可整合於積體電路裝置100中，使得微井陣列107及感測器陣列為單一裝置或晶片的部分。流槽101可具有用於控制反應劑114在微井陣列107上的路徑及流動速率的多種組態。
陣列控制器124提供偏壓電壓及定時及控制信號至積體電路裝置100以用於讀取感測器陣列的感測器。陣列控制器124亦提供參考偏壓電壓至參考電極108以偏壓在微井陣列107上流動的反應劑114。
陣列控制器124亦可包含用以經由匯流排127通過積體電路裝置100上的輸出埠自感測器陣列的感測器收集輸出信號的讀取器，所述匯流排包括（例如）以每秒數量級為100十億位元或更大的速度攜載樣本資料的多個高速串列通道。在一個實例中，其中的每一者標稱以每秒5 Gb操作的二十四個串列通道實施於匯流排127中。參考時脈128可與裝置100耦合以提供用於控制高速串列通道的穩定參考時脈。在本文中所描述的實施例中，參考時脈128可以數量級為100 MHz或200 MHz的相對低頻率操作。替代性地，參考時脈可以所要資料速率操作以支援高速串列通道。陣列控制器124可包含資料處理系統，其中讀取器板包含場可程式化閘陣列（FPGA）的集合，從而具有支援裝置100上的傳輸器的多個接收器。陣列控制器124可包含用於儲存資料及軟體應用程式的記憶體，用於存取資料及執行應用程式的處理器及促進與圖1中的系統的各種組件的通信的組件。
感測器的輸出信號的值可指示微井陣列107中的對應反應區中發生的一或多個反應的物理及/或化學參數。舉例而言，在一些例示性實施例中，可使用Rearick等人的2011年12月29日申請的美國專利申請案第13/339,846號及Hubbell的2011年12月29日申請的美國專利申請案第13/339,753號中所揭露的技術處理輸出信號的值，所述申請案皆以全文引用的方式併入本文中。使用者介面129可顯示關於流槽101的資訊及自積體電路裝置100上的感測器陣列中的感測器接收的輸出信號。使用者介面129亦可顯示器具設定及控制並允許使用者鍵入或設定器具設定及控制。
陣列控制器124可收集並分析相關於回應於輸送反應劑114而出現的化學及/或生物反應的感測器的輸出信號。系統亦可監視及控制積體電路裝置100的溫度，使得在已知預定溫度下進行反應發生及量測。系統可經組態以使單一流體或反應劑在操作期間在整個多步驟反應中接觸參考電極108。可關閉閥112以防止在反應劑114流動時任何洗滌溶液110流動至通路109。儘管可停止洗滌溶液的流動，但在參考電極108、通路109與微井陣列107之間仍可存在不間斷的流體及電通信。參考電極108與通路109及111之間的接合點之間的距離可經選擇，使得可擴散至通路111的流動於通路109中或並不流動於所述通路中的極少量反應劑將到達參考電極108。在一些實施例中，洗滌溶液110可選擇為連續接觸參考電極108，此情況可尤其有用於使用頻繁洗滌步驟的多步驟反應。
圖2說明例示性積體電路裝置200、流槽201及參考電極208的一部分的橫截面圖。裝置包含耦接至微井陣列（示意性為207）的感測器陣列（示意性為205）。在操作期間，流槽201的流動腔室204橫跨微井陣列207中的反應區的開口端限制所輸送反應劑的反應劑流206。反應區的容積、形狀、縱橫比（諸如基底寬度與井深度之比）及其他尺寸特性可基於發生的反應的本質以及所利用反應劑、產物/副產物或標記技術（若存在）進行選擇。感測器陣列205的感測器可回應於（並產生相關於其的輸出信號）微井陣列207中的相關聯反應區內的化學及/或生物反應以偵測所關注分析物或反應性質。感測器陣列205的感測器可為化學敏感場效電晶體（chemFET），諸如離子敏感場效電晶體（ISFET）。可在實施例中使用的感測器及陣列組態的實例描述於2010年5月24日申請的第2010/0300559號、2012年10月5日申請的第2010/0197507號、2012年10月5日申請的第2010/0301398號、2010年5月4日申請的第2010/0300895號、2009年5月29日申請的第2010/0137143號及2007年12月17日申請的第2009/0026082號美國專利申請公開案及2005年8月1日申請的美國專利第7,575,865號中，其中的每一者以全文引用的方式併入本文中。
積體電路裝置200包含支援經由串列通道210的集合連接至大規模平行讀取器211的大量串列埠。與ISFET的大陣列耦接的反應劑流206呈現此大規模平行通信系統可在其中藉由高度整合性操作的複雜電及機械環境。
在一些實施例中，其他類型的感測器陣列可用於類似圖1的系統中，包含（但不限於）（例如）熱敏電阻陣列及光學感測器陣列。
圖3說明根據例示性實施例的代表性感測器/偵測器及對應反應區的橫截面圖。在一些實施例中，感測器可為化學感測器。圖3繪示表示可包含數百萬個感測器的感測器陣列的小部分的兩個例示性感測器350、351；甚至涵蓋數十億個感測器。舉例而言，感測器陣列可包括100與1,000之間的感測器、100與10,000之間的感測器、10,000與100,000之間的感測器、100,000與1,000,000之間的感測器、1,000,000與40,000,000之間的感測器、10,000,000與165,000,000之間的感測器、100,000,000與660,000,000之間的感測器、1,000,000,000與5,000,000,000之間的感測器、5,000,000,000與9,000,000,000之間的感測器及高達10,000,000,000個感測器。涵蓋陣列開窗（windowing）使得可自所有或比所有感測器少的感測器獲得資料。感測器350耦接至對應反應區301且感測器351耦接至對應反應區302。兩個所說明反應區彼此化學且電隔離且與相鄰反應區化學且電隔離。介電材料303界定可在藉由不存在介電材料界定的開口內的反應區301/302。介電材料303可包括一或多層材料，諸如二氧化矽或氮化矽或任何其他合適材料或材料混合物。開口的尺寸及其間距可在實施例之間變化。在一些實施例中，開口可具有界定為平面圖橫截面積（A）的4倍除以圓周率的平方根（例如，sqrt(4*A/π)）的不大於5微米的特性直徑，諸如不大於3.5微米、不大於2.0微米、不大於1.6微米、不大於1.0微米、不大於0.8微米、不大於0.6微米、不大於0.4微米、不大於0.2微米或不大於0.1微米。感測器的平面圖面積部分地由反應區的寬度（或直徑）判定且可製造為較小以提供高密度陣列。可藉由修改反應區的寬度（例如，直徑）判定及/或減少感測器的佔據面積。在一些實施例中，可基於反應區所選擇的直徑增加或降低陣列密度。可藉由減少裝置及互連件額外負荷（包含閘極面積及接觸面積）將低雜訊感測器提供於高密度陣列中。根據額外例示性實施例的感測器及其對應反應區的額外實例描述於Fife等人的2014年3月5日申請的美國專利申請案第14/198,382號（基於2013年8月22日申請的第61/868,739號及2013年3月15日申請的第61/790,866號美國臨時專利申請案）；Fife等人的2014年3月5日申請的美國專利申請案第14/197,710號（基於2013年8月22日申請的第61/868,736號及2013年3月15日申請的第61/790,866號美國臨時專利申請案）；Fife等人的2014年3月5日申請的美國專利申請案第14/198,402號（基於2013年8月22日申請的第61/868,942號及2013年3月15日申請的第61/790,866號美國臨時專利申請案）；Fife等人的2014年3月5日申請的美國專利申請案第14/197,741號（基於2013年8月22日申請的第61/868,947號及2013年3月15日申請的第61/790,866號美國臨時專利申請案）；及Fife等人的2014年3月5日申請的美國專利申請案第14/198,417號（基於2013年8月22日申請的第61/900,907號及2013年3月15日申請的第61/790,866號美國臨時專利申請案）中，所述申請案皆以全文引用的方式併入本文中。
感測器350表示感測器陣列中的感測器。在所說明實例中，感測器350為化學敏感場效電晶體（chemFET），在此實例中更具體而言為離子敏感場效電晶體（ISFET）。感測器350包含浮動閘極結構318，其具有由可具有被調適用於接觸電解質（離子導電液體）的表面的電極307耦接至反應區301的感測器板320。感測器板320為浮動閘極結構318中的最上浮動閘極導體。在所說明實例中，浮動閘極結構318包含在介電材料層319內的多個圖案化導電材料層。感測器350亦包含導電端子，其包含半導體基板354內的源極/汲極區321及源極/汲極區322。源極/汲極區321及源極/汲極區322包括具有不同於基板354的導電性類型的導電性類型的摻雜半導體材料。舉例而言，源極/汲極區321及源極/汲極區322可包括摻雜P型半導體材料且基板可包括摻雜N型半導體材料。通道區323分離源極/汲極區321與源極/汲極區322。浮動閘極結構318上覆通道區323且由閘極介電質352與基板354分離。閘極介電質可為（例如）二氧化矽。替代性地，其他合適介電質可用於閘極介電質352，諸如具有較高介電常數的材料，碳化矽（SiC）、氮化矽（Si 3N 4）、氮氧化物、氮化鋁（AlN）、二氧化鉿（HfO 2）、氧化錫（SnO 2）、氧化銫（CeO 2）、氧化鈦（TiO 2）、氧化鎢（WO 3）、氧化鋁（Al 2O 3）、氧化鑭（La 2O 3）、氧化釓及其他材料,及其任何組合。
在一些實施例中，感測器350包含上覆多個浮動閘極導體中的最上浮動閘極導體且與之通信的電極307。電極307的上部表面308界定感測器的反應區的底部表面。電極307的上部表面308可充當感測器350的敏感區域的感測器表面。電極307可包括用以促進對特定離子的敏感性的多種不同材料中的一或多者。舉例而言，氮化矽或氮氧化矽以及金屬氧化物（諸如，氧化矽、氧化鋁或氧化鉭）大體上提供對氫離子的敏感性，而包括含有纈氨黴素的聚氯乙烯的感測材料提供對鉀離子的敏感性。亦可使用敏感於其他離子（諸如，鈉、銀、鐵、溴、碘、鈣、氫氧根、磷酸根及硝酸根）的材料。在所說明實例中，電極307繪示為單層材料。更大體而言，取決於實施，電極可包括一或多層多種導電材料（諸如，金屬或陶瓷）或任何其他合適導電材料或材料的混合物。導電材料可為任何合適金屬材料或其合金，或可為任何合適陶瓷材料或其組合。金屬材料的實例包含鋁、銅、鎳、鈦、銀、金、鉑、鉿、鑭、鉭、鎢、銥、鋯、鈀或任何合適材料或其組合。陶瓷材料的實例包含氮化鈦、氮化鈦鋁、氮氧化鈦、氮化鉭或其任何合適組合。在一些實施例中，額外感測材料（未繪示）沈積於電極307的上部表面308上。在一些實施例中，電極可為氮化鈦，且氧化鈦或氮氧化鈦可在製造期間及/或在使用期間曝露於流體期間生長於上部表面308上。氧化物是否形成於上部表面上取決於所使用導電材料、所執行製造製程及/或操作感測器的條件。取決於製造製程期間所使用的材料及/或蝕刻技術及/或製造製程等電極可以各種形狀（寬度、高度等）形成。
在一些實施例中，反應物、洗滌溶液及其他反應劑可由擴散機構移動入及移動出反應區301。感測器350對接近電極307的電荷324作出回應（且可產生相關輸出信號）。舉例而言，當感測器耦接至電解質時，感測器可對感測器表面處的電解電位作出回應。感測器的回應性可相關於接近電極307存在的電荷量。電荷324在分析物溶液中的存在可變更分析物溶液與電極307的上部表面308之間的界面處的表面電位。舉例而言，表面電位可由存在於分析物溶液中的離子所引起的表面基團的質子化或去質子化變更。在另一實例中，表面官能基或吸收化學物質的電荷可由溶液中的分析物變更。所存在的電荷量改變可導致浮動閘極結構318上的電壓發生改變，此情況又可帶來感測器350的電晶體的臨限電壓的有效改變。可藉由量測源極區321與汲極區322之間的通道區323中的電流量測界面處的電位。結果，感測器350可直接用以在連接至源極區321或汲極區322的陣列線上提供基於電流的輸出信號，或藉由額外電路系統間接提供基於電壓的輸出信號。電荷可靠近反應區301的底部較高度集中。因此，在一些實施例中，電極的尺寸變化可對回應於電荷324偵測到的信號的振幅具有影響。
在一些實施例中，反應區301中進行的反應可為用以識別或判定所關注分析物的特性或性質的分析型反應。此等反應可直接或間接產生影響鄰近於電極307的電荷量的產物/副產物。若此等產物/副產物少量產生或快速衰變或與其他成分反應，則可同時在反應區301中分析同一分析物的多個複製品以便增加所產生輸出信號。在一些實施例中，可在沈積至反應區301之前或之後將分析物的多個複製品附接至固相載體312。固相載體312可為粒子、微粒、奈米粒子。在一些實施例中，分析物可附接至可固態或多孔且可進一步包括凝膠或其類似者的珠粒，或可引入至反應區的任何其他合適固體載體。在一些實施例中，分析物的複製品可位於接近反應區的感測器的溶液中。替代性地，分析物的複製品可直接結合至感測器的表面以捕獲包含表面上的材料的試劑或表面上是否存在孔（例如，分析物的複製品可直接結合至電極307）。固相載體可具有變化的大小（例如，在100 nm至10微米的範圍內）。另外，固體載體可定位於開口中的各種位置處。對於核酸分析物，可藉由滾環擴增（RCA）、指數RCA、聚合酶鏈式反應（PCR）或類似技術製造多個經連接複製品以在無需固體載體情況下產生擴增子。
在各種例示性實施例中，本文中所描述的方法及系統可有利地用於處理及/或分析自生物反應（包含擴增或基於電子或電荷的核酸定序）獲得的資料及信號。在基於電子或電荷的定序（諸如，基於pH的定序）中，可藉由偵測產生為聚合酶催化的核苷酸延長反應的自然產物的離子（例如，氫離子）判定核苷酸併入事件。偵測核苷酸併入事件可用於定序樣本或樣板核酸，其可為（例如）所關注核酸序列的片段且其可作為純系種群直接或間接附接至固體載體。在一些實施例中，固體載體可為粒子或微粒。在一些實施例中，核酸序列可附接至珠粒。樣本或樣板核酸可以可操作方式相關聯至引子及聚合酶，且可經受核苷酸併入可自其產生的去氧核苷三磷酸（「dNTP」）添加及洗滌的重複循環或「流程」（在本文中可被稱作「核苷酸流程」）。引子可退火至樣本或樣板，使得每當添加與樣板中的下一基底互補的dNTP時引子的3'端可由聚合酶延長。基於核苷酸流程的已知序列及指示每一核苷酸流程期間的離子濃度的感測器的所量測輸出信號，可判定與存在於耦接至感測器的反應區中的樣本核酸相關聯的核苷酸的類型識別、序列及數目。
圖4為用於DNA定序的積體電路感測器陣列上的電路系統的部分的簡化方塊圖。積體電路包含基板400上的660兆像素ISFET感測器陣列401。上部行偏壓/選擇電路集合402U及上部列解碼器（列dec）531經組態以用於存取陣列401的上半部分。下部行偏壓/選擇電路集合402L及下部列解碼器521經組態以用於存取陣列401的下半部分。
上部類比/數位轉換器（ADC）電路集合403U耦接至上部行偏壓/選擇電路集合402U。上部暫存器陣列404U耦接至上部類比/數位轉換器電路集合403U。上部暫存器陣列404U可經組態以通過串列器（例如，511、512）將多個數位資料串流提供至對應傳輸器（例如，405-23、405-22）。傳輸器中的每一者耦接至對應輸出墊片對（一對用於D[23]，一對用於D[22]），所述輸出墊片又連接至傳輸線（未繪示）。
同樣地，下部類比/數位轉換器電路集合403L耦接至下部行偏壓及選擇電路集合402L。下部暫存器陣列404L耦接至下部類比/數位轉換器電路集合403L。下部暫存器陣列404L可經組態以通過串列器（例如，501、502）將多個數位資料串流提供至對應傳輸器（例如，405-0、405-1）。傳輸器中的每一者耦接至對應輸出墊片對（D[0]、D[1]），所述輸出墊片又連接至傳輸線（未繪示）。
本文中所描述的組態支援具有每秒十億位元的大量傳輸器的裝置，諸如能夠以大於1 Gb每秒的資料速率進行傳輸且以至少10對組態的至少20個傳輸器。大量十億位元每秒傳輸器呈現如下上下文：出現在少量傳輸器情況下的組態中並不清楚的一類實施問題。對於一個實例，裝置包含各自以5 Gb每秒或更快傳輸資料的24個傳輸器，從而支援120 Gb每秒或以上的高速資料源的輸送量。
包含定序器532、數位/類比轉換器533、格雷碼產生器534及偏壓電路系統535的支援周邊電路系統耦接至上部電路系統。又，包含定序器522、數位/類比轉換器523、格雷碼產生器524及偏壓電路系統525的支援電路系統耦接至下部電路系統。晶片包含用以支援裝置上的串列埠的串列周邊介面（SPI）控制區塊540及用於裝置組態的熔絲陣列541。
在一個實例操作技術中，定序器邏輯522、532導致電路系統執行訊框感測序列。在訊框定序序列中，可使用上部/下部行偏壓/選擇電路402U/402L選擇並偏壓陣列的上部及下部半邊中的每一者中的一列ISFET，使得可為對應感測器井中的電荷的函數的電流可產生於每一行線上。上部/下部類比/數位轉換器電路403U/403L自數位/類比轉換器533、523接收斜坡信號，並在對應行線上的電流匹配斜坡信號的位準時產生輸出信號。格雷碼產生器524、534可回應於輸出信號經取樣且將結果儲存於上部/下部暫存器陣列404U/404L中。暫存器陣列404U/404L中的資料經組裝至封包中，且應用至晶片上的傳輸器的多個數位資料串流中。
圖4中的電路系統的所說明部分包含基板400上的24個傳輸器集合中的四個傳輸器。所說明的四個傳輸器包含第一對傳輸器405-0、405-1及第二對傳輸器405-22、405-23。如所繪示，包含低通濾波器的一個鎖相迴路406-0耦接至第一對傳輸器405-0、405 -1。又，包含低通濾波器的一個鎖相迴路406-11耦接至第二對傳輸器405-22、405-23。鎖相迴路操作為時脈乘法器，其中的每一者產生本地傳輸時脈並經由時脈線（例如，鎖相迴路406-0處的407a、407b）將本地傳輸時脈提供至其左側上的傳輸器及其右側上的傳輸器。
每一鎖相迴路/低通濾波器406-0、406-11與對應鎖相迴路控制區塊503、513耦接，所述鎖相迴路控制區塊儲存用於控制及校準鎖相迴路的參數。此圖案可橫跨晶片上的24個傳輸器重複，使得存在12個鎖相迴路區塊及24個傳輸器。傳輸器分組成耦接至個別鎖相迴路的對。鎖相迴路安置於傳輸器之間的基板上，使得使用產生於鎖相迴路中的時脈的自鎖相迴路至傳輸器的傳輸距離可較小。
如所說明，鎖相迴路406-0、406-11中的每一者耦接至個別功率墊片VDDP及個別接地墊片GNDP。又，每一鎖相迴路的個別功率墊片VDDP及個別接地墊片GNDP安置於鄰近鎖相迴路的晶片上且在對應傳輸器對中左側上的傳輸器的輸出墊片與右側上的傳輸器的輸出墊片之間。
個別功率墊片VDDP及個別接地墊片GNDP連接至晶片外電壓供應器，所述電壓供應器可經組態有繞過電容器及其他電路系統以產生針對鎖相迴路電路的低雜訊功率組態並減少基板400上的高頻率鎖相迴路電路與其他電路之間的雜訊耦合。低速參考時脈（未繪示，參見圖5）可分佈於晶片上並連接至鎖相迴路中的每一者。使用鎖相迴路實施所說明實施例中的時脈乘法器。亦可使用其他電路系統實施時脈乘法器，諸如延遲鎖相迴路、相位插入器，及鎖相迴路、相位插入器及/或延遲鎖相迴路的組合。
圖5說明可藉由類似圖4中所繪示的裝置利用的時脈分佈電路系統。時脈分佈電路系統包含時脈輸入緩衝器570，其包含可組態以自晶片外時脈參考接收差動時脈信號或單端時脈信號的CLKP及CLKM輸入。時脈緩衝器570的輸出可以菊鏈方式分佈至沿著晶片的下側安置的鎖相迴路580-0至580-5並通過工作循環校正DCC鏈571（其包含用以支援橫跨大晶片的參考時脈傳輸的級聯DCC緩衝器群組）分佈至沿著晶片的上側的鎖相迴路580-6至580-11。在此實例中，參考時脈可分佈至下側上的傳輸器單元xmt0至xmt11並經由DCC鏈571分佈至上側上的傳輸器單元xmt12至xmt23。傳輸器單元中的每一者包含工作循環校正DCC緩衝器，並將參考時脈自傳輸器單元中的DCC緩衝器傳遞至其鄰近鎖相迴路或鄰近傳輸器單元。下文參考圖7描述包含此DCC緩衝器的傳輸器單元電路系統的實例。在替代例中，參考時脈可直接耦合至鎖相迴路電路且DCC緩衝器可視需要以其他組態安置於晶片上。時脈分佈電路以相對低頻率（諸如，125 MHz）藉由50%工作循環將參考時脈提供至鎖相迴路中的每一者。在此實例中，參考時脈可異步地分佈至鎖相迴路。
圖6為圖5中所繪示的時脈輸入緩衝器570的方塊圖。此實例中的時脈輸入緩衝器570包含多工器991。CLKP墊片連接至多工器991的「0」及「1」輸入兩者。CLKM墊片連接至多工器991的「0」輸入。圖中標記為cmos_sel的關於裝置的參數集控制多工器991，使得其以一個模式將差動輸入轉換成單端輸出，或將單端輸入作為單端輸出提供通過。多工器991的單端輸出可通過「反及」（NAND）閘992供應至DCC緩衝器（dcc）993。「反及」閘992可由在此實例中標記為ref_sel的控制信號控制。DCC緩衝器993的輸出可為待分佈於晶片上的參考時脈。
可使用多種電路結構實施諸如用於元件993或用於參考圖5所描述的DCC鏈571的工作循環校正電路。實例描述於包含Ogawa等人的「A 50% DUTY-CYCLE CORRECTION CIRCUIT FOR PLL OUTPUT」（IEEE電路及系統國際會議（卷：4）ISCAS 2002）；M. Ragavan等人的「DUTY CYCLE CORRECTOR WITH SAR FOR DDR DRAM APPLICATION」（高級電氣、電子及儀錶工程研究國際雜誌，卷2，期5，2013年5月）的文獻中。
圖7說明根據本文中所描述技術的實施例的傳輸器對的組態。每一傳輸器對包含第一傳輸器XMT 610及第二傳輸器XMT 611，其在此實例中對應於晶片上用於輸出D[0]的傳輸器及用於輸出D[1]的傳輸器。鎖相迴路/低通濾波器電路612可安置於所述對中的傳輸器610、611之間。傳輸器控制區塊620、621耦接至對應傳輸器610、611。對應資料串流630、631分別自晶片上的暫存器陣列輸入至傳輸控制區塊620、621。鎖相迴路控制區塊622耦接至鎖相迴路/低通濾波器612。
三個功率域實施於圖7中所繪示的傳輸器對組態中。傳輸器控制區塊620、621及PLL控制區塊622基於供應端子VDDD及GNDD在數位功率域中接收功率。傳輸器610、611基於供應端子VDDO、GNDO在傳輸器功率域中接收功率（輸出「O」功率）。鎖相迴路/低通濾波器電路基於直接連接至鎖相迴路/低通濾波器電路系統的供應端子VDDP、GNDP安置於個別功率域中。
參考時脈RCLK自類似上文所描述的時脈分佈電路系統耦合至鎖相迴路。系統時脈SCLK耦合至傳輸器控制區塊620、621及PLL控制區塊622。系統時脈可在一些實施例中標稱以相同於參考時脈的頻率操作但可以不同頻率操作。鎖相迴路612操作為時脈乘法器，從而在線650上產生高速本地傳輸時脈。
在一個實例中，系統時脈及參考時脈在125 MHz下操作。高速本地傳輸時脈可在2.5 GHz下產生（20×乘法）。此實例中的傳輸器在本地傳輸時脈的上升及下降邊緣兩者上傳輸，從而帶來每秒5 Gb的傳輸速率。在具有以5 Gb每秒操作的24個傳輸器的晶片中，可達成120 Gb每秒的輸送量。
使用包含低速參考時脈的分佈、個別功率域中的鎖相迴路的組態、鎖相迴路在對應傳輸器對之間的置放及本地產生的高速傳輸時脈的本地使用的技術支援所傳輸資料的高度資料整合性。
圖8為可用於圖5及圖7中所繪示的組態中的傳輸器及傳輸器控制區塊700的方塊圖。參考時脈（refclk）可作為輸入供應至單一輸出工作循環校正緩衝器（dcc1）710。DCC緩衝器710的輸出可作為輸出（refclk0）應用以用於以如圖5中所說明的菊鏈方式連接。又，DCC緩衝器710的輸出可供應至亦包含差動輸出DCC緩衝器的時脈選擇器711。時脈選擇器711能夠在此實例中標記為PLLclk的本地高速傳輸時脈與自DCC緩衝器710輸出的參考時脈之間進行選擇。控制信號（rclk_sel）可用於判定選擇。選擇自DCC緩衝器710輸出的參考時脈的能力支援測試晶片。在操作模式中，可選擇本地高速傳輸時脈PLLclk。時脈選擇器711的輸出可為線720上在本地傳輸時脈頻率下的經工作循環校正差動時脈。
線720上的差動時脈可供應至同步器電路（sync）701、串列器電路（串列器）702、預驅動器703及晶片外驅動器704。晶片外驅動器的輸出連接至又連接至傳輸線的墊片OUTP及OUTM。同步器電路701亦接收系統時脈（sys clk）並產生用於串列器702的經同步系統時脈。來自暫存器陣列的資料串流在此實例中以20位元封包應用至串列器702。可將串列器的輸出應用至預驅動器703且接著經由晶片外驅動器704晶片外。
圖9為可利用於圖5及圖7的組態中的包含低通濾波器的鎖相迴路800的方塊圖。鎖相迴路800包含連接至參考時脈（ref clk）的相位及頻率偵測器（PFD）801、電荷泵802、低通濾波器803及環形壓控振盪器（VCO）804。可程式化除法器805連接於環形VCO 804的輸出與相位及頻率偵測器801的輸入之間。可程式化除法器805在此實例中包含時脈選擇器811、第一除法器810及第二除法器812。時脈選擇器811在一個輸入處接收環形VCO 804的輸出且在第二輸入上接收除法器810的輸出。除法器810在此實例中可為除以二區塊（/2）。控制信號div＜0＞控制時脈選擇器811。時脈選擇器811的輸出可應用為本地高速傳輸時脈pllclk。除法器810的輸出可應用至第二除法器812的輸入。回應於控制信號div＜1＞，第二除法器可組態以除以五（0：/5）或除以10（0：/10）。組合來說，在操作期間，第一除法器810及第二除法器812的組合在上文所描述的5 Gb每秒實例中提供除以20運算，使得實際上本地高速傳輸時脈可以參考時脈的頻率的20倍操作。
多種控制參數耦合至鎖相迴路800中的各種區塊。參數「快速，鎖定，慢速（fast, lock, slow）」自相位及頻率偵測器801提供至控制電路系統。電荷泵偏壓參數bias_CP＜3:0＞應用至電荷泵802。低通濾波器參數C1＜5:0＞及C2＜4:0＞應用至低通濾波器803。VCO控制參數band_ctl＜3:0＞應用至環形VCO 804。在一個實例中，可使用由讀取器板上的鏈路控制邏輯驅動的基本鎖相迴路校準及組態管理用數位方式控制鎖相迴路。在其他實施例中，可本地驅動鎖相迴路校準及組態，或可利用本地及遠端操作的組合。
鎖相迴路中的低通濾波器可經組態有拒絕參考時脈中的抖動的轉移函數。此函數可在操作於標稱處於參考時脈的頻率的相位及頻率偵測器的輸出上時實施於迴路中的電荷泵及濾波器電路系統中。
圖10A及圖10B說明實例感測器積體電路的傳輸器電路及功率跡線的佈局以支援多個功率域系統。用於圖4的參考標號再次用於類似組件。因此，裝置包含基板400。660兆像素ISFET感測器陣列401可實施於基板上。上部及下部行偏壓及選擇電路402U、402L、上部及下部類比/數位轉換器電路403U、403L及上部及下部暫存器陣列404U、404L分別實施於晶片的中心區中。十二對傳輸器圍繞晶片的周界安置，其中六對在晶片的下側上且六對在晶片的上側上。多個傳輸器對包含圖10A中所說明的第一對傳輸器405-0、405-1及第二對傳輸器405-2、405-3；及圖10B在下部邊緣上所說明的傳輸器對405-8、405-9，傳輸器對405-10、405-11。又，多個傳輸器對包含圖10B中所說明的傳輸器對405-12、405-13及傳輸器對405-14、405-15及圖10A在上部邊緣上所說明的傳輸器對405-20、405-21，傳輸器對405-22、405-23。四對額外傳輸器沿著上部及下部邊緣實施於晶片上，但由於切割自圖式省略。因此，12對傳輸器實施於基板400上，總共24個傳輸器。如上文所描述，每一傳輸器對包含在此實例中由具有低通濾波器的鎖相迴路實施的本地時脈乘法器。因此，圖10A及圖10B繪示鎖相迴路406-0、406-1、406-4、406-5、406-6、406-7、406-10及406-11，其中的每一者可在基板上置放於對應傳輸器對中的傳輸器之間。
圖10A及圖10B說明包含用於高資料速率資料源（諸如，所說明的ISFET陣列）、傳輸器及包含參考時脈分佈電路系統的周邊邏輯的一或多個功率域的基板的實例。在圖10A及圖10B的佈局中，時脈乘法器在基板上彼此分離且與其他一或多個功率域分離地安置於個別功率域上。
圖10A及圖10B說明用以支援多個功率域的晶片上的功率墊片及功率跡線的組態。功率域包含類比功率域GNDA、VDDA，數位功率域GNDD、VDDD及傳輸器功率域GNDO、VDDO。另外，功率域包含用於每一鎖相迴路的12個個別功率域。功率墊片為被調適用於連接至接腳或其他連接器結構以用於電連接至晶片外結構的基板400上的導電墊片。此等功率墊片常常包含裝置上的最高金屬層中的圖案化金屬墊片。功率跡線為被調適用於橫跨基板的區分佈功率的基板上的導電跡線。此等功率跡線常常實施於裝置上的最高圖案化金屬層中且具有相對大寬度尺寸以支援攜載大量電流。
類比功率域包含在基板400的四個拐角中的每一者上的標記為GNDA、VDDA的功率墊片。類比功率域包含包含連接至VDDA功率墊片的跡線411V（例如，左下方的420V）及連接至GNDA功率墊片的跡線411G（例如，左下方的420G）的功率匯流排。跡線411V及411G在裝置上組態為內部功率跡線且環繞裝置的類比核心（其包含感測器陣列401）及其他電路系統的部分。
數位功率域包含圍繞晶片的周界成對分佈的標記為GNDD、VDDD的功率墊片，包含每一傳輸器之間的一對。數位功率域包含包含連接至VDDD功率墊片的跡線412V及連接至GNDD功率墊片的跡線412G的功率匯流排。跡線412V及412G在裝置上僅置放於類比功率域跡線411V及411G外部且鄰近環繞晶片的類比核心的數位電路系統置放。
傳輸器功率域包含圍繞晶片的周界成對分佈的標記為GNDO、VDDO的功率墊片，其中每一傳輸器一對。每一對傳輸器功率域功率墊片包含對應傳輸器的一側上的GNDO墊片及對應傳輸器的相對側上的VDDO墊片。傳輸器功率域包含包含連接至VDDO功率墊片的跡線413V及連接至GNDO功率墊片的跡線413G的功率匯流排。跡線413V及413G在裝置上僅組態於數位功率域跡線412V及412G外部且置放為用於分佈電力供應電壓至晶片的周界上的傳輸器。
在此實例中，每一鎖相迴路可安置於個別功率域中。因此，對於包含與24個傳輸器耦接的12個鎖相迴路（或其他時脈乘法器）的晶片，存在12個時脈乘法器功率域。每一本地時脈乘法器功率域包含在圖中標記為GNDP、VDDP的一對功率墊片。功率墊片GNDP及VDDP安置於傳輸器的輸出墊片之間。因此，用於鎖相迴路406-0的功率墊片GNDP及VPPD安置於用於串列通道D[0]的輸出墊片與用於串列通道D[1]的輸出墊片之間。每一本地時脈乘法器功率域包含約束至鎖相迴路電路系統的功率跡線及接地跡線。因此，鎖相迴路406-0包含功率跡線414V及接地跡線414G。同樣地，圖10B中的鎖相迴路406-7包含分別連接至本地功率墊片VDDP及接地墊片GNDP的功率跡線415V及接地跡線415G。
如自圖10A及圖10B可見，基板400包含具有安置於傳輸器對之間的個別功率域中的個別時脈乘法器的12對傳輸器。
除具有單獨功率跡線及單獨功率及接地墊片之外，每一功率域中的電路彼此電隔離。可使用（例如）深n-井技術實施此隔離，其中電路系統的作用區實施於由深n-井與大塊基板分離的一或多個摻雜井內。可使用所選擇電力供應電壓偏壓深n-井，使得其在操作期間相對於基板且相對於作用區保持經反向偏壓。以此方式，接地及功率電路系統中所產生的雜訊並不經由基板直接耦合至其他功率域的電路系統。
可使用其他技術隔離功率域中的一些或全部，諸如藉由在沈積於絕緣材料層上的半導體層中形成作用區，因此絕緣材料將作用區與基板電分離。
圖11說明取自圖10A及圖10B的佈局的兩個傳輸器對。圖11說明傳輸器對405-2、405-3，其中個別鎖相迴路406-1在兩者之間。又，繪示傳輸器對405-8、405-9，其中個別鎖相迴路406-4在兩者之間。鎖相迴路具有個別功率墊片及功率跡線。因此，鎖相迴路406-1包含連接至功率跡線417V的VDDP功率墊片及連接至接地跡線417G的GNDP接地墊片。鎖相迴路406-4包含連接至功率跡線418V的VDDP功率墊片及連接至接地跡線418G的GNDP接地墊片。
功率墊片及輸出墊片的圖案包含用於以重複序列圍繞基板安置的每一傳輸器對的14個墊片的集合。在此實例中用於包含傳輸器405-2及405-3的傳輸器對及墊片的鎖相迴路406-1的14個墊片的集合的自右向左次序為如下：傳輸器功率域接地墊片GNDO、輸出墊片對D[2]、傳輸器功率域功率墊片VDDO、數位功率域功率墊片VDDD、數位功率域接地墊片GNDD、本地時脈乘法器功率墊片VDDP、本地時脈乘法器接地墊片GNDP、傳輸器功率域接地墊片GNDO、輸出墊片對D[3]、傳輸器功率域功率墊片VDDO、數位功率域功率墊片VDDD及數位功率域接地墊片GNDD。
如上文所提及，在一些實施例中，一個時脈乘法器可僅與一個傳輸器相關聯，或與兩個以上傳輸器的群組相關聯（如適於特定需要）。一個時脈乘法器可經組態以提供傳輸時脈至一或多個傳輸器，其中一或多個傳輸器在不同於時脈乘法器的功率域的單獨功率域中。傳輸器對的組態可提供如下優勢：將傳輸時脈自時脈乘法器攜載至傳輸器對中的鄰近傳輸器的傳輸線的長度可經本地組態且具有短且均勻的傳輸路徑，而無需穿越除了時脈乘法器及連接傳輸器以外的電路系統。
圖12及圖13說明用於諸如圖10A及圖10B中所繪示的裝置上的多個功率域的靜電放電ESD保護組態。在圖12及圖13中的每一者中，使用圖10A及圖10B的參考標號分別繪示用於類比功率域的功率及接地跡線411V、411G，用於數位功率域的功率及接地跡線412V、412G及用於傳輸器功率域的功率及接地跡線413V、413G。
參看圖12，繪示用於保護裝置上的主要功率跡線中的每一者的接地及功率墊片及接地及功率跡線的ESD保護陣列。所使用ESD電路包含用於類比功率域的分別在功率墊片與接地功率墊片（VDDA、GNDA）及功率跡線與接地跡線（411V、411G）之間的電路900，用於數位功率域的在功率墊片與接地功率墊片（VDDD、GNDD）及功率跡線與接地跡線（412V、412G）之間的電路901、902，及傳輸器功率域中的用於功率墊片及接地功率墊片（VDDO、GNDO）及功率跡線及接地跡線（413V、413G）的電路903、904、905。可（例如）在接地閘極NMOS（ggNMOS）技術中利用經反向偏壓二極體組態實施在對應功率域中連接於功率跡線與接地跡線之間的ESD電路900至905。亦可使用其他ESD電路實施。
參看圖13，說明用於保護本地時脈乘法器功率域且用於不同功率域的功率跡線當中的級聯保護的ESD保護陣列。在圖13中，繪示用於個別鎖相迴路的功率跡線414V及用於個別鎖相迴路的接地跡線414G。ESD保護電路925分別連接於功率跡線414G與接地跡線414V及對應墊片VDDP、GNDP之間。亦可在接地閘極NMOS技術中使用經反向偏壓二極體組態實施電路925。
ESD保護電路910、911、912及913的一個端子連接至功率跡線411V，所述功率跡線連接至用於類比功率域的VDDA。電路910的對置端子連接至功率跡線412V，所述功率跡線連接至數位功率域中的VDDD。電路911的對置端子連接至功率跡線413V，所述功率跡線連接至傳輸器功率域中的VDDO。
類似圖案可圍繞晶片分佈，使得電路912的對置端子連接至功率跡線413V，所述功率跡線連接至傳輸器功率域中的VDDO。電路913的對置端子連接至功率跡線412V，所述功率跡線連接至數位功率域中的VDDD。
ESD電路的第二階層包含電路914、915、916及917，其一個端子連接至類比接地跡線411G（其連接至用於類比功率域的類比接地墊片GNDA）。電路914的對置端子連接至接地跡線412G，所述接地跡線連接至數位功率域中的GNDD。電路915的對置端子可連接至接地跡線413G，所述接地跡線連接至傳輸器功率域中的GNDO。類似圖案可圍繞晶片分佈，使得電路916的對置端子連接至接地跡線413G，所述接地跡線連接至傳輸器功率域中的GNDO。電路917的對置端子連接至接地跡線412G，所述接地跡線連接至數位功率域中的GNDD。
第三階層ESD電路包含電路918及919。電路918、919各自包含耦接至連接至數位功率域中的VDDD的功率跡線412V的一個端子。電路918、919兩者具有連接至功率跡線413V的對置端子，所述功率跡線連接至傳輸器功率域中的VDDO。
ESD電路的第四階層包含電路920及921。電路920及921兩者連接於連接至數位功率域中的GNDD的接地跡線412G與連接至傳輸器功率域中的GNDO的接地跡線413G之間。
個別時脈乘法器功率域亦由ESD電路926、927及930保護。ESD電路926及927具有連接至功率跡線414V的一個端子，所述功率跡線連接至用於本地時脈乘法器功率域的VDDP。電路926具有連接至跡線411V的對置端子，所述跡線連接至類比功率域中的VDDA。電路927具有連接至傳輸器功率域中的接地跡線413G的對置端子。
ESD電路930具有連接至接地跡線414G（連接至本地時脈乘法器功率域的GNDP）的一個端子及連接至接地跡線413G（連接至傳輸器功率域中的GNDO）的對置端子。
可在接地閘極NMOS技術中使用經反向偏壓二極體組態實施連接於接地跡線與功率跡線之間的電路927，與上文針對功率跡線與接地跡線之間的保護所給出的實例一致。
可在接地閘極NMOS技術中使用經反向偏壓二極體組態實施在不同功率域中的功率跡線之間進行保護的電路（包含電路910、911、912、913、918、919及926），與上文針對功率跡線與接地跡線之間的保護所給出的實例一致。
可使用背靠背平行二極體實施在不同功率域中的接地跡線之間進行保護的電路（包含電路914、915、916、917、920、921及930）。
積體電路的製造方法包含：在積體電路上形成多個功率域；將包括基板上的類比感測器陣列的資料源置放於類比功率域中；將用以使用系統時脈產生多個數位資料串流的耦接至感測器陣列的周邊電路系統置放於數位功率域中；置放分佈具有參考頻率的參考時脈的基板上的參考時脈分佈電路系統；將產生具有為參考時脈頻率的倍數的傳輸時脈頻率的各別本地傳輸時脈的多個時脈乘法器置放於個別功率域中；將參考時脈自參考時脈分佈電路系統路由至多個時脈乘法器；及置放經組態以自資料源接收對應資料串流的基板上的多個傳輸器集合；將本地傳輸時脈自多個時脈乘法器中的一個時脈乘法器路由至每一傳輸器集合。
描述用於在積體電路上實施高速傳輸器陣列的組態。實施的特徵包含本地高速傳輸時脈產生及在相比短連接器提供本地高速傳輸時脈至鄰近傳輸器的每一對傳輸器之間提供諸如鎖相迴路的時脈乘法器。實施的另一特徵包含低速參考時脈分佈，從而允許以低功率及低頻率分佈參考時脈至傳輸器陣列，從而最小化來自參考時脈雜訊的傳輸器干擾。又，實施的特徵包含電力供應分離，從而與裝置上的傳輸器、數位電路系統及類比電路系統分離地提供用於時脈乘法器電路系統的個別功率域，以最小化來自操作於單獨時脈上且引入額外雜訊源的晶片的其他部分中產生的雜訊的傳輸器干擾。
描述包含具有資料源的基板的積體電路，其中基板上的周邊電路系統耦接至資料源以產生數位資料串流。為支援資料串流的高速傳輸，可在基板上提供產生傳輸時脈的時脈乘法器。時脈乘法器可安置於基板上的個別功率域中以減少雜訊並改良傳輸時脈品質。傳輸器可在基板上且經組態以自資料源接收資料串流。傳輸器經連接以使用傳輸時脈在輸出墊片上傳輸資料串流。傳輸器可在基板上安置於與時脈乘法器的個別功率域分離的傳輸器功率域中。在技術的其他態樣中，資料源及周邊電路系統安置於與個別功率域分離的功率域中。積體電路可包含連接至時脈乘法器且藉此共用時脈乘法器的基板上的多個傳輸器。在其他態樣中，產生各別本地傳輸時脈的多個時脈乘法器可安置於基板上，其中每一時脈乘法器可在基板上安置於個別功率域中。在此態樣中，基板上的多個傳輸器以具有一或多個成員的集合配置且其中每一集合可接近且連接至多個時脈乘法器中的一個時脈乘法器而置放。
雖然參考上文較佳實施例及實例揭露所主張的本發明，但應理解，此等實例意欲為說明性而非限制性意義。預期熟習此項技術者將容易地想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範圍內。申請專利範圍為：
100/200:積體電路裝置 101/201:流槽 102:入口 103:出口 104/109/111:通路 105/204:流動腔室 106:廢物容器 107/207:微井陣列 108/208:參考電極 110:洗滌溶液 112:閥 114:反應劑 116:閥塊 118:流體學控制器 120/122/126:管線 124:陣列控制器 127:通信匯流排 128:參考時脈 129:使用者介面 205:感測器陣列 206:反應劑流 210:串列通道 211:大規模平行讀取器 301/302:對應反應區 303:介電材料 307:電極 308:上部表面 312:固相載體 318:浮動閘極結構 319:介電材料層 320:感測器板 321/322:源極/汲極區 323:通道區 324:電荷 350/351:感測器 352:閘極介電質 354:半導體基板 400:基板 401:660兆像素ISFET感測器陣列 402L:下部行偏壓/選擇電路集合 402U:上部行偏壓/選擇電路集合 403L:下部類比/數位轉換器電路集合 403U:上部類比/數位轉換器（ADC）電路集合 404L:下部暫存器陣列 404U:上部暫存器陣列 405-0/405-1/405-2/405-3/405-8/405-9/405-10/405-11/405-12/405-13/405-14/405-15/405-20/405-21/405-22/405-23:傳輸器 406-0/406-1/406-4/406-5/406-6/406-7/406-10/406-11:鎖相迴路/低通濾波器 407a/407b:時脈線 411G/411V/412G/412V/413G/413V/420G/420V:跡線 414G/415G/417G/418G:接地跡線 414V/415V/417V/418V:功率跡線 501/502/511/512:串列器 503/513/622:鎖相迴路（PLL）控制區塊 521:下部列解碼器 531:上部列解碼器（列dec） 522/532:定序器邏輯 523/533:數位/類比轉換器 524/534:格雷碼產生器 525/535:偏壓電路系統 540:串列周邊介面（SPI）控制區塊 541:熔絲陣列 570:時脈輸入緩衝器 571:工作循環校正DCC鏈 580-0至580-11:鎖相迴路 610:第一傳輸器XMT 611:第二傳輸器XMT 612:鎖相迴路/低通濾波器電路 620/621:傳輸器控制區塊 630/631:對應資料串流 650/720:線 700:傳輸器及傳輸器控制區塊 701:同步器電路（sync） 702:串列器電路 703:預驅動器 704:晶片外驅動器 710:單一輸出工作循環校正緩衝器（dcc1） 711/811:時脈選擇器 800:鎖相迴路 801:相位及頻率偵測器（PFD） 802:電荷泵 803:低通濾波器 804:環形壓控振盪器（VCO） 805:可程式化除法器 810:第一除法器 812:第二除法器 900至905/926/927/930:ESD電路 910至921/925:ESD保護電路 991:多工器 992:「反及」（NAND）閘 993:DCC緩衝器（dcc） band_ctl＜3:0＞:VCO控制參數 bias_CP＜3:0＞:電荷泵偏壓參數 C1＜5:0＞/C2＜4:0＞:低通濾波器參數 cmos_sel:參數集 D[0]/D[1]/D[2]/D[3]/D[22]/D[23]:輸出墊片對/串列通道 GNDA/VDDA:類比功率域/功率墊片 GNDD/VDDD:供應端子/數位功率域/功率墊片 GNDO/VDDO:供應端子/傳輸器功率域/功率墊片 GNDP:個別接地墊片/供應端子 OUTP/OUTM:墊片 PLLclk:本地高速傳輸時脈 RCLK/refclk:參考時脈 ref_sel/rclk_sel/div＜0＞/div＜1＞:控制信號 refclk0:輸出 SCLK/sysclk:系統時脈 VDDP:個別功率墊片/供應端子 xmt0至xmt23:傳輸器單元
圖1為根據例示性實施例的用於核酸定序的系統的組件的方塊圖。 圖2說明根據例示性實施例的積體電路裝置及流槽的一部分的橫截面圖。 圖3說明根據例示性實施例的代表性感測器/偵測器及對應反應區的橫截面圖。 圖4為包含感測器陣列及鎖相迴路耦合式傳輸器對組態的積體電路的一部分的簡化圖。 圖5為用於類似圖4中所繪示的積體電路的時脈分佈網路的簡化圖。 圖6為用於類似圖5的時脈分佈網路的時脈輸入緩衝器的簡化圖。 圖7說明根據本文中所描述技術的實施例的鎖相迴路耦合式傳輸器對。 圖8為用於類似圖4中所繪示的積體電路的傳輸路徑的簡化圖。 圖9為可用於類似圖4中所繪示的積體電路中的鎖相迴路的簡化圖。 圖10A及圖10B說明用於如本文中所描述的多個功率域積體電路的電力供應跡線及墊片的佈局。 圖11為用於圖10A及圖10B中所繪示的積體電路的一部分的電力供應跡線及墊片佈局的擴展圖。 圖12說明可用於本文中所描述的多個功率域積體電路的靜電放電保護網路的部分。 圖13說明可用於本文中所描述的多個功率域積體電路的靜電放電保護網路的另一部分。
100:積體電路裝置 101:流槽 102:入口 103:出口 104/109/111:通路 105:流動腔室 106:廢物容器 107:微井陣列 108:參考電極 110:洗滌溶液 112:閥 114:反應劑 116:閥塊 118:流體學控制器 120/122/126:管線 124:陣列控制器 127:通信匯流排 128:參考時脈 129:使用者介面

Claims (15)

  1. 一種化學偵測設備，其包括：一化學偵測裝置，其包括形成於一半導體基板中之一化學敏感場效電晶體(chemFET)感測器陣列，及一微井(microwells)陣列電容式地耦合到至少一chemFET感測器；控制電路系統，其在該半導體基板中，該控制電路系統經耦合至該chemFET感測器陣列以回應於在延長反應期間於一微井中所形成之一副產物(byproduct)，而接收來自該chemFET感測器陣列中各chemFET感測器之一輸出信號之樣本，其中該輸出信號係參考一參考電極電壓所量測之一電壓信號；及一流體遞送系統，其提供流經該化學偵測裝置之核苷酸反應劑(nucleotide reagent)之各者之經控制連續流，以將一已知核苷酸之一合併與來自該chemFET感測器陣列中之各chemFET感測器之該輸出信號之樣本相關。
  2. 如請求項1之化學偵測設備，其中該控制電路系統包含在該半導體基板上之時脈分佈電路系統，其包括：一時脈輸入緩衝器，其耦合至一參考信號源；複數個傳輸器對(transmitter pairs)，各傳輸器對具有一時脈乘法器，該時脈乘法器安置於一傳輸器對之各傳輸器之間且耦合至該傳輸器對之各傳輸器，其中各傳輸器對之各傳輸器耦合至一各別對應輸出墊片對；及一傳輸器控制區塊，其耦合至各傳輸器，其中該傳輸器控制 區塊包含用於選擇一參考時脈信號或一本地傳輸時脈信號之時脈選擇器電路系統。
  3. 如請求項2之化學偵測設備，其中該複數個傳輸器包含能夠以大於1Gb每秒之資料速率傳輸之經組態為至少10對之至少20個傳輸器。
  4. 如請求項2之化學偵測設備，其中安置於一傳輸器對之各傳輸器之間且耦合至該傳輸器對之各傳輸器之該時脈乘法器包括具有一低通濾波器之一鎖相迴路(phase locked loop)。
  5. 如請求項2之化學偵測設備，其進一步包括在該半導體基板上之一多功率域電路系統，其中該多功率域電路系統包含用於一類比電路系統組件、一數位電路系統組件及一傳輸器電路系統組件中之各者之一單獨功率域。
  6. 如請求項1或2之化學偵測設備，其中該chemFET感測器陣列中之各chemFET感測器包含一浮動閘極。
  7. 如請求項6之化學偵測設備，其中該化學偵測裝置進一步包含安置於該浮動閘極上之一分析物敏感鈍化層(analyte-sensitive passivation layer)。
  8. 如請求項7之化學偵測設備，其中該分析物敏感鈍化層對氫離子濃度敏感。
  9. 如請求項7之化學偵測設備，其中該分析物敏感鈍化層對磷酸根離子濃度敏感。
  10. 如請求項1或2之化學偵測設備，其中包括chemFET感測器之該chemFET感測器陣列包括至少108個感測器於該chemFET感測器陣列中。
  11. 如請求項1或2之化學偵測設備，其中該輸出信號係回應於在延長反應期間所形成之氫離子。
  12. 如請求項1或2之化學偵測設備，其中該輸出信號係回應於在延長反應期間所形成之磷酸根離子。
  13. 如請求項1或2之化學偵測設備，其中該化學偵測裝置上之一流槽(flow cell)包括：一流動腔室，其在該chemFET感測器陣列上，該流動腔室界定了在微井陣列上之一流動路徑；及一入口及一出口，其中該入口與一流體源流體通信，及該出口與一廢物容器(waste container)流體通信。
  14. 如請求項13之化學偵測設備，其中該流體遞送系統經組態以透過該流動腔室提供經控制流體遞送。
  15. 如請求項14之化學偵測設備，其中經控制流體遞送包括針對一預定義持續時間及/或以一預定義流動速率之流體遞送之一預定義序列。
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