TWI697668B

TWI697668B - 感測器裝置及用於操作包含一核酸定序系統的方法

Info

Publication number: TWI697668B
Application number: TW104142339A
Authority: TW
Inventors: 基斯Ｇ費佛; 楊俊霍
Original assignee: 美商生命技術公司
Priority date: 2014-12-18
Filing date: 2015-12-16
Publication date: 2020-07-01
Also published as: TW201636607A

Abstract

本發明提供一種感測器裝置，其包含一感測器陣列及與所述感測器陣列進行流體連通的一流槽。偏壓電路系統施加偏壓配置至所述感測器陣列以產生感測器資料。耦接至所述偏壓電路系統的周邊電路系統自所述感測器陣列產生資料串流，所述周邊電路系統具有一主動模式及一閒置模式。提供用以在所述主動模式與所述閒置模式之間切換所述周邊電路系統以控制功率消耗的邏輯。可包含一溫度感測器且所述邏輯可藉由反饋操作以在所述主動模式與所述閒置模式之間切換以將溫度維持於一操作範圍內。

Description

感測器裝置及用於操作包含一核酸定序系統的方法

大體而言，本發明是關於諸如用於DNA定序技術的以高資料速率操作的積體電路感測器的熱及功率管理及利用此等感測器的系統。

多種類型的感測器已用於偵測化學及/或生物製程。一種類型為化學敏感場效電晶體(chemFET)。chemFET包含閘極、源極、由通道區分離的汲極及耦接至通道區的敏感區域(諸如被調適用於與流體接觸的閘極上的表面)。chemFET的操作是基於調變由可歸因於(例如)流體中出現的化學及/或生物反應的敏感區域處的改變(諸如電壓改變)所引起的通道傳導。可感測通道傳導的調變以偵測及/或判定在敏感區域處帶來改變的化學及/或生物反應的特性。量測通道傳導的一種方式為施加適當偏壓電壓至源極及汲極，並量測流動通過chemFET的所得電流。量測通道傳導的方法可包含將已知電流驅動通過chemFET並量測源極或汲極處的所得電壓。

離子敏感場效電晶體(ISFET)為在敏感區域處包含離子敏感層的一種類型的chemFET。含有分析物的流體中存在離子變更離子敏感層與分析物流體之間的界面處的表面電位，所述電位可歸因於由存在於流體(即，分析物溶液)中的離子所引起的表面電荷基團的質子化或去質子化。ISFET的敏感區域處的表面電位改變影響裝置的閘極電壓，且藉此影響通道傳導，可量測所述改變以指示離子在溶液內的存在及/或濃度。ISFET的陣列可用於在反應期間基於離子存在、產生或使用的偵測監視化學及/或生物反應，諸如DNA定序反應。(參見(例如)Rothberg等人的2007年12月14日申請的美國專利第7,948,015號，其以全文引用的方式併入本文中。)更大體而言，可利用chemFET或其他類型的感測器及偵測器的大陣列以在多種製程中偵測及量測多種分析物的靜態及/或動態量或濃度。舉例而言，製程可為化學及/或生物反應、細胞或組織培養物或監視神經活動、核酸定序等。

可能需要提供支援極高資料速率DNA定序系統及涉及至積體電路的複雜電動及熱力學介面的其他系統的功率及溫度管理技術。

描述適於與複雜DNA定序技術及利用複雜感測器陣列的其他技術一起使用的用於管理功率及溫度的技術。

所述技術的一個態樣包括一種感測器系統。所述感測器系統包含可包含感測器列及行的一感測器陣列。一反應物流槽可接觸所述感測器陣列且可經組態以在主動間隔期間應用反應物溶液流程及在洗滌間隔期間應用洗滌溶液流程的一交替序列至所述感測器陣列。偏壓電路系統可施加偏壓配置至所述感測器陣列以產生感測器資料。周邊電路系統可耦接至所述偏壓電路系統以自所述感測器陣列產生資料串流。所述周邊電路系統可經組態以具有一主動模式及一閒置模式。可提供邏輯以在所述主動模式與閒置模式之間切換所述周邊電路系統以控制功率消耗。在所述閒置模式期間，可維持所述感測器陣列操作就緒同時減少功率消耗。因此，支援所述感測器陣列的電流體條件的電路系統在所述閒置模式期間保持處於主動。同樣地，可維持所述資料串流的傳輸以在所述閒置模式期間維持通信鏈路以維持操作就緒。

根據另一態樣，提供感測與所述感測器陣列的溫度相關的一溫度的溫度感測器。在此實例中，所述邏輯可包含回應於所述溫度感測器在所述主動模式與所述閒置模式之間切換以將所述溫度維持於一操作範圍內的反饋電路。

在本文中所描述的一個架構中，所述周邊電路系統包含回應於組態參數將所述感測器資料轉換成多個資料串流的轉換電路系統，及經組態以自所述轉換電路系統接收來自所述多個串流的所述對應資料串流並傳輸所述資料至對應接收器的多個傳輸器。又，可包含操作所述偏壓電路系統來以一訊框速率產生感測器資料訊框、操作所述轉換電路系統來以一訊框速率轉換所述感測器資料及操作所述傳輸器來以所述訊框速率傳輸所述資料串流的一定序器。在此組態中，所述邏輯可經組態以應用一第一集合的一或多個組態參數至所述主動模式中的所述轉換電路系統及應用一第二集合的一或多個組態參數至閒置模式中的所述轉換電路系統。又，所述邏輯可經組態以應用一第三集合的一或多個組態參數至所述主動模式中的所述偏壓電路系統及應用一第四集合的一或多個組態參數至閒置模式中的所述偏壓電路系統。

在本文中所描述的一個控制操作中，所述周邊電路系統在與主動間隔重疊的一時間間隔中對於一第一數目個訊框以所述主動模式操作，並在與一緊隨洗滌間隔重疊的一時間間隔中對於一第二數目個訊框以所述閒置模式操作。邏輯可調整訊框的所述第一及第二數目以控制所述裝置的功率消耗及溫度。

亦描述一種用於一感測器系統中的積體電路感測器。

亦描述一種用於操作一感測器系統以便省電並控制溫度的方法。

在審閱接下來的圖式、詳細描述及申請專利範圍之後可見本文中所描述的技術的其他態樣及優勢。

100/200:積體電路裝置

101/201:流槽

102:入口

103:出口

104/109/111:通路

105/204:流動腔室

106:廢物容器

107/207:微井陣列

108/208:參考電極

110:洗滌溶液

112:閥

114:反應劑

116:閥塊

118:流體學控制器

120/122/126:管線

124:陣列控制器

127:通信匯流排

128:參考時脈

129:使用者介面

133:溫度感測器

134:管理匯流排

205:感測器陣列

206:反應劑流

210:串列通道

211:大規模平行讀取器

212:功率及溫度控制器

301/302:對應反應區

303:介電材料

307:電極

308:上部表面

312:固相載體

318:浮動閘極結構

319:介電材料層

320:感測器板

321/322:源極/汲極區

323:通道區

324:電荷

350/351:感測器

352:閘極介電質

354:半導體基板

400:基板

401:660兆像素ISFET感測器陣列

402L:下部行偏壓/選擇電路集合

402U:上部行偏壓/選擇電路集合

403L:下部類比/數位轉換器電路集合

403U:上部類比/數位轉換器(ADC)電路集合

404L:下部暫存器陣列

404U:上部暫存器陣列

405-0/405-1/405-2/405-3/405-8/405-9/405-10/405-11/405-12/405-13/405-14/405-15/405-20/405-21/405-22/405-23:傳輸器

406-0/406-1/406-4/406-5/406-6/406-7/406-10/406-11:鎖相迴路/低通濾波器

407a/407b:時脈線

411G/411V/412G/412V/413G/413V/420G/420V:跡線

414G/415G/417G/418G:接地跡線

414V/415V/417V/418V:功率跡線

501/502/511/512:串列器

503/513/622:鎖相迴路(PLL)控制區塊

521:下部列解碼器

531:上部列解碼器

522/532:定序器(seq)

523/533/1010:數位/類比轉換器(DAC)

524/534/1026:格雷碼計數器(grey)

525/535:偏壓電路系統(bias)

537/538:晶片上溫度感測器

540:串列周邊介面(SPI)控制區塊(spi ctrl)

541:熔絲陣列(fuse)

570:時脈輸入緩衝器

571:工作循環校正DCC鏈

580-0至580-11:鎖相迴路

610:第一傳輸器XMT

611:第二傳輸器XMT

612:鎖相迴路/低通濾波器電路

620/621:傳輸器控制區塊

630/631:對應資料串流

650/720/1042/1043/1044:線

700:傳輸器及傳輸器控制區塊

701:同步器電路(sync)

702:串列器電路

703:預驅動器

704:晶片外驅動器

710:單一輸出DCC緩衝器

711/811:時脈選擇器

800:鎖相迴路

801:相位頻率偵測器PFD

802:電荷泵

803:低通濾波器

804:環形壓控振盪器(VCO)

805:可程式化除法器

810:第一除法器

812:第二除法器

900至905/926/927/930:ESD電路

910至921/925:ESD保護電路

991:多工器

992:「反及」(NAND)閘

993:DCC緩衝器

1005:參考單元

1006:離子敏感場效電晶體(ISFET)

1007/1008:電流源

1009:斜坡驅動器

1011/1012/1013:電晶體

1014/1016:迭接電晶體

1015/1017:電流源電晶體

1020/1021:比較器

1022/1023:鎖存器

1024/1025:暫存器

1030/1031:電容器

1032:開關

1040:定序器控制邏輯區塊

1041:接腳

1050:訊框功率參數暫存器集合

band_ctl<3:0>:VCO控制參數

bias_CP<3:0>:電荷泵偏壓參數

C1<5:0>/C2<4:0>:低通濾波器參數

cmos_sel:參數集

D[0]/D[1]/D[2]/D[3]/D[22]/D[23]:輸出墊片對/串列通道

GNDA:類比功率域/功率墊片

VDDA:類比功率域/功率墊片/類比電力供應電位

GNDD:供應端子/數位功率域/功率墊片

VDDD:供應端子/數位功率域/功率墊片/數位電力供應電壓

GNDO/VDDO:供應端子/傳輸器功率域/功率墊片

GNDP:個別接地墊片/供應端子

OUTP/OUTN:墊片

PLLclk:本地高速傳輸時脈

RCLK/refclk:參考時脈

ref_sel/rclk_sel/div<0>/div<1>:控制信號

refclk0:輸出

SCLK:系統時脈

V1/V2:偏壓電壓/斜坡驅動器參數

V3/V4:參考電壓

VDDP:個別功率墊片/供應端子

VSW:信號定時

xmt0至xmt23:傳輸器單元

圖1為根據例示性實施例的用於核酸定序的感測器系統的組件的方塊圖。

圖2說明根據例示性實施例的積體電路裝置及流槽的一部分的橫截面圖。

圖3說明根據例示性實施例的代表性感測器/偵測器及對應反應區的橫截面圖。

圖4為包含感測器陣列及鎖相迴路耦合式傳輸器對組態的積體電路的一部分的簡化圖。

圖5為用於類似圖4中所繪示的積體電路的時脈分佈網路的簡化圖。

圖6為用於類似圖5的時脈分佈網路的時脈輸入緩衝器的簡化圖。

圖7說明根據本文中所描述的技術的實施例的鎖相迴路耦合式傳輸器對。

圖8為用於類似圖4中所繪示的積體電路的傳輸路徑的簡化圖。

圖9為可用於類似圖4中所繪示的積體電路中的鎖相迴路的簡化圖。

圖10A及圖10B說明用於如本文中所描述的多個功率域積體電路的電力供應跡線及墊片的佈局。

圖11為用於圖10A及圖10B中所繪示的積體電路的一部分的電力供應跡線及墊片佈局的擴展圖。

圖12說明可用於本文中所描述的多個功率域積體電路的靜電放電保護網路的部分。

圖13說明可用於本文中所描述的多個功率域積體電路的靜電放電保護網路的另一部分。

圖14為繪示遭受如本文中所描述的功率控制的感測器裝置上的周邊電路系統的簡化示意圖。

圖15為可用於如本文中所描述地管理功率消耗及溫度的定序器控制邏輯的簡化圖。

圖16為繪示操作如本文中所描述的感測器系統的方法的流程圖。

圖17為繪示操作如本文中所描述的感測器系統的替代方法的流程圖。

參考圖1至圖17提供感測器技術及其組件的實施例的詳細描述。

圖1為根據一些實施例的用於核酸定序的系統的組件的方塊圖。此等系統包含裝置100，其充當每秒產生超過50Gb的數位資料，且在本文中所描述的實例中每秒產生超過100Gb及更多的數位資料的資料源。如所示意性地說明，在本文中所描述的技術的實施例中，支援每秒超過100Gb的通信匯流排127可是所要的。在實例系統中，感測器晶片包含超過6億個感測器且以高訊框速率感測，從而每感測器產生多個位元。本文中描述用於在積體電路上將資料自感測器陣列或其他高資料速率資料源傳輸至目的地處理器的大規模平行系統。

核酸定序系統不僅包含大量資料源，且亦呈現由於感測及定序技術的本質而出現的設計問題。因此，本文中所呈現的技術可被調適用於部署於此等系統中且本文中描述此系統的實例。組件包含積體電路裝置100上的流槽101、參考電極108、用於定序的多個反應劑114、閥塊116、洗滌溶液110、閥112、流體學控制器118、管線120/122/126、通路104/109/111、廢物容器106、陣列控制器124、參考時脈128及使用者介面129。積體電路裝置100包含上覆包含如本文中所描述的裝置的感測器陣列的微井陣列107。流槽101包含入口102、出口103及在微井陣列107上界定反應劑流動路徑的流動腔室105。參考電極108可為任何合適類型或形狀，包含具有嵌入通路111的內腔中的流體通路或接線的同心圓柱體。反應劑114可由泵、氣體壓力或其他合適方法驅動通過流體路徑、閥及流槽101且可在離開流槽101的出口103之後被丟棄至廢物容器106。流體學控制器118可藉由執行軟體實施邏輯、其他控制器電路系統或控制器電路系統與軟體實施邏輯的組合的合適處理器控制用於反應劑114的驅動力及閥112(用於洗滌流體)及閥塊116(用於反應劑)的操作。在一些實施例中，流體學控制器118可控制個別反應劑114以預定序列歷時預定持續時間及/或以預定流動速率至流槽101及積體電路裝置100的輸送。

微井陣列107包含與感測器陣列中的對應感測器操作地相關聯的反應區陣列。舉例而言，每一反應區可耦接至適於偵測彼反應區內的所關注分析物或反應性質的一個感測器或一個以上感測器。微井陣列107可整合於積體電路裝置100中，使得微井陣列107及感測器陣列為單一裝置或晶片的部分。流槽101可具有用於控制反應劑114在微井陣列107上的路徑及流動速率的多種組態。

陣列控制器124提供偏壓電壓及定時及控制信號至積體電路裝置100以用於讀取感測器陣列的感測器。陣列控制器124亦提供參考偏壓電壓至參考電極108以偏壓在微井陣列107上流動的反應劑114。

陣列控制器124包含用以經由匯流排127通過積體電路裝置100上的輸出埠自感測器陣列的感測器收集輸出信號的讀取器，所述匯流排包括(例如)以每秒數量級為100十億位元或更大的速度攜載樣本資料的多個高速串列通道。在一個實例中，其中的每一者標稱以每秒5Gb操作的二十四個串列通道實施於匯流排127中。參考時脈128可與裝置100 耦合以提供用於控制高速串列通道的穩定參考時脈。在本文中所描述的實施例中，相比於支援高速串列通道所要的Gb資料速率，參考時脈128可以數量級為100MHz或200MHz的相對低頻率操作。陣列控制器124可包含資料處理系統，其中讀取器板包含場可程式化閘陣列(FPGA)的集合，從而具有支援裝置100上的傳輸器的多個接收器。陣列控制器124可包含用於儲存資料及軟體應用程式的記憶體，用於存取資料及執行應用程式的處理器及促進與圖1中的系統的各種組件的通信的組件。

感測器的輸出信號的值可指示微井陣列107中的對應反應區中發生的一或多個反應的物理及/或化學參數。舉例而言，在一些例示性實施例中，可使用Rearick等人的美國專利公開案第2012/0172241號(2011年12月29日申請的申請案第13/339,846號)及Hubbell的美國專利公開案第2012/0173158號(2011年12月29日申請的申請案第13/339,753號)中所揭露的技術處理輸出信號的值，所述公開案皆以全文引用的方式併入本文中。使用者介面129可顯示關於流槽101的資訊及自積體電路裝置100上的感測器陣列中的感測器接收的輸出信號。使用者介面129亦可顯示器具設定及控制並允許使用者鍵入或設定器具設定及控制。

陣列控制器124可收集並分析相關於回應於輸送反應劑114而出現的化學及/或生物反應的感測器的輸出信號。管理匯流排134可連接於陣列控制器124與積體電路100之間，且用於控制感測器陣列的操作及其他控制功能。陣列控制器124亦可耦接至流體學控制器以提供陣列及流體流動力元件的協調操作。系統亦可使用積體電路上的溫度感測器133監視及控制積體電路裝置100的溫度，使得在經調節溫度下進行發生的反應及量測。溫度感測器133可整合於積體電路裝置100上或以其他方式耦接至積體電路基板或封裝(即，晶片)或流槽101以感測與感測器陣列的溫度相關的溫度，使得其可用於製程中以控制陣列溫度。系統可經組態以使單一流體或反應劑在操作期間在整個多步驟反應中接觸參考電極108。可關閉閥112以防止在反應劑114流動時任何洗滌溶液110流動至通路109。儘管可停止洗滌溶液的流動，但在參考電極108、通路109與微井陣列107之間仍可存在不間斷的流體及電通信。參考電極108與通路109及111之間的接合點之間的距離可經選擇，使得流動於通路109中或並不流動於通路109中且可能擴散至通路111的的極少量反應劑將到達參考電極108。在一些實施例中，洗滌溶液110可選擇為連續接觸參考電極108，此情況可尤其有用於使用頻繁洗滌步驟的多步驟反應。

圖2說明例示性積體電路裝置200、流槽201及參考電極208的一部分的橫截面圖。裝置包含耦接至微井陣列(示意性為207)的感測器陣列(示意性為205)。在操作期間，流槽201的流動腔室204橫跨微井陣列207中的反應區的開口端限制所輸送反應劑的反應劑流206。反應區的容積、形狀、縱橫比(諸如基底寬度與井深度之比)及其他尺寸特性可基於發生的反應的本質以及所利用反應劑、產物/副產物或標記技術(若存在)進行選擇。感測器陣列205的感測器可回應於(並產生相關於其的輸出信號)微井陣列207 中的相關聯反應區內的化學及/或生物反應以偵測所關注分析物或反應性質。感測器陣列205的感測器可為化學敏感場效電晶體(chemFET)，諸如離子敏感場效電晶體(ISFET)。可在實施例中使用的感測器及陣列組態的實例描述於2010年5月24日申請的第2010/0300559號、2012年10月5日申請的第2010/0197507號、2012年10月5日申請的第2010/0301398號、2010年5月4日申請的第2010/0300895號、2009年5月29日申請的第2010/0137143號及2007年12月17日申請的第2009/0026082號美國專利申請公開案及2005年8月1日申請的美國專利第7,575,865號中，其中的每一者以全文引用的方式併入本文中。接近微井的界面流體動力元件涉及流動速率、相對於感測器陣列的電解電位、溫度及可以可不相關於所量測分析物(諸如，基於DNA串)的方式影響感測器陣列的其他複雜因素。可能需要在定序操作期間維持界面流體動力元件的穩定性。系統包含功率及溫度控制器212，其可為參考圖1所描述的陣列控制器的部分。功率及溫度控制器212可與積體電路200上的電路系統通信以控制積體電路的電及熱組態，並幫助維持界面流體動力元件的穩定性，以與可管理流體的流動速率及溫度的流體控制器協調。

積體電路裝置200包含支援經由串列通道210的集合連接至大規模平行讀取器211的大量串列埠。與ISFET的大陣列耦接的反應劑流206呈現此系統可在其中藉由高度整合性操作的複雜電及機械環境。

在一些實施例中，其他類型的感測器陣列可用於類似圖1的系統中，包含(但不限於)熱敏電阻陣列及光學感測器陣列。

圖3說明根據例示性實施例的代表性感測器/偵測器及對應反應區的橫截面圖。在一些實施例中，感測器可為化學感測器。圖3繪示表示可包含數百萬個感測器的感測器陣列的小部分的兩個例示性感測器350、351；甚至涵蓋數十億個感測器。舉例而言，感測器陣列可包括100與1,000之間的感測器、100與10,000之間的感測器、10,000與100,000之間的感測器、100,000與1,000,000之間的感測器、1,000,000與40,000,000之間的感測器、10,000,000與165,000,000之間的感測器、100,000,000與660,000,000之間的感測器、1,000,000,000與5,000,000,000之間的感測器、5,000,000,000與9,000,000,000之間的感測器及高達10,000,000,000個感測器。涵蓋陣列開窗(windowing)使得可自所有或比所有感測器少的感測器獲得資料。感測器350耦接至對應反應區301且感測器351耦接至對應反應區302。兩個所說明反應區彼此化學且電隔離且與相鄰反應區化學且電隔離。介電材料303界定可在藉由不存在介電材料界定的開口內的反應區301/302。介電材料303可包括一或多層材料，諸如二氧化矽或氮化矽或任何其他合適材料或材料混合物。開口的尺寸及其間距可在實施例之間變化。在一些實施例中，開口可具有界定為平面圖橫截面積(A)的4倍除以圓周率的平方根(例如，sqrt(4*A/π))的不大於5微米的特性直徑，諸如不大於3.5微米、不大於2.0微米、不大於1.6微米、不大於1.0微米、不大於0.8微米、不大於0.6微米、不大於0.4微米、不大於0.2微米或不大於0.1微米。感測器的平面圖面積部分地由反應區的寬度(或直徑)判定且可製造為較小以提供高密度陣列。可藉由修改反應區的寬度(例如，直徑)判定及/或減少感測器的佔據面積。在一些實施例中，可基於反應區所選擇的直徑增加或降低陣列密度。可藉由減少裝置及互連件額外負荷(包含閘極面積及接觸面積)將低雜訊感測器提供於高密度陣列中。根據額外例示性實施例的感測器及其對應反應區的額外實例描述於Fife等人的2014年3月5日申請的美國專利申請案第14/198,382號(基於2013年8月22日申請的第61/868,739號及2013年3月15日申請的第61/790,866號美國臨時專利申請案)；Fife等人的2014年3月5日申請的美國專利申請案第14/197,710號(基於2013年8月22日申請的第61/868,736號及2013年3月15日申請的第61/790,866號美國臨時專利申請案)；Fife等人的2014年3月5日申請的美國專利申請案第14/198,402號(基於2013年8月22日申請的第61/868,942號及2013年3月15日申請的第61/790,866號美國臨時專利申請案)；Fife等人的2014年3月5日申請的美國專利申請案第14/197,741號(基於2013年8月22日申請的第61/868,947號及2013年3月15日申請的第61/790,866號美國臨時專利申請案)；及Fife等人的2014年3月5日申請的美國專利申請案第14/198,417號(基於2013年8月22日申請的第61/900,907號及2013年3月15日申請的第61/790,866號美國臨時專利申請案)中，所述申請案皆以全文引用的方式併入本文中。

感測器350表示感測器陣列中的感測器。在所說明實例中，感測器350為化學敏感場效電晶體(chemFET)，在此實例中更具體而言為離子敏感場效電晶體(ISFET)。感測器350包含浮動閘極結構318，其具有由可具有被調適用於接觸電解質(離子導電液體)的表面的電極307耦接至反應區301的感測器板320。感測器板320為浮動閘極結構318中的最上浮動閘極導體。在所說明實例中，浮動閘極結構318包含在介電材料層319內的多個圖案化導電材料層。感測器350亦包含導電端子，其包含半導體基板354內的源極/汲極區321及源極/汲極區322。源極/汲極區321及源極/汲極區322包括具有不同於基板354的導電性類型的導電性類型的摻雜半導體材料。舉例而言，源極/汲極區321及源極/汲極區322可包括摻雜P型半導體材料且基板可包括摻雜N型半導體材料。通道區323分離源極/汲極區321與源極/汲極區322。浮動閘極結構318上覆通道區323且由閘極介電質352與基板354分離。閘極介電質可為(例如)二氧化矽。替代性地，其他合適介電質可用於閘極介電質352，諸如具有較高介電常數的材料，碳化矽(SiC)、氮化矽(Si₃N₄)、氮氧化物、氮化鋁(AlN)、二氧化鉿(HfO₂)、氧化錫(SnO₂)、氧化銫(CeO₂)、氧化鈦(TiO₂)、氧化鎢(WO₃)、氧化鋁(Al₂O₃)、氧化鑭(La₂O₃)、氧化釓及其他材料，及其任何組合。

在一些實施例中，感測器350包含上覆多個浮動閘極導體中的最上浮動閘極導體且與之通信的電極307。電極307的上部表面308界定感測器的反應區的底部表面。電極307的上部表面308可充當感測器350的敏感區域的感測器表面。電極307可包括用以促進對特定離子的敏感性的多種不同材料中的一或多者。舉例而言，氮化矽或氮氧化矽以及金屬氧化物(諸如，氧化矽、氧化鋁或氧化鉭)大體上提供對氫離子的敏感性，而包括含有纈氨黴素的聚氯乙烯的感測材料提供對鉀離子的敏感性。亦可使用敏感於其他離子(諸如，鈉、銀、鐵、溴、碘、鈣、氫氧根、磷酸根及硝酸根)的材料。在所說明實例中，電極307繪示為單層材料。更大體而言，取決於實施，電極可包括一或多層多種導電材料(諸如，金屬或陶瓷)或任何其他合適導電材料或材料的混合物。導電材料可為任何合適金屬材料或其合金，或可為任何合適陶瓷材料或其組合。金屬材料的實例包含鋁、銅、鎳、鈦、銀、金、鉑、鉿、鑭、鉭、鎢、銥、鋯、鈀或任何合適材料或其組合。陶瓷材料的實例包含氮化鈦、氮化鈦鋁、氮氧化鈦、氮化鉭或其任何合適組合。在一些實施例中，額外感測材料(未繪示)沈積於電極307的上部表面308上。在一些實施例中，電極可為氮化鈦，且氧化鈦或氮氧化鈦可在製造期間及/或在使用期間曝露於流體期間生長於上部表面308上。氧化物是否形成於上部表面上取決於所使用導電材料、所執行製造製程及/或操作感測器的條件。取決於製造製程期間所使用的材料及/或蝕刻技術及/或製造製程等電極可以各種形狀(寬度、高度等)形成。

在一些實施例中，反應物、洗滌溶液及其他反應劑可由擴散機構移動入及移動出反應區301。感測器350對接近電極307的電荷324作出回應(且可產生相關輸出信號)。舉例而言，當感測器耦接至電解質時，感測器可對感測器表面處的電解電位作出回應。感測器的回應性可相關於接近電極307存在的電荷量。電荷324在分析物溶液中的存在可變更分析物溶液與電極307的上部表面308之間的界面處的表面電位。舉例而言，表面電位可由存在於分析物溶液中的離子所引起的表面基團的質子化或去質子化變更。在另一實例中，表面官能基或吸收化學物質的電荷可由溶液中的分析物變更。所存在的電荷量改變可導致浮動閘極結構318上的電壓發生改變，此情況又可帶來感測器350的電晶體的臨限電壓的有效改變。可藉由量測源極區321與汲極區322之間的通道區323中的電流量測界面處的電位。結果，感測器350可直接用以在連接至源極區321或汲極區322的陣列線上提供基於電流的輸出信號，或藉由額外電路系統間接提供基於電壓的輸出信號。電荷可靠近反應區301的底部較高度集中。因此，在一些實施例中，電極的尺寸變化可對回應於電荷324偵測到的信號的振幅具有影響。

在一些實施例中，反應區301中進行的反應可為用以識別或判定所關注分析物的特性或性質的分析型反應。此等反應可直接或間接產生影響鄰近於電極307的電荷量的產物/副產物。若此等產物/副產物少量產生或快速衰變或與其他成分反應，則可同時在反應區301中分析同一分析物的多個複製品以便增加所產生輸出信號。在一些實施例中，可在沈積至反應區301之前或之後將分析物的多個複製品附接至固相載體312。固相載體312可為粒子、微粒、奈米粒子。在一些實施例中，分析物可附接至可固態或多孔且可進一步包括凝膠或其類似者的珠粒，或可引入至反應區的任何其他合適固體載體。在一些實施例中，分析物的複製品可位於接近反應區的感測器的溶液中。替代性地，分析物的複製品可直接結合至感測器的表面以捕獲包含表面上的材料的試劑或表面上是否存在孔(例如，分析物的複製品可直接結合至電極307)。固相載體可具有變化的大小(例如，在100nm至10微米的範圍內)。另外，固體載體可定位於開口中的各種位置處。對於核酸分析物，可藉由滾環擴增(RCA)、指數RCA、聚合酶鏈式反應(PCR)或類似技術製造多個經連接複製品以在無需固體載體情況下產生擴增子。

在各種例示性實施例中，本文中所描述的方法及系統可有利地用於處理及/或分析自生物反應(包含擴增或基於電子或電荷的核酸定序)獲得的資料及信號。在基於電子或電荷的定序(諸如，基於pH的定序)中，可藉由偵測產生為聚合酶催化的核苷酸延長反應的自然產物的離子(例如，氫離子)判定核苷酸併入事件。此情況可用於定序樣本或樣板核酸，其可為(例如)所關注核酸序列的片段且其可作為純系種群直接或間接附接至固體載體(諸如，粒子、微粒、珠粒等)。樣本或樣板核酸可以可操作方式相關聯至引子及聚合酶，且可經受去氧核苷三磷酸(「dNTP」)添加及洗滌的重複循環或「流程」(在本文中可被稱作核苷酸併入可自其產生的「核苷酸流程」)。引子可退火至樣本或樣板，使得每當添加與樣板中的下一基底互補的dNTP時引子的3'端可由聚合酶延長。基於核苷酸流程的已知序列及指示每一核苷酸流程期間的離子濃度的感測器的所量測輸出信號，可判定與存在於耦接至感測器的反應區中的樣本核酸相關聯的核苷酸的類型識別、序列及數目。

圖4為用於DNA定序的積體電路感測器陣列上的電路系統的部分的簡化方塊圖。積體電路包含基板400上的660兆像素ISFET感測器陣列401。上部行偏壓/選擇電路集合402U及上部列解碼器531經組態以用於存取陣列401的上半部分。下部行偏壓/選擇電路集合402L及下部列解碼器521經組態以用於存取陣列401的下半部分。

上部類比/數位轉換器(ADC)電路集合403U耦接至上部行偏壓及選擇電路集合402U。上部暫存器陣列404U耦接至上部類比/數位轉換器(ADC)電路集合403U。上部暫存器陣列404U經組態以通過串列器(例如，511、512)將多個數位資料串流提供至對應傳輸器(例如，405-23、405-22)。傳輸器中的每一者耦接至對應輸出墊片對(一對用於D[23]，一對用於D[22])，所述輸出墊片又連接至傳輸線(未繪示)。

同樣地，下部類比/數位轉換器電路集合403L耦接至下部行偏壓及選擇電路集合402L。下部暫存器陣列404L耦接至下部類比/數位轉換器電路集合403L。下部暫存器陣列404L經組態以通過串列器(例如，501、502)將多個數位資料串流提供至對應傳輸器(例如，405-0、405-1)。傳輸器中的每一者耦接至對應輸出墊片對(D[0]、D[1])，所述輸出墊片又連接至傳輸線(未繪示)。

陣列可包含並不耦接至流體元件的數個參考單元。參考單元的閘極耦接至參考電壓電路，且自耦接至流體元件的ISFET提供用於資料分析的參考讀數。

本文中所描述的組態支援具有每秒十億位元的大量傳輸器的裝置，諸如能夠以大於1Gb每秒的資料速率進行傳輸且以至少10對組態的至少20個傳輸器。對於一個實例，裝置包含各自以5Gb每秒或更快傳輸資料的24個傳輸器，從而支援120Gb每秒或以上的高速資料源的輸送量。大量十億位元每秒傳輸器呈現如下上下文：出現在少量傳輸器情況下的組態中並不清楚的一類實施問題。

包含定序器(seq)532、數位/類比轉換器(DAC)533、格雷碼計數器(grey)534及偏壓電路系統(bias)535的支援周邊電路系統耦接至上部電路系統。又，包含定序器522、數位/類比轉換器523、格雷碼計數器524及偏壓電路系統525的支援電路系統耦接至下部電路系統。晶片包含串列周邊介面控制區塊(spi ctrl)540，其包含組態暫存器並提供用於裝置的組態及控制的管理匯流排的介面；及用於裝置的組態的熔絲陣列(fuse)541。定序器522、532操作感測器陣列(或其他資料源)、周邊電路系統及多個傳輸器以根據主動模式及閒置模式以訊框速率對資料訊框進行取樣，其中定序器在第一時間間隔中對於第一數目個訊框以主動模式操作，且在第二時間間隔中對於第二數目個訊框以閒置模式操作。定序器522、532的操作在感測系統中藉由流體學控制器協調，使得第一時間間隔與反應物溶液流動重疊，且第二時間間隔與洗滌溶液的緊隨流動重疊。

在一個實例操作技術中，定序器522、532導致電路系統執行訊框感測序列。在訊框感測序列中，可使用行偏壓/選擇電路402U/402L選擇並偏壓陣列的上部及下部半邊中的每一者中的一列ISFET，使得為對應感測器井中的電荷的函數的電流可產生於每一行線上。類比/數位轉換器電路403U/403L自數位/類比轉換器533、523接收斜坡信號，並在對應行線上的電流匹配斜坡信號的位準時產生輸出信號。格雷碼計數器524、534可回應於輸出信號經取樣且將結果儲存於暫存器陣列404U/404L中。暫存器陣列404U/404L中的資料經組裝至封包中，且應用至晶片上的傳輸器的多個數位資料串流中。

圖4中的電路系統的所說明部分包含基板400上的24個傳輸器集合中的四個傳輸器。所說明的四個傳輸器包含第一對傳輸器405-0、405-1及第二對傳輸器405-22、405-23。如所繪示，包含低通濾波器的一個鎖相迴路406-0耦接至第一對傳輸器405-0、405-1。又，包含低通濾波器的一個鎖相迴路406-11耦接至第二對傳輸器405-22、405-23。鎖相迴路操作為時脈乘法器，其中的每一者產生本地傳輸時脈並經由時脈線(例如，鎖相迴路406-0處的407a、407b)將本地傳輸時脈提供至其左側上的傳輸器及其右側上的傳輸器。

每一鎖相迴路/低通濾波器406-0、406-11與對應鎖相迴路控制區塊503、513耦接，所述鎖相迴路控制區塊儲存用於控制及校準鎖相迴路的參數。

此圖案可橫跨晶片上的24個傳輸器重複，使得存在12個鎖相迴路區塊及24個傳輸器。傳輸器分組成耦接至個別鎖相迴路的對。鎖相迴路安置於傳輸器之間的基板上，使得使用產生於鎖相迴路中的時脈的自鎖相迴路至傳輸器的傳輸距離可較小。

如所說明，鎖相迴路406-0、406-11中的每一者耦接至個別功率墊片VDDP及個別接地墊片GNDP。又，每一鎖相迴路的個別功率墊片VDDP及個別接地墊片GNDP安置於鄰近鎖相迴路的晶片上且在對應傳輸器對中左側上的傳輸器的輸出墊片與右側上的傳輸器的輸出墊片之間。

個別功率墊片VDDP及個別接地墊片GNDP連接至晶片外電壓供應器，所述電壓供應器可經組態有繞過電容器及其他電路系統以產生針對鎖相迴路電路的低雜訊功率組態並減少基板400上的高頻率鎖相迴路電路與其他電路之間的雜訊耦合。

低速參考時脈(未繪示，參見圖5)可分佈於晶片上並連接至鎖相迴路中的每一者。

使用鎖相迴路實施所說明實施例中的時脈乘法器。亦可使用其他電路系統實施時脈乘法器，諸如延遲鎖相迴路、相位插入器，及鎖相迴路、相位插入器及/或延遲鎖相迴路的組合。

在此實例中，積體電路基板400包含組態於晶片的四個拐角中的每一者上的晶片上溫度感測器537、538。溫度讀數由SPI控制區塊540取樣，且經儲存以供經由管理匯流排由晶片外控制器存取。又，溫度讀數由定序器利用以控制裝置上的功率消耗及溫度。在其他實施例中，溫度感測器可經不同地組態。在又其他實施例中，除晶片上的溫度感測器外或在對晶片上溫度感測器的替代中，溫度感測器可耦接至微井陣列結構。

圖5說明可藉由類似圖4中所繪示的裝置利用的時脈分佈電路系統。時脈分佈電路系統包含時脈輸入緩衝器570，其包含可組態以自晶片外時脈參考接收差動時脈信號或單端時脈信號的CLKP及CLKN輸入。時脈緩衝器570的輸出可以菊鏈方式分佈至沿著晶片的下側安置的鎖相迴路580-0至580-5並通過工作循環校正DCC鏈571(其包含用以支援橫跨大晶片的參考時脈傳輸的級聯DCC緩衝器群組)分佈至沿著晶片的上側的鎖相迴路580-6至580-11。在此實例中，參考時脈可分佈至下側上的傳輸器單元xmt0至xmt11並經由DCC鏈571分佈至上側上的傳輸器單元xmt12至xmt23。傳輸器單元中的每一者包含工作循環校正DCC緩衝器，並將參考時脈自傳輸器單元中的DCC緩衝器傳遞至其鄰近鎖相迴路或鄰近傳輸器單元。參考圖7說明包含此DCC緩衝器的傳輸器單元電路系統的實例。在替代例中，參考時脈可直接耦合至鎖相迴路電路且DCC緩衝器可按需要以其他組態安置於晶片上。

時脈分佈電路以相對低頻率(諸如，125MHz)藉由50%工作循環將參考時脈提供至鎖相迴路中的每一者。在此實例中，參考時脈可異步地分佈至鎖相迴路。

圖6為圖5中所繪示的時脈輸入緩衝器570的方塊圖。此實例中的時脈輸入緩衝器570包含多工器991。CLKP墊片連接至多工器991的「0」及「1」輸入兩者。CLKN墊片連接至多工器991的「0」輸入。圖中標記為cmos_sel的關於裝置的參數集控制多工器991，使得其以一個模式將差動輸入轉換成單端輸出，或將單端輸入作為單端輸出提供。多工器991的單端輸出可通過「反及」(NAND)閘992供應至DCC緩衝器993。「反及」閘992可由在此實例中標記為ref_sel的控制信號控制。DCC緩衝器993的輸出為待分佈於晶片上的參考時脈。

可使用多種電路結構實施諸如用於DCC緩衝器993或用於參考圖5所描述的DCC鏈571的工作循環校正電路。實例描述於包含Ogawa等人的「A 50% DUTY-CYCLE CORRECTION CIRCUIT FOR PLL OUTPUT」(IEEE電路及系統國際會議(卷：4)ISCAS 2002)；M.Ragavan等人的「DUTY CYCLE CORRECTOR WITH SAR FOR DDR DRAM APPLICATION」(高級電氣、電子及儀錶工程研究國際雜誌，卷2，期5，2013年5月)的文獻中，所述文獻以全文引用的方式併入。

圖7說明根據本文中所描述技術的實施例的傳輸器對的組態。每一傳輸器對包含第一傳輸器XMT 610及第二傳輸器XMT 611，其在此實例中對應於晶片上用於輸出D[0]的傳輸器及用於輸出D[1]的傳輸器。鎖相迴路/低通濾波器電路612可安置於所述對中的傳輸器610、611之間。傳輸器控制區塊620、621耦接至對應傳輸器610、611。對應資料串流630、631分別自晶片上的暫存器陣列輸入至傳輸控制區塊620、621。鎖相迴路控制區塊622耦接至鎖相迴路/低通濾波器612。

三個功率域實施於圖7中所繪示的傳輸器對組態中。控制區塊620、621、622基於供應端子VDDD及GNDD在數位功率域中接收功率。傳輸器610、611基於供應端子VDDO、GNDO在傳輸器功率域中接收功率(輸出「O」功率)。鎖相迴路/低通濾波器電路基於直接連接至鎖相迴路/低通濾波器電路系統的供應端子VDDP、GNDP安置於個別功率域中。

參考時脈RCLK自類似上文所描述的時脈分佈電路系統耦合至鎖相迴路。系統時脈SCLK耦合至控制區塊620、621、622。系統時脈可在一些實施例中標稱以相同於參考時脈的頻率操作但可以不同頻率操作。

鎖相迴路612操作為時脈乘法器，從而在線650上產生高速本地傳輸時脈。

在一個實例中，系統時脈及參考時脈在125MHz下操作。高速本地傳輸時脈可在2.5GHz下產生(20×乘法)。此實例中的傳輸器在本地傳輸時脈的上升及下降邊緣兩者上傳輸，從而帶來每秒5Gb的傳輸速率。在具有以5Gb每秒操作的24個傳輸器的晶片中，可達成120Gb每秒的輸送量。

可使用包含低速參考時脈的分佈、個別功率域中的鎖相迴路的組態、鎖相迴路在對應傳輸器對之間的置放及本地產生的高速傳輸時脈的本地使用的技術支援所傳輸資料的高度資料整合性。

圖8為可用於圖5及圖7中所繪示的組態中的傳輸器及傳輸器控制區塊700的方塊圖。參考時脈refclk可作為輸入供應至單一輸出DCC緩衝器710。DCC緩衝器710的輸出可作為輸出refclk0應用以用於以如圖5中所說明的菊鏈方式連接。又，DCC緩衝器710的輸出可供應至亦包含差動輸出DCC緩衝器的時脈選擇器711。時脈選擇器711能夠在此實例中標記為PLLclk的本地高速傳輸時脈與自DCC緩衝器710輸出的參考時脈之間進行選擇。控制信號rclk_sel可用於判定選擇。用以選擇自DCC緩衝器710輸出的參考時脈的能力支援測試晶片。在操作模式中，可選擇本地高速傳輸時脈PLLclk。時脈選擇器711的輸出可為線720上在本地傳輸時脈頻率下的經工作循環校正差動時脈。

線720上的差動時脈可供應至同步器電路(sync)701、串列器電路702、預驅動器703及晶片外驅動器704。晶片外驅動器的輸出可連接至又連接至傳輸線的墊片OUTP及OUTN。同步器電路701亦接收系統時脈並產生用於串列器702的經同步系統時脈。來自暫存器陣列的資料串流在此實例中以20位元封包應用至串列器702。可經擾碼以維持通信鏈路的信號轉變速率的串列器的輸出可應用至預驅動器703且接著經由晶片外驅動器704晶片外。

圖9為可利用於圖5及圖7的組態中的包含低通濾波器的鎖相迴路800的方塊圖。鎖相迴路800包含連接至參考時脈的相位頻率偵測器PFD(801)、電荷泵802、低通濾波器803及環形壓控振盪器(VCO)804。可程式化除法器805可連接於環形VCO 804的輸出與相位及頻率偵測器801的輸入之間。可程式化除法器805在此實例中包含時脈選擇器811、第一除法器810及第二除法器812。時脈選擇器811在一個輸入處接收環形VCO 804的輸出且在第二輸入上接收除法器810的輸出。除法器810在此實例中可為除以二區塊。控制信號div<0>控制時脈選擇器811。時脈選擇器811的輸出可應用為本地高速傳輸時脈pllclk。除法器810的輸出可應用至第二除法器812的輸入。回應於控制信號div<1>，第二除法器可組態以除以五(O：/5)或除以101：/10。組合來說，在操作期間，第一除法器810及第二除法器812的組合在上文所描述的5Gb每秒實例中提供除以20(VCO/20)運算，使得實際上本地高速傳輸時脈可以參考時脈的頻率的20倍操作。

多種控制參數耦合至鎖相迴路800中的各種區塊。參數「快速，鎖定，慢速(fast,lock,slow)」自相位及頻率偵測器801提供至控制電路系統。電荷泵偏壓參數bias_CP<3：0>應用至電荷泵802。低通濾波器參數C1<5：0>及C2<4：0>應用至低通濾波器803。VCO控制參數band_ctl<3：0>應用至環形VCO 804。在一個實例中，可使用由讀取器板上的鏈路控制邏輯驅動的基本鎖相迴路校準及組態管理用數位方式控制鎖相迴路。在其他實施例中，可本地驅動鎖相迴路校準及組態，或可利用本地及遠端操作的組合。

鎖相迴路中的低通濾波器可經組態有拒絕參考時脈中的抖動的轉移函數。此函數可在操作於標稱處於參考時脈的頻率的相位及頻率偵測器的輸出上時實施於迴路中的電荷泵及濾波器電路系統中。

圖10A及圖10B說明實例感測器積體電路的傳輸器電路及功率跡線的佈局以支援多個功率域系統。用於圖4的參考標號再次用於類似組件。因此，裝置包含基板400。660兆像素ISFET感測器陣列401可實施於基板上。上部及下部行偏壓及選擇電路402U、402L，上部及下部類比/數位轉換器電路403U、403L及上部及下部暫存器陣列404U、404L實施於晶片的中心區中。十二對傳輸器圍繞晶片的周界安置，其中六對在晶片的下側上且六對在晶片的上側上。多個傳輸器對包含圖10A中所說明的第一對傳輸器405-0、405-1及第二對傳輸器405-2、405-3；及圖10B在下部邊緣上所說明的傳輸器對405-8、405-9，傳輸器對405-10、405-11。又，多個傳輸器對包含圖10B中所說明的傳輸器對405-12、405-13及傳輸器對405-14、405-15及圖10A在上部邊緣上所說明的傳輸器對405-20、405-21，傳輸器對405-22、405-23。四對額外傳輸器沿著上部及下部邊緣實施於晶片上，但由於切割自圖式省略。因此，12對傳輸器實施於基板400上，總共24個傳輸器。如上文所描述，每一傳輸器對包含在此實例中由具有低通濾波器的鎖相迴路實施的本地時脈乘法器。因此，圖10A及圖10B繪示鎖相迴路406-0、406-1、406-4、406-5、406-6、406-7、406-10及406-11，其中的每一者可在基板上置放於對應傳輸器對中的傳輸器之間。

圖10A及圖10B說明包含用於高資料速率資料源(諸如，所說明的ISFET陣列)、傳輸器及包含參考時脈分佈電路系統的周邊邏輯的一或多個功率域的基板的實例。在圖10A及圖10B的佈局中，時脈乘法器在基板上彼此分離且與其他一或多個功率域分離地安置於個別功率域上。

圖10A及圖10B說明用以支援多個功率域的晶片上的功率墊片及功率跡線的組態。功率域包含類比功率域GNDA、VDDA，數位功率域GNDD、VDDD及傳輸器功率域GNDO、VDDO。另外，功率域包含用於每一鎖相迴路的12個個別功率域。功率墊片為被調適用於連接至接腳或其他連接器結構以用於電連接至晶片外結構的基板400上的導電墊片。此等功率墊片常常包含裝置上的最高金屬層中的圖案化金屬墊片。功率跡線為被調適用於橫跨基板的區分佈電力的基板上的導電跡線。此等功率跡線常常實施於裝置上的最高圖案化金屬層中且具有相對大寬度尺寸以支援攜載大量電流。

類比功率域包含在基板400的四個拐角中的每一者上的標記為GNDA、VDDA的功率墊片。類比功率域包含包含連接至VDDA功率墊片的跡線411V(例如，左下方的420V)及連接至GNDA功率墊片的跡線411G(例如，左下方的420G)的功率匯流排。跡線411V及411G在裝置上組態為內部功率跡線且環繞裝置的類比核心(其包含感測器陣列401)及其他電路系統的部分。

數位功率域包含圍繞晶片的周界成對分佈的標記為GNDD、VDDD的功率墊片，包含每一傳輸器之間的一對。數位功率域包含包含連接至VDDD功率墊片的跡線412V及連接至GNDD功率墊片的跡線412G的功率匯流排。跡線412V及412G在裝置上僅置放於類比功率域跡線411V及411G外部且鄰近環繞晶片的類比核心的數位電路系統置放。

傳輸器功率域包含圍繞晶片的周界成對分佈的標記為GNDO、VDDO的功率墊片，其中每一傳輸器一對。每一對傳輸器功率域功率墊片包含對應傳輸器的一側上的GNDO墊片及對應傳輸器的相對側上的VDDO墊片。傳輸器功率域包含包含連接至VDDO功率墊片的跡線413V及連接至GNDO功率墊片的跡線413G的功率匯流排。跡線413V及413G在裝置上僅組態於數位功率域跡線412V及412G外部且置放為用於分佈電力供應電壓至晶片的周界上的傳輸器。

在此實例中，每一鎖相迴路可安置於個別功率域中。因此，對於包含與24個傳輸器耦接的12個鎖相迴路(或其他時脈乘法器)的晶片，存在12個時脈乘法器功率域。每一本地時脈乘法器功率域包含在圖中標記為GNDP、VDDP的一對功率墊片。功率墊片GNDP及VDDP安置於傳輸器的輸出墊片之間。因此，用於鎖相迴路406-0的功率墊片GNDP及VPPD安置於用於串列通道D[0]的輸出墊片與用於串列通道D[1]的輸出墊片之間。每一本地時脈乘法器功率域包含約束至鎖相迴路電路系統的功率跡線及接地跡線。因此，鎖相迴路406-0包含功率跡線414V及接地跡線414G。同樣地，圖10B中的鎖相迴路406-7包含分別連接至本地功率墊片VDDP及接地墊片GNDP的功率跡線415V及接地跡線415G。

如自圖10A及圖10B可見，基板400可包含具有安置於傳輸器對之間的個別功率域中的個別時脈乘法器的12對傳輸器。

除具有單獨功率跡線及單獨功率及接地墊片之外，每一功率域中的電路在基板中彼此電隔離。可使用(例如)深n-井技術實施此隔離，其中電路系統的作用區實施於由深n-井與大塊基板分離的一或多個摻雜井內。可使用所選擇電力供應電壓偏壓深n-井，使得其在操作期間相對於基板且相對於作用區保持經反向偏壓。以此方式，接地及功率電路系統中所產生的雜訊並不經由基板直接耦合至其他功率域的電路系統。

可使用其他技術隔離功率域中的一些或全部，諸如藉由在沈積於絕緣材料層上的半導體層中形成作用區，因此絕緣材料將作用區與基板電分離。

圖11說明取自圖10A及圖10B的佈局的兩個傳輸器對。圖11說明傳輸器對405-2、405-3，其中個別鎖相迴路406-1在兩者之間。又，繪示傳輸器對405-8、405-9，其中個別鎖相迴路406-4在兩者之間。鎖相迴路具有個別功率墊片及功率跡線。因此，鎖相迴路406-1包含連接至功率跡線417V的VDDP功率墊片及連接至接地跡線417G的GNDP接地墊片。鎖相迴路406-4包含連接至功率跡線418V的VDDP功率墊片及連接至接地跡線418G的GNDP接地墊片。

功率墊片及輸出墊片的圖案包含用於以重複序列圍繞基板安置的每一傳輸器對的14個墊片的集合。在此實例中用於包含傳輸器405-2及405-3的傳輸器對及墊片的鎖相迴路406-1的14個墊片的集合的自右向左次序為如下：傳輸器功率域接地墊片GNDO、輸出墊片對D[2]、傳輸器功率域功率墊片VDDO、數位功率域功率墊片VDDD、數位功率域接地墊片GNDD、本地時脈乘法器功率墊片VDDP、本地時脈乘法器接地墊片GNDP、傳輸器功率域接地墊片GNDO、輸出墊片對D[3]、傳輸器功率域功率墊片VDDO、數位功率域功率墊片VDDD及數位功率域接地墊片GNDD。

如上文所提及，在其他實施例中，一個時脈乘法器可僅與一個傳輸器相關聯，或與兩個以上傳輸器的群組相關聯(如適於特定需要)。一個時脈乘法器可經組態以提供傳輸時脈至一或多個傳輸器，其中一或多個傳輸器在不同於時脈乘法器的功率域的單獨功率域中。傳輸器對的組態可提供如下優勢：將傳輸時脈自時脈乘法器攜載至傳輸器對中的鄰近傳輸器的傳輸線的長度可經本地組態且具有短且均勻的傳輸路徑，而無需穿越除了時脈乘法器及連接傳輸器以外的電路系統。

圖12及圖13說明用於諸如圖10A及圖10B中所繪示的裝置上的多個功率域的靜電放電ESD保護組態。在圖12及圖13中的每一者中，使用圖10A及圖10B的參考標號繪示用於類比功率域的功率及接地跡線411V、411G，用於數位功率域的功率及接地跡線412V、412G及用於傳輸器功率域的功率及接地跡線413V、413G。

參看圖12，繪示用於保護裝置上的主要功率跡線中的每一者的接地及功率墊片及接地及功率跡線的ESD保護陣列。所使用ESD電路包含用於類比功率域的在功率墊片與接地功率墊片(VDDA、GNDA)及跡線(411V、411G)之間的電路900，用於數位功率域的在功率墊片與接地功率墊片(VDDD、GNDD)及跡線(412V、412G)之間的電路901、902，及傳輸器功率域中的用於功率墊片及接地功率墊片(VDDO、GNDO)及跡線(413V、413G)的電路903、904、905。可(例如)在接地閘極NMOS(ggNMOS)技術中利用經反向偏壓二極體組態實施在對應功率域中連接於功率跡線與接地跡線之間的ESD電路900至905。亦可使用其他ESD電路實施。

參看圖13，說明用於保護本地時脈乘法器功率域且用於不同功率域的功率跡線當中的級聯保護的ESD保護陣列。在圖13中，繪示用於個別鎖相迴路的功率跡線414V及用於個別鎖相迴路的接地跡線414G。ESD保護電路925連接於跡線414G與414V及對應墊片VDDP、GNDP之間。亦可在接地閘極NMOS技術中使用經反向偏壓二極體組態實施電路925。

ESD保護電路910、911、912及913的一個端子連接至功率跡線411V，所述功率跡線連接至用於類比功率域的VDDA。電路910的對置端子連接至功率跡線412V，所述功率跡線連接至數位功率域中的VDDD。電路911的對置端子連接至功率跡線413V，所述功率跡線連接至傳輸器功率域中的VDDO。

類似圖案可圍繞晶片的周邊分佈，使得電路912的對置端子連接至功率跡線413V，所述功率跡線連接至傳輸器功率域中的VDDO。電路913的對置端子可連接至功率跡線412V，所述功率跡線連接至數位功率域中的VDDD。

ESD電路的第二階層包含電路914、915、916及917，其一個端子連接至類比接地跡線411G(其可連接至用於類比功率域的類比接地墊片GNDA)。電路914的對置端子可連接至接地跡線412G，所述接地跡線連接至數位功率域中的GNDD。電路915的對置端子可連接至接地跡線413G，所述接地跡線連接至傳輸器功率域中的GNDO。類似圖案可圍繞晶片分佈，使得電路916的對置端子連接至接地跡線413G，所述接地跡線連接至傳輸器功率域中的GNDO。電路917的對置端子連接至接地跡線412G，所述接地跡線連接至數位功率域中的GNDD。

ESD電路的第三階層包含電路918及919。電路918、919各自包含耦接至連接至數位功率域中的VDDD的功率跡線412V的一個端子。電路918、919兩者具有連接至功率跡線413V的對置端子，所述功率跡線連接至傳輸器功率域中的VDDO。

ESD電路的第四階層包含電路920及921。電路920及921兩者連接於連接至數位功率域中的GNDD的接地跡線412G與連接至傳輸器功率域中的GNDO的接地跡線413G之間。

個別時脈乘法器功率域亦由ESD電路926、927及930保護。ESD電路926及927具有連接至功率跡線414V的一個端子，所述功率跡線連接至用於本地時脈乘法器功率域的VDDP。電路926具有連接至跡線411V的對置端子，所述跡線連接至類比功率域中的VDDA。電路927具有連接至傳輸器功率域中的接地跡線413G的對置端子。

ESD電路930具有連接至接地跡線414G(連接至本地時脈乘法器功率域的GNDP)的一個端子及連接至接地跡線413G(連接至傳輸器功率域中的GNDO)的對置端子。

可在接地閘極NMOS技術中使用反向偏壓二極體組態實施連接於接地跡線與功率跡線之間的電路927，與上文針對功率跡線與接地跡線之間的保護所給出的實例一致。

可在接地閘極NMOS技術中使用反向偏壓二極體組態實施在不同功率域中的功率跡線之間進行保護的電路(包含電路910至913、918、919及926)，與上文針對功率跡線與接地跡線之間的保護所給出的實例一致。

可使用背靠背平行二極體實施在不同功率域中的接地跡線之間進行保護的電路(包含電路914至917、920、921及930)。

圖14為繪示類似圖4中所繪示的積體電路感測器上的周邊電路系統的組件的示意性說明，其可為行偏壓/選擇電路402L/402U、類比/數位轉換器電路403L/403U及暫存器陣列404L/404U的部分。電路示意性地包含具有耦接至類比電力供應電位VDDA的汲極端子的參考單元1005及ISFET 1006。源極端子在參考單元1005及ISFET 1006的簡化說明中分別耦接至匹配電流源1007、1008。耦接至參考單元1005的電流源1007包含分別使用參考電壓V3及V4偏壓的與電流源電晶體1015串聯的迭接電晶體1014。迭接電晶體1014的汲極端子處的節點連接至比較器1020的輸入。耦接至ISFET 1006的電流源1008包含分別使用參考電壓V3及V4偏壓的串聯迭接電晶體1016及電流源電晶體1017。迭接電晶體1016的汲極端子處的節點連接至比較器1021的輸入。

斜坡電壓可施加至比較器1020、1021的第二輸入。斜坡電壓可由數位/類比轉換器(DAC)1010及斜坡驅動器1009產生。斜坡驅動器1009包含串聯於數位電力供應電壓VDDD與接地之間的電晶體1011、1012及1013。電晶體1011的閘極可由數位/類比轉換器1010的輸出控制。電晶體1012可經組態為由偏壓電壓V1控制的迭接電晶體。電晶體1013可為由偏壓電壓V2控制的電流源電晶體。電晶體1012的汲極處的節點連接至比較器1020及1021的第二輸入。電容器1030可耦接至節點以穩定斜坡電壓。可用數位方式控制數位/類比轉換器1010以產生連接至電晶體1011的閘極、具有所要斜坡形狀、藉由訊框序列定時的斜坡電壓。又，數位/類比轉換器1010的輸出可耦接至開關1032。開關1032可經操作以在斜坡循環的所選擇部分期間將數位/類比轉換器 1010的輸出連接至電容器1031。電容器1031上的電壓可用作參考單元1005的閘極上的參考電壓。

比較器1020及1021的輸出耦接至各別鎖存器1022、1023。鎖存器1022、1023在每一循環的開始處經重置且經操作以捕獲各別比較器1020、1021的輸出轉變。鎖存器的輸出耦接至對應暫存器1024、1025。格雷碼計數器1026連接至暫存器1024、1025且可藉由斜坡電壓及時循環。

當電容器1030上的斜坡電壓匹配由其耦接至的參考單元1005或ISFET 1006產生的電壓時，比較器1020、1021發生轉變。當鎖存器1022、1023捕獲到比較器1020、1021的轉變時，可在對應暫存器1024、1025中捕獲格雷碼計數器1026的輸出。暫存器1024、1025中所捕獲的格雷碼值被提供為至傳輸器的資料串流。

使用所繪示電路系統，將表示來自感測器陣列的像素的資料串流提供至傳輸器。

圖14中所說明的電路系統(除參考單元1005及ISFET 1006及其對應電流源1007、1008之外)可實施於數位功率域中且藉此與類比功率域、傳輸器功率域及時脈乘法器功率域隔離。

用於使用ISFET的DNA定序的併入事件的動力元件可以大約15訊框每秒出現。感測器可以較高訊框速率執行以用於過取樣以便改良信雜比。所關注的捕獲窗可通常為若干秒。歸因於反應劑流橫跨晶片產生偏斜反應時間，可調整主動及閒置間隔以達成良好結果。在一個實例中，可在20秒的循環時間中捕獲7秒的資料。產生大量資料的晶片可具有較長循環時間以便處理資料。在並未捕獲資料的週期期間可在感測器中浪費能量。

功率管理可用於減少閒置週期期間的功率消耗。

另外，功率管理可在節省反應劑的洗滌循環期間實現暫停或減少的流程循環。可調諧功率狀態及流動速率以在可變流程下最佳化反應劑使用及晶片溫度。

如本文中所描述的流體系統中的功率管理可由多種因素約束。舉例而言，通常反應劑連續流動以便保持晶片溫度穩定。晶片通過電容性耦合介接至流體元件。信號位準、像素定時及讀取序列(控制)中的改變影響電流體元件，此情況可改變電容性耦合的參數並去穩定讀取程序。

晶片通過高速鏈路介接至讀取器板。高速鏈路最初同步為傳輸器-接收器對且可鎖定。改變傳輸協定或讀取參數可失效初始配對。鏈路損耗花費時間進行恢復且可使高資料速率讀取不可能。

在一些實施例中，可在並不破壞電流體元件的情況下提供功率管理。然而，像素陣列可產生至流體元件的電容性反饋且可具信號相依性。

在一些實施例中，可使用簡單介面實現功率管理及熱管理。系統可忙碌於處理資料且可要求簡單互動以起始捕獲序列。因此，可使用同步功率狀態，其中主動狀態與睡眠狀態之間的工作循環可一致或經管理以避免平均熱耗散變化。

功率管理參數的一個實例為用於輸出數位/類比轉換器的有效位元數目。基於信號的雜訊底限及動態範圍、轉換速率(每秒兆樣值)、轉換循環時間(例如，訊框速率)架構(並非基本雜訊源)及來自ADC的輸出驅動功率，將類比信號轉換至數位信號可要求某些量的能量。如圖4及類似系統所繪示，電流體元件可不查看資料轉換。又，自晶片所傳輸的資料可使用擾碼(即，在傳輸器串列器區塊中)且資料鏈路整合性可不瞭解資料轉換品質。又，ADC序列可同步至列時間/訊框時間。

在捕獲序列期間，ADC可藉由12位元的有效位元數目(ENOB)執行。在閒置週期期間，ADC可以8位元(或N位元)ENOB執行。4位元ENOB可在ADC處節省高達16倍的功率消耗，然而系統中的無一者可感知ENOB改變(無收聽者)。因此，在閒置模式期間，ADC可由控制參數組態來以較低ENOB值操作。

圖14中所說明的電路系統可以主動及閒置模式操作以在主動及閒置週期期間在逐訊框基礎上使用參數集合來調整功率消耗並控制溫度。電路系統可實施(例如)比例-積分-微分PID控制演算法以管理晶片的功率消耗及溫度。

在此實例中，用於數位功率域中的電路系統的可控制參數包含用於數位/類比轉換器的參數「DAC參數」(諸如，DAC頭部停放位址)、格雷碼計數器參數「GC參數」(諸如，格雷碼停放位址)、設定比較器功率位準的斜坡驅動器參數V1、V2、控制開關1032的信號定時VSW。在其他電路系統實施中，可在逐訊框基礎上控制其他類型的參數。同樣地，在所說明電路系統中，其他參數可經控制以管理周邊電路系統的功率消耗。其他參數包含(例如)用於比較器1020、1021 的偏壓位準及用於鎖存器1022、1023的偏壓位準。

另外，控制電流源1007、1008的參數可用於在類比功率域中的電路系統的逐訊框基礎上控制功率消耗。此等參數包含設定像素行偏壓位準的所說明實例中的偏壓電壓V3及V4。對電流源1007、1008的控制是可選的。在較佳實例中，電流源1007、1008經控制以便避免去穩定界面流體動力元件及感測器陣列的電操作。舉例而言，可緩慢或僅少量改變參數，且可在讀取主動資料之前良好執行自閒置模式至主動模式的轉變以便在訊框之間維持一致電流體元件。

其他參數可包含經組態以防止低功率模式中的鎖存轉變的鎖存控制狀態。鎖存控制狀態可經指定以在閒置模式期間以促進維持至傳輸器的資料路徑的傳輸鏈路及低轉變計數(且因此減少的功率消耗)的模式設定鎖存輸出值。

預想到以閒置模式調整上文所描述的訊框功率參數中的任一者或訊框功率參數中的一者以上以減少功率消耗的實施例。

圖15為類似圖4中所繪示的晶片上的定序器中的控制邏輯的簡化說明。控制邏輯包含訊框功率參數暫存器集合1050及定序器控制邏輯區塊1040。定序器控制邏輯區塊1040連接至由積體電路上的接腳1041提供的輸入信號，在一些實施例中可在此處應用控制信號以啟動樣本序列。替代性地，定序器控制邏輯區塊1040可由晶片上產生或使用裝置上的SPI介面或其他管理介面寫入至暫存器集合的控制信號啟動。定序器控制邏輯區塊1040亦在線1042上自晶片上的溫度感測器接收輸入，並在線1043上產生用於定址的定時信號以捕獲像素訊框。定序器控制邏輯1040回應於儲存於訊框功率參數暫存器1050中的值(諸如，上文結合圖14所論述)而產生用於主動及閒置模式的訊框設定(由線1044表示)。

代表性參數集合可包含以下：reg.set('lp_trigger',0) #觸發捕獲開始的控制設定。

reg.set('lp_mode.en',0) #啟用低功率時間定序的控制設定。

reg.set('lp_mode.force',0) #迫使連續執行低功率相位的控制設定。

reg.set('lp_frame_count',0) #設定由訊框計數指定的主動週期持續時間的控制設定。

reg.set('lp_status',0) #指示低功率狀態的狀態參數。

reg.set('lp_bias.enI_vbn_cb',0) #vbn_cb：用於cb像素行線的偏壓電流槽(例如，V4)。

reg.set('lp_bias.enI_vbn_ct',0) #vbn_ct：用於ct像素行線的偏壓電流槽(例如，V4)。

reg.set('lp_bias.enI_vbn_rmp',0) #vbn_rmp：用於斜坡偏壓的偏壓電流槽(例如，V2)。

reg.set('lp_bias.enI_vbp_cmp',0) #vbp_cmp：用於第1階段比較器偏壓的偏壓電流源(兩個階段比較器)。

reg.set('lp_bias.enI_vbp_smp',0) #vbp_smp：用於第2階段比較器偏壓的偏壓電流源(兩個階段比較器)。

reg.set('lp_bias.mask',0) #用於 {vbp_smp,vbp_cmp,vbn_rmp,vbn_ct,vbn_cb}的遮罩(以低功率模式應用的選擇電路參數)。

reg.set('lp_ctrl.latch_rst0',0) #用於latch_rst0的低功率狀態。

reg.set('lp_ctrl.latch_set0',1) #用於latch_set0的低功率狀態。

reg.set('lp_ctrl.latch_rst1',1) #用於latch_rst1的低功率狀態。

reg.set('lp_ctrl.latch_set1',0) #用於latch_set1的低功率狀態。

reg.set('lp_ctrl.mask',0) #用於{gray code,dacbuf_en_sf,dac_head,latch}的遮罩(以低功率模式應用的選擇控制設定)。

reg.set('mode.stall_pin',1) #設定為0以組態停止接腳(例如，接腳1041)為lp_trigger。

reg.set('gray_fixed',0) #用於格雷碼輸入的固定值(例如，至暫存器集合的恆定輸入)。

在實例程序中，可藉由暫存器寫入或以其他方式啟動接腳輸入向晶片通知捕獲序列開始。晶片歷時可固定、可程式化或動態調整的一定週期主動執行，且接著轉變至低功率狀態。可藉由選擇參數及控制值位準進行控制來組態低功率狀態。主動及閒置週期可是可程式化的，且可由晶片以可不與反應物流程及洗滌循環同步的方式設定。

晶片狀態可嵌入於暫存器集合中的後設資料中，或可在傳輸至讀取器的資料串流中。在一些實施例中，晶片狀態可用於SPI介面或其他管理匯流排介面上。系統可在晶片的主動循環期間捕獲資料且可在閒置循環期間繼續傳輸不基於感測器的資料以維持通信鏈路。可基於數個定時參數判定主動及閒置循環的開始及停止時間，包含時脈循環數目、列循環數目或訊框循環數目。又及/或視情況，使用訊框循環數目判定開始及停止時間可是有用的，此是因為可在訊框間隔處而非捕獲期間的某一隨機時間期間捕獲二階效應。對於精細定時控制，可利用定時參數的組合。

圖16為用於使用類似圖1中所繪示的系統利用如本文中所描述的功率管理技術控制流程循環的簡化流程圖。程序包含初始化流體元件以用於輸送反應物及洗滌流體並初始化晶片上的傳輸器以建立與讀取器的通信鏈路(1600)。又，程序包含在晶片上或系統中載入訊框功率參數使得其可按需要被提供至晶片(1601)。此實例中的訊框功率參數提供用於每一訊框感測循環的功率設定，包含主動模式訊框設定及閒置模式訊框設定。程序包含設定用於包含反應物流程及洗滌流程的特定流程循環的主動訊框計數「N」及閒置訊框計數「M」。系統接著在包含歷時主動間隔流動反應物(1603)及歷時閒置間隔流動洗液(1604)的循環中控制流體元件。與流體元件並行地，可控制感測器晶片以針對「N」個訊框執行主動訊框定序(1605)，接著針對「M」個訊框執行閒置訊框定序(1606)。程序包含判定控制溫度是否可在操作範圍內(1607)。若否，則改變主動訊框計數「N」及閒置訊框計數「M」(1608)。之後，在所說明流程圖中，主動訊框計數「N」及閒置訊框計數「M」改變，或若在區塊(1607)處控制溫度在操作範圍內，則程序判定流程序列是否完成(1609)。若序列並未完成，則程序迴路返回至區塊1602並執行接下來的流程循環。若序列完成，則程序結束(1610)。

圖17為使用類似圖1中所繪示的系統利用如本文中所描述的功率管理技術的流程循環的替代性控制程序的簡化流程圖。程序包含初始化流體元件以用於輸送反應物及洗滌流體並初始化晶片上的傳輸器以建立與讀取器的通信鏈路(1700)。又，程序包含在晶片上或系統中載入訊框功率參數使得其可按需要被提供至晶片(1701)。此實例中的訊框功率參數提供用於每一訊框感測循環的功率設定，包含主動模式訊框設定及閒置模式訊框設定。程序包含設定用於包含反應物流程及洗滌流程的特定流程循環的主動訊框計數「N」及閒置訊框計數「M」。系統接著在包含歷時主動間隔以主動流動速率流動反應物(1703)及歷時閒置間隔以可小於主動流動速率的洗滌流動速率流動洗液(1704)的循環中控制流體元件。接下來，為轉變至下一流程循環，可增加洗滌流動速率至主動流動速率以便在主動感測循環之前穩定電動流體元件(1705)。與流體元件並行地，可控制感測器晶片以針對「N」個訊框執行主動訊框定序(1706)，接著針對「X」個訊框執行閒置訊框定序(1707)。接下來，為轉變至下一模式，可針對「M-X」個訊框執行轉變訊框定序(1708)。程序包含判定控制溫度是否在操作範圍內(1709)。若否，則改變主動訊框計數「N」及閒置訊框計數「M」(1710)。在一些實施例中，可亦改變轉變參數「M-X」。若主動訊框計數「N」及閒置訊框計數「M」改變或若在區塊(1709)處控制溫度在操作範圍內，則程序判定流程序列是否完成(1711)。若序列並未完成，則程序迴路返回至區塊1702並執行接下來的流程循環。若序列完成，則程序結束(1712)。以此方式，提供轉變式控制使得可在切換至主動模式之前穩定界面區的電流體元件及熱動力元件，即使電流體元件及熱動力元件可在閒置模式期間歸因於(例如)洗滌流程期間的減少流動速率及閒置訊框定序期間可發生的感測器陣列中的偏壓位準改變而發生改變。然而，電動流體元件及熱動力元件在整個流程循環期間保持穩定可是合乎需要的，使得轉變式流程及轉變訊框定序可不必要。

圖16及圖17為說明由定序系統執行的邏輯的流程圖。可使用晶片上電路系統實施邏輯，諸如使用儲存於電腦系統可存取且可由處理器、由專用邏輯硬體(包含場可程式化積體電路)及由專用邏輯硬體及電腦程式的組合執行的記憶體中的電腦程式程式化的狀態機、處理器。如同本文中的所有流程圖，將瞭解可組合、並行執行或以不同序列執行許多步驟而不影響所達成功能。在一些狀況下，如讀者將瞭解，只要亦進行某些其他改變重新配置步驟將達成相同結果。在其他狀況下，如讀者將瞭解，只要符合某些條件重新配置步驟將達成相同結果。此外，將瞭解本文中的流程圖僅繪示相關於理解本發明的步驟且將理解可在所繪示彼等步驟之前、之後及之間執行用於實現其他功能的眾多額外步驟。

因此描述用於操作感測器陣列的方法，其包含在主動間隔期間應用反應物溶液流程及在洗滌間隔期間應用洗滌溶液流程的交替序列；施加偏壓配置至感測器陣列以產生感測器資料；使用具有主動模式及閒置模式的周邊電路系統自感測器陣列產生感測器資料串流；及在主動模式與閒置模式之間切換周邊電路系統以控制功率消耗。所述方法可包含使用回應於陣列溫度的反饋以在主動模式與閒置模式之間切換以將溫度維持於操作範圍內。

周邊電路系統可包含回應於組態參數將感測器資料轉換成多個數位資料串流的轉換電路系統；經組態以自轉換電路系統接收來自多個串流的對應資料串流並傳輸資料至對應接收器的多個傳輸器；及操作偏壓電路系統來以訊框速率產生感測器資料訊框、操作轉換電路系統來以訊框速率轉換感測器資料的定序器。為支援此組態，所述方法可包含將第一集合的一或多個組態參數應用於主動模式中的轉換電路系統及將第二集合的一或多個組態參數應用於閒置模式中的轉換電路系統，並在閒置模式期間使用所述多個傳輸器維持資料傳輸。第二集合的組態參數可適於保持操作就緒並減少功率消耗。又，所述方法可包含應用第三集合的一或多個組態參數至主動模式中的偏壓電路系統及應用第四集合的一或多個組態參數至閒置模式中的偏壓電路系統。

又，所述方法可包含在主動模式及閒置模式期間維持與遠端接收器的通信鏈路。

在一個實例中，所述方法包含在與主動間隔重疊的時間間隔中對於第一數目個訊框以主動模式操作且在與緊隨閒置間隔重疊的時間間隔中對於第二數目個訊框以閒置模式操作；及調整第一及第二數目以控制功率消耗。

系統可在主動間隔期間提供可大於閒置間隔期間的平均流動速率的平均流動速率，減少的流動速率由感測器陣列上的閒置模式功率設定偏移且減少反應流體的消耗。

在周邊電路系統包含類比/數位ADC轉換器的實例中，所述方法可包含設定用於主動模式中的類比/數位轉換器的第一有效位元數目參數及用於閒置模式中的類比/數位轉換器的低於第一有效位元數目參數的第二有效位元數目參數。

在周邊電路系統包含數位/類比DAC轉換器以產生參考斜坡信號的實例中，所述方法可包含設定用於閒置模式中的數位/類比轉換器的DAC停放位址參數。

在周邊電路系統包含格雷碼計數器以產生數位計數值的實例中，所述方法可包含設定閒置模式中的格雷碼計數器停放位址參數。

在周邊電路系統包含比較器的實例中，所述方法可包含設定主動模式中的第一比較器功率位準參數及低於第一比較器功率位準參數的閒置模式中的第二比較器功率位準參數。

在周邊電路系統包含用於陣列中的每一行的鎖存器的實例中，所述方法可包含設定閒置模式中的鎖存狀態。

本文中所描述的技術提供用於頻帶及熱雜訊的可調ADC功率消耗、用於連續或脈衝模式取樣的模式可選擇格雷碼捕獲及針對N數目個訊框序列組態的自動功率管理。

功率管理可用於減少閒置週期期間的功率消耗。

另外，功率管理可實現節省反應劑的暫停流程循環。通常，反應劑連續流動以便保持晶片溫度穩定。可調諧功率狀態及流動速率以在可變流程下最佳化反應劑使用及晶片溫度。

描述用於在積體電路上實施高速傳輸器陣列的組態。實施的特徵包含本地高速傳輸時脈產生及在相比短連接器提供本地高速傳輸時脈至鄰近傳輸器的每一對傳輸器之間提供諸如鎖相迴路的時脈乘法器。實施的另一特徵包含低速參考時脈分佈，從而允許以低功率及低頻率分佈參考時脈至傳輸器陣列，從而最小化來自參考時脈雜訊的傳輸器干擾。又，實施的特徵包含電力供應分離，從而與裝置上的傳輸器、數位電路系統及類比電路系統分離地提供用於時脈乘法器電路系統的個別功率域，以最小化來自操作於單獨時脈上且引入額外雜訊源的晶片的其他部分中產生的雜訊的傳輸器干擾。可藉由僅控制數位域中所利用的功率，同時將類比域、傳輸器域及時脈乘法器域中的電路系統維持為操作就緒來管理功率消耗及溫度。

在一些實施例中，描述包含具有資料源的基板的積體電路，其中基板上的周邊電路系統耦接至資料源以產生數位資料串流。為支援資料串流的高速傳輸，可在基板上提供產生傳輸時脈的時脈乘法器。時脈乘法器可安置於基板上的個別功率域中以減少雜訊並改良傳輸時脈品質。傳輸器可在基板上且經組態以自資料源接收資料串流。傳輸器經連接以使用傳輸時脈在輸出墊片上傳輸資料串流。傳輸器可在基板上安置於與時脈乘法器的個別功率域分離的傳輸器功率域中。在技術的其他態樣中，資料源及周邊電路系統安置於與個別功率域分離的功率域中。積體電路可包含連接至時脈乘法器且藉此共用時脈乘法器的基板上的多個傳輸器。在其他態樣中，產生各別本地傳輸時脈的多個時脈乘法器可安置於基板上，其中每一時脈乘法器可在基板上安置於個別功率域中。在此態樣中，子集上的多個傳輸器以具有一或多個成員的集合配置且其中每一集合可接近且連接至多個時脈乘法器中的一個時脈乘法器而置放。可使用本文中所描述的技術動態地管理功率消耗及溫度而無需干擾操作就緒。

雖然參考上文較佳實施例及實例揭露所主張的本發明，但應理解，此等實例意欲為說明性而非限制性意義。預期熟習此項技術者將容易地想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範圍內。申請專利範圍為：

301/302:對應反應區

303:介電材料

307:電極

308:上部表面

312:固相載體

318:浮動閘極結構

319:介電材料層

320:感測器板

321/322:源極/汲極區

323:通道區

324:電荷

350/351:感測器

352:閘極介電質

354:半導體基板

Claims

一種感測器系統，其包括：一感測器裝置，其包含一感測器陣列；一流槽(flow cell)，其與所述感測器陣列進行流體連通，其中所述感測器系統經組態以經由所述流槽應用一反應物溶液(reactant solution)及一洗滌溶液流程(flows)的一交替序列(sequence of alternating)；偏壓電路系統(bias circuitry)，其用以施加偏壓配置至所述感測器陣列以產生感測器資料；及周邊電路系統(peripheral circuitry)，其耦接至所述偏壓電路系統，所述周邊電路系統包含一定序器(sequencer)，該定序器經組態以在與該反應物溶液流程重疊之一時間間隔中對於一第一數目個訊框以一主動模式操作該周邊電路系統，隨後(followed by)與該洗滌溶液流程重疊之一時間間隔中對於一第二數目個訊框之一閒置模式。
如申請專利範圍第1項所述的感測器系統，其包含一溫度感測器，其中所述定序器包含回應於所述溫度感測器在所述主動模式與所述閒置模式之間切換以將溫度維持於一操作範圍內的一反饋電路。
如申請專利範圍第1項所述的感測器系統，其中所述周邊電路系統包含：轉換電路系統，其回應於組態參數將所述感測器資料轉換成多個數位資料串流；及多個傳輸器，其經組態以自所述轉換電路系統接收來自所述多個串流的對應資料串流並傳輸所述資料至對應接收器；其中所述定序器操作所述偏壓電路系統來以一訊框速率產生感測器資料訊框、操作所述轉換電路系統來以所述訊框速率轉換所述感測器資料並操作所述傳輸器來以所述訊框速率傳輸所述資料串流。
如申請專利範圍第3項所述的感測器系統，其中所述定序器經組態以：應用一第一集合的一或多個組態參數至所述主動模式中的所述轉換電路系統，及應用一第二集合的一或多個組態參數至所述閒置模式中的所述轉換電路系統；及應用一第三集合的一或多個組態參數至所述主動模式中的所述偏壓電路系統及應用一第四集合的一或多個組態參數至所述閒置模式中的所述偏壓電路系統。
如申請專利範圍第3項所述的感測器系統，其中所述第二集合的組態參數適於保持操作就緒並減少功率消耗。
如申請專利範圍第1項所述的感測器系統，其包含經操作以在所述主動模式及所述閒置模式期間維持與遠端接收器的通信鏈路的多個傳輸器。
如申請專利範圍第1項所述的感測器系統，其中所述主動模式期間的一平均流動速率大於所述閒置模式期間的一平均流動速率。
如申請專利範圍第1項所述的感測器系統，其中所述感測器陣列包括化學敏感場效電晶體。
如申請專利範圍第1項所述的感測器系統，其中所述周邊電路系統包含一類比/數位ADC轉換器，且所述定序器經組態以設定用於所述主動模式中的所述類比/數位轉換器的一第一有效位元數目參數及用於所述閒置模式中的所述類比/數位轉換器的低於所述第一有效位元數目參數的一第二有效位元數目參數。
如申請專利範圍第1項所述的感測器系統，其中所述周邊電路系統包含一數位/類比DAC轉換器以產生一參考斜坡信號且所述定序器經組態以設定用於所述閒置模式中的所述數位/類比轉換器的一DAC停放位址參數。
如申請專利範圍第1項所述的感測器系統，其中所述周邊電路系統包含一格雷碼計數器以產生一數位計數值且所述定序器經組態以設定所述閒置模式中的一格雷碼計數器停放位址參數。
如申請專利範圍第1項所述的感測器系統，其中所述周邊電路系統包含一比較器且所述定序器經組態以設定所述主動模式中的一第一比較器功率位準參數及所述閒置模式中的低於所述第一比較器功率位準參數的一第二比較器功率位準參數。
如申請專利範圍第1項所述的感測器系統，其中所述陣列包含列及行且周邊電路系統包含用於所述陣列中的每一行的一鎖存器，且所述定序器經組態以設定所述閒置模式中的一鎖存狀態。
一種感測器裝置，其包括：一資料源，其包括一基板上的一類比感測器陣列；周邊電路系統，其耦接至所述感測器陣列以產生多個數位資料串流；所述基板上的多個傳輸器，其經組態以自所述資料源並行接收對應資料串流；一溫度感測器，其經組態以感測與所述感測器陣列的溫度相關的一溫度；一定序器，其操作所述資料源、所述周邊電路系統及所述多個傳輸器以根據一主動模式及一閒置模式以一訊框速率取樣資料訊框，其中所述定序器在與一反應物溶液流程重疊的一時間間隔中對於一第一數目個訊框以所述主動模式操作並在與一緊隨洗滌溶液流程重疊的一時間間隔中對於一第二數目個訊框以所述閒置模式操作；及一控制器，其與所述溫度感測器及所述定序器耦接以回應於所述所感測溫度調整所述第一及第二數目。
如申請專利範圍第14項所述的感測器裝置，其中所述類比感測器陣列包括一化學敏感場效電晶體陣列。
如申請專利範圍第14項所述的感測器裝置，其中所述多個傳輸器包含用於以大於1Gb每秒的一資料速率傳輸的至少20個傳輸器，且組態為至少10對。
如申請專利範圍第14項所述的感測器裝置，其中所述定序器使用所述多個傳輸器在所述閒置模式期間維持資料傳輸。
如申請專利範圍第14項所述的感測器裝置，其中所述定序器包含用以設定用於所述周邊電路系統中的一或多個電路的操作功率參數以用於在所述主動模式中感測資料且用於在所述閒置模式期間減少功率消耗的邏輯。
如申請專利範圍第14項所述的感測器裝置，其中所述周邊電路系統包含一類比/數位ADC轉換器，且所述定序器包含用以設定用於所述主動模式中的所述類比/數位轉換器的一第一有效位元數目參數及用於所述閒置模式中的所述類比/數位轉換器的低於所述第一有效位元數目參數的一第二有效位元數目參數的邏輯。
如申請專利範圍第14項所述的感測器裝置，其中所述周邊電路系統包含一數位/類比DAC轉換器以產生一參考斜坡信號且所述定序器包含用以設定用於所述閒置模式中的所述數位/類比轉換器的一DAC停放位址參數的邏輯。
如申請專利範圍第14項所述的感測器裝置，其中所述周邊電路系統包含一格雷碼計數器以產生一數位計數值且所述定序器包含用以設定所述閒置模式中的一格雷碼計數器停放位址參數的邏輯。
如申請專利範圍第14項所述的感測器裝置，其中所述周邊電路系統包含一比較器且所述定序器包含用以設定所述主動模式中的一第一比較器功率位準參數及所述閒置模式中的低於所述第一比較器功率位準參數的一第二比較器功率位準參數的邏輯。
如申請專利範圍第14項所述的感測器裝置，其中所述周邊電路系統包含用於所述陣列中的每一行的一鎖存器且所述定序器包含用以設定所述閒置模式中的一鎖存狀態的邏輯。
一種用於操作一核酸(nucleic acid)定序系統的方法，其包括：伴隨在一閒置期間之一洗滌溶液流程，在一主動模式期間應用一反應物溶液流程的一序列；施加一偏壓配置至包含一感測器陣列的一感測器裝置以產生感測器資料；及使用在該感測器裝置上之周邊電路系統以自所述感測器陣列產生感測器資料之一串流；該周邊電路系統包含一定序器，其經組態以在該主動模式及該閒置模式操作該周邊電路系統。
如申請專利範圍第24項所述的方法，其包含使用回應於所述陣列的溫度的反饋以在所述主動模式與所述閒置模式之間切換以將所述溫度維持於一操作範圍內。
如申請專利範圍第24項所述的方法，其包含：藉由轉換電路系統回應於組態參數將所述感測器資料轉換程多個數位資料串流；在多個傳輸器處自所述轉換電路系統接收來自所述多個串流的對應資料串流並傳輸所述資料至對應接收器；操作偏壓電路系統而以一訊框速率產生資料訊框；及操作該轉換電路系統以該訊框速率以轉換該資料。
如申請專利範圍第26項所述的方法，其包含應用一第一集合的一或多個組態參數至所述主動模式中的所述轉換電路系統，及應用一第二集合的一或多個組態參數至所述閒置模式中的所述轉換電路系統，並使用所述多個傳輸器在所述閒置模式期間維持資料傳輸；及應用一第三集合的一或多個組態參數至所述主動模式中的所述偏壓電路系統及應用一第四集合的一或多個組態參數至所述閒置模式中的所述偏壓電路系統。
如申請專利範圍第27項所述的方法，其包含調適所述第二集合的組態參數以保持操作就緒並減少功率消耗。
如申請專利範圍第24項所述的方法，其包含在所述主動模式及所述閒置模式期間維持與遠端接收器的通信鏈路。
如申請專利範圍第24項所述的方法，其包含：在與該主動模式重疊的一時間間隔中對於一第一數目個訊框以所述主動模式操作並在與該閒置模式重疊的一時間間隔中對於一第二數目個訊框以所述閒置模式操作；及調整所述第一及第二數目以控制功率消耗。
如申請專利範圍第30項所述的方法，其中所述主動模式期間的一平均流動速率大於所述閒置模式期間的一平均流動速率。
如申請專利範圍第24項所述的方法，其中所述感測器陣列包括化學敏感場效電晶體。
如申請專利範圍第24項所述的方法，其中所述周邊電路系統包含一類比/數位ADC轉換器且所述方法包含：設定用於所述主動模式中的所述類比/數位轉換器的一第一有效位元數目參數及用於所述閒置模式中的所述類比/數位轉換器的低於所述第一有效位元數目參數的一第二有效位元數目參數。
如申請專利範圍第24項所述的方法，其中所述周邊電路系統包含一數位/類比DAC轉換器以產生一參考斜坡信號，所述方法包含：設定用於所述閒置模式中的所述數位/類比轉換器的一DAC停放位址參數。
如申請專利範圍第24項所述的方法，其中所述周邊電路系統包含一格雷碼計數器以產生一數位計數值且所述方法包含：設定所述閒置模式中的一格雷碼計數器停放位址參數。
如申請專利範圍第24項所述的方法，其中所述周邊電路系統包含一比較器且所述方法包含：設定所述主動模式中的一第一比較器功率位準參數及所述閒置模式中的低於所述第一比較器功率位準參數的一第二比較器功率位準參數。
如申請專利範圍第24項所述的方法，其中所述周邊電路系統包含用於所述陣列中的每一行的一鎖存器且所述方法包含：設定所述閒置模式中的一鎖存狀態。