JPH0580115A - 不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法 - Google Patents
不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法Info
- Publication number
- JPH0580115A JPH0580115A JP3240033A JP24003391A JPH0580115A JP H0580115 A JPH0580115 A JP H0580115A JP 3240033 A JP3240033 A JP 3240033A JP 24003391 A JP24003391 A JP 24003391A JP H0580115 A JPH0580115 A JP H0580115A
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- JP
- Japan
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- floating gate
- voltage level
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- memory
- voltage
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Abstract
(57)【要約】
【目的】 浮遊ゲートの電圧レベルが容易に検出可能な
不揮発性ランダムアクセスメモリ装置、及びその検出方
法を提供する。 【構成】 ランダムアクセスメモリセル２と、電気的に
書き換え可能な不揮発性メモリセル３とを有するメモリ
セルを複数備えた不揮発性ランダムアクセスメモリ装置
において、不揮発性メモリセル３内の浮遊ゲートＧF の
電圧レベルの値により導通状態又は非導通状態となるメ
モリトランジスタＴ1 のソース電極Ｓを電圧印加可能に
構成し、ソース電極Ｓに印加されたソース電圧のうちメ
モリトランジスタＴ1 の導通状態と非導通状態との境界
をなすソース電圧のレベルに基づいて、浮遊ゲートＧF
の電圧レベルを検出するように構成される。
不揮発性ランダムアクセスメモリ装置、及びその検出方
法を提供する。 【構成】 ランダムアクセスメモリセル２と、電気的に
書き換え可能な不揮発性メモリセル３とを有するメモリ
セルを複数備えた不揮発性ランダムアクセスメモリ装置
において、不揮発性メモリセル３内の浮遊ゲートＧF の
電圧レベルの値により導通状態又は非導通状態となるメ
モリトランジスタＴ1 のソース電極Ｓを電圧印加可能に
構成し、ソース電極Ｓに印加されたソース電圧のうちメ
モリトランジスタＴ1 の導通状態と非導通状態との境界
をなすソース電圧のレベルに基づいて、浮遊ゲートＧF
の電圧レベルを検出するように構成される。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性ランダムアク
セスメモリ装置（ＮＶＲＡＭ：Non VolatileRandam Acc
ess Memory ）に関する。
セスメモリ装置（ＮＶＲＡＭ：Non VolatileRandam Acc
ess Memory ）に関する。
【０００２】ＮＶＲＡＭは、ランダムアクセスメモリセ
ルと電気的に書き換え可能な不揮発性メモリセルとを組
み合わせたメモリセルを多数備え、書き込み読み出し可
能なＲＡＭに不揮発性を持たせ、ＲＡＭにＲＯＭ（Read
OnlyMemory）の長所を具備させたものである。
ルと電気的に書き換え可能な不揮発性メモリセルとを組
み合わせたメモリセルを多数備え、書き込み読み出し可
能なＲＡＭに不揮発性を持たせ、ＲＡＭにＲＯＭ（Read
OnlyMemory）の長所を具備させたものである。
【０００３】
【従来の技術】従来のＮＶＲＡＭにおいては、ランダム
アクセルメモリセルとして、通常、ＳＲＡＭ（Static R
AM）セルが用いられ、不揮発性メモリセルとしては、浮
遊ゲート（フローティングゲート）を有するＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable ROM）セ
ルが用いられる。ＳＲＡＭのかわりにＤＲＡＭが用いら
れる場合もある。
アクセルメモリセルとして、通常、ＳＲＡＭ（Static R
AM）セルが用いられ、不揮発性メモリセルとしては、浮
遊ゲート（フローティングゲート）を有するＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable ROM）セ
ルが用いられる。ＳＲＡＭのかわりにＤＲＡＭが用いら
れる場合もある。
【０００４】図２に従来のＮＶＲＡＭセルの構成を示
す。図２に示すように、このＮＶＲＡＭセル１は、ＳＲ
ＡＭセル２とＥＥＰＲＯＭセル３を備えている。このＮ
ＶＲＡＭセル１が多数組み合わされてＮＶＲＡＭが構成
される。ＮＶＲＡＭは、通常はＲＡＭとして動作し、電
源フェイル時や所望する際にＳＲＡＭ側のデータをＥＥ
ＰＲＯＭ側に転送して記憶させる（「ＳＴＯＲＥ」とい
う）ことができ、電源再投入時や所望するタイミングで
ＥＥＰＲＯＭ側のデータをＳＲＡＭ側へ移す（「ＲＥＣ
ＡＬＬ」という）ことができる。図２において、Ｂはビ
ット線、Ｗはワード線を示している。また、Ｔ1 はエン
ハンス型のメモリトランジスタ、ＧF はこのメモリトラ
ンジスタＴ1 の浮遊ゲートである。従来例ではメモリト
ランジスタＴ1 のソース電極は接地されている。図中・
印はデプリーション型トランジスタであることを示して
いる。
す。図２に示すように、このＮＶＲＡＭセル１は、ＳＲ
ＡＭセル２とＥＥＰＲＯＭセル３を備えている。このＮ
ＶＲＡＭセル１が多数組み合わされてＮＶＲＡＭが構成
される。ＮＶＲＡＭは、通常はＲＡＭとして動作し、電
源フェイル時や所望する際にＳＲＡＭ側のデータをＥＥ
ＰＲＯＭ側に転送して記憶させる（「ＳＴＯＲＥ」とい
う）ことができ、電源再投入時や所望するタイミングで
ＥＥＰＲＯＭ側のデータをＳＲＡＭ側へ移す（「ＲＥＣ
ＡＬＬ」という）ことができる。図２において、Ｂはビ
ット線、Ｗはワード線を示している。また、Ｔ1 はエン
ハンス型のメモリトランジスタ、ＧF はこのメモリトラ
ンジスタＴ1 の浮遊ゲートである。従来例ではメモリト
ランジスタＴ1 のソース電極は接地されている。図中・
印はデプリーション型トランジスタであることを示して
いる。
【０００５】
【発明が解決しようとする課題】しかし、従来のＮＶＲ
ＡＭにおいては、浮遊ゲートＧF の電圧レベルを検出し
ようとしてＥＥＰＲＯＭセル３のデータをＳＲＡＭセル
２側に転送しても、ＳＲＡＭセル２から読み出せるのは
“１”か“０”のデータであり、浮遊ゲートＧF の電圧
レベルを定量的に検出することができなかった。このた
め、ＥＥＰＲＯＭの最も重要な性能の一つである不揮発
性能の検査・試験を行うことができないという問題があ
った。
ＡＭにおいては、浮遊ゲートＧF の電圧レベルを検出し
ようとしてＥＥＰＲＯＭセル３のデータをＳＲＡＭセル
２側に転送しても、ＳＲＡＭセル２から読み出せるのは
“１”か“０”のデータであり、浮遊ゲートＧF の電圧
レベルを定量的に検出することができなかった。このた
め、ＥＥＰＲＯＭの最も重要な性能の一つである不揮発
性能の検査・試験を行うことができないという問題があ
った。
【０００６】そこで、本発明は、浮遊ゲートの電圧レベ
ルが容易に検出可能な不揮発性ランダムアクセスメモリ
装置、及びその検出方法を提供することを目的とする。
ルが容易に検出可能な不揮発性ランダムアクセスメモリ
装置、及びその検出方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ランダムアクセスメモリセ
ル（２）と、電気的に書き換え可能な不揮発性メモリセ
ル（３）とを有するメモリセルとを複数備えた不揮発性
ランダムアクセスメモリ装置において、当該不揮発性メ
モリセル（３）内の浮遊ゲート（ＧF）の電圧レベルの
値により導通状態又は非導通状態となるメモリトランジ
スタ（Ｔ1 ）のソース電極（Ｓ）を電圧印加可能に構成
される。
に、請求項１記載の発明は、ランダムアクセスメモリセ
ル（２）と、電気的に書き換え可能な不揮発性メモリセ
ル（３）とを有するメモリセルとを複数備えた不揮発性
ランダムアクセスメモリ装置において、当該不揮発性メ
モリセル（３）内の浮遊ゲート（ＧF）の電圧レベルの
値により導通状態又は非導通状態となるメモリトランジ
スタ（Ｔ1 ）のソース電極（Ｓ）を電圧印加可能に構成
される。
【０００８】また、請求項２記載の発明は、ランダムア
クセスメモリセル（２）と、電気的に書き換え可能な不
揮発性メモリセル（３）とを有するメモリセルを複数備
えた不揮発性ランダムアクセスメモリ装置において、当
該不揮発性メモリセル（３）内の浮遊ゲート（ＧF ）の
電圧レベルの値により導通状態又は非導通状態となるメ
モリトランジスタ（Ｔ1 ）のソース電極（Ｓ）を電圧印
加可能に構成し、当該ソース電極（Ｓ）に印加されたソ
ース電圧のうち前記メモリトランジスタ（Ｔ1 ）の導通
状態と非導通状態との境界をなすソース電圧のレベルに
基づいて、前記浮遊ゲート（ＧF ）の電圧レベルを検出
するように構成される。
クセスメモリセル（２）と、電気的に書き換え可能な不
揮発性メモリセル（３）とを有するメモリセルを複数備
えた不揮発性ランダムアクセスメモリ装置において、当
該不揮発性メモリセル（３）内の浮遊ゲート（ＧF ）の
電圧レベルの値により導通状態又は非導通状態となるメ
モリトランジスタ（Ｔ1 ）のソース電極（Ｓ）を電圧印
加可能に構成し、当該ソース電極（Ｓ）に印加されたソ
ース電圧のうち前記メモリトランジスタ（Ｔ1 ）の導通
状態と非導通状態との境界をなすソース電圧のレベルに
基づいて、前記浮遊ゲート（ＧF ）の電圧レベルを検出
するように構成される。
【０００９】
【作用】上記構成を有する請求項１及び２記載の発明に
よれば、メモリトランジスタ（Ｔ1 ）のソース電極
（Ｓ）を従来のように接地（零電位）するのではなく、
電圧印加可能に構成したので、このソース電極（Ｓ）に
印加するソース電圧を変化させていくことにより、メモ
リトランジスタ（Ｔ1 ）を導通状態から非導通状態に変
化させることができる。この非導通状態と導通状態との
境界にあたるソース電圧の値から浮遊ゲート（ＧF ）の
電圧レベルを間接的に検出することができるのである。
よれば、メモリトランジスタ（Ｔ1 ）のソース電極
（Ｓ）を従来のように接地（零電位）するのではなく、
電圧印加可能に構成したので、このソース電極（Ｓ）に
印加するソース電圧を変化させていくことにより、メモ
リトランジスタ（Ｔ1 ）を導通状態から非導通状態に変
化させることができる。この非導通状態と導通状態との
境界にあたるソース電圧の値から浮遊ゲート（ＧF ）の
電圧レベルを間接的に検出することができるのである。
【００１０】
【実施例】次に、本発明の好適な実施例を図に基づいて
説明する。図１は、本発明の一実施例であるＮＶＲＡＭ
の構成を示した図である。図２の従来例と同一符号は同
一の部分を示しており説明は省略する。
説明する。図１は、本発明の一実施例であるＮＶＲＡＭ
の構成を示した図である。図２の従来例と同一符号は同
一の部分を示しており説明は省略する。
【００１１】図１の実施例が図２の従来例と異なる点
は、メモリトランジスタＴ1 のソース電極を図２に示す
ように接地するのではなく、図１にＳとして示すように
ソース電圧印加可能に構成した点である。
は、メモリトランジスタＴ1 のソース電極を図２に示す
ように接地するのではなく、図１にＳとして示すように
ソース電圧印加可能に構成した点である。
【００１２】以下に、本実施例の動作を説明する。ま
ず、ノードＮ1 及び端子ＡＲＣのレベルを電源電圧ＶCC
とする。次いで、メモリトランジスタＴ1 のソース電極
Ｓにバイアス電圧を印加し、電圧値を変化させていく。
ソース電極Ｓに印加するソース電圧値をＶS 、このメモ
リトランジスタＴ1 のしきい電圧（スレッショルド電
圧）値をＶTH、浮遊ゲートＧF の電圧レベルをＶG とす
ると、メモリトランジスタＴ1 の基板バイアス効果（バ
ックゲート効果）から、 ＶG ≧ＶS ＋ＶTH…（１） の場合にはこのメモリトランジスタＴ1 は導通状態（オ
ン状態）となり、 ＶG ＜ＶS ＋ＶTH…（２） の場合には非導通状態（オフ状態）となる。
ず、ノードＮ1 及び端子ＡＲＣのレベルを電源電圧ＶCC
とする。次いで、メモリトランジスタＴ1 のソース電極
Ｓにバイアス電圧を印加し、電圧値を変化させていく。
ソース電極Ｓに印加するソース電圧値をＶS 、このメモ
リトランジスタＴ1 のしきい電圧（スレッショルド電
圧）値をＶTH、浮遊ゲートＧF の電圧レベルをＶG とす
ると、メモリトランジスタＴ1 の基板バイアス効果（バ
ックゲート効果）から、 ＶG ≧ＶS ＋ＶTH…（１） の場合にはこのメモリトランジスタＴ1 は導通状態（オ
ン状態）となり、 ＶG ＜ＶS ＋ＶTH…（２） の場合には非導通状態（オフ状態）となる。
【００１３】これらの導通・非導通状態は、メモリトラ
ンジスタＴ1 に流れる電流値を測定することにより検出
できる。また、しきい電圧ＶTHは既知であるから、式
（１）により、導通・非導通の境界に相当するソース電
圧ＶS の値がわかればそのときの浮遊ゲート電圧レベル
ＶG が算出できる。
ンジスタＴ1 に流れる電流値を測定することにより検出
できる。また、しきい電圧ＶTHは既知であるから、式
（１）により、導通・非導通の境界に相当するソース電
圧ＶS の値がわかればそのときの浮遊ゲート電圧レベル
ＶG が算出できる。
【００１４】上記実施例においては、メモリトランジス
タＴ1 はＮＭＯＳ型について説明したが、これはＰＭＯ
Ｓ型であってもよく、上記実施例と同様に導通・非導通
の境界のソース電圧値から浮遊ゲート電圧レベルが検出
できる。
タＴ1 はＮＭＯＳ型について説明したが、これはＰＭＯ
Ｓ型であってもよく、上記実施例と同様に導通・非導通
の境界のソース電圧値から浮遊ゲート電圧レベルが検出
できる。
【００１５】上記実施例において、ランダムアクセスメ
モリセルとしてＳＲＡＭセルについて説明したが、これ
はＤＲＡＭセルであっても可能である。また、書き換え
可能な不揮発性メモリセルとしてＥＥＰＲＯＭセルにつ
いて説明したが、これは浮遊ゲートを有する形式のメモ
リセルであればどのようなものであってもよい。
モリセルとしてＳＲＡＭセルについて説明したが、これ
はＤＲＡＭセルであっても可能である。また、書き換え
可能な不揮発性メモリセルとしてＥＥＰＲＯＭセルにつ
いて説明したが、これは浮遊ゲートを有する形式のメモ
リセルであればどのようなものであってもよい。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
不揮発性ランダムアクセスメモリ装置において、浮遊ゲ
ート電圧レベルを容易に検出することができるため、出
荷試験等においても浮遊ゲートのマージン試験をより厳
しい条件で行うことができるという利点を有する。
不揮発性ランダムアクセスメモリ装置において、浮遊ゲ
ート電圧レベルを容易に検出することができるため、出
荷試験等においても浮遊ゲートのマージン試験をより厳
しい条件で行うことができるという利点を有する。
【図１】本発明の一実施例の構成を示す図である。
【図２】従来例の構成を示す図である。
１…ＮＶＲＡＭセル ２…ＳＲＡＭセル ３…ＥＥＰＲＯＭセル ＡＲＣ…端子 Ｂ…ビット線 Ｎ1 …ノード Ｔ1 …メモリトランジスタ Ｓ…ソース電極 Ｗ…ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３０１ 8728−4Ｍ 27/115
Claims (2)
- 【請求項１】 ランダムアクセスメモリセル（２）と、
電気的に書き換え可能な不揮発性メモリセル（３）とを
有するメモリセルを複数備えた不揮発性ランダムアクセ
スメモリ装置において、当該不揮発性メモリセル（３）
内の浮遊ゲート（ＧF ）の電圧レベルの値により導通状
態又は非導通状態となるメモリトランジスタ（Ｔ1 ）の
ソース電極（Ｓ）を電圧印加可能に構成したことを特徴
とする不揮発性ランダムアクセスメモリ装置。 - 【請求項２】 ランダムアクセスメモリセル（２）と、
電気的に書き換え可能な不揮発性メモリセル（３）とを
有するメモリセルを複数備えた不揮発性ランダムアクセ
スメモリ装置において、当該不揮発性メモリセル（３）
内の浮遊ゲート（ＧF ）の電圧レベルの値により導通状
態又は非導通状態となるメモリトランジスタ（Ｔ1 ）の
ソース電極（Ｓ）を電圧印加可能に構成し、 当該ソース電極（Ｓ）に印加されたソース電圧のうち前
記メモリトランジスタ（Ｔ1 ）の導通状態と非導通状態
との境界をなすソース電圧のレベルに基づいて、前記浮
遊ゲート（ＧF ）の電圧レベルを検出することを特徴と
する不揮発性ランダムアクセルメモリ装置における浮遊
ゲート電圧レベルの検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240033A JPH0580115A (ja) | 1991-09-19 | 1991-09-19 | 不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240033A JPH0580115A (ja) | 1991-09-19 | 1991-09-19 | 不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580115A true JPH0580115A (ja) | 1993-04-02 |
Family
ID=17053472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240033A Withdrawn JPH0580115A (ja) | 1991-09-19 | 1991-09-19 | 不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580115A (ja) |
Cited By (27)
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| JP2014086435A (ja) * | 2012-10-19 | 2014-05-12 | Floadia Co Ltd | 不揮発性半導体記憶装置 |
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-
1991
- 1991-09-19 JP JP3240033A patent/JPH0580115A/ja not_active Withdrawn
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