JPH0863979A - 不揮発性メモリ - Google Patents

不揮発性メモリ

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JPH0863979A
JPH0863979A JP13375995A JP13375995A JPH0863979A JP H0863979 A JPH0863979 A JP H0863979A JP 13375995 A JP13375995 A JP 13375995A JP 13375995 A JP13375995 A JP 13375995A JP H0863979 A JPH0863979 A JP H0863979A
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voltage
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Kiyoshi Nishimura
清 西村
Hidenori Hayashi
秀紀 林
Hiromi Uenoyama
博巳 上野山
Atsushi Muramoto
淳 村本
Takaaki Fuchigami
貴昭 淵上
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

(57)【要約】 【目的】 簡易な構成で、非破壊読み出しを行うことの
できる不揮発性メモリを提供することを目的とする。 【構成】 書き込み時には、コントロールゲートＣＧと
メモリゲートＭＧとの間に電圧を印加する。その印加方
向により、強誘電体層３２の分極方向が異なる。強誘電
体層３２がコントロールゲートＣＧ側を正極として分極
している場合には、チャネルを形成するためのコントロ
ールゲート電圧ＶCGは小さくなる（第２の状態に分
極）。強誘電体層３２がコントロールゲートＣＧ側を負
極として分極している場合には、チャネルを形成するた
めのコントロールゲート電圧ＶCGは大きくなる（第１の
状態に分極）。読み出し時には、コントロールゲートＣ
Ｇに、基準電圧Ｖrefを印加する。強誘電体層３２が第
２の状態に分極している場合には、大きなドレイン電流
が流れ、強誘電体層３２が第１の状態に分極している場
合には、小さなドレイン電流しか流れない。このドレイ
ン電流を検出することにより、読み出しを行なうことが
できる。また、この際、強誘電体層３２の記憶内容は破
壊されない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は不揮発性メモリに関す
るものである。
【０００２】
【従来の技術】強誘電体を用いた不揮発性メモリが近年
注目を集め、その構造や回路構成が種々提案されてい
る。図２７に、米国特許公報４，８８８，７３３号に開
示された、不揮発性メモリセルの構成を示す。強誘電体
キャパシタ２の両側には、トランジスタ１８，２０が接
続されている。トランジスタ１８，２０のゲートは、ワ
ードライン８に接続されている。また、トランジスタ１
８のソースはビットライン１４に接続され、トランジス
タ２０のソースはビットライン１６に接続されている。
【０００３】トランジスタ１８，２０を導通させるとと
もに、ビットライン１４、１６間に電圧を印加すると、
強誘電体キャパシタ２が分極する。その後、ビットライ
ン１４、１６間の電圧印加を止めても、分極状態は保持
される。印加する電圧の極性を逆にすることにより、分
極の極性を逆にすることができる。これにより、情報を
不揮発的に記憶することができる。
【０００４】記憶された情報を読み出す場合には、強誘
電体キャパシタ２に電圧を印加し、分極状態が反転する
かどうかによって、記憶された分極の状態を知ることが
できる。なお、読み出しによって記憶内容が破壊される
ので、読み出しの直後に再書込を行うようにしている。
【０００５】また、強誘電体キャパシタを用いた不揮発
性メモリとして、２つのキャパシタと２つのトランジス
タとによって１セルを構成したものも提案されている
（米国特許公報第４，８７３，６６４号）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の不揮発性メモリには、次のような問題点が
あった。
【０００７】第一に、米国特許公報４，８８８，７３３
号に示されたものでは、１つのセル当たり、強誘電体キ
ャパシタの他に２つのトランジスタが必要であり、構成
が複雑であった。同様に、米国特許公報第４，８７３，
６６４号に示されたものでは、１つのセル当たり、２つ
の強誘電体キャパシタと２つのトランジスタが必要であ
り、構成が複雑であった 第二に、読出時に記憶内容を破壊してしまうので、再書
込が必要であり、制御が複雑となっていた。
【０００８】この発明は上記のような問題点を解決し
て、簡易な構成で、非破壊読み出しを行うことのできる
不揮発性メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１の不揮発性メモ
リは、第１導電型のソース領域およびドレイン領域、ソ
ース領域とドレイン領域との間に形成された第２導電型
のチャネル領域、チャネル領域の上に、チャネル領域と
絶縁して形成された導電体層であるメモリゲート、メモ
リゲートの上に形成された強誘電体層、強誘電体層の上
に形成された導電体層であるコントロールゲート、を備
えた不揮発性メモリ素子をマトリクス状に接続した不揮
発性メモリであって、各行の同一列の隣接する不揮発性
メモリ素子のドレイン領域とソース領域を接続し、該同
一列の不揮発性メモリ素子を直列に接続するソース・ド
レインライン、各行の同一列の不揮発性メモリ素子のコ
ントロールゲート領域を接続するコントロールゲートラ
イン、各列の同一行のメモリゲート領域を接続するメモ
リゲートライン、を備えている。
【００１０】請求項２の不揮発性メモリは、さらに各ソ
ース・ドレインラインごとに設けられ、各ソース・ドレ
インラインをドレイン電流検出手段に接続するか否かの
スイッチングをするドレインスイッチング手段、各メモ
リゲートラインごとに設けられ、書き込みのためのＨレ
ベルの電圧またはＬレベルの電圧を印加するか否かのス
イッチングをするメモリゲートスイッチング手段、を備
えている。
【００１１】請求項３の不揮発性メモリは、各行の同一
列の不揮発性メモリ素子のコントロールゲートは、コン
トロールゲート保護スイッチング手段を介して、コント
ロールゲートラインに接続されていることを特徴として
いる。
【００１２】請求項４の不揮発性メモリは、全てのコン
トロールゲートラインに基準電圧を印加し、対象となる
不揮発性メモリ素子の属する列のコントロールゲート保
護スイッチング手段をオンとし、それ以外の列のコント
ロールゲート保護スイッチング手段をオフとして、読み
出しまたは書き込み動作を行なうことを特徴としてい
る。
【００１３】請求項５の不揮発性メモリは、不揮発性メ
モリ素子の各行に対応して設けられ、第１の選択入力を
受けて、当該第１の選択入力を前記メモリゲートスイッ
チング手段のオン・オフの少なくとも一条件として用い
る第１の選択手段、不揮発性メモリ素子の各列に対応し
て設けられ、第２の選択入力を受けて、前記ドレインス
イッチング手段およびコントロールゲート保護スイッチ
ング手段をオン・オフさせる第２の選択手段、を備えて
いる。
【００１４】請求項６の不揮発性メモリは、何れの列に
対しても第２の選択入力が与えられていない場合には、
全てのコントロールゲート保護スイッチング手段をオン
にして、基準電圧を与えるようにしたことを特徴として
いる。
【００１５】請求項７の書き込み方法は、対象となる不
揮発性メモリ素子が接続されたコントロールゲートライ
ンに基準電圧を印加し、他のコントロールゲートライン
はフローティング状態とし、対象となる不揮発性メモリ
が接続されていないメモリゲートラインに、基準電圧を
印加するとともに、対象となる不揮発性メモリ素子が接
続されたメモリゲートラインに前記基準電圧よりも大き
いＨレベルの電圧を印加して、対象となる不揮発性メモ
リ素子の強誘電体層を第１の状態に分極させるか、また
は前記基準電圧よりも小さいＬレベルの電圧を印加して
前記強誘電体層を第２の状態に分極させることにより、
情報の書き込みを行なうことを特徴としている。
【００１６】請求項８の読み出し方法は、前記不揮発性
メモリ素子の強誘電体層が第１の状態に分極している場
合に第１のドレイン電流を生じ、第２の状態に分極して
いる場合に第２のドレイン電流を生じ、分極していない
場合に第１のドレイン電流と第２のドレイン電流との間
の値の基準電流を生じるような基準電圧を、対象となる
不揮発性メモリ素子が接続されたコントロールゲートラ
インに印加し、他のコントロールゲートラインはフロー
ティング状態とし、対象となる不揮発性メモリ素子が接
続されたメモリゲートラインはフローティング状態と
し、他のメモリゲートラインに基準電圧を印加し、対象
となる不揮発性メモリ素子が接続されたソース・ドレイ
ンラインの電流が、前記基準電流の半分の値よりも小さ
いか大きいかによって、記録された情報を非破壊的に読
み出すことを特徴としている。
【００１７】請求項９のスタンバイ方法は、コントロー
ルゲートラインの全ておよびメモリゲートラインの全て
に基準電圧を印加することを特徴としている。
【００１８】請求項１０の不揮発性メモリは、第１導電
型のソース領域およびドレイン領域、ソース領域とドレ
イン領域との間に形成された第２導電型のチャネル領
域、チャネル領域の上に、チャネル領域と絶縁して形成
された導電体層であるメモリゲート、メモリゲートの上
に形成された強誘電体層、強誘電体層の上に形成された
導電体層であるコントロールゲート、を備えた不揮発性
メモリ素子をマトリクス状に接続した不揮発性メモリで
あって、各行の同一列の隣接する不揮発性メモリ素子の
ドレイン領域とソース領域を接続し、該同一列の不揮発
性メモリ素子を直列に接続するソース・ドレインライ
ン、各行の同一列の不揮発性メモリ素子のコントロール
ゲート領域を接続するコントロールゲートライン、各行
の同一列のメモリゲート領域を接続するメモリゲートラ
イン、を備えている。
【００１９】請求項１１の不揮発性メモリは、さらに各
ソース・ドレインラインごとに設けられ、各ソース・ド
レインラインをドレイン電流検出手段に接続するか否か
のスイッチングをするドレインスイッチング手段、各メ
モリゲートラインごとに設けられ、書き込みのためのＨ
レベルの電圧またはＬレベルの電圧を印加するか否かの
スイッチングをするメモリゲートスイッチング手段、を
備えている。
【００２０】請求項１２の不揮発性メモリは、各行の同
一列の不揮発性メモリ素子のメモリゲートは、メモリゲ
ート保護スイッチング手段を介して、メモリゲートライ
ンに接続されていることを特徴としている。
【００２１】請求項１３の不揮発性メモリは、全てのメ
モリゲートラインに基準電圧を印加し、対象となる不揮
発性メモリ素子の属する行のメモリゲート保護スイッチ
ング手段をオフとし、それ以外の行のメモリゲート保護
スイッチング手段をオンとして、読み出し動作を行い、
対象となる不揮発性メモリ素子の属する列のメモリゲー
トラインに、書込みのためのＨレベルの電圧またはＬレ
ベルの電圧を印加し、対象となる不揮発性メモリ素子の
属する行のメモリゲート保護スイッチング手段をオンと
し、それ以外の行のメモリゲート保護スイッチング手段
をオフとして、書込み動作を行うことを特徴としてい
る。
【００２２】請求項１４の不揮発性メモリは、不揮発性
メモリ素子の各行に対応して設けられ、第１の選択入力
を受けて、前記メモリゲート保護スイッチング手段をオ
ン・オフさせる第１の選択手段、不揮発性メモリ素子の
各列に対応して設けられ、第２の選択入力を受けて、前
記ドレインスイッチング手段をオン・オフさせるととも
に、当該第２の選択入力を前記メモリゲートスイッチン
グ手段のオン・オフの少なくとも一条件として用いる第
２の選択手段、を備えている。
【００２３】請求項１５の書き込み方法は、全てのコン
トロールゲートラインに基準電圧を印加し、対象となる
不揮発性メモリが接続されていないメモリゲートライン
に、基準電圧を印加し、対象となる不揮発性メモリ素子
と同一行のメモリゲート保護スイッチング手段をオンに
し、その他の行のメモリゲート保護スイッチング手段を
オフにするとともに、対象となる不揮発性メモリ素子が
接続されたメモリゲートラインに前記基準電圧よりも大
きいＨレベルの電圧を印加して、対象となる不揮発性メ
モリ素子の強誘電体層を第１の状態に分極させるか、ま
たは前記基準電圧よりも小さいＬレベルの電圧を印加し
て前記強誘電体層を第２の状態に分極させることによ
り、情報の書き込みを行なうことを特徴としている。
【００２４】請求項１６の読み出し方法は、全てのコン
トロールゲートラインに基準電圧を印加し、全てのメモ
リゲートラインに基準電圧を印加し、対象となる不揮発
性メモリ素子と同一行のメモリゲート保護スイッチング
手段をオフにし、その他の行のメモリゲート保護スイッ
チング手段をオンにし、対象となる不揮発性メモリ素子
が接続されたソース・ドレインラインの電流が、前記基
準電流の半分の値よりも小さいか大きいかによって、記
録された情報を非破壊的に読み出すことを特徴としてい
る。
【００２５】請求項１７のスタンバイ方法は、コントロ
ールゲートラインの全ておよびメモリゲートラインの全
てに基準電圧を印加し、全てのメモリゲート保護スイッ
チング手段をオンにすることを特徴としている。
【００２６】
【作用および発明の効果】請求項１の不揮発性メモリ
は、強誘電体層の両側にコントロールゲートおよびメモ
リゲートを設けている。さらに、同一列の素子のコント
ロールゲートをコントロールゲートラインによって接続
し、同一行の素子のメモリゲートをメモリゲートライン
によって接続している。したがって、各列のコントロー
ルゲートラインおよび各行のメモリゲートラインに印加
する電圧を選択して、所望の素子に対する書き込み、読
み出しを行うことができる。
【００２７】請求項２の不揮発性メモリは、各ソース・
ドレインラインごとにドレインスイッチング手段と、各
メモリゲートラインごとにメモリゲートスイッチング手
段と、各ソースラインごとにソーススイッチング手段と
を備えている。したがって、これらのスイッチング素子
を制御して、対象とする素子を選択して、書き込み、読
み出しを行うことができる。
【００２８】請求項３、４の不揮発性メモリは、各行の
同一列の不揮発性メモリ素子のコントロールゲートは、
コントロールゲート保護スイッチング手段を介して、コ
ントロールゲートラインに接続されていることを特徴と
している。したがって、対象となる素子の属する列以外
の列のコントロールゲート保護スイッチング手段をオフ
にして、対象となる素子以外の素子に対する、電圧のま
わりこみを防止することができる。すなわち、対象とな
る素子以外の素子に対する、誤書き込み、誤消去を防止
することができる。
【００２９】請求項５の不揮発性メモリは、各行ごとに
第１の選択手段を備えており、各列ごとに第２の選択手
段を備えている。したがって、対象とする素子の属す
る、行および列に対応する選択手段に選択入力を与える
ことにより、対象とする素子を選択して、書き込み、読
み出しを行うことができる。
【００３０】請求項６の不揮発性メモリは、何れの行に
対しても選択入力が与えられていない場合には、全ての
コントロールゲートスイッチング手段をオンにして、基
準電圧を与えるようにしたことを特徴としている。した
がって、書き込み、読み出しが行われていない際に、強
誘電体層の両端に不測の電圧が印加されることがなく、
記録内容が変化してしまうおそれがない。
【００３１】請求項７の書き込み方法は、対象となる素
子のみに対し、メモリゲートにＨまたはＬの電圧を印加
し、かつコントロールゲートに基準電圧を印加するよう
にしている。したがって、対象となっていない素子に対
して影響を与えず、対象となる素子に対してのみ書き込
みを行うことができる。
【００３２】請求項８の読み出し方法は、対象となる素
子のみに対し、コントロールゲートに基準電圧を印加
し、かつメモリゲートをフローティング状態としてい
る。したがって、対象となっていない素子に対して影響
を与えず、対象となる素子からの読み出しを行うことが
できる。
【００３３】請求項９のスタンバイ方法は、コントロー
ルゲートラインの全ておよびメモリゲートラインの全て
に基準電圧を印加することを特徴としている。したがっ
て、スタンバイ状態において、各素子の書き込み内容が
変化するおそれがない。
【００３４】請求項１２、１３の不揮発性メモリは、各
行の同一列の不揮発性メモリ素子のメモリゲートは、メ
モリゲート保護スイッチング手段を介して、メモリゲー
トラインに接続されていることを特徴としている。した
がって、対象となる素子の属する列以外の列のメモリゲ
ート保護スイッチング手段を制御して、対象となる素子
以外の素子に対する、電圧のまわりこみを防止すること
ができる。すなわち、対象となる素子以外の素子に対す
る、誤書き込み、誤消去を防止することができる。
【００３５】請求項１４の不揮発性メモリは、各行ごと
に第１の選択手段を備えており、各列ごとに第２の選択
手段を備えている。したがって、対象とする素子の属す
る、行および列に対応する選択手段に選択入力を与える
ことにより、対象とする素子を選択して、書き込み、読
み出しを行うことができる。
【００３６】請求項１５の書き込み方法は、対象となる
素子のみに対し、メモリゲートにＨまたはＬの電圧を印
加し、かつコントロールゲートに基準電圧を印加するよ
うにしている。したがって、対象となっていない素子に
対して影響を与えず、対象となる素子に対してのみ書き
込みを行うことができる。
【００３７】請求項１６の読み出し方法は、対象となる
素子のみに対し、コントロールゲートに基準電圧を印加
し、かつメモリゲートをフローティング状態としてい
る。したがって、対象となっていない素子に対して影響
を与えず、対象となる素子からの読み出しを行うことが
できる。
【００３８】請求項１７のスタンバイ方法は、コントロ
ールゲートラインの全ておよびメモリゲートラインの全
てに基準電圧を印加することを特徴としている。したが
って、スタンバイ状態において、各素子の書き込み内容
が変化するおそれがない。
【００３９】
【実施例】図２に、この発明の一実施例による不揮発性
メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０に、
Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成され
ている。Ｐ型チャネル領域２６の上には、酸化シリコン
(SiO2)や窒化シリコン(SiN)等による絶縁層２８が設け
られている。絶縁層２８の上には白金等による下部導電
体層３０が設けられている。その上にはＰＺＴ等の強誘
電体層３２が設けられ、さらにその上には白金等による
上部導電体層３４が設けられている。なお、下部導電体
層３０、上部導電体層３４としては上記白金の他に、Ru
Ox,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の
金属を用いることができる。また、シリコン基板２０を
Ｎ型、ソース領域、ドレイン領域をＰ型としてもよい。
【００４０】図２の不揮発性メモリ素子Ｍを記号で表す
と、図３のようになる。上部導電体層（コントロールゲ
ート）３４にはコントロールゲート電極ＣＧが接続さ
れ、下部導電体層（メモリゲート）３０にはメモリゲー
ト電極ＭＧが接続され、ソース領域２２にはソース電極
Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが
接続されている。
【００４１】この不揮発性メモリ素子Ｍに情報を記録す
る場合には、コントロールゲート電極ＣＧとメモリゲー
ト電極ＭＧとの間に、電圧を印加する。これにより、強
誘電体３２が分極し、電圧を取り去った後も分極状態を
維持する。印加する電圧の極性を変えることにより、極
性の異なる２つの分極状態を得ることができる。たとえ
ば、コントロールゲート電極ＣＧ側に対してメモリゲー
ト電極ＭＧに低い電圧を与えると、強誘電体３２はコン
トロールゲート電極ＣＧ側を負極性として分極する（第
２の状態に分極）。反対に、メモリゲート電極ＭＧ側に
高い電圧を与えると、強誘電体３２はコントロールゲー
ト電極ＣＧ側を正極性として分極する（第１の状態に分
極）。このようにして、２つの状態を不揮発的に記録す
ることができる。
【００４２】コントロールゲート電極ＣＧ側を負極とし
て分極している場合（第２の状態に分極している場合）
には、チャネルを形成するために必要なコントロールゲ
ート電極ＣＧの電圧は小さくなる。また、コントロール
ゲート電極ＣＧ側を正極として分極している場合（第１
の状態に分極している場合）には、チャネルを形成する
ために必要なコントロールゲート電極ＣＧの電圧は大き
くなる。したがって、両電圧の間にある電圧をコントロ
ールゲート電極ＣＧに与え、チャネルが形成されるか否
かによって、記録した情報の読み出しを行うことができ
る。
【００４３】上記の関係を、図４Ｂの回路によって測定
した、図４Ａの特性曲線によって説明する。図４Ａにお
いて、曲線βは、コントロールゲート電極ＣＧとメモリ
ゲート電極ＭＧを短絡した場合の、コントロールゲート
電圧ＶCGとドレイン電流ＩDの特性を示すものである。
コントロールゲート電圧ＶCGを上昇させていくと、ドレ
イン電流ＩDは増加する。さらにコントロールゲート電
圧ＶCGを上昇させると、抵抗Ｒによって決定される設定
最大ドレイン電流ＩOMAXにて、ドレイン電流の増加が止
る。
【００４４】曲線αは、コントロールゲート電極ＣＧ側
を負極として、強誘電体３２が分極している場合（第２
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
３２の分極の影響により、小さなコントロールゲート電
圧ＶCGにてドレイン電流が流れている。また、小さなコ
ントロール電圧ＶCGにてドレイン電流が設定最大ドレイ
ン電流ＩOMAXに達している。
【００４５】曲線γは、コントロールゲート電極ＣＧ側
を正極として、強誘電体３２が分極している場合（第１
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
３２の分極の影響により、大きなコントロールゲート電
圧ＶCGにてドレイン電流が流れ始めている。また、大き
なコントロール電圧ＶCGにてドレイン電流が設定最大ド
レイン電流ＩOMAXに達し、増加が止っている。
【００４６】読み出しの際には、設定最大ドレイン電流
ＩOMAXの半分のドレイン電流値ＩSに対応するコントロ
ールゲート電圧を、基準電圧Ｖrefとしてコントロール
ゲート電極ＣＧに与える。この時のドレイン電流Ｉ
Dが、基準電流ＩSよりも大きいか（点Ｘ）、小さいか
（点Ｙ）により、記憶されている情報を知ることができ
る。
【００４７】次に、図３の不揮発性メモリ素子Ｍをマト
リクス状に接続して構成した不揮発性メモリを、図１に
示す。各列の同一行にあるメモリ素子（たとえば、
Ｍ11、Ｍ12、Ｍ13・・・）のメモリゲートＭＧは、メモ
リゲートラインＭＧＬ1、ＭＧＬ2、ＭＧＬ3・・・に接
続されている。各行の同一列にあるメモリ素子（たとえ
ば、Ｍ11、Ｍ21、Ｍ31・・・）の、コントロールゲート
ＣＧは、コントロールゲートラインＣＧＬ1、ＣＧＬ2、
ＣＧＬ3・・・に接続されている。また、各行の同一列
にあるメモリ素子（たとえば、Ｍ12、Ｍ22、Ｍ32・・
・）において、隣接するメモリ素子のソースＳとドレイ
ンＤが接続され、これにより、各メモリ素子は直列に接
続される。つまり、各行の同一列にあるメモリ素子は、
ソース・ドレインラインＳＤＬ1、ＳＤＬ2、ＳＤＬ3・
・・によって直列に接続され、ＮＡＮＤ接続構造となっ
ている。ソース・ドレインラインＳＤＬ1、ＳＤＬ2、Ｓ
ＤＬ3・・・の一端は接地される。このように、ＮＡＮ
Ｄ接続構造とすることにより、ＮＯＲ接続構造に比べ
て、１セル当たりの接続点を減らすことができる。
【００４８】図５に、ＮＯＲ接続とした場合のメモリを
示す。ＮＯＲ接続の場合には、各素子において、ソース
とソースラインとの接続点およびドレインとドレインラ
インとの接続点が必要である。これに対して、図１のＮ
ＡＮＤ接続構造においては、これらの接続点が必要でな
く、接続構造を簡素化することができる。
【００４９】図６に、図１の回路においてメモリ素子Ｍ
22を対象とした場合の、書込時、読出時、スタンバイ時
に、各ラインに与える電圧を表にして示す。
【００５０】書込時には、コントロールゲートラインＣ
ＧＬ2だけを基準電圧Ｖrefとし、他のコントロールゲー
トラインＣＧＬはフローティング状態としている。ま
た、メモリゲートラインＭＧＬ2だけに、記録する情報
の電圧（５Ｖ（ＶDD）または接地電圧）を与え、他のメ
モリゲートラインＭＧＬには基準電圧Ｖrefを与えてい
る。これにより、メモリ素子Ｍ22の強誘電体膜３２のみ
に、記録する情報の電圧が印加されて分極が行われる。
つまり、記録する情報に応じて、メモリ素子Ｍ22の強誘
電体層３２が、第１の状態または第２の状態に分極す
る。
【００５１】読出時には、コントロールゲートラインＣ
ＧＬ2だけを基準電圧Ｖrefとし、他のコントロールゲー
トラインＣＧＬはフローティング状態としている。ま
た、メモリゲートラインＭＧＬ2だけをフローティング
状態とし、他のメモリゲートラインＭＧＬには基準電圧
Ｖrefを与えている。
【００５２】したがって、対象となるメモリ素子Ｍ22と
同じ列の他のメモリ素子Ｍ12、Ｍ32・・・においては、
コントロールゲートおよびメモリゲートの双方に基準電
圧Ｖrefが印加される。よって、これらメモリ素子
Ｍ12、Ｍ32・・・は、図４の点Ｚで示す動作状態とな
り、ほぼＩS(=Iomax/2)の電流を流しうるチャネルを形
成する。一方、メモリ素子Ｍ22においては、メモリゲー
トがフローティング状態にされ、コントロールゲートに
基準電圧Ｖrefが印加される。よって、メモリ素子Ｍ22
は、その記録状態に応じて（強誘電体の分極方向に応じ
て）、オン（図４の点Ｘ）またはオフ（図４の点Ｙ）と
なる。
【００５３】したがって、メモリ素子Ｍ22がオンとなる
ような記録状態（第２の記録状態）であれば、ソース・
ドレインラインＳＤＬ2にはＩS(=Iomax/2)の電流が流
れ、メモリ素子Ｍ22がオフとなるような記録状態（第１
の記録状態）であれば、ソース・ドレインラインＳＤＬ
2には電流がほとんど流れない。
【００５４】この２つの状態を、基準電流ＩSのほぼ半
分の電流ＩS／２によって判断し（つまり、電流ＩS／２
よりも大きいか小さいかによって判断し）、情報を読み
出すことができる。つまり、非破壊的に記憶情報を読み
出すことができる。
【００５５】以上のようにして、所望のメモリ素子に対
して、記録、読み出しを行うことができる。
【００５６】上記の実施例では、書き込みのためにメモ
リゲートＭＧに印加する電圧を、読み出しのためにメモ
リゲートＭＧに印加する電圧と、等しい電圧（基準電
圧）としている。したがって、周辺回路が簡素化でき
る。なお、書き込みのためにメモリゲートＭＧに印加す
る電圧は、設定最大ドレイン電流とゼロとの間の電流に
対応する電圧（中間電圧）であれば、読み出しのために
メモリゲートＭＧに印加する電圧と異なっていてもよ
い。
【００５７】ところで、図１の回路を動作させるには、
基準電圧Ｖrefを発生する回路が必要である。図４から
も明らかなように、メモリを構成するメモリ素子に合致
した、正確な基準電圧Ｖrefが得られなければ、誤動作
を生じるおそれがある。この実施例では、図７に示すよ
うな基準電圧発生回路４１を用いることによって、適正
な基準電圧Ｖrefを得るようにしている。
【００５８】図において、基準電圧発生用素子４２は、
基準電圧Ｖrefを必要としているメモリ素子Ｍと同じ構
造のものを用いる。つまり、集積回路において、同じプ
ロセスでメモリ素子Ｍと同時に形成する。コントロール
ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極
Ｄを短絡するとともに、ドレイン電極Ｄに基準電流ＩS
（図４参照）の定電流源４５を接続する。この素子４２
は、コントロールゲート電極ＣＧとメモリゲート電極Ｍ
Ｇが短絡されているので、図４のβで示す特性を有す
る。また、ドレインにはＩSの電流が与えられているの
で、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖ
refとなる。素子４２は、メモリ素子Ｍと同じ構造、同
じプロセスで作られる。したがって、製造時や動作時に
メモリ素子Ｍの特性が変動しても、素子４２の特性も同
じように変動するので、この基準電圧Ｖrefは、当該メ
モリ素子Ｍとの相対的な関係において適切な値を維持で
きる。
【００５９】また、基準電圧Ｖrefと異なる値の中間電
圧が必要な場合には、電流源４５に代えて、その中間電
圧に対応した電流源を設ければよい。
【００６０】また、図１の回路を動作させるには、ドレ
イン電流を判定する回路が必要である。上記図１の説明
においては、ソース・ドレインラインＳＤＬ2に流れる
ドレイン電流が電流ＩS／２よりも大きいか小さいかに
よって、注目するメモリ素子Ｍ22の記録情報を判定する
方法を説明した。つまり、注目するメモリ素子Ｍ22が第
１の状態に分極している場合には、電流ＩS／２よりも
小さいドレイン電流ＩDしか流れず、第２の状態に分極
している場合には、電流ＩS／２よりも大きいドレイン
電流ＩDが流れるように、ソース・ドレインラインＳＤ
Ｌ2に抵抗Ｒを介して電源電圧ＶDDを与えている。この
ソース・ドレインラインＳＤＬ2を流れる電流を、電流
計測回路で計測すれば、判定を行うことができるが、回
路構成が複雑となる。
【００６１】そこで、図８のような、ドレイン電流判定
回路５１を用いることもできる。第１の電流判定用素子
５２、第２の電流判定用素子５４は、メモリ素子Ｍと同
じ構造、同じプロセスで作られたものである。素子５２
のドレイン電極Ｄには、設定最大ドレイン電流ＩOMAXの
約１／４の電流ＩS／２の定電流源５７が接続されてい
る。また、素子５４のドレイン電極Ｄには、ＩS／４の
定電流源５９が接続されている。この回路の端子６０
に、検出対象となるソース・ドレインラインＳＤＬ2を
接続する。
【００６２】注目するメモリ素子Ｍ22が第２の状態に分
極しており、ソース・ドレインラインＳＤＬ2がＩS／２
を越えるドレイン電流を流す能力（約ＩS）を有してい
る場合には、定電流源５７の電流ＩS／２が、当該メモ
リ素子Ｍ22に流れ込み、素子５２には流れ込まない。こ
のため素子５２がｏｆｆとなり、素子５４もｏｆｆとな
る。また、注目するメモリ素子Ｍ22が第１の状態に分極
しており、ソース・ドレインラインＳＤＬ2がＩS／４を
越えるドレイン電流を流す能力を有していない場合に
は、定電流源５７の電流ＩS／２が、当該メモリ素子Ｍ
22にＩS／４以上流れ込まない。すなわち、定電流源５
７からの電流のうちＩS／４以上が、素子５２に流れ込
む。このため素子５２がｏｎとなり、素子５４もｏｎと
なる。したがって、読み出し出力端子６３から、注目す
るメモリ素子Ｍ22に書き込まれた情報に対応した読み出
し出力を得ることができる。この判定回路５１において
も、図７と同様、素子５６、５８が、メモリ素子Ｍと同
じ構造、同じプロセスで作られているので、特性変動に
よる誤動作がない。
【００６３】なお、動作入力端子６１が「Ｌ」である場
合には、トランジスタ５３がｏｆｆであるので、上記の
ように動作する。しかし、動作入力端子６１が「Ｈ」で
ある場合には、トランジスタ５３がｏｎとなり、定電流
源５７の電流がトランジスタ５３を介して流れるので、
読み出し出力端子６３は「Ｌ」に固定される。
【００６４】なお、図７、図８の定電流源は、図９のよ
うな回路によって実現できる。メモリ素子Ｍと同じ構成
の電流発生用素子６２の、メモリゲート電極ＭＧとコン
トロールゲート電極ＣＧとを短絡し、これに電源電圧Ｖ
DDを与えている。また、ドレイン電極Ｄには、カレント
ミラー回路５５の入力側が接続されている。したがっ
て、素子６２のドレインには、素子６２のＶG・ＶDDに
応じた設定最大ドレイン電流Iomaxが流れる。カレント
ミラー回路５５の出力側５５ａには、抵抗Ｒａが接続さ
れている。この抵抗Ｒａの抵抗値を選択することによ
り、出力側５５ａから、基準電流ＩS（Iomax／２）を得
ることができる。
【００６５】同様に、出力側５５ｂには、ＩS／２（I
omax／４）の電流が得られるような抵抗Ｒｂが接続され
ている。さらに、出力側５５ｃには、ＩS／４（Iomax／
８）の電流が得られるような抵抗Ｒｃが接続されてい
る。
【００６６】なお、上記実施例では、抵抗値を変えるこ
とによって所望の出力電流を得ているが、出力側のトラ
ンジスタの幅（トランジスタワイド）を変えてトランジ
スタの特性を変化させ、所望の出力電流を得るようにし
てもよい。また、双方を変化させて所望の出力電流を得
てもよい。
【００６７】この回路においても、メモリ素子Ｍと同じ
構造、同じプロセスで作った素子６２によって基本とな
る設定最大ドレイン電流Iomaxを得ているので、変動誤
差をキャンセルすることができる。
【００６８】図１０〜図１５に、図７の基準電圧発生回
路４１、図８のドレイン電流判定回路５１を用いて不揮
発性メモリを構成した場合の回路図を示す。図面では、
簡単のため、２×２のマトリクス部分のみを表している
が、ｎ×ｎ個のメモリ素子Ｍを配置している。この実施
例では、Ｃ1、Ｃ2が行選択入力のための端子であり、Ｃ
Ｓ1、ＣＳ2が行選択手段（第１の選択手段）である。ま
た、Ｌ1、Ｌ2が列選択入力のための端子であり、Ｌ
Ｓ1、ＬＳ2が列選択手段（第２の選択手段）である。列
選択手段ＬＳ1、ＬＳ2によって、ドレインスイッチング
手段であるトランジスタＱSD1、ＱSD2がオン・オフ制御
される。
【００６９】記録時における各端子への印加電圧の状況
を図１６に示す。なお、ここでは、メモリ素子Ｍ22を対
象として書き込みを行うものとする。図１６にあるよう
に、端子Ｗ／Ｒを「Ｈ」、端子ＩＮに記録したい電圧
「Ｈ」または「Ｌ」、端子Ｃ1に「Ｌ」、端子Ｃ2に
「Ｈ」、端子Ｌ1に「Ｌ」、端子Ｌ2に「Ｈ」を印加す
る。
【００７０】端子Ｗ／Ｒは、書き込みの際には「Ｈ」と
する。これにより、ドレイン電流判定回路５１の動作入
力端子６１が「Ｈ」となって、ドレイン電流判定回路５
１は読み出し動作を行わない（読み出し出力端子６３を
「Ｌ」に固定する）。なお、この実施例では、「Ｈ」を
５Ｖ、「Ｌ」を０Ｖとした。また、この実施例では、ト
ランジスタＱI1、ＱR1、ＱM1（ＱI2、ＱR2、ＱM2）によ
ってメモリゲートスイッチング手段が構成されている。
【００７１】この実施例では、同一列のメモリ素子
Ｍ11、Ｍ21のコントロールゲートとコントロールゲート
ラインＣＧＬ1との間に、コントロールゲート保護スイ
ッチング手段であるコントロールゲート保護トランジス
タＨ11、Ｈ21が設けられている。同様に、同一列のメモ
リ素子Ｍ12、Ｍ22のコントロールゲートとコントロール
ゲートラインＣＧＬ2との間に、コントロールゲート保
護スイッチング手段であるコントロールゲート保護トラ
ンジスタＨ12、Ｈ22が設けられている。
【００７２】書き込みの対象となるメモリ素子Ｍ22が属
する行の端子Ｃ2のみを「Ｈ」とし、他の行の端子Ｃ1・
・・を「Ｌ」にする。これを受けて、第１の選択手段Ｃ
Ｓ1、ＣＳ2・・・のうち、対象となるメモリ素子Ｍ22が
属する行の選択手段ＣＳ2は、トランジスタＱＩ2をオフ
にする。また、対象となるメモリ素子Ｍ22が属さない行
の選択手段ＣＳ1・・・は、トランジスタＱＩ1・・・を
オンにする。したがって、対象となるメモリ素子Ｍ22が
属する行のメモリゲートラインＭＧＬ2がフローティン
グ状態となり、他の行のメモリゲートラインＭＧＬ1・
・・には、基準電圧発生回路４１から基準電圧Ｖrefが
印加される。
【００７３】また、書き込みの対象となるメモリ素子Ｍ
22が属する列の端子Ｌ2のみを「Ｈ」とし、他の列の端
子Ｌ1・・・を「Ｌ」にする。これにより、対象となる
メモリ素子Ｍ22の属する列のコントロールゲート保護ト
ランジスタＨ12、Ｈ22・・・のみがオンとなる。したが
って、全てのコントロールゲートラインＣＧＬ1、ＣＧ
Ｌ2・・・に基準電圧Ｖrefが印加されているにもかかわ
らず、対象となるメモリ素子Ｍ22と同一列のメモリ素子
Ｍ12、Ｍ22・・・のコントロールゲートのみに、基準電
圧Ｖrefが印加される。他の列のメモリ素子Ｍ11、Ｍ21
・・・のコントロールゲートは、フローティング状態と
なる。
【００７４】この状態で、記録したい電圧（情報）を、
端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧
は、トラインジスタＱR2（端子Ｗ／ＲがＨの時にオ
ン）、トランジスタＱM2（端子Ｃ2がＨの時にオン）を
介して、対象となるメモリ素子Ｍ２２が属する行のメモ
リゲートラインＭＧＬ２に印加される。なお、他の行の
メモリゲートラインＭＧＬ1・・・には、端子Ｃ1・・・
が「Ｌ」であるため、トランジスタＱM1・・・がオフと
なって、記録したい電圧が印加されない。
【００７５】メモリ素子Ｍ22のコントロールゲートには
基準電圧Ｖrefが印加され、メモリゲートには記録した
い電圧が印加される。したがって、メモリ素子Ｍ22の強
誘電体層は、記録したい電圧に応じて分極する。なお、
記録したい電圧は、メモリ素子Ｍ22と同じ行のメモリ素
子Ｍ21・・・のメモリゲートにも印加される。しかし、
メモリ素子Ｍ21・・・のコントロールゲートは、フロー
ティング状態とされているので、これらの強誘電体層は
書き込み電圧の影響を受けない。また、メモリ素子Ｍ22
と同じ列のメモリ素子Ｍ21・・・のコントロールゲート
にも、基準電圧Ｖrefが印加される。しかし、メモリ素
子Ｍ12・・・のメモリゲートには基準電圧Ｖrefが印加
され、記録したい電圧が印加されていないので、これら
の強誘電体層は書き込み電圧の影響を受けない。
【００７６】なお、対象となるメモリ素子Ｍ22と行、列
の双方が異なるメモリ素子Ｍ11・・・においては、コン
トロールゲートがフローティング状態とされ、メモリゲ
ートに基準電圧Ｖrefが印加されているので、これらの
強誘電体層は書き込み電圧の影響を受けない。
【００７７】以上のように、対象となるメモリ素子Ｍ22
のみに対し、選択的に書き込みを行うことができる。
【００７８】図１２、図１３に、読み出しの際の動作状
況を示す。なお、ここでは、メモリ素子Ｍ22を対象とし
て読み出しを行うものとする。図１６にあるように、端
子Ｗ／Ｒを「Ｌ」、端子Ｃ1に「Ｌ」、端子Ｃ2に
「Ｈ」、端子Ｌ1に「Ｌ」、端子Ｌ2に「Ｈ」を印加す
る。読み出し出力は、端子ＯＵＴに得られる。
【００７９】端子Ｗ／Ｒは、読み出しの際には「Ｌ」と
する。これにより、ドレイン電流判定回路５１の動作入
力端子６１が「Ｌ」となって、ドレイン電流判定回路５
１は読み出し動作を行なう。つまり、ドレイン電流に基
づいて記録された情報を判定し、端子ＯＵＴから出力す
る。また、端子Ｗ／Ｒを「Ｌ」とすることにより、トラ
ンジスタＱR1、ＱR2・・・がオフとなって、端子ＩＮの
電圧が、メモリゲートラインに影響を与えることがない
ようにしている。
【００８０】読み出しの対象となるメモリ素子Ｍ22が属
する行の端子Ｃ2、列の端子Ｌ2のみを「Ｈ」とする点
は、書き込みの場合と同様である。したがって、対象と
なるメモリ素子Ｍ22が属する行のメモリゲートラインＭ
ＧＬ2がフローティング状態となり、他の行のメモリゲ
ートラインＭＧＬ1・・・には、基準電圧発生回路４０
から基準電圧Ｖrefが印加される。また、対象となるメ
モリ素子Ｍ22の属する列のメモリ素子Ｍ12、Ｍ22・・・
のコントロールゲートに基準電圧Ｖrefが印加され、他
の列のメモリ素子Ｍ11、Ｍ21・・・のコントローゲート
はフローティング状態となる。
【００８１】メモリ素子Ｍ22のメモリゲートはフローテ
ィング状態とされ、コントロールゲートには基準電圧Ｖ
refが印加される。したがって、メモリ素子Ｍ22の強誘
電体が第２の状態に分極していれば図６の点Ｘの電流に
対応するチャネルが形成され、第１の状態に分極してい
ればチャネルが形成されない（点Ｙ）。また、同じ列の
直列に接続されたメモリ素子Ｍ12・・・においては、コ
ントロールゲートおよびメモリゲートの双方に基準電圧
Ｖrefが印加されており、点Ｚの電流ＩSに対応するチャ
ネルが形成されている。したがって、ソース・ドレイン
ラインＳＤＬ2は、メモリ素子Ｍ22の記録内容に応じ
て、電流ＩSを流す能力を有するか有さないかのいずれ
かの状態となる。
【００８２】また、読み出しの対象となるメモリ素子Ｍ
22が属する列の端子Ｌ2のみを「Ｈ」とし、他の列の端
子Ｌ1・・・を「Ｌ」にする。これにより、ソース・ド
レインスイッチング手段であるトランジスタＱSD2のみ
がオンとなって、他の列のトランジスタＱSD1・・・は
オフとなる。したがって、対象となるメモリ素子Ｍ２２
が接続されたソース・ドレインラインＳＤＬ２のみが、
ドレイン電流判定回路５１に接続される。端子ＯＵＴか
らは、対象となるメモリ素子Ｍ22の記録内容に対応した
「Ｈ」または「Ｌ」の出力が得られる。
【００８３】図１４、図１５に、スタンバイ時の動作状
況を示す。この実施例では、対象となる素子を選択する
ための端子Ｃ1、Ｃ2・・・、Ｌ1、Ｌ2・・・を全て
「Ｌ」にすれば（アドレス選択を行わなければ）、自動
的にスタンバイ状態となるようにしている。端子Ｃ1、
Ｃ2・・・を「Ｌ」とすることにより、トランジスタＱ
M1、ＱM2・・・がオフとなり、全てのメモリ素子のメモ
リゲートに基準電圧Ｖrefが印加される。また、端子
Ｌ1、Ｌ2・・・を全て「Ｌ」とすることにより、各端子
の反転出力Ｒiが全て「Ｈ」となる。反転出力Ｒiは、ス
タンバイ判定回路９１（アンド回路）に与えられている
ので、その出力Ｒoが「Ｈ」となる。このため、トラン
ジスタ９３、９５がオンとなり、全てのコントロールゲ
ート保護トランジスタＨ11、Ｈ21・・・、Ｈ21、Ｈ22・
・・がオンとなって、全てのメモリ素子のコントロール
ゲートに基準電圧Ｖrefが与えられる。このようにし
て、スタンバイ時には、メモリゲートとコントロールゲ
ートの双方に基準電圧Ｖrefを与えて、記録内容が変化
しないようにしている。
【００８４】図１７〜図２５に、他の実施例による不揮
発性メモリを示す。図１７〜図１９が書き込み時の動作
状況である。この実施例では、Ｃ1、Ｃ2・・・Ｃmが行
選択入力のための端子であり、ＣＳ1、ＣＳ2・・・ＣＳ
mが行選択手段である。また、Ｒ1、Ｒ2・・・Ｒnが列選
択入力のための端子であり、ＲＳ1、ＲＳ2・・・ＲＳn
が列選択手段である。
【００８５】この実施例においても、図１０〜図１５の
実施例と同じように、同一列のメモリ素子のコントロー
ルゲートを接続するように、コントロールゲートライン
ＣＧＬ1、ＣＧＬ2・・・ＣＧＬnを設けている。また、
メモリゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬ
nも、同一列のメモリ素子のメモリゲートを接続するよ
うに設けている。行方向の選択のために、各メモリ素子
のメモリゲートとメモリゲートラインとの間にメモリゲ
ート保護トランジスタＨ11〜Ｈmnを設け、同一行のメモ
リゲート保護トランジスタ（たとえば、Ｈ11、Ｈ12・・
・Ｈ1n）のベースを接続するベースライン（たとえば、
ＢＬ1）を設けている。各ベースラインＢＬ1、ＢＬ2・
・・ＢＬnに接続されたメモリゲート保護トランジスタ
は、行選択手段ＣＳ1、ＣＳ2・・・ＣＳmによって、オ
ン・オフ制御される。
【００８６】また、各コントロールゲートラインＣＧＬ
1、ＣＧＬ2・・・ＣＧＬnには、基準電圧Ｖrefが与えら
れているので、各メモリ素子Ｍ11・・・Ｍmnのコントロ
ールゲートには、常に基準電圧Ｖrefが与えられてい
る。
【００８７】記録時における各端子への印加電圧の状況
を図２６に、動作状況を図１７〜図１９に示す。なお、
ここでは、メモリ素子Ｍ22を対象として書き込みを行う
ものとする。図２６にあるように、端子ＣＥ（ローアク
ティブ）に「Ｌ」、端子Ｗ／Ｒに「Ｈ」、端子ＩＮに記
録したい電圧「Ｈ」または「Ｌ」、端子Ｃ2に「Ｈ」、
端子Ｃ1、Ｃ3・・・Ｃmに「Ｌ」、端子Ｒ2に「Ｈ」、端
子Ｒ1、Ｒ3・・・Ｒmに「Ｌ」を印加する。
【００８８】書き込みの対象となるメモリ素子Ｍ22が属
する列の端子Ｒ2のみを「Ｈ」とし、他の列の端子Ｒ1、
Ｒ3・・・Ｒnを「Ｌ」にする（図１９）。これを受け
て、選択手段ＲＳ1、ＲＳ3・・・ＲＳnは、トランジス
タＱＣ1、ＱＣ3・・・をオンにする（図１８）。したが
って、対象となるメモリ素子Ｍ22の属さない列のメモリ
ゲートラインＭＧＬ1、ＭＧＬ3・・・ＭＧＬnには、基
準電圧Ｖrefが印加される。また、選択手段ＲＳ1、ＲＳ
3・・・ＲＳnは、トランジスタＱＡ1、ＱＡ3・・・をオ
フにする。したがって、端子ＩＮの電圧は、対象となる
メモリ素子Ｍ22の属さない列のメモリゲートラインＭＧ
Ｌ1、ＭＧＬ3・・・ＭＧＬnに印加されない。
【００８９】さらに、選択手段ＲＳ2は、トランジスタ
ＱＡ2、ＱＳＤ2をオンにし、トランジスタＱＣ2をオフ
にする。したがって、端子ＩＮの電圧が、対象となるメ
モリ素子Ｍ22の属する列のメモリゲートラインＭＧＬ2
に印加される。
【００９０】一方、書き込みの対象となるメモリ素子Ｍ
22が属する行の端子Ｃ2のみを「Ｈ」とし、他の行の端
子Ｃ1、Ｃ3・・・Ｃnを「Ｌ」にする。これを受けて、
選択手段ＣＳ1、ＣＳ2・・・ＣＳnのうち、対象となる
メモリ素子Ｍ22が属する行の選択手段ＣＳ2は、ベース
ラインＢＬ2を「Ｈ」にする。これにより、対象となる
メモリ素子Ｍ22の属する行のメモリゲート保護トランジ
スタＨ21、Ｈ22、Ｈ23・・・Ｈ2nのみがオンとなり、メ
モリ素子Ｍ21、Ｍ22、Ｍ23・・・Ｍ2nのメモリゲート
が、それぞれのメモリゲートラインＭＧＬ1、ＭＧＬ2・
・・ＭＧＬnに接続される。
【００９１】ここで、対象となるメモリ素子Ｍ22に注目
すると、コントロールゲートには基準電圧Ｖrefが印加
され、メモリゲートには端子ＩＮからの記録したい電圧
（ＨまたはＬ）が印加される。したがって、メモリ素子
Ｍ22の強誘電体は、端子ＩＮからの電圧に応じた分極状
態となり、書き込みが行われる。
【００９２】なお、対象となるメモリ素子Ｍ22と同一行
の他のメモリ素子Ｍ21、Ｍ23・・・Ｍ2nのメモリゲート
保護トランジスタＨ21、Ｈ23・・・Ｈ2nもオンとなる。
しかし、これらの列においては、メモリゲートラインＭ
ＧＬ1、ＭＧＬ3・・・ＭＧＬnに基準電圧Ｖrefが印加さ
れているので書き込みは行われない。
【００９３】また、対象となるメモリ素子Ｍ22と同一列
のメモリ素子Ｍ12、Ｍ32・・・Ｍm2の保護トランジスタ
Ｈ12、Ｈ32・・・Ｈm2はオフである。したがって、端子
ＩＮからの電圧がメモリゲートに印加されず書き込みは
行われない。
【００９４】読み出し時における各端子への印加電圧の
状況を図２６に、動作状況を図２０〜図２２に示す。な
お、ここでは、メモリ素子Ｍ22を対象として読み出しを
行うものとする。図２６にあるように、端子ＣＥに
「Ｌ」、端子Ｗ／Ｒに「Ｌ」、端子Ｃ2に「Ｈ」、端子
Ｃ1、Ｃ3・・・Ｃmに「Ｌ」、端子Ｒ2に「Ｈ」、端子Ｒ
1、Ｒ3・・・Ｒmに「Ｌ」を印加する。読み出し出力
は、端子ＯＵＴに得られる。
【００９５】端子Ｗ／Ｒは、読み出しの際には「Ｌ」と
する。これにより、ドレイン電流判定回路５１の動作入
力端子６１が「Ｌ」となって（図２２）、ドレイン電流
判定回路５１は読み出し動作を行う。また、端子Ｗ／Ｒ
を「Ｌ」とすることにより、トランジスタＱＢ1、ＱＢ2
・・・ＱＢnがオフとなって、端子ＩＮの電圧が、メモ
リゲートラインＭＧＬ1、ＭＧＬ2・・・ＭＧＬnに影響
を与えることがないようにしている。
【００９６】さらに、端子Ｗ／Ｒを「Ｌ」とすることに
より、選択手段ＣＳ1、ＣＳ2・・・ＣＳnのトランジス
タＱＦ1、ＱＦ2・・・ＱＦnがオンとなって（図２０、
図２１）、ベースラインＢＬ2を除いたベースラインＢ
Ｌ1、ＢＬ3・・・ＢＬnが「Ｈ」となる（つまり書き込
み時とは逆の電圧となる）。これによって、対象となる
メモリ素子Ｍ22と異なる行のメモリ素子のメモリゲート
保護トランジスタは、オンとなる。また、対象となるメ
モリ素子Ｍ22と同じ行のメモリ素子Ｍ21、Ｍ23・・・Ｍ
2nのメモリゲート保護トランジスタＨ21、Ｈ23・・・Ｈ
2nはオフとなる。したがって、これらメモリ素子Ｍ21、
Ｍ23・・・Ｍ2nのメモリゲートは、フローティング状態
となる。
【００９７】一方、選択手段ＲＳ1、ＲＳ2・・・ＲＳn
によって、トランジスタＱＳＤ1、ＱＳＤ3・・・ＱＳＤ
nがオフとなり、トランジスタＱＳＤ2のみがオンとなる
（図２１）。したがって、対象となるメモリ素子Ｍ22の
接続されたソース・ドレインラインＳＤＬ2のみが、ド
レイン電流判定回路５１に接続される。
【００９８】メモリ素子Ｍ22のメモリゲートはフローテ
ィング状態とされ、コントロールゲートには基準電圧Ｖ
refが印加される。したがって、メモリ素子Ｍ22の強誘
電体が第２の状態に分極していれば図６の点Ｘの電流に
対応するチャネルが形成され、第１の状態に分極してい
ればチャネルが形成されない（点Ｙ）。また、同じ列の
直列に接続されたメモリ素子Ｍ12・・・においては、コ
ントロールゲートおよびメモリゲートの双方に基準電圧
Ｖrefが印加されており、点Ｚの電流ＩSに対応するチャ
ネルが形成されている。したがって、ソース・ドレイン
ラインＳＤＬ2は、メモリ素子Ｍ22の記録内容に応じ
て、電流ＩSを流す能力を有するか有さないかのいずれ
かの状態となる。
【００９９】前述のように、対象となるメモリ素子Ｍ22
が接続されたソース・ドレインラインＳＤＬ2のみが、
ドレイン電流判定回路５１に接続される。したがって、
端子ＯＵＴからは、対象となるメモリ素子Ｍ22の記録内
容に対応した「Ｈ」または「Ｌ」の出力が得られる。
【０１００】スタンバイ時における各端子への印加電圧
の状況を図２６に、動作状況を図２３〜図２５に示す。
図２６にあるように、スタンバイ時には端子ＣＥを
「Ｈ」にする。これにより、全ての端子Ｃ1、Ｃ2・・・
Ｃm、Ｒ1、Ｒ2・・・Ｒnに「Ｌ」を印加したと等しい出
力が各選択手段ＣＳ1、ＣＳ2・・・ＣＳm、ＲＳ1、ＲＳ
2・・・ＲＳnから得られる。このため、トランジスタＱ
Ｃ1、ＱＣ2・・・ＱＣnが全てオンとなって、全てのコ
ントロールゲートラインＣＧＬ1、ＣＧＬ2・・・ＣＧＬ
nおよびメモリゲートラインＭＧＬ1、ＭＧＬ2・・・Ｍ
ＧＬnに基準電圧Ｖrefが印加される。また、全てのベー
スラインＢＬ1、ＢＬ2・・・ＢＬmがオンとなり、全て
のメモリゲート保護トランジスタＨ11、Ｈ12・・・
Ｈ1n、Ｈ21、Ｈ22・・・Ｈ2n、・・・Ｈm1、Ｈm2・・・
Ｈmnがオンとなって、全てのメモリ素子のメモリゲート
に基準電圧Ｖrefが印加される。したがって、すべての
メモリ素子において、コントロールゲートとメモリゲー
トの双方に基準電圧Ｖrefが印加され、記録内容の変化
を防止することができる。
【０１０１】前述の図１０〜図１５に示す実施例におい
ては、コントロールゲートとコントロールゲートライン
との間に保護トランジスタを挿入したが、図１７〜図２
５に示す本実施例ではメモリゲートとメモリゲートライ
ンとの間に保護トランジスタを挿入している。図１０〜
図１５の実施例では、読み出し時に、選択対象となるメ
モリ素子Ｍ22と同じ行のメモリ素子Ｍ21、Ｍ22、Ｍ23・
・・Ｍ2nのメモリゲートが、フローティング状態にされ
たメモリゲートラインＭＧＬ2によって接続されること
となる。このため、他のメモリ素子Ｍ21、Ｍ23・・・Ｍ
2nの分布容量を含んだ容量を、対象となるメモリ素子Ｍ
22の強誘電層体の残留電荷でコントロールすることにな
る。したがって、読み出し時の動作負荷が大きいという
問題があった。これに対し、図１７〜図２５に示す本実
施例ではメモリゲートとメモリゲートラインとの間に保
護トランジスタを挿入しているので、各メモリ素子のメ
モリゲートが分離され、読み出し時の動作負荷を小さく
することができる。
【図面の簡単な説明】
【図１】この発明の一実施例による不揮発性メモリの回
路図である。
【図２】図１の不揮発性メモリに用いた不揮発性メモリ
素子Ｍの構造を示す図である。
【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す
図である。
【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す
図である。図４Ｂは、図４Ａの特性を測定した時の回路
を示す図である。
【図５】メモリ素子をＮＯＲ接続した場合を示す回路図
である。
【図６】図１の回路において、各モードでの印加電圧を
示す表である。
【図７】基準電圧発生回路４１を示す図である。
【図８】ドレイン電流判定回路５１を示す図である。
【図９】電流発生回路を示す図である。
【図１０】この発明の一実施例による不揮発性メモリの
書き込みモードに於ける各部の電圧状況を示す図であ
る。
【図１１】この発明の一実施例による不揮発性メモリの
書き込みモードに於ける各部の電圧状況を示す図であ
る。
【図１２】この発明の一実施例による不揮発性メモリの
読み出しモードに於ける各部の電圧状況を示す図であ
る。
【図１３】この発明の一実施例による不揮発性メモリの
読み出しモードに於ける各部の電圧状況を示す図であ
る。
【図１４】この発明の一実施例による不揮発性メモリの
スタンバイモードに於ける各部の電圧状況を示す図であ
る。
【図１５】この発明の一実施例による不揮発性メモリの
スタンバイモードに於ける各部の電圧状況を示す図であ
る。
【図１６】図１０〜図１５の回路において、各モードで
の印加電圧を示す表である。
【図１７】メモリゲート保護スイッチング手段を設けた
実施例の書き込みモードに於ける各部の電圧状況を示す
図である。
【図１８】メモリゲート保護スイッチング手段を設けた
実施例の書き込みモードに於ける各部の電圧状況を示す
図である。
【図１９】メモリゲート保護スイッチング手段を設けた
実施例の書き込みモードに於ける各部の電圧状況を示す
図である。
【図２０】メモリゲート保護スイッチング手段を設けた
実施例の読み出しモードに於ける各部の電圧状況を示す
図である。
【図２１】メモリゲート保護スイッチング手段を設けた
実施例の読み出しモードに於ける各部の電圧状況を示す
図である。
【図２２】メモリゲート保護スイッチング手段を設けた
実施例の読み出しモードに於ける各部の電圧状況を示す
図である。
【図２３】メモリゲート保護スイッチング手段を設けた
実施例のスタンバイモードに於ける各部の電圧状況を示
す図である。
【図２４】メモリゲート保護スイッチング手段を設けた
実施例のスタンバイモードに於ける各部の電圧状況を示
す図である。
【図２５】メモリゲート保護スイッチング手段を設けた
実施例のスタンバイモードに於ける各部の電圧状況を示
す図である。
【図２６】図１７〜図２６の回路において、各モードで
の印加電圧を示す表である。
【図２７】従来の不揮発性メモリの回路を示す図であ
る。
【符号の説明】
ＣＧ・・・コントロールゲート ＣＧＬ1、ＣＧＬ2・・・コントロールゲートライン ＭＧ・・・メモリゲート ＭＧＬ1、ＭＧＬ2・・・メモリゲートライン ＳＤＬ1、ＳＤＬ2・・・ソース・ドレインライン Ｍ・・・不揮発性メモリ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 村本 淳 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内 (72)発明者 淵上 貴昭 京都府京都市右京区西院溝崎町21番地 ロ ーム株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のソース領域およびドレイン領
    域、 ソース領域とドレイン領域との間に形成された第２導電
    型のチャネル領域、 チャネル領域の上に、チャネル領域と絶縁して形成され
    た導電体層であるメモリゲート、 メモリゲートの上に形成された強誘電体層、 強誘電体層の上に形成された導電体層であるコントロー
    ルゲート、 を備えた不揮発性メモリ素子をマトリクス状に接続した
    不揮発性メモリであって、 各行の同一列の隣接する不揮発性メモリ素子のドレイン
    領域とソース領域を接続し、該同一列の不揮発性メモリ
    素子を直列に接続するソース・ドレインライン、 各行の同一列の不揮発性メモリ素子のコントロールゲー
    トを接続するコントロールゲートライン、 各列の同一行のメモリゲートを接続するメモリゲートラ
    イン、 を備えた不揮発性メモリ。
  2. 【請求項２】請求項１の不揮発性メモリにおいて、さら
    に各ソース・ドレインラインごとに設けられ、各ソース
    ・ドレインラインをドレイン電流検出手段に接続するか
    否かのスイッチングをするドレインスイッチング手段、 各メモリゲートラインごとに設けられ、書き込みのため
    のＨレベルの電圧またはＬレベルの電圧を印加するか否
    かのスイッチングをするメモリゲートスイッチング手
    段、 を備えたもの。
  3. 【請求項３】請求項１または請求項２の不揮発性メモリ
    において、 各行の同一列の不揮発性メモリ素子のコントロールゲー
    トは、コントロールゲート保護スイッチング手段を介し
    て、コントロールゲートラインに接続されていることを
    特徴とするもの。
  4. 【請求項４】請求項３の不揮発性メモリにおいて、 全てのコントロールゲートラインに基準電圧を印加し、 対象となる不揮発性メモリ素子の属する列のコントロー
    ルゲート保護スイッチング手段をオンとし、それ以外の
    列のコントロールゲート保護スイッチング手段をオフと
    して、読み出しまたは書き込み動作を行なうことを特徴
    とするもの。
  5. 【請求項５】請求項３または請求項４の不揮発性メモリ
    において、 不揮発性メモリ素子の各行に対応して設けられ、第１の
    選択入力を受けて、当該第１の選択入力を前記メモリゲ
    ートスイッチング手段のオン・オフの少なくとも一条件
    として用いる第１の選択手段、 不揮発性メモリ素子の各列に対応して設けられ、第２の
    選択入力を受けて、前記ドレインスイッチング手段およ
    びコントロールゲート保護スイッチング手段をオン・オ
    フさせる第２の選択手段、 を備えたもの。
  6. 【請求項６】請求項３、４または５の不揮発性メモリに
    おいて、 何れの列に対しても第２の選択入力が与えられていない
    場合には、全てのコントロールゲート保護スイッチング
    手段をオンにして、基準電圧を与えるようにしたことを
    特徴とするもの。
  7. 【請求項７】請求項１の不揮発性メモリに情報を書き込
    む方法であって、 対象となる不揮発性メモリ素子が接続されたコントロー
    ルゲートラインに基準電圧を印加し、他のコントロール
    ゲートラインはフローティング状態とし、 対象となる不揮発性メモリが接続されていないメモリゲ
    ートラインに、基準電圧を印加するとともに、対象とな
    る不揮発性メモリ素子が接続されたメモリゲートライン
    に前記基準電圧よりも大きいＨレベルの電圧を印加し
    て、対象となる不揮発性メモリ素子の強誘電体層を第１
    の状態に分極させるか、または前記基準電圧よりも小さ
    いＬレベルの電圧を印加して前記強誘電体層を第２の状
    態に分極させることにより、情報の書き込みを行なうこ
    とを特徴とする書き込み方法。
  8. 【請求項８】請求項１の不揮発性メモリに書き込まれた
    情報を読み出す方法であって、 前記不揮発性メモリ素子の強誘電体層が第１の状態に分
    極している場合に第１のドレイン電流を生じ、第２の状
    態に分極している場合に第２のドレイン電流を生じ、分
    極していない場合に第１のドレイン電流と第２のドレイ
    ン電流との間の値の基準電流を生じるような基準電圧
    を、対象となる不揮発性メモリ素子が接続されたコント
    ロールゲートラインに印加し、他のコントロールゲート
    ラインはフローティング状態とし、 対象となる不揮発性メモリ素子が接続されたメモリゲー
    トラインはフローティング状態とし、他のメモリゲート
    ラインに基準電圧を印加し、 対象となる不揮発性メモリ素子が接続されたソース・ド
    レインラインの電流が、前記基準電流のほぼ半分の値よ
    りも小さいか大きいかによって、記録された情報を非破
    壊的に読み出すこと、 を特徴とする読み出し方法。
  9. 【請求項９】請求項１の不揮発性メモリのスタンバイ方
    法であって、 コントロールゲートラインの全ておよびメモリゲートラ
    インの全てに基準電圧を印加するスタンバイ方法。
  10. 【請求項１０】第１導電型のソース領域およびドレイン
    領域、 ソース領域とドレイン領域との間に形成された第２導電
    型のチャネル領域、 チャネル領域の上に、チャネル領域と絶縁して形成され
    た導電体層であるメモリゲート、 メモリゲートの上に形成された強誘電体層、 強誘電体層の上に形成された導電体層であるコントロー
    ルゲート、 を備えた不揮発性メモリ素子をマトリクス状に接続した
    不揮発性メモリであって、 各行の同一列の隣接する不揮発性メモリ素子のドレイン
    領域とソース領域を接続し、該同一列の不揮発性メモリ
    素子を直列に接続するソース・ドレインライン、 各行の同一列の不揮発性メモリ素子のコントロールゲー
    ト領域を接続するコントロールゲートライン、 各行の同一列のメモリゲート領域を接続するメモリゲー
    トライン、 を備えた不揮発性メモリ。
  11. 【請求項１１】請求項１０の不揮発性メモリにおいて、
    さらに各ソース・ドレインラインごとに設けられ、各ソ
    ース・ドレインラインをドレイン電流検出手段に接続す
    るか否かのスイッチングをするドレインスイッチング手
    段、 各メモリゲートラインごとに設けられ、書き込みのため
    のＨレベルの電圧またはＬレベルの電圧を印加するか否
    かのスイッチングをするメモリゲートスイッチング手
    段、 を備えたもの。
  12. 【請求項１２】請求項１０または請求項１１の不揮発性
    メモリにおいて、 各行の同一列の不揮発性メモリ素子のメモリゲートは、
    メモリゲート保護スイッチング手段を介して、メモリゲ
    ートラインに接続されていることを特徴とするもの。
  13. 【請求項１３】請求項１２の不揮発性メモリにおいて、 全てのメモリゲートラインに基準電圧を印加し、 対象となる不揮発性メモリ素子の属する行のメモリゲー
    ト保護スイッチング手段をオフとし、それ以外の行のメ
    モリゲート保護スイッチング手段をオンとして、読み出
    し動作を行い、 対象となる不揮発性メモリ素子の属する列のメモリゲー
    トラインに、書込みのためのＨレベルの電圧またはＬレ
    ベルの電圧を印加し、 対象となる不揮発性メモリ素子の属する行のメモリゲー
    ト保護スイッチング手段をオンとし、それ以外の行のメ
    モリゲート保護スイッチング手段をオフとして、書込み
    動作を行うことを特徴とするもの。
  14. 【請求項１４】請求項１２または請求項１３の不揮発性
    メモリにおいて、 不揮発性メモリ素子の各行に対応して設けられ、第１の
    選択入力を受けて、前記メモリゲート保護スイッチング
    手段をオン・オフさせる第１の選択手段、 不揮発性メモリ素子の各列に対応して設けられ、第２の
    選択入力を受けて、前記ドレインスイッチング手段をオ
    ン・オフさせるとともに、当該第２の選択入力を前記メ
    モリゲートスイッチング手段のオン・オフの少なくとも
    一条件として用いる第２の選択手段、 を備えたもの。
  15. 【請求項１５】請求項１２の不揮発性メモリに情報を書
    き込む方法であって、 全てのコントロールゲートラインに基準電圧を印加し、 対象となる不揮発性メモリが接続されていないメモリゲ
    ートラインに、基準電圧を印加し、 対象となる不揮発性メモリ素子と同一行のメモリゲート
    保護スイッチング手段をオンにし、その他の行のメモリ
    ゲート保護スイッチング手段をオフにするとともに、対
    象となる不揮発性メモリ素子が接続されたメモリゲート
    ラインに前記基準電圧よりも大きいＨレベルの電圧を印
    加して、対象となる不揮発性メモリ素子の強誘電体層を
    第１の状態に分極させるか、または前記基準電圧よりも
    小さいＬレベルの電圧を印加して前記強誘電体層を第２
    の状態に分極させることにより、情報の書き込みを行な
    うことを特徴とする書き込み方法。
  16. 【請求項１６】請求項１２の不揮発性メモリに書込まれ
    た情報を読み出す方法であって、 全てのコントロールゲートラインに基準電圧を印加し、 全てのメモリゲートラインに基準電圧を印加し、 対象となる不揮発性メモリ素子と同一行のメモリゲート
    保護スイッチング手段をオフにし、その他の行のメモリ
    ゲート保護スイッチング手段をオンにし、 対象となる不揮発性メモリ素子が接続されたソース・ド
    レインラインの電流が、前記基準電流のほぼ半分の値よ
    りも小さいか大きいかによって、記録された情報を非破
    壊的に読み出すこと、 を特徴とする読み出し方法。
  17. 【請求項１７】請求項１２の不揮発性メモリのスタンバ
    イ方法であって、 コントロールゲートラインの全ておよびメモリゲートラ
    インの全てに基準電圧を印加し、 全てのメモリゲート保護スイッチング手段をオンにする
    こと、 を特徴とするスタンバイ方法。
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