JPH10135417A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH10135417A JPH10135417A JP8290439A JP29043996A JPH10135417A JP H10135417 A JPH10135417 A JP H10135417A JP 8290439 A JP8290439 A JP 8290439A JP 29043996 A JP29043996 A JP 29043996A JP H10135417 A JPH10135417 A JP H10135417A
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 タイミング設計が簡単で、高速アクセスを実
現できる強誘電体記憶装置を提供する。 【解決手段】 メモリセルＭＣ１の記憶データを読み出
す際に、リファレンスセルＲＭＣのスイッチングトラン
ジスタＲＴｒ１が導通状態となり、強誘電体キャパシタ
ＲＦＣの分極状態に応じてビット線ＢＬ２の電位が変化
する。メモリセルＭＣ１の読み出し動作終了後、スイッ
チングトランジスタＲＴｒ１が非導通状態になり、強誘
電体キャパシタＲＦＣの一方の電極が抵抗Ｒを介して接
地され、他方の電極がリファレンス用プレート線ＲＰＬ
によって基準電位に保持される。これによって、リファ
レンスセルＲＦＣの基準データが自動的に再書き込まれ
る。このとき、当該再書き込みのためのタイミングを独
自に設ける必要はない。
現できる強誘電体記憶装置を提供する。 【解決手段】 メモリセルＭＣ１の記憶データを読み出
す際に、リファレンスセルＲＭＣのスイッチングトラン
ジスタＲＴｒ１が導通状態となり、強誘電体キャパシタ
ＲＦＣの分極状態に応じてビット線ＢＬ２の電位が変化
する。メモリセルＭＣ１の読み出し動作終了後、スイッ
チングトランジスタＲＴｒ１が非導通状態になり、強誘
電体キャパシタＲＦＣの一方の電極が抵抗Ｒを介して接
地され、他方の電極がリファレンス用プレート線ＲＰＬ
によって基準電位に保持される。これによって、リファ
レンスセルＲＦＣの基準データが自動的に再書き込まれ
る。このとき、当該再書き込みのためのタイミングを独
自に設ける必要はない。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極反転を
利用した強誘電体記憶装置に関する。
利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図４に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、２つのスイッチングトランジスタと２つの強誘電体
キャパシタにより１ビットを構成するもの（２Ｔｒ＋２
Ｃａｐ方式という）と、１つのスイッチングトランジス
タと１つの強誘電体キャパシタにより１ビットを構成す
るもの（１Ｔｒ＋１Ｃａｐ方式）の２種類が提案されて
いる。
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されているが、その中で代表的なものとし
て、２つのスイッチングトランジスタと２つの強誘電体
キャパシタにより１ビットを構成するもの（２Ｔｒ＋２
Ｃａｐ方式という）と、１つのスイッチングトランジス
タと１つの強誘電体キャパシタにより１ビットを構成す
るもの（１Ｔｒ＋１Ｃａｐ方式）の２種類が提案されて
いる。
【０００３】そして、強誘電体不揮発性メモリでは、記
憶したデータを読み出す場合には、データを読み出すこ
とによりメモリセルの分極状態が読み出す前と後では変
わっているため、読み出した後で前のデータを再度書き
込むことが必要となる。これは、メモリセルが、１Ｔｒ
＋１Ｃａｐ方式、２Ｔｒ＋２Ｃａｐ方式にかかわらず行
う必要がある。以下に、このデータを読み出すことによ
りメモリセルの分極状態が変わることを、図４を参照し
ながら説明する。
憶したデータを読み出す場合には、データを読み出すこ
とによりメモリセルの分極状態が読み出す前と後では変
わっているため、読み出した後で前のデータを再度書き
込むことが必要となる。これは、メモリセルが、１Ｔｒ
＋１Ｃａｐ方式、２Ｔｒ＋２Ｃａｐ方式にかかわらず行
う必要がある。以下に、このデータを読み出すことによ
りメモリセルの分極状態が変わることを、図４を参照し
ながら説明する。
【０００４】強誘電体は電圧を初めて印加する場合は、
分極状態にないため原点Ｏが始点となり電圧の増加につ
れて曲線ＯＤに沿って変化する。Ｄ点では分極は飽和
し、これ以降は電圧が増加しても電荷Ｑは大きく変化し
ない。次に、電圧を減少させるとＯ点には戻らずＡ点を
通りＰ１点を経由してＢ点に達する。以降はＤ点と同様
にその分極は飽和する。Ｂ点から電圧を増加させるとＣ
点を通りＰ２点を経由してＤ点に至りヒステリシス特性
を示すことになる。そして、メモリセルに記憶したデー
タがＡ点、Ｃ点に対応し、ここで、Ａ点をデータ「１」
とすると、Ｃ点はデータ「０」に相当する。したがっ
て、たとえばデータ「１」の読み出しの場合には、まず
所定のバイアス条件に基づく読み出し動作で点Ａ（デー
タ「１」）→点Ｐ１→点Ｂと変化する。すなわち、読み
出し動作により分極反転する。このため、続いて所定の
バイアス条件に基づく再書き込みを行い、点Ｂ→点Ｃ
（データ「０」）→点Ｐ２→点Ｄ→点Ａ（データ
「１」）と遷移させて読み出し前の状態に復帰させる必
要がある。
分極状態にないため原点Ｏが始点となり電圧の増加につ
れて曲線ＯＤに沿って変化する。Ｄ点では分極は飽和
し、これ以降は電圧が増加しても電荷Ｑは大きく変化し
ない。次に、電圧を減少させるとＯ点には戻らずＡ点を
通りＰ１点を経由してＢ点に達する。以降はＤ点と同様
にその分極は飽和する。Ｂ点から電圧を増加させるとＣ
点を通りＰ２点を経由してＤ点に至りヒステリシス特性
を示すことになる。そして、メモリセルに記憶したデー
タがＡ点、Ｃ点に対応し、ここで、Ａ点をデータ「１」
とすると、Ｃ点はデータ「０」に相当する。したがっ
て、たとえばデータ「１」の読み出しの場合には、まず
所定のバイアス条件に基づく読み出し動作で点Ａ（デー
タ「１」）→点Ｐ１→点Ｂと変化する。すなわち、読み
出し動作により分極反転する。このため、続いて所定の
バイアス条件に基づく再書き込みを行い、点Ｂ→点Ｃ
（データ「０」）→点Ｐ２→点Ｄ→点Ａ（データ
「１」）と遷移させて読み出し前の状態に復帰させる必
要がある。
【０００５】このような強誘電体不揮発性メモリのう
ち、２Ｔｒ＋２Ｃａｐ方式の不揮発性メモリも低電圧動
作が可能であるが、高集積化の点では、１Ｔｒ＋１Ｃａ
ｐ方式を採用した不揮発性メモリが適している。次に、
１Ｔｒ＋１Ｃａｐ方式を採用した強誘電体不揮発性メモ
リの基本的な構成例および具体的な読み出し動作につい
て、図５を参照しつつ説明する。
ち、２Ｔｒ＋２Ｃａｐ方式の不揮発性メモリも低電圧動
作が可能であるが、高集積化の点では、１Ｔｒ＋１Ｃａ
ｐ方式を採用した不揮発性メモリが適している。次に、
１Ｔｒ＋１Ｃａｐ方式を採用した強誘電体不揮発性メモ
リの基本的な構成例および具体的な読み出し動作につい
て、図５を参照しつつ説明する。
【０００６】図５は、１Ｔｒ＋１Ｃａｐ方式を採用した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図５に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方の電極が接続された強誘電体キャパシタＦ
Ｃ１によって１ビットが構成されており、スイッチング
トランジスタＴｒ１のゲートがワード線ＷＬ１に接続さ
れ、強誘電体キャパシタＦＣ１の他方の電極（プレート
電極）がプレート線ＰＬに接続されている。
強誘電体不揮発性メモリの基本的な１ビット構成を示す
図である。このメモリセルＭＣ１は、図５に示すよう
に、ビット線ＢＬ１に対しドレインが接続されたｎチャ
ネルＭＯＳトランジスタからなるスイッチングトランジ
スタＴｒ１と、スイッチングトランジスタＴｒ１のソー
スに対し一方の電極が接続された強誘電体キャパシタＦ
Ｃ１によって１ビットが構成されており、スイッチング
トランジスタＴｒ１のゲートがワード線ＷＬ１に接続さ
れ、強誘電体キャパシタＦＣ１の他方の電極（プレート
電極）がプレート線ＰＬに接続されている。
【０００７】そして、この１Ｔｒ＋１Ｃａｐ方式を採用
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
した不揮発性メモリには、ビット線ＢＬ１と対をなすビ
ット線ＢＬ２にドレインが接続されたリファレンス用ス
イッチングトランジスタＲＴｒ１と、スイッチングトラ
ンジスタＲＴｒ１のソースに対し一方の電極が接続され
たリファレンス用強誘電体キャパシタＲＦＣ１によって
構成されるリファレンスセルＲＭＣ１が設けられ、スイ
ッチングトランジスタＲＴｒ１のゲートがリファレンス
用ワード線ＲＷＬ１に接続され、強誘電体キャパシタＲ
ＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬ
に接続されている。なお、強誘電体は、分極変化の回数
が多くなると電極に発生する電荷が小さくなる劣化(Fat
igue) が起こる。そこで、リファレンスセルＲＣＭ１
は、常にデータ「０」を書き込み劣化が起こりにくいよ
うに制御される。
【０００８】図５では、強誘電体不揮発性メモリ回路の
１ビット構成を示したが、２ビット構成では、ビット線
ＢＬ２にメモリセルＭＣ２が接続され、ビット線ＢＬ１
にリファレンスセルＲＭＣ２が接続される。
１ビット構成を示したが、２ビット構成では、ビット線
ＢＬ２にメモリセルＭＣ２が接続され、ビット線ＢＬ１
にリファレンスセルＲＭＣ２が接続される。
【０００９】次に、１Ｔｒ＋１Ｃａｐ方式を採用した不
揮発性メモリにおけるデータの読み出し動作について、
図６のタイミングチャートを参照しつつ説明する。
揮発性メモリにおけるデータの読み出し動作について、
図６のタイミングチャートを参照しつつ説明する。
【００１０】まず、図示しない列制御系によりビット線
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系によりワード線
ＷＬ１に（ＶCC＋αＶ、たとえばαは１Ｖ）が印加され
る。これにより、スイッチングトランジスタＴｒ１が導
通状態となる。同様に、リファンレス用ワード線ＲＷＬ
１に（ＶCC＋１Ｖ）が印加される。これにより、スイッ
チングトランジスタＲＴｒ１が導通状態となる。なお、
ワード線ＷＬ１，ＲＷＬ１の設定レベルを（ＶCC＋１
Ｖ）としたのは、スイッチングトランジスタのしきい値
電圧Ｖｔｈが１Ｖ以下であることから、「＋１Ｖ」して
トランジスタによる電圧降下を防ぐためである。
ＢＬ１，ＢＬ２に「０」Ｖが印加され、その後オープン
とされる。そして、図示しない行制御系によりワード線
ＷＬ１に（ＶCC＋αＶ、たとえばαは１Ｖ）が印加され
る。これにより、スイッチングトランジスタＴｒ１が導
通状態となる。同様に、リファンレス用ワード線ＲＷＬ
１に（ＶCC＋１Ｖ）が印加される。これにより、スイッ
チングトランジスタＲＴｒ１が導通状態となる。なお、
ワード線ＷＬ１，ＲＷＬ１の設定レベルを（ＶCC＋１
Ｖ）としたのは、スイッチングトランジスタのしきい値
電圧Ｖｔｈが１Ｖ以下であることから、「＋１Ｖ」して
トランジスタによる電圧降下を防ぐためである。
【００１１】次に、プレート線ＰＬおよびＲＰＬに電源
電圧ＶCCが所定時間印加される。これにより、強誘電体
キャパシタＦＣ１およびＲＦＣ２の分極状態に従ってビ
ット線ＢＬ１およびＢＬ２の電位が変化する。そして、
リファレンスセルＲＭＣ１が接続されたビット線ＢＬ２
の電位とメモリセルＭＣ１が接続されたビット線ＢＬ１
の分極状態に応じた電位との差が、図示しないセンスア
ンプにより検出される。なお、リファレンスセルＲＭＣ
１は分極反転させずに使用されるため、再書き込み動作
に入らないように、すなわち「０」データを書き込むた
めに、リファレンス用ワード線ＲＷＬ１はリファレンス
用プレート線ＲＰＬよりも早いタイミングで０Ｖに立ち
下がるように設定される。すなわち、スイッチングトラ
ンジスタＲＴｒ１が非導通状態になった後に、リファレ
ンス用プレート線ＲＰＬが０Ｖに立ち下げられる。
電圧ＶCCが所定時間印加される。これにより、強誘電体
キャパシタＦＣ１およびＲＦＣ２の分極状態に従ってビ
ット線ＢＬ１およびＢＬ２の電位が変化する。そして、
リファレンスセルＲＭＣ１が接続されたビット線ＢＬ２
の電位とメモリセルＭＣ１が接続されたビット線ＢＬ１
の分極状態に応じた電位との差が、図示しないセンスア
ンプにより検出される。なお、リファレンスセルＲＭＣ
１は分極反転させずに使用されるため、再書き込み動作
に入らないように、すなわち「０」データを書き込むた
めに、リファレンス用ワード線ＲＷＬ１はリファレンス
用プレート線ＲＰＬよりも早いタイミングで０Ｖに立ち
下がるように設定される。すなわち、スイッチングトラ
ンジスタＲＴｒ１が非導通状態になった後に、リファレ
ンス用プレート線ＲＰＬが０Ｖに立ち下げられる。
【００１２】通常のメモリセルＭＣ１側では、データ読
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
み出し後、上述した再書き込みを行うため、リファレン
ス用プレート線ＲＰＬとほぼ同時に０Ｖに立ち下げた後
に、ワード線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下
げられる。これにより、スイッチングトランジスタＴｒ
１が非導通状態となり、読み出し動作が終了する。
【００１３】また、図７は、図５の回路では、低電圧動
作時に読み出しマージンが減少することに対応して提案
されたもので、リファレンスセルにプリセットトランジ
スタＰＲＴ１を付加した強誘電体不揮発性メモリの構成
例を示す回路図である。プリセットトランジスタＰＲＴ
１は、ｎチャネルＭＯＳトランジスタからなり、スイッ
チングトランジスタＲＴｒ１のソースと基準電位線Ｖss
との間に接続され、ゲートが信号ＲＢＰの供給線に接続
されている。図７では、強誘電体不揮発性メモリ回路の
１ビット構成を示したが、２ビット構成では、ビット線
ＢＬ２にメモリセルＭＣ２が接続され、ビット線ＢＬ１
にリファレンスセルＲＭＣ２ａが接続される。
作時に読み出しマージンが減少することに対応して提案
されたもので、リファレンスセルにプリセットトランジ
スタＰＲＴ１を付加した強誘電体不揮発性メモリの構成
例を示す回路図である。プリセットトランジスタＰＲＴ
１は、ｎチャネルＭＯＳトランジスタからなり、スイッ
チングトランジスタＲＴｒ１のソースと基準電位線Ｖss
との間に接続され、ゲートが信号ＲＢＰの供給線に接続
されている。図７では、強誘電体不揮発性メモリ回路の
１ビット構成を示したが、２ビット構成では、ビット線
ＢＬ２にメモリセルＭＣ２が接続され、ビット線ＢＬ１
にリファレンスセルＲＭＣ２ａが接続される。
【００１４】図８は、図７の回路の読み出し動作時のタ
イミングチャートである。図８に示すように、図７の回
路では、読み出し動作が終了し、リファレンス用ワード
線ＲＷＬ１を（ＶCC＋１Ｖ）から０Ｖに立ち下げた後、
信号ＲＰＢを０Ｖから（ＶCC＋１Ｖ）に立ち上げて、プ
リセットトランジスタＰＲＴ１を導通させて強誘電体キ
ャパシタＲＦＣ１の一方の電極側をＶssレベル（０Ｖ）
に保持させた後、リファレンス用プレート線ＲＰＬを０
Ｖに立ち下げられる。この間に、リファレンスセルＲＭ
Ｃ１にデータ「０」が書き込まれる。その後の動作は図
５の回路と同様であり、プレート線ＰＬを０Ｖに立ち下
げてからワード線ＷＬ１を０Ｖに立ち下げて、通常のメ
モリセルＭＣ１のデータの再書き込みが行われる。
イミングチャートである。図８に示すように、図７の回
路では、読み出し動作が終了し、リファレンス用ワード
線ＲＷＬ１を（ＶCC＋１Ｖ）から０Ｖに立ち下げた後、
信号ＲＰＢを０Ｖから（ＶCC＋１Ｖ）に立ち上げて、プ
リセットトランジスタＰＲＴ１を導通させて強誘電体キ
ャパシタＲＦＣ１の一方の電極側をＶssレベル（０Ｖ）
に保持させた後、リファレンス用プレート線ＲＰＬを０
Ｖに立ち下げられる。この間に、リファレンスセルＲＭ
Ｃ１にデータ「０」が書き込まれる。その後の動作は図
５の回路と同様であり、プレート線ＰＬを０Ｖに立ち下
げてからワード線ＷＬ１を０Ｖに立ち下げて、通常のメ
モリセルＭＣ１のデータの再書き込みが行われる。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た図７の回路では、読み出しサイクルの後半で行なうリ
ファレンスセルＲＭＣ１に「０」データを書き込むため
に、図８に示すようにＲＢＰ線を立ち上げた後にリファ
レンス用プレート線ＲＰＬを立ち下げることから、再書
き込みのためのタイミングを独立して設ける必要があ
る。また、上述した図５に示す回路においても、読み出
しサイクルの後半で行なうリファレンスセルＲＭＣ１に
「０」データを書き込むために、図６に示すように、リ
ファレンス用ワード線ＲＷＬ１を立ち下げた後にリファ
レンス用プレート線ＲＰＬを立ち下げることから、再書
き込みのためのタイミングを独立して設ける必要があ
る。その結果、従来の強誘電体不揮発性メモリでは、各
信号電圧の制御が複雑で、マージン確保が難しく、高速
動作が困難である等の問題が生じている。例えば、アク
セスタイムは、１００〜２００ｎｓと長い。
た図７の回路では、読み出しサイクルの後半で行なうリ
ファレンスセルＲＭＣ１に「０」データを書き込むため
に、図８に示すようにＲＢＰ線を立ち上げた後にリファ
レンス用プレート線ＲＰＬを立ち下げることから、再書
き込みのためのタイミングを独立して設ける必要があ
る。また、上述した図５に示す回路においても、読み出
しサイクルの後半で行なうリファレンスセルＲＭＣ１に
「０」データを書き込むために、図６に示すように、リ
ファレンス用ワード線ＲＷＬ１を立ち下げた後にリファ
レンス用プレート線ＲＰＬを立ち下げることから、再書
き込みのためのタイミングを独立して設ける必要があ
る。その結果、従来の強誘電体不揮発性メモリでは、各
信号電圧の制御が複雑で、マージン確保が難しく、高速
動作が困難である等の問題が生じている。例えば、アク
セスタイムは、１００〜２００ｎｓと長い。
【００１６】また、再書き込み動作において、負荷容量
の大きなリファレンス用強誘電体キャパシタの充放電を
行なうことから、消費電力が大きくなるという問題が生
じていた。そのため、従来の強誘電体不揮発性メモリで
は、一度に読み出すメモリセルの数を少なくしており、
ＤＲＡＭなどで行なわれるバースト読み出しができない
という問題がある。
の大きなリファレンス用強誘電体キャパシタの充放電を
行なうことから、消費電力が大きくなるという問題が生
じていた。そのため、従来の強誘電体不揮発性メモリで
は、一度に読み出すメモリセルの数を少なくしており、
ＤＲＡＭなどで行なわれるバースト読み出しができない
という問題がある。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化および低消費電力化を図れる強誘電体記憶
装置を提供することにある。
のであり、その目的は、タイミング設計が容易で、動作
速度の高速化および低消費電力化を図れる強誘電体記憶
装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、第１のビット線に接
続されたスイッチングトランジスタと、第１の電極が当
該スイッチングトランジスタに接続され、前記第１の電
極および第２の電極の両電極間への印加電圧に応じた強
誘電体の分極の方向によって２値データを記憶する強誘
電体キャパシタとからなるメモリセルと、第２のビット
線に接続されたスイッチングトランジスタと、第３の電
極が当該スイッチングトランジスタに接続されると共に
抵抗を介して接地され、前記第４の電極に継続的に基準
電位が与えられ、前記第３の電極および第４の電極の両
電極間への印加電圧に応じた強誘電体の分極の方向によ
って基準データを記憶する強誘電体キャパシタとからな
るリファレンスセルとを有する。
め、本発明の強誘電体記憶装置は、第１のビット線に接
続されたスイッチングトランジスタと、第１の電極が当
該スイッチングトランジスタに接続され、前記第１の電
極および第２の電極の両電極間への印加電圧に応じた強
誘電体の分極の方向によって２値データを記憶する強誘
電体キャパシタとからなるメモリセルと、第２のビット
線に接続されたスイッチングトランジスタと、第３の電
極が当該スイッチングトランジスタに接続されると共に
抵抗を介して接地され、前記第４の電極に継続的に基準
電位が与えられ、前記第３の電極および第４の電極の両
電極間への印加電圧に応じた強誘電体の分極の方向によ
って基準データを記憶する強誘電体キャパシタとからな
るリファレンスセルとを有する。
【００１９】本発明の強誘電体記憶装置では、前記メモ
リセルの記憶データを読み出した後に、前記リファレン
スセルのスイッチングトランジスタを非導通にすること
で、前記第２の電極および前記第３の電極の電位によっ
て、リファレンスセルに強制的に基準データを再書き込
みする。このとき、リファレンスセルの強誘電体キャパ
シタの両電極には継続して所定の電位が印加されている
ことから、再書き込みのためのタイミングを独立して設
ける必要がなく、タイミングの設計が簡単であり、高速
アクセスが可能となる。
リセルの記憶データを読み出した後に、前記リファレン
スセルのスイッチングトランジスタを非導通にすること
で、前記第２の電極および前記第３の電極の電位によっ
て、リファレンスセルに強制的に基準データを再書き込
みする。このとき、リファレンスセルの強誘電体キャパ
シタの両電極には継続して所定の電位が印加されている
ことから、再書き込みのためのタイミングを独立して設
ける必要がなく、タイミングの設計が簡単であり、高速
アクセスが可能となる。
【００２０】
【発明の実施の形態】第１実施形態 図１は、本実施形態に係る強誘電体不揮発性メモリの基
本的な２ビット構成を示す回路図である。この強誘電体
不揮発性メモリのリファレンスセルは、２Ｔｒ＋１Ｃａ
ｐ方式を採用している。図１において、ＭＣ１，ＭＣ２
はメモリセル、ＲＭＣはリファレンスセル、ＢＬ１，Ｂ
Ｌ２はビット線、ＷＬ１，ＷＬ２はワード線、ＰＬはプ
レート線、ＲＷＬ１，ＲＷＬ２はリファレンス用ワード
線、ＲＰＬはリファレンス用プレート線、ＳＡはビット
線ＢＬ１，ＢＬ２が接続されたセンスアンプをそれぞれ
示している。
本的な２ビット構成を示す回路図である。この強誘電体
不揮発性メモリのリファレンスセルは、２Ｔｒ＋１Ｃａ
ｐ方式を採用している。図１において、ＭＣ１，ＭＣ２
はメモリセル、ＲＭＣはリファレンスセル、ＢＬ１，Ｂ
Ｌ２はビット線、ＷＬ１，ＷＬ２はワード線、ＰＬはプ
レート線、ＲＷＬ１，ＲＷＬ２はリファレンス用ワード
線、ＲＰＬはリファレンス用プレート線、ＳＡはビット
線ＢＬ１，ＢＬ２が接続されたセンスアンプをそれぞれ
示している。
【００２１】この回路では、メモリセルＭＣ１がビット
線ＢＬ１に接続され、メモリセルＭＣ２がビット線ＢＬ
２に接続されている。リファレンスセルＲＭＣは、ビッ
ト線ＢＬ１およびビット線ＢＬ２の双方に接続されてい
る。具体的には、メモリセルＭＣ１のスイッチングトラ
ンジスタＴｒ１のドレインがビット線ＢＬ１に接続さ
れ、メモリセルＭＣ２のスイッチングトランジスタＴｒ
２のドレインがビット線ＢＬ２に接続されている。同様
に、リファレンスセルＲＭＣのスイッチングトランジス
タＲＴｒ２のドレインがビット線ＢＬ１に接続され、リ
ファレンスセルＲＭＣのスイッチングトランジスタＲＴ
ｒ１のドレインがビット線ＢＬ２に接続されている。そ
して、スイッチングトランジスタＴｒ１のゲートがワー
ド線ＷＬ１に接続され、スイッチングトランジスタＴｒ
２のゲートがワード線ＷＬ２に接続され、スイッチング
トランジスタＲＴｒ１のゲートがリファレンス用ワード
線ＲＷＬ１に接続され、スイッチングトランジスタＴｒ
２のゲートがリファレンス用ワード線ＲＷＬ２に接続さ
れている。
線ＢＬ１に接続され、メモリセルＭＣ２がビット線ＢＬ
２に接続されている。リファレンスセルＲＭＣは、ビッ
ト線ＢＬ１およびビット線ＢＬ２の双方に接続されてい
る。具体的には、メモリセルＭＣ１のスイッチングトラ
ンジスタＴｒ１のドレインがビット線ＢＬ１に接続さ
れ、メモリセルＭＣ２のスイッチングトランジスタＴｒ
２のドレインがビット線ＢＬ２に接続されている。同様
に、リファレンスセルＲＭＣのスイッチングトランジス
タＲＴｒ２のドレインがビット線ＢＬ１に接続され、リ
ファレンスセルＲＭＣのスイッチングトランジスタＲＴ
ｒ１のドレインがビット線ＢＬ２に接続されている。そ
して、スイッチングトランジスタＴｒ１のゲートがワー
ド線ＷＬ１に接続され、スイッチングトランジスタＴｒ
２のゲートがワード線ＷＬ２に接続され、スイッチング
トランジスタＲＴｒ１のゲートがリファレンス用ワード
線ＲＷＬ１に接続され、スイッチングトランジスタＴｒ
２のゲートがリファレンス用ワード線ＲＷＬ２に接続さ
れている。
【００２２】さらに、本回路では、分割セルプレート構
成を採用しており、メモリセルＭＣ１の強誘電体キャパ
シタＦＣ１のプレート電極とメモリセルＭＣ２の強誘電
体キャパシタＦＣ２のプレート電極とが共通のプレート
線ＰＬに接続されている。また、本回路では、メモリセ
ルＭＣ１，ＭＣ２が、リファレンスセルＲＭＣを共用し
ている。リファレンスセルには、ＭＣ１の読み出し時に
導通し、リファレンス用強誘電体キャパシタＲＦＣの一
方の電極とビット線ＢＬ２とを接続するリファレンス用
トランジスタＲＴｒ１が備えてある。また、リファレン
スセルには、ＭＣ２の読み出し時に導通し、リファレン
ス用強誘電体キャパシタＲＦＣの一方の電極とビット線
ＢＬ１とを接続するリファレンス用トランジスタＲＴｒ
２が備えてある。また、リファレンス用強誘電体キャパ
シタＲＦＣの一方の電極は、抵抗Ｒを介して接地してあ
る。抵抗Ｒは、非常に高い抵抗値を有し、高抵抗多結晶
シリコン、ゲートを接地した小さなサイズのＰＭＯＳあ
るいはゲート電位をＶｃｃに固定した小さなサイズのＮ
ＭＯＳなどを用いて構成される。さらに、リファレンス
用強誘電体キャパシタＲＦＣの他方の電極は、リファレ
ンス用プレート線ＲＰＬに接続されている。リファレン
ス用プレート線ＲＰＬの電位は、常に（ＶCC＋１Ｖ）に
保持されている。
成を採用しており、メモリセルＭＣ１の強誘電体キャパ
シタＦＣ１のプレート電極とメモリセルＭＣ２の強誘電
体キャパシタＦＣ２のプレート電極とが共通のプレート
線ＰＬに接続されている。また、本回路では、メモリセ
ルＭＣ１，ＭＣ２が、リファレンスセルＲＭＣを共用し
ている。リファレンスセルには、ＭＣ１の読み出し時に
導通し、リファレンス用強誘電体キャパシタＲＦＣの一
方の電極とビット線ＢＬ２とを接続するリファレンス用
トランジスタＲＴｒ１が備えてある。また、リファレン
スセルには、ＭＣ２の読み出し時に導通し、リファレン
ス用強誘電体キャパシタＲＦＣの一方の電極とビット線
ＢＬ１とを接続するリファレンス用トランジスタＲＴｒ
２が備えてある。また、リファレンス用強誘電体キャパ
シタＲＦＣの一方の電極は、抵抗Ｒを介して接地してあ
る。抵抗Ｒは、非常に高い抵抗値を有し、高抵抗多結晶
シリコン、ゲートを接地した小さなサイズのＰＭＯＳあ
るいはゲート電位をＶｃｃに固定した小さなサイズのＮ
ＭＯＳなどを用いて構成される。さらに、リファレンス
用強誘電体キャパシタＲＦＣの他方の電極は、リファレ
ンス用プレート線ＲＰＬに接続されている。リファレン
ス用プレート線ＲＰＬの電位は、常に（ＶCC＋１Ｖ）に
保持されている。
【００２３】次に、図１に示す強誘電体不揮発性メモリ
の読み出し動作について図２を参照しながら説明する。
図２は、図１に示す強誘電体不揮発性メモリの読み出し
動作でのタイミングチャートである。まず、図示しない
列制御系によりビット線ＢＬ１，ＢＬ２に「０」Ｖが印
加され、その後オープンとされる。そして、図２（Ａ）
に示すように、図示しない行制御系によりワード線ＷＬ
１に（ＶCC＋αＶ、たとえばαは１Ｖ）が印加される
（図２中「ｔ１」）。これにより、スイッチングトラン
ジスタＴｒ１が導通状態となる。
の読み出し動作について図２を参照しながら説明する。
図２は、図１に示す強誘電体不揮発性メモリの読み出し
動作でのタイミングチャートである。まず、図示しない
列制御系によりビット線ＢＬ１，ＢＬ２に「０」Ｖが印
加され、その後オープンとされる。そして、図２（Ａ）
に示すように、図示しない行制御系によりワード線ＷＬ
１に（ＶCC＋αＶ、たとえばαは１Ｖ）が印加される
（図２中「ｔ１」）。これにより、スイッチングトラン
ジスタＴｒ１が導通状態となる。
【００２４】それと同時に、図２（Ｃ）に示すように、
リファンレス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印
加される（図２中「ｔ１」）。これにより、スイッチン
グトランジスタＲＴｒ１が導通状態となる。このとき、
図２（Ｄ）に示すように、リファレンス用プレート線Ｒ
ＰＬには、常に（ＶCC＋１Ｖ）が印加されている。これ
により、リファレンス用強誘電体キャパシタＲＦＣの分
極状態に従ってビット線ＢＬ２の電位が変化する。な
お、ワード線ＷＬ１，ＲＷＬ１の設定レベルを（ＶCC＋
１Ｖ）としたのは、スイッチングトランジスタのしきい
値電圧Ｖｔｈが１Ｖ以下であることから、「＋１Ｖ」し
てトランジスタによる電圧降下を防ぐためである。
リファンレス用ワード線ＲＷＬ１に（ＶCC＋１Ｖ）が印
加される（図２中「ｔ１」）。これにより、スイッチン
グトランジスタＲＴｒ１が導通状態となる。このとき、
図２（Ｄ）に示すように、リファレンス用プレート線Ｒ
ＰＬには、常に（ＶCC＋１Ｖ）が印加されている。これ
により、リファレンス用強誘電体キャパシタＲＦＣの分
極状態に従ってビット線ＢＬ２の電位が変化する。な
お、ワード線ＷＬ１，ＲＷＬ１の設定レベルを（ＶCC＋
１Ｖ）としたのは、スイッチングトランジスタのしきい
値電圧Ｖｔｈが１Ｖ以下であることから、「＋１Ｖ」し
てトランジスタによる電圧降下を防ぐためである。
【００２５】次に、図２（Ｂ）に示すように、プレート
線ＰＬに電源電圧ＶCCが所定時間印加される（図２中
「ｔ２〜ｔ３」）。これにより、強誘電体キャパシタＦ
Ｃ１の分極状態に従ってビット線ＢＬ１の電位が変化す
る。そして、リファレンスセルＲＭＣが接続されたビッ
ト線ＢＬ２の電位とメモリセルＭＣ１が接続されたビッ
ト線ＢＬ１の分極状態に応じた電位との差が、センスア
ンプＳＡにより検出される。この検出結果に基づいて、
メモリセルＭＣ１の記憶データが「０」および「１」の
いずれであるかが判定される。
線ＰＬに電源電圧ＶCCが所定時間印加される（図２中
「ｔ２〜ｔ３」）。これにより、強誘電体キャパシタＦ
Ｃ１の分極状態に従ってビット線ＢＬ１の電位が変化す
る。そして、リファレンスセルＲＭＣが接続されたビッ
ト線ＢＬ２の電位とメモリセルＭＣ１が接続されたビッ
ト線ＢＬ１の分極状態に応じた電位との差が、センスア
ンプＳＡにより検出される。この検出結果に基づいて、
メモリセルＭＣ１の記憶データが「０」および「１」の
いずれであるかが判定される。
【００２６】次に、リファンレス用ワード線ＲＷＬ１に
（０Ｖ）が印加される（図２中「ｔ４」）。これによ
り、スイッチングトランジスタＲＴｒ１が非導通状態と
なる。このとき、リファレンス用強誘電体キャパシタＲ
ＦＣの一端は抵抗Ｒを介して接地され、他端はリファレ
ンス用プレート線ＲＰＬによって（ＶCC＋１Ｖ）に保持
されていることから、リファレンスセルＲＭＣにはデー
タ「０」が自動的に再書き込みされる。その後、ワード
線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下げられる
（図２中「ｔ５」）。 これにより、スイッチングトラ
ンジスタＴｒ１が非導通状態となり、読み出し動作が終
了する。
（０Ｖ）が印加される（図２中「ｔ４」）。これによ
り、スイッチングトランジスタＲＴｒ１が非導通状態と
なる。このとき、リファレンス用強誘電体キャパシタＲ
ＦＣの一端は抵抗Ｒを介して接地され、他端はリファレ
ンス用プレート線ＲＰＬによって（ＶCC＋１Ｖ）に保持
されていることから、リファレンスセルＲＭＣにはデー
タ「０」が自動的に再書き込みされる。その後、ワード
線ＷＬ１が（ＶCC＋１Ｖ）から０Ｖに立ち下げられる
（図２中「ｔ５」）。 これにより、スイッチングトラ
ンジスタＴｒ１が非導通状態となり、読み出し動作が終
了する。
【００２７】以上説明したように、本実施形態の強誘電
体不揮発性メモリによれば、読み出し動作の最終段階で
リファレンスセルＲＭＣにデータ「０」が自動的に再書
き込みまれることから、リファレンスセルに再書き込み
を行なうタイミングを独自に設定する必要がなく、読み
出し動作のタイミング設計が容易になると共に、読み出
し動作の高速化が図れる。また、リファレンスセルＲＭ
Ｃへの再書き込み動作が不要となることから、ビット線
を（Ｖｃｃ＋１Ｖ）で充電する必要がなく、再書き込み
動作に伴う充放電電流が無くなり、電流消費を低減でき
る。その結果、一度に読み出すメモリセルの数を多くで
き、ＤＲＡＭなどで行なわれるバースト読み出しを行な
うことが可能になる。
体不揮発性メモリによれば、読み出し動作の最終段階で
リファレンスセルＲＭＣにデータ「０」が自動的に再書
き込みまれることから、リファレンスセルに再書き込み
を行なうタイミングを独自に設定する必要がなく、読み
出し動作のタイミング設計が容易になると共に、読み出
し動作の高速化が図れる。また、リファレンスセルＲＭ
Ｃへの再書き込み動作が不要となることから、ビット線
を（Ｖｃｃ＋１Ｖ）で充電する必要がなく、再書き込み
動作に伴う充放電電流が無くなり、電流消費を低減でき
る。その結果、一度に読み出すメモリセルの数を多くで
き、ＤＲＡＭなどで行なわれるバースト読み出しを行な
うことが可能になる。
【００２８】なお、本実施形態の強誘電体不揮発性メモ
リは、同期型および非同期型のいずれであってもよい。
リは、同期型および非同期型のいずれであってもよい。
【００２９】第２実施形態 図３は、本実施形態に係わる強誘電体不揮発性メモリの
基本的な２ビット構成を示す回路図である。本実施形態
の強誘電体不揮発性メモリでは、リファレンスセルとし
て、メモリセルＭＣ１の読み出し時に使用されるリファ
レンスセルＲＭＣ１と、メモリセルＭＣ２の読み出し時
に使用されるリファレンスセルＲＭＣ２とを個別に備え
ていることを除いて、前述した第１実施形態の強誘電体
不揮発性メモリと同じ構成をしている。この強誘電体不
揮発性メモリのリファレンスセルは、１Ｔｒ＋１Ｃａｐ
方式を採用している。図３において、ＭＣ１，ＭＣ２は
メモリセル、ＲＭＣ１，ＲＭＣ２はリファレンスセル、
ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード
線、ＰＬはプレート線、ＲＷＬ１，ＲＷＬ２はリファレ
ンス用ワード線、ＲＰＬはリファレンス用プレート線、
ＳＡはビット線ＢＬ１，ＢＬ２が接続されたセンスアン
プをそれぞれ示している。
基本的な２ビット構成を示す回路図である。本実施形態
の強誘電体不揮発性メモリでは、リファレンスセルとし
て、メモリセルＭＣ１の読み出し時に使用されるリファ
レンスセルＲＭＣ１と、メモリセルＭＣ２の読み出し時
に使用されるリファレンスセルＲＭＣ２とを個別に備え
ていることを除いて、前述した第１実施形態の強誘電体
不揮発性メモリと同じ構成をしている。この強誘電体不
揮発性メモリのリファレンスセルは、１Ｔｒ＋１Ｃａｐ
方式を採用している。図３において、ＭＣ１，ＭＣ２は
メモリセル、ＲＭＣ１，ＲＭＣ２はリファレンスセル、
ＢＬ１，ＢＬ２はビット線、ＷＬ１，ＷＬ２はワード
線、ＰＬはプレート線、ＲＷＬ１，ＲＷＬ２はリファレ
ンス用ワード線、ＲＰＬはリファレンス用プレート線、
ＳＡはビット線ＢＬ１，ＢＬ２が接続されたセンスアン
プをそれぞれ示している。
【００３０】メモリセルＭＣ１，ＭＣ２の構成は、前述
した図１に示す強誘電体不揮発性メモリのメモリセルと
同じである。本実施形態の強誘電体不揮発性メモリで
は、リファレンスセルＲＭＣ２のスイッチングトランジ
スタＲＴｒ２のドレインがビット線ＢＬ１に接続され、
リファレンスセルＲＭＣ１のスイッチングトランジスタ
ＲＴｒ１のドレインがビット線ＢＬ２に接続されてい
る。そして、スイッチングトランジスタＲＴｒ１のゲー
トがリファレンス用ワード線ＲＷＬ１に接続され、スイ
ッチングトランジスタＴｒ２のゲートがリファレンス用
ワード線ＲＷＬ２に接続されている。
した図１に示す強誘電体不揮発性メモリのメモリセルと
同じである。本実施形態の強誘電体不揮発性メモリで
は、リファレンスセルＲＭＣ２のスイッチングトランジ
スタＲＴｒ２のドレインがビット線ＢＬ１に接続され、
リファレンスセルＲＭＣ１のスイッチングトランジスタ
ＲＴｒ１のドレインがビット線ＢＬ２に接続されてい
る。そして、スイッチングトランジスタＲＴｒ１のゲー
トがリファレンス用ワード線ＲＷＬ１に接続され、スイ
ッチングトランジスタＴｒ２のゲートがリファレンス用
ワード線ＲＷＬ２に接続されている。
【００３１】さらに、リファレンスセルＲＭＣ１とＲＭ
Ｃ２とは、リファレンンス用プレート線ＲＰＬを共用し
ている。すなわち、リファレンスセルＲＭＣ１のリファ
レンス用強誘電体キャパシタＲＦＣ１の一方の電極と、
リファレンスセルＲＭＣ２のリファレンス用強誘電体キ
ャパシタＲＦＣ２の一方の電極とがリファレンンス用プ
レート線ＲＰＬに接続される。また、リファレンス用強
誘電体キャパシタＲＦＣ１の他方の電極は、スイッチン
グトランジスタＲＴｒ１のソースと接続されると共に、
抵抗Ｒ１を介して接地してある。リファレンス用強誘電
体キャパシタＲＦＣ２の他方の電極は、スイッチングト
ランジスタＲＴｒ２のソースと接続されると共に、抵抗
Ｒ２を介して接地してある。
Ｃ２とは、リファレンンス用プレート線ＲＰＬを共用し
ている。すなわち、リファレンスセルＲＭＣ１のリファ
レンス用強誘電体キャパシタＲＦＣ１の一方の電極と、
リファレンスセルＲＭＣ２のリファレンス用強誘電体キ
ャパシタＲＦＣ２の一方の電極とがリファレンンス用プ
レート線ＲＰＬに接続される。また、リファレンス用強
誘電体キャパシタＲＦＣ１の他方の電極は、スイッチン
グトランジスタＲＴｒ１のソースと接続されると共に、
抵抗Ｒ１を介して接地してある。リファレンス用強誘電
体キャパシタＲＦＣ２の他方の電極は、スイッチングト
ランジスタＲＴｒ２のソースと接続されると共に、抵抗
Ｒ２を介して接地してある。
【００３２】この強誘電体不揮発性メモリの読み出し動
作は、基本的には、図２を用いて前述した第１実施形態
の強誘電体不揮発性メモリの読み出し動作と同じであ
る。但し、メモリセルＭＣ１の読み出し時にリファレン
スセルＲＭＣ１のスイッチングトランジスタＲＴｒ１を
導通させ、リファレンス用強誘電体キャパシタＲＦＣ１
の分極状態に従ってビット線ＢＬ２の電位を変化させ
る。また、メモリセルＭＣ２の読み出し時にリファレン
スセルＲＭＣ２のスイッチングトランジスタＲＴｒ２を
導通させ、リファレンス用強誘電体キャパシタＲＦＣ２
の分極状態に従ってビット線ＢＬ１の電位を変化させ
る。
作は、基本的には、図２を用いて前述した第１実施形態
の強誘電体不揮発性メモリの読み出し動作と同じであ
る。但し、メモリセルＭＣ１の読み出し時にリファレン
スセルＲＭＣ１のスイッチングトランジスタＲＴｒ１を
導通させ、リファレンス用強誘電体キャパシタＲＦＣ１
の分極状態に従ってビット線ＢＬ２の電位を変化させ
る。また、メモリセルＭＣ２の読み出し時にリファレン
スセルＲＭＣ２のスイッチングトランジスタＲＴｒ２を
導通させ、リファレンス用強誘電体キャパシタＲＦＣ２
の分極状態に従ってビット線ＢＬ１の電位を変化させ
る。
【００３３】本実施形態の強誘電体不揮発性メモリによ
っても、前述した第１実施形態の強誘電体不揮発性メモ
リと同様の効果を得ることができる。さらに、この強誘
電体不揮発性メモリは、メモリセルおよびリファレンス
セルの双方に１Ｔｒ＋１Ｃａｐ方式を採用しているの
で、大容量化に適している。
っても、前述した第１実施形態の強誘電体不揮発性メモ
リと同様の効果を得ることができる。さらに、この強誘
電体不揮発性メモリは、メモリセルおよびリファレンス
セルの双方に１Ｔｒ＋１Ｃａｐ方式を採用しているの
で、大容量化に適している。
【００３４】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、読み出し動作の最終段階でリファレ
ンスセルにデータが自動的に再書き込みされることか
ら、リファレンスセルの再書き込みのタイミングを独自
に設定する必要がなく、読み出し動作のタイミング設計
が容易になると共に、読み出し動作の高速化が図れる。
また、本発明の強誘電体記憶装置によれば、リファレン
スセルへの再書き込み動作が不要となることから、ビッ
ト線を充電する必要がなく、再書き込み動作に伴う充放
電電流が無くなり、電流消費を低減できる。
記憶装置によれば、読み出し動作の最終段階でリファレ
ンスセルにデータが自動的に再書き込みされることか
ら、リファレンスセルの再書き込みのタイミングを独自
に設定する必要がなく、読み出し動作のタイミング設計
が容易になると共に、読み出し動作の高速化が図れる。
また、本発明の強誘電体記憶装置によれば、リファレン
スセルへの再書き込み動作が不要となることから、ビッ
ト線を充電する必要がなく、再書き込み動作に伴う充放
電電流が無くなり、電流消費を低減できる。
【図１】図１は、本発明の第１実施形態に係る強誘電体
不揮発性メモリの基本的な２ビット構成を示す回路図で
ある。
不揮発性メモリの基本的な２ビット構成を示す回路図で
ある。
【図２】図２は、図１に示す強誘電体不揮発性メモリの
読み出し動作でのタイミングチャートである。
読み出し動作でのタイミングチャートである。
【図３】図３は、本発明の第２実施形態に係る強誘電体
不揮発性メモリの基本的な２ビット構成を示す回路図で
ある。
不揮発性メモリの基本的な２ビット構成を示す回路図で
ある。
【図４】図４は、強誘電体キャパシタのヒステリシス特
性を示す図である。
性を示す図である。
【図５】図５は、１Ｔｒ＋１Ｃａｐ方式を採用した強誘
電体不揮発性メモリの基本的な１ビット構成を示す図で
ある。
電体不揮発性メモリの基本的な１ビット構成を示す図で
ある。
【図６】図６は、図５の回路の読み出し時における各端
子に印加される電位のタイミングチャートである。
子に印加される電位のタイミングチャートである。
【図７】図７は、１Ｔｒ＋１Ｃａｐ方式を採用し、かつ
リファレンスセルにプリセットトランジスタを付加した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
回路図である。
リファレンスセルにプリセットトランジスタを付加した
強誘電体不揮発性メモリの基本的な１ビット構成を示す
回路図である。
【図８】図８は、図７の回路の読み出し時における各端
子に印加される電位のタイミングチャートである。
子に印加される電位のタイミングチャートである。
ＭＣ１，ＭＣ２…メモリセル ＲＭＣ１，ＲＭＣ２、ＲＭＣ１ａ，ＲＭＣ２ａ…リファ
レンスセル Ｔｒ１，Ｔｒ２…スイッチングトランジスタ ＲＴｒ１，ＲＴｒ２…リファレンス用スイッチングトラ
ンジスタ ＦＣ１，ＦＣ２…強誘電体キャパシタ ＲＦＣ１，ＲＦＣ２…リファレンス用強誘電体キャパシ
タ ＢＬ１，ＢＬ２…ビット線 ＷＬ１，ＷＬ２…ワード線 ＲＷＬ１，ＲＷＬ２…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線
レンスセル Ｔｒ１，Ｔｒ２…スイッチングトランジスタ ＲＴｒ１，ＲＴｒ２…リファレンス用スイッチングトラ
ンジスタ ＦＣ１，ＦＣ２…強誘電体キャパシタ ＲＦＣ１，ＲＦＣ２…リファレンス用強誘電体キャパシ
タ ＢＬ１，ＢＬ２…ビット線 ＷＬ１，ＷＬ２…ワード線 ＲＷＬ１，ＲＷＬ２…リファレンス用ワード線 ＰＬ…プレート線 ＲＰＬ…リファレンス用プレート線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 21/8242 21/8247 29/788 29/792
Claims (4)
- 【請求項１】第１のビット線に接続されたスイッチング
トランジスタと、第１の電極が当該スイッチングトラン
ジスタに接続され、前記第１の電極および第２の電極の
両電極間への印加電圧に応じた強誘電体の分極の方向に
よって２値データを記憶する強誘電体キャパシタとから
なるメモリセルと、 第２のビット線に接続されたスイッチングトランジスタ
と、第３の電極が当該スイッチングトランジスタに接続
されると共に抵抗を介して接地され、第４の電極に継続
的に基準電位が与えられ、前記第３の電極および第４の
電極の両電極間への印加電圧に応じた強誘電体の分極の
方向によって基準データを記憶する強誘電体キャパシタ
とからなるリファレンスセルとを有する強誘電体記憶装
置。 - 【請求項２】前記メモリセルおよび前記リファレンスセ
ルのスイッチングトランジスタが導通状態であるときに
両ビット線間の電位差を検出してデータの読み出しを行
う電位差検出手段をさらに有する請求項１に記載の強誘
電体記憶装置。 - 【請求項３】前記リファレンスセルは、複数のメモリセ
ルに共用され、前記第３の電極に、前記複数のメモリセ
ルに対応したスイッチングトランジスタがそれぞれ接続
されている請求項１に記載の強誘電体記憶装置。 - 【請求項４】前記リファレンスセルは、各メモリセルに
対応して設けられている請求項１に記載の強誘電体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290439A JPH10135417A (ja) | 1996-10-31 | 1996-10-31 | 強誘電体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290439A JPH10135417A (ja) | 1996-10-31 | 1996-10-31 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135417A true JPH10135417A (ja) | 1998-05-22 |
Family
ID=17756054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290439A Pending JPH10135417A (ja) | 1996-10-31 | 1996-10-31 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135417A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298439B1 (ko) * | 1998-06-30 | 2001-08-07 | 김영환 | 비휘발성 강유전체 메모리 |
| US6288931B1 (en) | 1999-06-28 | 2001-09-11 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having cell groups containing capacitors commonly coupled to transistor |
| KR100548847B1 (ko) * | 1998-10-28 | 2006-03-31 | 주식회사 하이닉스반도체 | 수명을 연장시킨 강유전체 메모리 장치 |
| US7898888B2 (en) | 2007-06-18 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor memory device having memory cell and reference cell connected to same sense amplifier and method of reading data thereof |
| CN102446540A (zh) * | 2010-10-12 | 2012-05-09 | 三星电子株式会社 | 用于数据读出的半导体存储器装置 |
-
1996
- 1996-10-31 JP JP8290439A patent/JPH10135417A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298439B1 (ko) * | 1998-06-30 | 2001-08-07 | 김영환 | 비휘발성 강유전체 메모리 |
| DE19929656B4 (de) * | 1998-06-30 | 2006-08-24 | LG Semicon Co., Ltd., Cheongju | Nichtflüchtiger ferroelektrischer Speicher und Verfahren zu seiner Herstellung |
| KR100548847B1 (ko) * | 1998-10-28 | 2006-03-31 | 주식회사 하이닉스반도체 | 수명을 연장시킨 강유전체 메모리 장치 |
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| CN102446540A (zh) * | 2010-10-12 | 2012-05-09 | 三星电子株式会社 | 用于数据读出的半导体存储器装置 |
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