JPH0855484A - 不揮発性強誘電体メモリ - Google Patents
不揮発性強誘電体メモリInfo
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- JPH0855484A JPH0855484A JP19044894A JP19044894A JPH0855484A JP H0855484 A JPH0855484 A JP H0855484A JP 19044894 A JP19044894 A JP 19044894A JP 19044894 A JP19044894 A JP 19044894A JP H0855484 A JPH0855484 A JP H0855484A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】高速動作及び低消費電力を保つと共に、ワード
線の電位制御を単純化し、かつスタンバイ時の自発分極
の反転誤動作を確実に防止する。 【構成】２値情報の論理レベルの高レベル及び低レベル
の中間レベルの電位Ｖｐをプレート線ＰＬに定常的に供
給するプレート線電位供給回路２を設ける。プレート線
の電位Ｖｐとの差がメモリセルＭＣの容量素子Ｃの強誘
電体膜の抗電圧より小さく、かつ単一電源の低電源電位
との差がメモリセルのトランジスタＴのソース，ドレイ
ンと基板との間のｐｎ接合によるダイオードのターンオ
ン電圧より小さい範囲の電位ＶｓをトランジスタＴの基
板に供給する基板電位供給回路３を設ける。
線の電位制御を単純化し、かつスタンバイ時の自発分極
の反転誤動作を確実に防止する。 【構成】２値情報の論理レベルの高レベル及び低レベル
の中間レベルの電位Ｖｐをプレート線ＰＬに定常的に供
給するプレート線電位供給回路２を設ける。プレート線
の電位Ｖｐとの差がメモリセルＭＣの容量素子Ｃの強誘
電体膜の抗電圧より小さく、かつ単一電源の低電源電位
との差がメモリセルのトランジスタＴのソース，ドレイ
ンと基板との間のｐｎ接合によるダイオードのターンオ
ン電圧より小さい範囲の電位ＶｓをトランジスタＴの基
板に供給する基板電位供給回路３を設ける。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性強誘電体メモリ
に関し、特に１トランジスタ１キャパシタ型のメモリセ
ルを複数個配列した構成の不揮発性強誘電体メモリに関
する。
に関し、特に１トランジスタ１キャパシタ型のメモリセ
ルを複数個配列した構成の不揮発性強誘電体メモリに関
する。
【０００２】
【従来の技術】従来の不揮発性強誘電体メモリについて
説明する前に、この不揮発性誘電体メモリに使用される
メモリセルの構成及び動作原理について、図３（ａ），
（ｂ）に示された回路図及び断面模式図を参照して説明
する。
説明する前に、この不揮発性誘電体メモリに使用される
メモリセルの構成及び動作原理について、図３（ａ），
（ｂ）に示された回路図及び断面模式図を参照して説明
する。
【０００３】このメモリセルＭＣは、強誘電体膜ＦＥを
相対向する２つの電極で狭んで形成され一方の電極をプ
レート線ＰＬに接続する容量素子Ｃと、ゲートＧをワー
ド線ＷＬに、ソースＳ及びドレインＤのうちの一方をビ
ット線ＢＬに他方を容量素子Ｃの他方の電極にそれぞれ
接続するトランジスタＴとを備えた構成となっている。
相対向する２つの電極で狭んで形成され一方の電極をプ
レート線ＰＬに接続する容量素子Ｃと、ゲートＧをワー
ド線ＷＬに、ソースＳ及びドレインＤのうちの一方をビ
ット線ＢＬに他方を容量素子Ｃの他方の電極にそれぞれ
接続するトランジスタＴとを備えた構成となっている。
【０００４】強誘電体膜は自発分極を起こし、また外部
から電界を印加したときの分極量が図４（ａ）に示すよ
うなヒステリシス特性を持つ。このヒステリシス特性に
起因して、外部電界が無くなったときに図４（ａ）のＡ
点及びＣ点に示す双安定点が存在する。従って、この強
誘電体を絶縁膜として用いた容量素子Ｃは２値情報を保
持することができ、かつ、電源を切断した後もその情報
を保持し続けることができる（不揮発性）。
から電界を印加したときの分極量が図４（ａ）に示すよ
うなヒステリシス特性を持つ。このヒステリシス特性に
起因して、外部電界が無くなったときに図４（ａ）のＡ
点及びＣ点に示す双安定点が存在する。従って、この強
誘電体を絶縁膜として用いた容量素子Ｃは２値情報を保
持することができ、かつ、電源を切断した後もその情報
を保持し続けることができる（不揮発性）。
【０００５】Ａ点に保持された情報を、Ｃ点で保持する
情報に書換えるためには、ワード線ＷＬを高レベルにし
てトランジスタＴをオンにし、ビット線ＢＬ及びプレー
ト線ＰＬによりこの容量素子Ｃの強誘電体膜ＦＥに抗電
界Ｅｃ以上の正方向の電界を印加し、またこの逆の場合
には強誘電体膜ＦＥに負方向の抗電界−Ｅｃ以上の電界
を印加する。
情報に書換えるためには、ワード線ＷＬを高レベルにし
てトランジスタＴをオンにし、ビット線ＢＬ及びプレー
ト線ＰＬによりこの容量素子Ｃの強誘電体膜ＦＥに抗電
界Ｅｃ以上の正方向の電界を印加し、またこの逆の場合
には強誘電体膜ＦＥに負方向の抗電界−Ｅｃ以上の電界
を印加する。
【０００６】また、この容量素子Ｃに保持されている情
報を読出すには、同様に、トランジスタＴをオンにして
ビット線ＢＬ及びプレート線ＰＬにより、この強誘電体
膜ＦＥに正方向の電界Ｅｍａｘを印加する。Ａ点に保持
された情報からは、（Ｐｍａｘ＋Ｐｒ）と対応する電荷
を外部に取出すことができ、また、Ｃ点に保持された情
報からは、（Ｐｍａｘ−Ｐｒ）と対応する電荷を取出す
ことができる。そして、この電荷量の差を検知すること
により、容量素子Ｃに保持されていた情報を読出すこと
ができる。しかし、この読出しは、Ａ点の情報に対して
破壊読出しとなるので、Ａ点の情報であることを検知し
たときには、強誘電体膜ＦＥに負方向の電界−Ｅｍａｘ
を印加して情報の再書込みを行い、読出し動作を終了す
る。
報を読出すには、同様に、トランジスタＴをオンにして
ビット線ＢＬ及びプレート線ＰＬにより、この強誘電体
膜ＦＥに正方向の電界Ｅｍａｘを印加する。Ａ点に保持
された情報からは、（Ｐｍａｘ＋Ｐｒ）と対応する電荷
を外部に取出すことができ、また、Ｃ点に保持された情
報からは、（Ｐｍａｘ−Ｐｒ）と対応する電荷を取出す
ことができる。そして、この電荷量の差を検知すること
により、容量素子Ｃに保持されていた情報を読出すこと
ができる。しかし、この読出しは、Ａ点の情報に対して
破壊読出しとなるので、Ａ点の情報であることを検知し
たときには、強誘電体膜ＦＥに負方向の電界−Ｅｍａｘ
を印加して情報の再書込みを行い、読出し動作を終了す
る。
【０００７】なお、図４（ｂ）に示すように、強誘電体
膜ＦＥの膜厚をｄとし、電極ＣＰ１，ＣＰ２間の印加電
圧をＶとしたとき、印加電圧Ｖと電界Ｅとの間にはＶ＝
Ｅ・ｄなる関係があり従って、抗電界Ｅｃと抗電圧Ｖｃ
との間の関係はＶｃ＝Ｅｃ・ｄとなる。また、このよう
なメモリセルＭＣを配置した不揮発性メモリを単一電源
で駆動する場合、通常、２値情報の低レベルをＤ点（−
Ｅｍａｘ）と対応させて低電源電位レベルとし、高レベ
ルをＢ点（Ｅｍａｘ）と対応させて高電源電位レベルと
する。
膜ＦＥの膜厚をｄとし、電極ＣＰ１，ＣＰ２間の印加電
圧をＶとしたとき、印加電圧Ｖと電界Ｅとの間にはＶ＝
Ｅ・ｄなる関係があり従って、抗電界Ｅｃと抗電圧Ｖｃ
との間の関係はＶｃ＝Ｅｃ・ｄとなる。また、このよう
なメモリセルＭＣを配置した不揮発性メモリを単一電源
で駆動する場合、通常、２値情報の低レベルをＤ点（−
Ｅｍａｘ）と対応させて低電源電位レベルとし、高レベ
ルをＢ点（Ｅｍａｘ）と対応させて高電源電位レベルと
する。
【０００８】このようなメモリセルＭＣを複数個配置し
た従来の単一電源駆動型の不揮発性強誘電体メモリの第
１の例を図５に示す。
た従来の単一電源駆動型の不揮発性強誘電体メモリの第
１の例を図５に示す。
【０００９】この不揮発性強誘電体メモリは、強誘電体
膜を相対向する２つの電極で狭んで形成された容量素子
Ｃ、及びソース，ドレインのうちの一方を容量素子Ｃの
一方の電極と接続するトランジスタＴを備え行方向，列
方向に配置された複数のメモリセルＭＣ、これら複数の
メモリセルＭＣの各行それぞれと対応して設けられ対応
する行の各メモリセルＭＣのトランジスタＴのゲートと
接続して選択レベルのときこれらメモリセルＭＣを選択
状態とする複数のワード線（ＷＬ１，ＷＬ２，…）、複
数のメモリセルＭＣの各列それぞれと対応して設けられ
対応する列の奇数番目及び偶数番目それぞれのメモリセ
ルのトランジスタのソース，ドレインのうちの他方と接
続する複数の第１及び第２のビット線ＢＬ１１，ＢＬ２
１〜ＢＬ１ｎ，ＢＬ２ｎ、並びに複数のメモリセルＭＣ
の２行に１本の割合で設けられ各２行のメモリセルの容
量素子の他方の電極と接続する複数のプレート線（ＰＬ
１，…）を含むメモリセルアレイ１ｘと、複数のワード
線（ＷＬ１，ＷＬ２，…）それぞれと対応して設けられ
てゲートと対応するワード線に、ソース，ドレインのう
ちの一方を対応するプレート線にそれぞれ接続し、ソー
ス，ドレインのうちの他方にプレート線用電圧Ｖｐｌを
受ける複数のトランジスタ（Ｔ４１，Ｔ４２，…）を備
え選択レベルのワード線と対応するプレート線にプレー
ト線用電位Ｖｐｌを供給するプレート線電位供給回路４
とを有する構成となっている。
膜を相対向する２つの電極で狭んで形成された容量素子
Ｃ、及びソース，ドレインのうちの一方を容量素子Ｃの
一方の電極と接続するトランジスタＴを備え行方向，列
方向に配置された複数のメモリセルＭＣ、これら複数の
メモリセルＭＣの各行それぞれと対応して設けられ対応
する行の各メモリセルＭＣのトランジスタＴのゲートと
接続して選択レベルのときこれらメモリセルＭＣを選択
状態とする複数のワード線（ＷＬ１，ＷＬ２，…）、複
数のメモリセルＭＣの各列それぞれと対応して設けられ
対応する列の奇数番目及び偶数番目それぞれのメモリセ
ルのトランジスタのソース，ドレインのうちの他方と接
続する複数の第１及び第２のビット線ＢＬ１１，ＢＬ２
１〜ＢＬ１ｎ，ＢＬ２ｎ、並びに複数のメモリセルＭＣ
の２行に１本の割合で設けられ各２行のメモリセルの容
量素子の他方の電極と接続する複数のプレート線（ＰＬ
１，…）を含むメモリセルアレイ１ｘと、複数のワード
線（ＷＬ１，ＷＬ２，…）それぞれと対応して設けられ
てゲートと対応するワード線に、ソース，ドレインのう
ちの一方を対応するプレート線にそれぞれ接続し、ソー
ス，ドレインのうちの他方にプレート線用電圧Ｖｐｌを
受ける複数のトランジスタ（Ｔ４１，Ｔ４２，…）を備
え選択レベルのワード線と対応するプレート線にプレー
ト線用電位Ｖｐｌを供給するプレート線電位供給回路４
とを有する構成となっている。
【００１０】次に、この不揮発性強誘電体メモリの読出
し動作について、図６に示された波形図を参照して説明
する。
し動作について、図６に示された波形図を参照して説明
する。
【００１１】ワード線（例えばＷＬ１）が選択レベルに
立上る前のスタンバイ状態において、ビット線ＢＬ１
１，ＢＬ２１〜ＢＬ１ｎ，ＢＬ２ｎ及びプレート線（Ｐ
Ｌ１，…）は接地電位レベルとなっている。ワード線Ｗ
Ｌ１が選択レベルになると、このワード線ＷＬ１と接続
するメモリセルＭＣは選択状態となり、またトランジス
タＴ４１が導通状態となってプレート線ＰＬ１にプレー
ト線用電圧Ｖｐｌが供給される。この結果、これらメモ
リセルＭＣの記憶情報が第１のビット線ＢＬ１１〜ＢＬ
１ｎに読出される。これら第１のビット線ＢＬ１１〜Ｂ
Ｌ１ｎそれぞれと対をなす第２のビット線ＢＬ２１〜Ｂ
Ｌ２ｎは、ワード線ＷＬ２が非選択レベルでありこのワ
ード線ＷＬ２と対応するメモリセルは非選択レベルであ
るため、そのレベルは殆んど変化しない。これらの対を
なす第１及び第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬ
１ｎ，ＢＬ２ｎ間の差電位を増幅することにより、選択
状態のメモリセルの記憶情報を外部へ読出すとができる
（例えば、Ｔ．Ｓｕｍｉ等による文献、１９９４年アイ
・イー・イー・イー、インターナショナル・ソリッド・
ステート・サーキット・カンファレンス、ダイジェスト
・オブ・テクニカル・ペーパーズ（１９９４ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴ ＯＦＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）２６
８〜２６９ページ参照）。この例では、メモリ容量を２
５６Ｋｂとし、電源電圧３．０Ｖ、消費電流３ｍＡで、
２００ｎｓというアクセスサイクル時間が得られてい
る。
立上る前のスタンバイ状態において、ビット線ＢＬ１
１，ＢＬ２１〜ＢＬ１ｎ，ＢＬ２ｎ及びプレート線（Ｐ
Ｌ１，…）は接地電位レベルとなっている。ワード線Ｗ
Ｌ１が選択レベルになると、このワード線ＷＬ１と接続
するメモリセルＭＣは選択状態となり、またトランジス
タＴ４１が導通状態となってプレート線ＰＬ１にプレー
ト線用電圧Ｖｐｌが供給される。この結果、これらメモ
リセルＭＣの記憶情報が第１のビット線ＢＬ１１〜ＢＬ
１ｎに読出される。これら第１のビット線ＢＬ１１〜Ｂ
Ｌ１ｎそれぞれと対をなす第２のビット線ＢＬ２１〜Ｂ
Ｌ２ｎは、ワード線ＷＬ２が非選択レベルでありこのワ
ード線ＷＬ２と対応するメモリセルは非選択レベルであ
るため、そのレベルは殆んど変化しない。これらの対を
なす第１及び第２のビット線ＢＬ１１，ＢＬ１２〜ＢＬ
１ｎ，ＢＬ２ｎ間の差電位を増幅することにより、選択
状態のメモリセルの記憶情報を外部へ読出すとができる
（例えば、Ｔ．Ｓｕｍｉ等による文献、１９９４年アイ
・イー・イー・イー、インターナショナル・ソリッド・
ステート・サーキット・カンファレンス、ダイジェスト
・オブ・テクニカル・ペーパーズ（１９９４ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＤＩＧ
ＥＳＴ ＯＦＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）２６
８〜２６９ページ参照）。この例では、メモリ容量を２
５６Ｋｂとし、電源電圧３．０Ｖ、消費電流３ｍＡで、
２００ｎｓというアクセスサイクル時間が得られてい
る。
【００１２】不揮発性強誘電体メモリにおいては、メモ
リセルＭＣの容量素子Ｃの強誘電体膜に正負の誘発分極
を与えて情報を記憶し、その誘発分極の状態を検知して
記憶情報を読出すため、前述の例のようにプレート線
（ＰＬ１，…）に所定の電位を供給する必要があり、し
かもその容量素子Ｃの容量値は通常のＤＲＡＭに比べて
大きくなるため、このプレート線駆動のための時間が長
くなり高速動作が困難となる（例えば、通常のＤＲＡＭ
の場合、メモリ容量６４Ｍｂで９０ｎｓのアクセスサイ
クル時間が達成できる）。また、プレート線の充放電が
行なわれるため、消費電力も増大する。
リセルＭＣの容量素子Ｃの強誘電体膜に正負の誘発分極
を与えて情報を記憶し、その誘発分極の状態を検知して
記憶情報を読出すため、前述の例のようにプレート線
（ＰＬ１，…）に所定の電位を供給する必要があり、し
かもその容量素子Ｃの容量値は通常のＤＲＡＭに比べて
大きくなるため、このプレート線駆動のための時間が長
くなり高速動作が困難となる（例えば、通常のＤＲＡＭ
の場合、メモリ容量６４Ｍｂで９０ｎｓのアクセスサイ
クル時間が達成できる）。また、プレート線の充放電が
行なわれるため、消費電力も増大する。
【００１３】これに対し、プレート線の電位を固定する
ようにした例（第２の例）の回路図を図７に示す（例え
ば、特開平２−１１０８９５号公報参照）。
ようにした例（第２の例）の回路図を図７に示す（例え
ば、特開平２−１１０８９５号公報参照）。
【００１４】この不揮発性強誘電体メモリは、複数のプ
レート線（ＰＬ１，…）を共通接続してＰＬとした以外
は第１の例と同一構成のメモリセルアレイ１ｙと（ただ
し、メモリセルＭＣは２個、ビット線はＢＬ１１，ＢＬ
２１の１対のみ表示）、対をなすビット線（例：ＢＬ
１，ＢＬ２）間の差電位それぞれを制御信号ＳＥＰ，Ｓ
ＥＮに従って所定のタイミングで増幅する複数のセンス
増幅器（ＳＡ１，…）と、ビット線プリチャージ信号に
従ってビット線（ＢＬ１，ＢＬ２，…）を中間電位レベ
ルにプリチャージするプリチャージ回路６と、ビット線
の論理的な“１”レベル及び“０”レベルの中間の中間
電位を発生しプレート線ＰＬ及びプリチャージ回路６へ
供給する中間電位発生回路５と、ワード線（例えばＷＬ
１）が選択レベルとなる直前にビット線電位設定信号Ｂ
ＬＳＴに従ってビット線（ＢＬ１１，ＢＬ２１，…）を
接地電位レベルに設定し、ワード線（ＷＬ１）が選択レ
ベルになるとこれと同期して選択レベルとなるダミーワ
ード線（ＤＷＬ１）により選択状態のメモリセルＭＣの
記憶情報が読出されるビット線（ＢＬ１１）と対をなす
ビット線（ＢＬ２１）に基準レベルを供給する基準レベ
ル発生回路７とを有する構成となっている。
レート線（ＰＬ１，…）を共通接続してＰＬとした以外
は第１の例と同一構成のメモリセルアレイ１ｙと（ただ
し、メモリセルＭＣは２個、ビット線はＢＬ１１，ＢＬ
２１の１対のみ表示）、対をなすビット線（例：ＢＬ
１，ＢＬ２）間の差電位それぞれを制御信号ＳＥＰ，Ｓ
ＥＮに従って所定のタイミングで増幅する複数のセンス
増幅器（ＳＡ１，…）と、ビット線プリチャージ信号に
従ってビット線（ＢＬ１，ＢＬ２，…）を中間電位レベ
ルにプリチャージするプリチャージ回路６と、ビット線
の論理的な“１”レベル及び“０”レベルの中間の中間
電位を発生しプレート線ＰＬ及びプリチャージ回路６へ
供給する中間電位発生回路５と、ワード線（例えばＷＬ
１）が選択レベルとなる直前にビット線電位設定信号Ｂ
ＬＳＴに従ってビット線（ＢＬ１１，ＢＬ２１，…）を
接地電位レベルに設定し、ワード線（ＷＬ１）が選択レ
ベルになるとこれと同期して選択レベルとなるダミーワ
ード線（ＤＷＬ１）により選択状態のメモリセルＭＣの
記憶情報が読出されるビット線（ＢＬ１１）と対をなす
ビット線（ＢＬ２１）に基準レベルを供給する基準レベ
ル発生回路７とを有する構成となっている。
【００１５】次にこの不揮発性強誘電体メモリの読出し
動作について図８に示された波形図を併せて参照し説明
する。
動作について図８に示された波形図を併せて参照し説明
する。
【００１６】メモリセルＭＣのアクセスが開始されるま
でのスタンバイ状態においては、対をなすビット線（Ｂ
Ｌ１１，ＢＬ２１，…、以下ＢＬ１１，ＢＬ２１につい
てのみ記載する）はプレート線ＰＬとほぼ同一の中間電
位にプリチャージされている。
でのスタンバイ状態においては、対をなすビット線（Ｂ
Ｌ１１，ＢＬ２１，…、以下ＢＬ１１，ＢＬ２１につい
てのみ記載する）はプレート線ＰＬとほぼ同一の中間電
位にプリチャージされている。
【００１７】アクセスが開始されてワード線ＷＬ１が選
択レベルとなる直前には、ビット線電位設定信号ＢＬＳ
Ｔがアクティブとなり、ビット線ＢＬ１１，ＢＬ２１は
接地電位レベル（電源電位レベルでもよい）に設定され
る。この後、ワード線ＷＬ１及びダミーワード線ＤＷＬ
１が選択レベルとなり、ビット線ＢＬ１１には選択状態
のメモリセルＭＣの記憶情報が読出され、ビット線ＢＬ
２１には基準レベル発生回路７から基準レベルが供給さ
れる。この後は、通常のＤＲＡＭと同様に、ビット線Ｂ
Ｌ１１，ＢＬ２１間の差電位がセンス増幅器ＳＡ１によ
り増幅され外部へ出力される。
択レベルとなる直前には、ビット線電位設定信号ＢＬＳ
Ｔがアクティブとなり、ビット線ＢＬ１１，ＢＬ２１は
接地電位レベル（電源電位レベルでもよい）に設定され
る。この後、ワード線ＷＬ１及びダミーワード線ＤＷＬ
１が選択レベルとなり、ビット線ＢＬ１１には選択状態
のメモリセルＭＣの記憶情報が読出され、ビット線ＢＬ
２１には基準レベル発生回路７から基準レベルが供給さ
れる。この後は、通常のＤＲＡＭと同様に、ビット線Ｂ
Ｌ１１，ＢＬ２１間の差電位がセンス増幅器ＳＡ１によ
り増幅され外部へ出力される。
【００１８】ここで、スタンバイ状態において、メモリ
セルＭＣのトランジスタＴがオフ状態となっていてこの
トランジスタＴと容量素子Ｃとの接続点のセルノードＮ
ｍｃがフローティング状態になっていると、このセルノ
ードＮｍｃと基板（Ｓｕｂ）等との間には、たとえわず
かとは言えリークが存在するため、通常、接地レベル又
は電源電位レベルの基板とのリークは、最終的にはセル
ノードＮｍｃを接地電位レベル，電源電位レベルとし、
メモリセルＭＣの自発分極を反転させる結果となる。そ
こでこの例では、ワード線（ＷＬ１等）を選択レベルと
非選択レベルとの間の所定のレベルとしてトランジスタ
Ｔをわずかにオンさせ、セルノードＮｍｃの電荷が基板
等にリークするのをビット線から補うようにしてセルノ
ードＮｍｃをプレート線ＰＬと同程度の中間電位とし、
自発分極の反転を防止している。
セルＭＣのトランジスタＴがオフ状態となっていてこの
トランジスタＴと容量素子Ｃとの接続点のセルノードＮ
ｍｃがフローティング状態になっていると、このセルノ
ードＮｍｃと基板（Ｓｕｂ）等との間には、たとえわず
かとは言えリークが存在するため、通常、接地レベル又
は電源電位レベルの基板とのリークは、最終的にはセル
ノードＮｍｃを接地電位レベル，電源電位レベルとし、
メモリセルＭＣの自発分極を反転させる結果となる。そ
こでこの例では、ワード線（ＷＬ１等）を選択レベルと
非選択レベルとの間の所定のレベルとしてトランジスタ
Ｔをわずかにオンさせ、セルノードＮｍｃの電荷が基板
等にリークするのをビット線から補うようにしてセルノ
ードＮｍｃをプレート線ＰＬと同程度の中間電位とし、
自発分極の反転を防止している。
【００１９】なお、この例では、基準レベル発生回路７
により対をなすビット線の基準レベルを設定している
が、第１の例のような方法もある。
により対をなすビット線の基準レベルを設定している
が、第１の例のような方法もある。
【００２０】
【発明が解決しようとする課題】上述した従来の不揮発
性強誘電体メモリは、第１の例では、アクセスごとにプ
レート線を所定の電位に駆動する構成となっているの
で、プレート線駆動のための時間が長く、高速動作が困
難な上、プレート線の充放電により消費電力が増大する
という問題点があり、また、第２の例では、プレート線
には常時所定の電位が供給されているため、第１の例の
ような問題点はないものの、セルノードからの基板等へ
のリークによりメモリセルの容量素子の強誘電体膜の自
発分極が反転してしまうのを防止するため、スタンバイ
状態の間、ワード線を選択レベルと非選択レベルとの間
の所定のレベルとしてメモリセルのトランジスタをわず
かにオンさせ、セルノードのリークをビット線から補っ
てプレート線と同程度の電位に保持する構成となってい
るので、ワード線電位制御が複雑になるほか、製造ばら
つき等によってメモリセルのトランジスタがオンしない
こともあり、この場合、セルノードのリークを補うこと
ができず、自発分極を反転してしまうという問題点があ
る。
性強誘電体メモリは、第１の例では、アクセスごとにプ
レート線を所定の電位に駆動する構成となっているの
で、プレート線駆動のための時間が長く、高速動作が困
難な上、プレート線の充放電により消費電力が増大する
という問題点があり、また、第２の例では、プレート線
には常時所定の電位が供給されているため、第１の例の
ような問題点はないものの、セルノードからの基板等へ
のリークによりメモリセルの容量素子の強誘電体膜の自
発分極が反転してしまうのを防止するため、スタンバイ
状態の間、ワード線を選択レベルと非選択レベルとの間
の所定のレベルとしてメモリセルのトランジスタをわず
かにオンさせ、セルノードのリークをビット線から補っ
てプレート線と同程度の電位に保持する構成となってい
るので、ワード線電位制御が複雑になるほか、製造ばら
つき等によってメモリセルのトランジスタがオンしない
こともあり、この場合、セルノードのリークを補うこと
ができず、自発分極を反転してしまうという問題点があ
る。
【００２１】本発明の目的は、高速動作及び低消費電力
を保ちつつワード線の電位制御を単純化し、かつ確実に
スタンバイ時の自発分極の反転誤動作を防止することが
できる不揮発性強誘電体メモリを提供することにある。
を保ちつつワード線の電位制御を単純化し、かつ確実に
スタンバイ時の自発分極の反転誤動作を防止することが
できる不揮発性強誘電体メモリを提供することにある。
【００２２】
【課題を解決するための手段】本発明の不揮発性強誘電
体メモリは、強誘電体膜を相対向する２つの電極で狭ん
で形成され前記強誘電体膜の分極状態により２値情報を
記憶，保持する容量素子とソース，ドレインのうちの一
方を前記容量素子の一方の電極と接続するトランジスタ
とを備え行方向，列方向に配置された複数のメモリセ
ル、これら複数のメモリセルの各行それぞれと対応して
設けられ対応する行の各メモリセルのトランジスタのゲ
ートと接続して選択レベルのときこれらメモリセルを選
択状態とする複数のワード線、前記複数のメモリセルの
各列それぞれと対応して設けられ対応する列の各メモリ
セルのトランジスタのソース，ドレインのうちの他方と
接続する複数のビット線、及び前記複数のメモリセルの
容量素子それぞれの他方の電極と接続するプレート線を
含むメモリセルアレイと、前記２値情報の論理レベルの
高レベル及び低レベルの中間レベルの電位を前記プレー
ト線に定常的に供給するプレート線電位供給回路と、前
記プレート線の電位との差が前記メモリセルの容量素子
の強誘電体膜の抗電圧より小さい範囲の電位を前記メモ
リセルのトランジスタのソース，ドレインが形成されて
いる基板に供給する基板電位供給回路とを有している。
体メモリは、強誘電体膜を相対向する２つの電極で狭ん
で形成され前記強誘電体膜の分極状態により２値情報を
記憶，保持する容量素子とソース，ドレインのうちの一
方を前記容量素子の一方の電極と接続するトランジスタ
とを備え行方向，列方向に配置された複数のメモリセ
ル、これら複数のメモリセルの各行それぞれと対応して
設けられ対応する行の各メモリセルのトランジスタのゲ
ートと接続して選択レベルのときこれらメモリセルを選
択状態とする複数のワード線、前記複数のメモリセルの
各列それぞれと対応して設けられ対応する列の各メモリ
セルのトランジスタのソース，ドレインのうちの他方と
接続する複数のビット線、及び前記複数のメモリセルの
容量素子それぞれの他方の電極と接続するプレート線を
含むメモリセルアレイと、前記２値情報の論理レベルの
高レベル及び低レベルの中間レベルの電位を前記プレー
ト線に定常的に供給するプレート線電位供給回路と、前
記プレート線の電位との差が前記メモリセルの容量素子
の強誘電体膜の抗電圧より小さい範囲の電位を前記メモ
リセルのトランジスタのソース，ドレインが形成されて
いる基板に供給する基板電位供給回路とを有している。
【００２３】また、メモリセルアレイ，プレート線電位
供給回路、及び基板電位供給回路を含む各部が単一電源
で駆動され、前記基板電位供給回路からの基板への供給
電位を、前記単一電源の第１及び第２の電源電位の何れ
か一方との差が、メモリセルのトランジスタのソース，
ドレインと基板との間のｐｎ接合によるダイオードのタ
ーンオン電圧より小さくなるようにし、また、メモリセ
ルのトランジスタをｎチャネル型とし、基板電位供給回
路からの基板への供給電位を、プレート線の電位との差
が前記メモリセルの容量素子の強誘電体膜の抗電圧より
小さく、かつ単一電源の低電源電位との差が、前記メモ
リセルのトランジスタのソース，ドレインと基板との間
のｐｎ接合によるダイオードのターンオン電圧より小さ
い範囲となるようにし構成を有している。
供給回路、及び基板電位供給回路を含む各部が単一電源
で駆動され、前記基板電位供給回路からの基板への供給
電位を、前記単一電源の第１及び第２の電源電位の何れ
か一方との差が、メモリセルのトランジスタのソース，
ドレインと基板との間のｐｎ接合によるダイオードのタ
ーンオン電圧より小さくなるようにし、また、メモリセ
ルのトランジスタをｎチャネル型とし、基板電位供給回
路からの基板への供給電位を、プレート線の電位との差
が前記メモリセルの容量素子の強誘電体膜の抗電圧より
小さく、かつ単一電源の低電源電位との差が、前記メモ
リセルのトランジスタのソース，ドレインと基板との間
のｐｎ接合によるダイオードのターンオン電圧より小さ
い範囲となるようにし構成を有している。
【００２４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００２６】この実施例は、強誘電体膜を相対向する２
つの電極で狭んで形成され上記強誘電体膜の分極状態に
より２値情報を記憶，保持する容量素子とソース，ドレ
インのうちの一方を容量素子Ｃの一方の電極と接続する
ｎチャネル型のトランジスタＴとを備え行方向，列方向
に配置された複数のメモリセルＭＣ、これら複数のメモ
リセルＭＣの各行それぞれと対応して設けられ対応する
行の各メモリセルのトランジスタＴのゲートと接続して
選択レベルのときこれらメモリセルを選択状態とする複
数のワード線（ＷＬ１，ＷＬ２，…）、上記複数のメモ
リセルＭＣの各列それぞれと対応して設けられ対応する
列の奇数番目及び偶数番目それぞれのメモリセルのトラ
ンジスタＴのソース，ドレインのうちの他方と接続する
複数の第１及び第２のビット線ＢＬ１１，ＢＬ２１〜Ｂ
Ｌ１ｎ，ＢＬ２ｎ、及び上記複数のメモリセルＭＣの容
量素子Ｃそれぞれの他方の電極と接続するプレート線Ｐ
Ｌを含むメモリセルアレイ１と、上記２値情報の論理レ
ベルの高レベル及び低レベルの中間レベルの電位（Ｖ
ｐ）をプレート線ＰＬに定常的に供給するプレート線電
位供給回路２と、プレート線ＰＬ１の電位との差がメモ
リセルＭＣの容量素子Ｃの強誘電体膜の抗電圧（Ｖｃ）
より小さく、かつこの不揮発性強誘電体メモリを駆動す
る単一電源の低電源電位との差が、メモリセルＭＣのト
ランジスタＴのソース，ドレインとこれらソース，ドレ
インが形成されている基板との間のｐｎ接合によるダイ
オードのターンオン電圧（Ｖｔｏｎ）より小さい範囲と
なるような電位（Ｖｓ）を上記基板（以下、トランジス
タＴの基板という）に供給する基板電位供給回路３とを
有する構成となっている。
つの電極で狭んで形成され上記強誘電体膜の分極状態に
より２値情報を記憶，保持する容量素子とソース，ドレ
インのうちの一方を容量素子Ｃの一方の電極と接続する
ｎチャネル型のトランジスタＴとを備え行方向，列方向
に配置された複数のメモリセルＭＣ、これら複数のメモ
リセルＭＣの各行それぞれと対応して設けられ対応する
行の各メモリセルのトランジスタＴのゲートと接続して
選択レベルのときこれらメモリセルを選択状態とする複
数のワード線（ＷＬ１，ＷＬ２，…）、上記複数のメモ
リセルＭＣの各列それぞれと対応して設けられ対応する
列の奇数番目及び偶数番目それぞれのメモリセルのトラ
ンジスタＴのソース，ドレインのうちの他方と接続する
複数の第１及び第２のビット線ＢＬ１１，ＢＬ２１〜Ｂ
Ｌ１ｎ，ＢＬ２ｎ、及び上記複数のメモリセルＭＣの容
量素子Ｃそれぞれの他方の電極と接続するプレート線Ｐ
Ｌを含むメモリセルアレイ１と、上記２値情報の論理レ
ベルの高レベル及び低レベルの中間レベルの電位（Ｖ
ｐ）をプレート線ＰＬに定常的に供給するプレート線電
位供給回路２と、プレート線ＰＬ１の電位との差がメモ
リセルＭＣの容量素子Ｃの強誘電体膜の抗電圧（Ｖｃ）
より小さく、かつこの不揮発性強誘電体メモリを駆動す
る単一電源の低電源電位との差が、メモリセルＭＣのト
ランジスタＴのソース，ドレインとこれらソース，ドレ
インが形成されている基板との間のｐｎ接合によるダイ
オードのターンオン電圧（Ｖｔｏｎ）より小さい範囲と
なるような電位（Ｖｓ）を上記基板（以下、トランジス
タＴの基板という）に供給する基板電位供給回路３とを
有する構成となっている。
【００２７】この実施例の各部の電位とメモリセルＭＣ
の容量素子Ｃの印加電界Ｅ対分極量Ｐのヒステリシス特
性との対応関係をＶ＝Ｅ・ｄなる関係式を用いて図示す
ると図２のとおりとなる。図２において、単一電源の低
電源電位を接地電位ＧＮＤの０Ｖとし、書込み時の２値
情報の論理レベルの低レベルＶｌをヒステリシス特性の
Ｄ点と対応する印加電界−Ｅｍａｘと対応させて０Ｖと
し、高レベルＶｈをＢ点と対応する印加電界Ｅｍａｘと
対応させて（Ｖｄｄ−Ｖｔ）としている（Ｖｄｄは単一
電源の高電源電位、ＶｔはメモリセルＭＣのトランジス
タＴのしきい値電圧である。書込み時、容量素子Ｃに印
加される高レベルＶｈの電位は、トランジスタＴのしき
い値電圧分だけ低下する）。
の容量素子Ｃの印加電界Ｅ対分極量Ｐのヒステリシス特
性との対応関係をＶ＝Ｅ・ｄなる関係式を用いて図示す
ると図２のとおりとなる。図２において、単一電源の低
電源電位を接地電位ＧＮＤの０Ｖとし、書込み時の２値
情報の論理レベルの低レベルＶｌをヒステリシス特性の
Ｄ点と対応する印加電界−Ｅｍａｘと対応させて０Ｖと
し、高レベルＶｈをＢ点と対応する印加電界Ｅｍａｘと
対応させて（Ｖｄｄ−Ｖｔ）としている（Ｖｄｄは単一
電源の高電源電位、ＶｔはメモリセルＭＣのトランジス
タＴのしきい値電圧である。書込み時、容量素子Ｃに印
加される高レベルＶｈの電位は、トランジスタＴのしき
い値電圧分だけ低下する）。
【００２８】ヒステリシス特性のＢ点及びＤ点における
原点０に対する印加電界はＥｍａｘ，−Ｅｍａｘとなっ
ているので、プレート線電位Ｖｐは、 Ｖｐ＝（Ｖｈ−Ｖｌ）／２＝Ｖｈ／２＝（Ｖｄｄ−Ｖｔ）／２ ……（１） となる。また基板電位Ｖｓは、 （Ｖｐ−Ｖｃ）＜Ｖｓ＜Ｖｔｏｎ ……（２） となる範囲に設定される。
原点０に対する印加電界はＥｍａｘ，−Ｅｍａｘとなっ
ているので、プレート線電位Ｖｐは、 Ｖｐ＝（Ｖｈ−Ｖｌ）／２＝Ｖｈ／２＝（Ｖｄｄ−Ｖｔ）／２ ……（１） となる。また基板電位Ｖｓは、 （Ｖｐ−Ｖｃ）＜Ｖｓ＜Ｖｔｏｎ ……（２） となる範囲に設定される。
【００２９】（１），（２）式を満足するようにプレー
ト線電位Ｖｐ及び基板電位Ｖｓを保持することにより、
メモリセルＭＣのセルノートＮｍｃとトランジスタＴの
基板との間にリークが存在しても、スタンバイ時、セル
ノードＮｍｃの電位が容量素子Ｃの強誘電体膜に対する
抗電界（−Ｅｃ）を発生させるまでに至らず、従ってこ
の強誘電体膜の自発分極を反転させるとはない。また、
基板電位Ｖｓが高すぎると、基板とソース，ドレインと
の間のｐｎ接合によるダイオードに順方向電流が流れ、
セルノードＮｍｃやビット線（ＢＬ１１，ＢＬ２１〜Ｂ
Ｌ１ｎ，ＢＬ２ｎ）の電位がこの基板電位Ｖｓで抑えら
れて所定の電位まで上昇しないが、本実施例ではＶｓ＜
Ｖｔｏｎとなっているので、セルノードＮｍｃ及びビッ
ト線の電位を所定の電位まで到達させることができる。
ト線電位Ｖｐ及び基板電位Ｖｓを保持することにより、
メモリセルＭＣのセルノートＮｍｃとトランジスタＴの
基板との間にリークが存在しても、スタンバイ時、セル
ノードＮｍｃの電位が容量素子Ｃの強誘電体膜に対する
抗電界（−Ｅｃ）を発生させるまでに至らず、従ってこ
の強誘電体膜の自発分極を反転させるとはない。また、
基板電位Ｖｓが高すぎると、基板とソース，ドレインと
の間のｐｎ接合によるダイオードに順方向電流が流れ、
セルノードＮｍｃやビット線（ＢＬ１１，ＢＬ２１〜Ｂ
Ｌ１ｎ，ＢＬ２ｎ）の電位がこの基板電位Ｖｓで抑えら
れて所定の電位まで上昇しないが、本実施例ではＶｓ＜
Ｖｔｏｎとなっているので、セルノードＮｍｃ及びビッ
ト線の電位を所定の電位まで到達させることができる。
【００３０】ソース及びドレインの電荷が失なわれる例
としては、上記のほかに、ソース（ドレイン）／基板／
ドレイン（ソース）より成るｎｐｎ型のバイポーラトラ
ンジスタが活性化され、ドレインからソースに向って電
流が流れ、セルノードＮｍｃの記憶情報が破壊されると
いう現象も一般的にはよく発生するが、本実施例では、
メモリセルＭＣの非選択時にはそのトランジスタＴのゲ
ート電位Ｖｇ（非選択ワード線）は接地電位ＧＮＤ（＝
０Ｖ）であり、しかも基板電位は正であるので、ゲート
直下の基板部分では電子が排除され、非選択状態におけ
る一般的な条件、Ｖｇ＝Ｖｓ＝ＧＮＤのトランジスタに
比べドレイン，ソース間には更に電流が流れにくくな
り、ドレイン，ソース間に電流が流れることはない。
としては、上記のほかに、ソース（ドレイン）／基板／
ドレイン（ソース）より成るｎｐｎ型のバイポーラトラ
ンジスタが活性化され、ドレインからソースに向って電
流が流れ、セルノードＮｍｃの記憶情報が破壊されると
いう現象も一般的にはよく発生するが、本実施例では、
メモリセルＭＣの非選択時にはそのトランジスタＴのゲ
ート電位Ｖｇ（非選択ワード線）は接地電位ＧＮＤ（＝
０Ｖ）であり、しかも基板電位は正であるので、ゲート
直下の基板部分では電子が排除され、非選択状態におけ
る一般的な条件、Ｖｇ＝Ｖｓ＝ＧＮＤのトランジスタに
比べドレイン，ソース間には更に電流が流れにくくな
り、ドレイン，ソース間に電流が流れることはない。
【００３１】この実施例における各部の具体的な数値例
を上げると、電源電圧Ｖｄｄを５．０Ｖ、トランジスタ
Ｔのしきい値電圧を１．０Ｖ、ｐｎ接合によるダイオー
ドのターンオン電圧Ｖｔｏｎを０．８Ｖとし、強誘電体
として膜厚３００ｎｍのＰＺＴ（ＰｂＺｒＴｉｏ：酸化
鉛ジルコニウムチタン）を想定するとその抗電圧Ｖｃは
約１．５Ｖとなるので、前述の（１），（２）式を満足
するプレート電圧Ｖｐ及び基板電位Ｖｓは、例えば、 Ｖｐ＝２．０Ｖ，Ｖｓ＝０．７Ｖ となる。ここで、ＶｔｏｎとＶｓの電位差は０．１Ｖし
かないが、Ｖｔｏｎの値はバイポーラトランジスタのタ
ーンオン電圧と同様、１０ｍＶ単位で正確に制御でき
る。また、Ｖｓに関しては、不揮発性強誘電体メモリの
動作中であっても、変化しない一定電位であるため、通
常のＤＲＡＭで用いられているように、メモリセルアレ
イ外部に定電圧発生回路を用意することで正確に制御で
きるので問題はない。
を上げると、電源電圧Ｖｄｄを５．０Ｖ、トランジスタ
Ｔのしきい値電圧を１．０Ｖ、ｐｎ接合によるダイオー
ドのターンオン電圧Ｖｔｏｎを０．８Ｖとし、強誘電体
として膜厚３００ｎｍのＰＺＴ（ＰｂＺｒＴｉｏ：酸化
鉛ジルコニウムチタン）を想定するとその抗電圧Ｖｃは
約１．５Ｖとなるので、前述の（１），（２）式を満足
するプレート電圧Ｖｐ及び基板電位Ｖｓは、例えば、 Ｖｐ＝２．０Ｖ，Ｖｓ＝０．７Ｖ となる。ここで、ＶｔｏｎとＶｓの電位差は０．１Ｖし
かないが、Ｖｔｏｎの値はバイポーラトランジスタのタ
ーンオン電圧と同様、１０ｍＶ単位で正確に制御でき
る。また、Ｖｓに関しては、不揮発性強誘電体メモリの
動作中であっても、変化しない一定電位であるため、通
常のＤＲＡＭで用いられているように、メモリセルアレ
イ外部に定電圧発生回路を用意することで正確に制御で
きるので問題はない。
【００３２】この実施例では、図７，図８に示された従
来の第２の例と同様、アクセスが開始されワード線（Ｗ
Ｌ１）が選択レベルとなる直前にビット線（ＢＬ１１，
ＢＬ２１）を接地レベルＧＮＤ又は電源電位Ｖｄｄレベ
ルにプリチャージした後、ワード線（ＷＬ１）を選択レ
ベルとすることにより、選択状態のメモリセルＭＣの記
憶情報をビット線（ＢＬ１１，ＢＬ２１）間に読出すこ
とができる。
来の第２の例と同様、アクセスが開始されワード線（Ｗ
Ｌ１）が選択レベルとなる直前にビット線（ＢＬ１１，
ＢＬ２１）を接地レベルＧＮＤ又は電源電位Ｖｄｄレベ
ルにプリチャージした後、ワード線（ＷＬ１）を選択レ
ベルとすることにより、選択状態のメモリセルＭＣの記
憶情報をビット線（ＢＬ１１，ＢＬ２１）間に読出すこ
とができる。
【００３３】また、記憶情報の読出し，書込みが行なわ
れるアクセス期間を除くスタンバイ期間では、ワード線
（ＷＬ１等）は常に非選択レベルの接地電位ＧＮＤレベ
ルに固定される。従って、従来の第２の例のようなワー
ド線の複雑な電位制御が不要となり、メモリセルＭＣの
トランジスタＴが製造ばらつき等によってオンすること
もなく、確実にメモリセルＭＣの容量素子Ｃの自発分極
の反転誤動作を防止できる。
れるアクセス期間を除くスタンバイ期間では、ワード線
（ＷＬ１等）は常に非選択レベルの接地電位ＧＮＤレベ
ルに固定される。従って、従来の第２の例のようなワー
ド線の複雑な電位制御が不要となり、メモリセルＭＣの
トランジスタＴが製造ばらつき等によってオンすること
もなく、確実にメモリセルＭＣの容量素子Ｃの自発分極
の反転誤動作を防止できる。
【００３４】更に、図５，図６に示された従来の第１の
例のようにプレート線電位をアクセスの都度変化させる
必要がなく、常時固定電位となっているので、高速動作
及び低消費電力を保つことができる。
例のようにプレート線電位をアクセスの都度変化させる
必要がなく、常時固定電位となっているので、高速動作
及び低消費電力を保つことができる。
【００３５】
【発明の効果】以上説明したように本発明は、プレート
線の電位を２値情報の論理レベルの高レベル及び低レベ
ルの中間レベルの電位に固定し、メモリセルのトランジ
スタの基板の電位を、プレート線の電位との差がメモリ
セルの容量素子の強誘電体膜の抗電圧より小さく、かつ
単一電源の第１及び第２の電源電位の何れか一方との差
がメモリセルのトランジスタのソース，ドレインと基板
との間のｐｎ接合によるダイオードのターンオン電圧よ
り小さくなる範囲とすることにより、セルノードと基板
等との間にリークが存在しても、また、製造ばらつきが
存在しても、メモリセルの容量素子の自発分極の反転誤
動作を確実に防止することができ、かつ高速動作及び低
消費電力を保つことができる効果がある。
線の電位を２値情報の論理レベルの高レベル及び低レベ
ルの中間レベルの電位に固定し、メモリセルのトランジ
スタの基板の電位を、プレート線の電位との差がメモリ
セルの容量素子の強誘電体膜の抗電圧より小さく、かつ
単一電源の第１及び第２の電源電位の何れか一方との差
がメモリセルのトランジスタのソース，ドレインと基板
との間のｐｎ接合によるダイオードのターンオン電圧よ
り小さくなる範囲とすることにより、セルノードと基板
等との間にリークが存在しても、また、製造ばらつきが
存在しても、メモリセルの容量素子の自発分極の反転誤
動作を確実に防止することができ、かつ高速動作及び低
消費電力を保つことができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の各部の電位とメモリセ
ルの容量素子の強誘電体膜の印加電界対分極量のヒステ
リシス特性との関係を示す図である。
ルの容量素子の強誘電体膜の印加電界対分極量のヒステ
リシス特性との関係を示す図である。
【図３】従来の不揮発性強誘電体メモリに使用されるメ
モリセルの構成及び動作原理を説明するための回路図及
び断面図である。
モリセルの構成及び動作原理を説明するための回路図及
び断面図である。
【図４】図３（ａ），（ｂ）に示されたメモリセルの印
加電界対分極量のヒステリシス特性及び印加電圧と電
界，分極量との関係を示す図である。
加電界対分極量のヒステリシス特性及び印加電圧と電
界，分極量との関係を示す図である。
【図５】従来の不揮発性強誘電体メモリの第１の例を示
す回路図である。
す回路図である。
【図６】図５に示された不揮発性強誘電体メモリの動作
を説明するための各部信号の波形図である。
を説明するための各部信号の波形図である。
【図７】従来の不揮発性強誘電体メモリの第２の例を示
す回路図である。
す回路図である。
【図８】図７に示された不揮発性強誘電体メモリの動作
を説明するための各部信号の波形図である。
を説明するための各部信号の波形図である。
１，１ｘ，１ｙ メモリセルアレイ ２ プレート線電位供給回路 ３ 基板電位供給回路 ４ プレート線電位供給制御回路 ５ 中間電位発生回路 ６ プリチャージ回路 ７ 基準レベル発生回路 ＢＬ，ＢＬ１１，ＢＬ２１〜ＢＬ１ｎ，ＢＬ２ｎ ビ
ット線 Ｃ 容量素子 ＤＷＬ１，ＤＷＬ２ ダミーワード線 ＭＣ メモリセル ＰＬ，ＰＬ１ プレート線 Ｔ トランジスタ ＷＬ，ＷＬ１，ＷＬ２ ワード線
ット線 Ｃ 容量素子 ＤＷＬ１，ＤＷＬ２ ダミーワード線 ＭＣ メモリセル ＰＬ，ＰＬ１ プレート線 Ｔ トランジスタ ＷＬ，ＷＬ１，ＷＬ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 Ａ Ｈ０１Ｌ 27/10 ４５１
Claims (3)
- 【請求項１】 強誘電体膜を相対向する２つの電極で狭
んで形成され前記強誘電体膜の分極状態により２値情報
を記憶，保持する容量素子とソース，ドレインのうちの
一方を前記容量素子の一方の電極と接続するトランジス
タとを備え行方向，列方向に配置された複数のメモリセ
ル、これら複数のメモリセルの各行それぞれと対応して
設けられ対応する行の各メモリセルのトランジスタのゲ
ートと接続して選択レベルのときこれらメモリセルを選
択状態とする複数のワード線、前記複数のメモリセルの
各列それぞれと対応して設けられ対応する列の各メモリ
セルのトランジスタのソース，ドレインのうちの他方と
接続する複数のビット線、及び前記複数のメモリセルの
容量素子それぞれの他方の電極と接続するプレート線を
含むメモリセルアレイと、前記２値情報の論理レベルの
高レベル及び低レベルの中間レベルの電位を前記プレー
ト線に定常的に供給するプレート線電位供給回路と、前
記プレート線の電位との差が前記メモリセルの容量素子
の強誘電体膜の抗電圧より小さい範囲の電位を前記メモ
リセルのトランジスタのソース，ドレインが形成されて
いる基板に供給する基板電位供給回路とを有することを
特徴とする不揮発性強誘電体メモリ。 - 【請求項２】 メモリセルアレイ，プレート線電位供給
回路、及び基板電位供給回路を含む各部が単一電源で駆
動され、前記基板電位供給回路からの基板への供給電位
を、前記単一電源の第１及び第２の電源電位の何れか一
方との差が、メモリセルのトランジスタのソース，ドレ
インと基板との間のｐｎ接合によるダイオードのターン
オン電圧より小さくなるようにした請求項１記載の不揮
発性強誘電体メモリ。 - 【請求項３】 メモリセルのトランジスタをｎチャネル
型とし、基板電位供給回路からの基板への供給電位を、
プレート線の電位との差が前記メモリセルの容量素子の
強誘電体膜の抗電圧より小さく、かつ単一電源の低電源
電位との差が、前記メモリセルのトランジスタのソー
ス，ドレインと基板との間のｐｎ接合によるダイオード
のターンオン電圧より小さい範囲となるようにした請求
項２記載の不揮発性強誘電体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19044894A JP2953316B2 (ja) | 1994-08-12 | 1994-08-12 | 不揮発性強誘電体メモリ |
| TW084107975A TW359817B (en) | 1994-08-12 | 1995-08-01 | A non-volatile ferroelectric memory device with leakage preventing function |
| US08/511,527 US5615144A (en) | 1994-08-12 | 1995-08-04 | Non-volatile ferroelectric memory device with leakage preventing function |
| KR1019950024913A KR0172017B1 (ko) | 1994-08-12 | 1995-08-12 | 누설 방지 기능을 갖고 있는 비휘발성 강유전체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19044894A JP2953316B2 (ja) | 1994-08-12 | 1994-08-12 | 不揮発性強誘電体メモリ |
Publications (2)
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