KR20010004338A - 강유전체 메모리 장치 - Google Patents

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Abstract

본 발명은 정 및 부 비트라인의 전압 차를 크게 하여 감지 증폭기의 센싱 마진을 높이고, 소자의 신뢰성을 향상시킨 강유전체 메모리 장치를 제공하기 위하여 다수의 워드라인 및 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 구성되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서, 상기 감지 증폭기의 증폭 동작 전에 상기 강유전체 커패시터의 일측에 연결되는 플레이트 라인의 전압을 상기 감지 증폭기의 전원전압보다 높은 제1 전압으로 구동하기 위한 수단을 포함한다.

Description

강유전체 메모리 장치{FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전체 기억 소자를 사용하는 강유전체 메모리 장치에 관한 것으로, 특히 정비트라인 및 부비트라인의 전압차를 감지 증폭하는 감지 증폭기의 센싱 마진을 높인 강유전체 메모리 장치에 관한 것이다.
참고적으로, 본 출원인은 1997년 12월 30일자에 특허 출원한 "강유전체 메모리 장치 및 그 동작 방법"(출원번호 97-77876)에서 비트 라인을 강유전 커패시터의 일측에 연결된 전원전압 보다 높은 (Vcc + α)전압으로 프리차지한 후 워드라인을 열어 강유전 커패시터의 양단에 전압 차를 인가함으로써 강유전체 기억 소자에 저장된 데이터를 읽어내는 비트 라인 구동에 관한 발명을 기출원하였으며, 본 발명은 상기 기출원된 발명과 달리 강유전 커패시터의 일측에 연결 셀 플레이트 라인을 전원전압 보다 높은 전압(Vcc + α)으로 올려 강유전 커패시터의 양단에 전압 차를 인가함으로써 강유전체 기억 소자에 저장된 데이터를 읽어내는 플레이트 라인 구동에 관한 내용이다.
먼저, 강유전 커패시터의 특성을 설명한다.
도 1은 강유전 커패시터의 기호와 강유전 커패시터 단자 A, B 사이의 전압에 따른 관계를 도식화한 것으로서, 강유전 물질을 유전체로 사용하는 커패시터 양단의 전압과 유기된 전하량 사이에 히스테리시스 관계가 있음을 보여준다. 강유전 커패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 P1, P2 두가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전 커패시터의 양단에 인가되는 전압의 방향과 크기에 따라 강유전체 내의 분극상태가 변화하는데, 'P1' 상태의 분극을 유지하고 있는 강유전 커패시터에 충분히 큰 음의 전압(V3)을 인가하면 도 1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 'P3' 방향으로 분극 상태가 변화하며 이 음의 전압을 제거하여 커패시터 양단의 전압을 "0"V로 만들면 'P2'상태로 이동하게 된다. 즉, 강유전 커패시터는 전압에 따라 화살표 방향으로 분극 상태가 변화하고, 강유전 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 이동되는 전하량의 크기를 감지하여 데이터화 한다.
이러한 강유전 커패시터에 저장된 정보를 읽는 과정에서 워드라인(wordline)을 열고 커패시터 양단에 전압차를 인가하면, 셀에 저장된 정보("0" 또는 "1")에 따라 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압 V0 또는 V1을 갖게 된다. 이 전압 V0, V1은 소신호이기 때문에 BL 라인 및 부비트라인(이하, /BL이라 함) 사이에 연결된 감지 증폭기를 통해 증폭된다.
이때, 감지 증폭기의 정확한 센싱 동작을 위해 BL 라인 및 /BL 사이의 전압 차를 크게 하여 센싱 마진을 증가할 필요가 있다.
본 발명은 상기의 제반 요구사항에 기반하여 안출된 것으로서, 정 및 부 비트라인의 전압 차를 크게 하여 감지 증폭기의 센싱 마진을 높이고, 소자의 신뢰성을 향상시킨 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 강유전 커패시터의 기호와 강유전 커패시터 단자 A, B 사이의 전압에 따른 유기 전하량과의 관계를 도식화한 도면.
도 2는 2T2C 셀 구조를 가진 본 발명의 일실시예에 따른 강유전체 메모리 장치의 회로 모식도.
도 3은 플레이트 라인 구동 방식을 지원하기 위한 상기 도 2의 강유전체 메모리 장치의 신호 타이밍도.
도 4는 강유전 커패시터의 Q-V 곡선에 대한 BL의 전압 변화 양상을 종래와 본 발명의 경우를 비교 중첩하여 도시한 도면.
도 5a는 플레이트 라인을 Vcc로 구동하는 종래 기술에 따른 비트라인의 전압 변화 다이어그램도.
도 5b는 플레이트 라인을 Vcc+α로 구동하는 본 발명에 따른 비트라인의 전압 변화 다이어그램도.
도 6은 1T1C 셀 구조를 가진 본 발명의 다른 일실시예에 따른 강유전체 메모리 장치의 회로 모식도.
도 7은 1T1C 셀 구조를 가진 강유전체 메모리 장치에서 비트라인의 전압 변화 다이어그램도.
* 도면의 주요 부분에 대한 설명
200 : 주 기억셀 201 : 저장셀
202 : 레퍼런스 셀 210 : 감지 증폭기
220 : 워드라인 구동부
230 : 플레이트 라인 구동부
상기 목적을 달성하기 위한 본 발명은, 다수의 워드라인 및 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 구성되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서, 상기 감지 증폭기의 증폭 동작 전에 상기 강유전체 커패시터의 일측에 연결되는 플레이트 라인의 전압을 상기 감지 증폭기의 전원전압보다 높은 제1 전압으로 구동하기 위한 수단을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
강유전 커패시터에 저장된 데이터를 읽기 위해 커패시터의 양단에 전압을 인가하는 데, 이때 전압의 인가 방향에 따라 앞서 서술한 비트 라인 구동(bit line drive) 방식 및 플레이트 라인 구동(plate line drive) 방식으로 나뉜다. 상술한 바와 같이 플레이트 라인 구동 방식은, 초기 상태에서 강유전 커패시터의 양단 전압을 모두 접지전원(0V, 이하 Vss라 함)으로 유지하고, 그 다음에 BL을 Vss로 프리차지하고 셀의 스위칭 트랜지스터를 열면서 셀 플레이트 전압을 전원전압(이하 Vcc 라 함)으로 올려줌으로써, 강유전 커패시터 양단에 전압차를 인가한다. 그리고, 비트 라인 구동 방식은, 초기 상태에서 강유전 커패시터의 양단 전압을 모두 Vss로 유지하고, 셀 플레이트 전압을 Vss로 유지한 상태에서 BL을 Vcc로 프리차지하고 워드라인을 열어줌으로써 강유전 커패시터 양단에 전압차이를 인가한다.
도 2는 2T2C 셀 구조를 가진 본 발명의 일실시예에 따른 강유전체 메모리 장치의 회로 모식도이고, 도 3은 플레이트 라인 구동 방식을 지원하기 위한 상기 도 2의 강유전체 메모리 장치의 신호 타이밍도이다.
본 발명의 일실시예에 따른 강유전체 메모리 장치는 다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인(PL)과 BL 및 /BL 사이에 각각 접속된 2개의 강유전 커패시터(C1, C2)와 2개의 스위칭 트랜지스터(T1, T2)로 구성된 다수의 주기억 셀(200)을 포함하는 셀 어레이와, BL 및 /BL의 미세한 신호차를 감지 증폭하는 감지증폭기(210)를 포함한다.
주기억 셀(200)은 BL 및 노드(A) 사이에 연결되며 워드라인(WLN)이 게이트에 연결되는 스위칭 트랜지스터(T1)와, 노드(A) 및 플레이트 라인(PL) 사이에 연결되는 강유전 커패시터(C1)를 구비한 저장 셀(201)과, /BL 및 노드(B) 사이에 연결되며 워드라인(WLN)이 게이트에 연결되는 스위칭 트랜지스터(T2)와, 노드(B) 및 플레이트 라인(PL) 사이에 연결되는 강유전 커패시터(C2)를 구비한 레퍼런스 셀(202)로 이루어진다. 즉, 상기와 같이 구성된 2T2C의 주기억 셀(200)은 2개의 1T1C로 이루어지는 것과 동일하며, 2개의 강유전 커패시터(C1, C2)는 항상 서로 반대의 상태로 유지되어, 서로의 상태를 비교함으로써 정보를 읽어낼 수 있다. 따라서, 하나의 1T1C 저장 셀(201)에 하나의 1T1C 레퍼런스 셀(202)이 할당되어 구성된 것이라 할 수 있다. 또한, 1T1C 구조의 DRAM 및 1T1C 구조의 강유전체 메모리 장치에서는 어떤 워드라인이 선택되는냐에 따라 어느 한 비트라인이 정비트라인이 되거나 혹은 부비트라인이 되었는 데, 그에 반해 2T2C 구조의 강유전체 메모리 장치에서는 BL 및 /BL이 항상 고정되어 있다.
그리고, 본 발명의 일실시예에 따른 강유전체 메모리 장치는 워드라인(WL0 또는 WLN)을 구동하기 위한 워드라인 구동부(220) 및 플레이트 라인(PL)을 구동하기 위한 플레이트 라인 구동부(230)를 더 포함한다.
도 2 및 도 3을 참조하여, 본 발명의 일실시예에 따른 플레이트 라인 구동 방식의 강유전체 메모리 장치 동작을 설명한다.
먼저, 대기 상태에서 비트라인 쌍(BL, /BL)을 "Vss" 레벨로 플로팅시킨다.(도 3의 "A" 구간)
다음으로, 워드라인(WL)을 열고 동시에 플레이트 라인(PL)을 높은 전압(Vcc + α)으로 구동하면, 강유전 커패시터(C1, C2)의 양단에 큰 양의 전압이 인가됨으로, BL 및 /BL에 서로 다른 전압이 유기되어 강유전 커패시터(C1, C2)의 상태는 Q-V 곡선에서 "a"점으로부터 "b"점으로, "a'"점으로부터 "b'"점으로 각각 옮겨진다.(도 3의 "B" 구간) 도면에서 워드라인(WL)과 플레이트 라인(PL)을 동시에 구동하는 것으로 도시되어 있으나, 두 라인 중 하나를 먼저 구동하여도 동일한 결과가 나타난다.
다음으로, 감지 증폭기(210)를 구동하면 강유전 커패시터(C1, C2)의 상태는 Q-V 곡선에서 각각 "c"점, "c'"으로 옮겨지고, BL과 /BL 간의 전압차이가 커져서 셀의 데이터를 출력하게 된다.(도 3의 "C")
다음으로, 셀에 데이터를 재저장하기 위하여 플레이트 라인(PL)의 전압을 "Vss"로 바꾸면, 강유전 커패시터(C1, C2)의 상태는 Q-V 곡선에서 각각 "d"점, "d'"으로 옮겨진다.(도 3의 "D")
마지막으로, 감지증폭기(210)를 디스에이블하고, BL 및 /BL을 "Vss" 레벨로 디스차지함으로써, 강유전 커패시터(C1, C2)의 상태는 Q-V 곡선에서 각각 "e"점, "e'"로 옮겨져 커패시터(C1, C2)의 최초 상태와 동일해진다. 이후 워드라인(WL)이 닫힘으로써 1번의 읽기 동작이 끝난다.(도 3의 "E")
도 4는 강유전 커패시터의 Q-V 곡선에 대한 BL의 전압 변화 양상을 종래와 본 발명의 경우를 비교 중첩하여 도시한 도면이고, 도 5a는 플레이트 라인을 Vcc로 구동하는 종래 기술에 따른 비트라인의 전압 변화 다이어그램이고, 도 5b는 플레이트 라인을 Vcc+α로 구동하는 본 발명에 따른 비트라인의 전압 변화 다이어그램이다. 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 원리를 보다 상세히 설명한다.
초기상태에 커패시터(C1, C2)의 양단에 걸리는 전압이 Vss로 동일하다면 두 전극 사이에 전압차이가 없으므로, 두 개의 강유전 커패시터(C1, C2)는 각각 점 "0" 및 점 "1"의 위치에 있게 된다.
종래와 같이 플레이트 라인(PL)을 Vcc로 구동하는 경우를 살펴보면, 워드라인(WL) 및 플레이트 라인(PL) 구동시 스위칭 트랜지스터를 통하여 전하가 BL 쪽으로 유입되어 강유전 커패시터의 일측(즉, 플레이트 라인이 연결되는 측) 전압은 Vcc로 되는 데 비하여, BL 전압은 증가하여 강유전 커패시터의 타측(즉, 저장 노드, 도 2의 A)의 전압과 같아지는데 이때의 최종 전압은 BL의 커패시턴스와 강유전 커패시터의 Q-V곡선에 의존한다. 초기상태가 점 "0"에 위치한 강유전 커패시터의 경우 스위칭 트랜지스터를 통하여 Q0의 전하량이 이동되어 강유전 커패시터의 저장 노드 전압은 점 "0"에서 V0으로 이동하며, BL은 초기 Vss 전압을 갖는 점 Vss0 상태로부터 V0 의 전압을 갖는 점 V0으로 이동하게 된다. 이때, 점 Vss0과 V0을 잇는 선의 기울기에 대한 절대값은 BL의 커패시턴스이다.
그리고, 2개의 강유전 커패시터 중 다른 또 하나의 커패시터가 초기에 상기 커패시터의 반대 상태인 점"1" 에 있을 때, 워드라인(WL) 및 플레이트라인(PL)이 구동되면 스위칭 트랜지스터를 통하여 Q1의 전하량이 이동되어 저장 노드의 전압은 점 "1"에서 V1로 이동하며, BL은 Vss 전압을 갖는 점 Vss1 상태로부터 V1 전압을 갖는 점 V1로 이동하게 된다. 여기서, 강유전 커패시터의 초기 상태에 따라서 Q-V곡선의 평균 기울기가 틀리므로, Q0과 Q1은 서로 다른 값이 되며, 따라서 V0과 V1도 서로 다른 값이 된다. 결국 두 개의 강유전 커패시터의 초기 상태가 "0"과 "1"로 다르므로, BL 쌍의 전압도 각각 V0 와 V1이 된다.
본 발명에서는 플레이트 라인(PL)을 Vcc로 구동하지 않고 그보다 높은 전압 Vcc + α로 구동한다. 이 경우 강유전 커패시터의 초기 상태가 "0"이면, 플레이트라인(PL) 및 워드라인(WL) 구동 시 Q0'의 전하량이 이동하여 저장 노드의 상태는 점 "0"에서 점 V0'으로, BL 의 경우 초기 Vss 전압을 갖는 점 Vss+α0에서 V0'으로 이동한다. 이때, Q0보다 Q0'이 더 큰 이유, 즉 V0' 전압이 V0보다 높은 이유는, BL의 커패시턴스는 일정한 데 비하여 플레이트라인(PL)의 구동 전압이 더 높기 때문이다. 다른 반대쪽 강유전 커패시터의 초기 상태는 "1"이므로 워드라인(WL) 및 플레이트라인(PL) 구동 시 스위칭 트랜지스터를 통하여 Q1'의 전하량이 이동하여 저장 노드의 상태는 점 "1"에서 점 V1'로, BL 의 경우 초기 Vss 전압을 갖는 점 Vss+α1에서 V1'로 이동한다. 이때 V1'전압이 V1보다 높다.
여기서, V1과 V0의 전압차이(V1-V0, ΔV)보다 V1'과 V0'의 전압차이(V1'-V0', ΔV')가 더 크다는 것을 알 수 있는데, 그 이유는 강유전 커패시터의 Q-V 곡선의 특성상 점 V0 와 점 V0'을 잇는 직선의 기울기는 점 V1 과 점 V1'을 잇는 직선의 기울기보다 항상 작기 때문에 V0이 V0'으로 변화하는 전압의 폭이 V1이 V1'로 변화하는 전압의 폭보다 항상 크며, 결과적으로 V1'-V0'은 V1-V0보다 항상 클 수밖에 없다. 상기한 바와 같이 본 발명에서는 플레이트 라인(PL)의 구동 전압을 증가시켜 "0" 과 "1" 에 해당하는 BL쌍의 전압차이를 증가시킴으로써, 센싱 마진(sensing margin)을 높여 그에 따른 소자의 신뢰성을 향상시킨다.
도 6은 1T1C 셀 구조를 가진 본 발명의 다른 일실시예에 따른 강유전체 메모리 장치의 회로 모식도이고, 도 7은 1T1C 셀 구조를 가진 강유전체 메모리 장치에서 비트라인의 전압 변화 다이어그램도이다.
상기 도 6의 1T1C 메모리 셀에 대한 읽기 타이밍도는 상기 도 3에 도시된 2T2C의 타이밍도와 동일하다. 단, 1T1C 메모리 셀 구조에서는 감지 증폭기가 턴온되기 직전의 /BL 전압을, 감지증폭기의 턴온 직전의 BL 전압인 V0 와 V1의 중간의 전압 레벨을 갖는 기준전압(Vref)으로 만들어주고, BL 전압을 이 /BL 전압과 비교함으로써 정보를 읽어낸다. 이 경우 역시, V1과 V0의 전압 차이가 클수록 V1 과 Vref 또는 V0 와 Vref 의 차이가 증가하여 센싱 마진이 증가하는데, 본 발명에서 V1 과 V0의 차이를 확대시키는 원리는 상기의 도 4에 대한 설명과 동일하다. 이 경우의 BL 전압 변화는 도 7에 도시된 바와 같다.
상기 본 발명의 원리는 앞서의 1T1C 또는 2T2C의 강유전체 메모리 장치의 단위 셀의 구조에 한정되지 않고, 다양한 구조에 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 플레이트라인의 전압을 Vcc보다 높은 전압 Vcc + α로 구동하여 센싱 마진을 높여 그에 따른 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 다수의 워드라인 및 다수의 정, 부비트라인이 서로 교차되어 매트릭스 형태로 구성되며 하나의 셀당 하나 이상의 강유전체 커패시터 및 하나 이상의 스위칭 소자로 구성된 다수의 단위 메모리 셀로 어레이되는 강유전체 메모리 어레이, 및 상기 정비트라인 및 상기 부비트라인의 소신호를 감지하여 증폭하는 감지 증폭기를 구비하는 강유전체 메모리 장치에 있어서,
    상기 감지 증폭기의 증폭 동작 전에 상기 강유전체 커패시터의 일측에 연결되는 플레이트 라인의 전압을 상기 감지 증폭기의 전원전압보다 높은 제1 전압으로 구동하기 위한 수단
    을 포함하여 이루어지는 강유전체 메모리 장치.
  2. 제 1 항에 있어서, 상기 단위 메모리 셀은,
    1개의 상기 강유전체 커패시터 및 1개의 상기 스위칭 소자로 이루어지는 강유전체 메모리 장치.
  3. 제 1 항에 있어서, 상기 단위 메모리 셀은,
    2개의 상기 강유전체 커패시터 및 2개의 상기 스위칭 소자로 이루어지는 강유전체 메모리 장치.
  4. 제 1 항에 있어서, 상기 단위 메모리 셀은,
    2개의 상기 강유전체 커패시터 및 1개의 상기 스위칭 소자로 이루어지는 강유전체 메모리 장치.
  5. 제 1 항에 있어서, 상기 단위 메모리 셀은,
    4개의 상기 강유전체 커패시터 및 2개의 상기 스위칭 소자로 이루어지는 강유전체 메모리 장치.
  6. 제 1 항에 있어서, 상기 수단은,
    상기 감지 증폭기의 증폭 동작 시 상기 플레이트 라인의 전압을 상기 감지 증폭기의 전원전압으로 재구동하는 것을 특징으로 하는 강유전체 메모리 장치.
  7. 강유전체 메모리 장치에 있어서,
    다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 정비트라인 및 부비트라인 사이에 각각 접속된 제1 및 제2 강유전 커패시터와 제1 및 제2 스위칭 트랜지스터를 포함하는 다수의 주기억 셀들로 어레이된 메모리 셀 어레이부; 및
    상기 정비트라인 및 상기 부비트라인의 미세한 신호차를 감지 증폭하는 감지증폭 수단을 포함하여,
    상기 주기억 셀에 저장된 데이터에 대한 리드 동작 시 상기 감지 증폭기의 감지 증폭 직전에 상기 셀 플레이트 라인에 상기 감지 증폭기의 전원전압보다 높은 제1 전압을 인가하고, 상기 감지 증폭기의 감지 증폭 시 상기 셀 플레이트 라인에 상기 감지 증폭기의 전원전압을 인가하는 강유전체 메모리 장치.
  8. 제 7 항에 있어서, 상기 주기억 셀은,
    상기 정비트라인 및 제1 노드 사이에 연결되며 상기 워드라인이 게이트단에 연결되는 상기 제1 스위칭 트랜지스터와, 상기 제1 노드 및 상기 셀 플레이트 라인 사이에 연결되는 상기 제1 강유전 커패시터를 구비하는 저장 셀; 및
    상기 부비트라인 및 상기 제2 노드 사이에 연결되며 상기 워드라인이 게이트단에 연결되는 상기 제2 스위칭 트랜지스터, 상기 제2 노드 및 상기 셀 플레이트 라인 사이에 연결되는 상기 제2 강유전 커패시터를 구비하는 레퍼런스 셀을 포함하며,
    상기 저장 셀 및 상기 레퍼런스 셀은,
    서로 반대되는 데이터 상태를 저장하는 것을 특징으로 하는 강유전체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 워드라인을 구동하기 위한 워드라인 구동 수단; 및
    상기 셀 플레이트 라인을 상기 제1 전압 또는 상기 감지 증폭기의 전원 전압으로 구동하기 위한 셀 플레이트 라인 구동 수단
    을 더 포함하여 이루어지는 강유전체 메모리 장치.
  10. 제 7 항에 있어서, 상기 감지 증폭 수단은,
    상기 제2 강유전 커패시터의 양단 전압 차에 의해 유기되어 변화되는 상기 부비트라인의 전위를 기준전압으로 사용하여 감지 증폭 동작을 수행하는 것을 특징으로 하는 강유전체 메모리 장치.
  11. 강유전체 메모리 장치에 있어서,
    다수의 워드라인 및 다수의 비트라인이 서로 교차되어 매트릭스 형태로 구성되되, 셀 플레이트 라인과 정비트라인 및 부비트라인 사이에 각각 접속된 제1 강유전 커패시터와 제1 스위칭 트랜지스터를 포함하는 다수의 주기억 셀들로 어레이된 메모리 셀 어레이부; 및
    상기 정비트라인 및 상기 부비트라인의 미세한 신호차를 감지 증폭하는 감지증폭 수단을 포함하여,
    상기 주기억 셀에 저장된 데이터에 대한 리드 동작 시 상기 감지 증폭기의 감지 증폭 직전에 상기 셀 플레이트 라인으로 상기 감지 증폭기의 전원전압보다 높은 제1 전압을 인가하고, 상기 감지 증폭기의 감지 증폭 시 상기 셀 플레이트 라인으로 상기 감지 증폭기의 전원전압을 인가하는 강유전체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 워드라인을 구동하기 위한 워드라인 구동 수단;
    상기 셀 플레이트 라인을 상기 제1 전압 또는 상기 감지 증폭기의 전원 전압으로 구동하기 위한 셀 플레이트 라인 구동 수단; 및
    상기 감지증폭기의 기준 전압을 생성하기 위한 기준 전압 생성 수단
    을 더 포함하여 이루어지는 강유전체 메모리 장치.
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