JP2002016232A - 半導体記憶装置及びその駆動方法 - Google Patents
半導体記憶装置及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 蓄積用トランジスタに書き込まれているデー
タの消去動作を行なうことなく、データの再書き込みが
できるようにする。 【解決手段】 メモリセルアレイの列方向に延びる第１
のウエル領域Ｗ1 、Ｗ 2 及び第２のウエル領域Ｖ1 、Ｖ
2 が交互に設けられている。選択トランジスタＰが形成
されている第２のウエル領域Ｖ1 、Ｖ2 にＤＣ電圧−Ｖ
p を印加すると共に、蓄積トランジスタＱが形成されて
いる第１のウエル領域Ｗ1 、Ｗ2 は接地しておく。１行
目のワード線ＷＬ1 に＋Ｖp を印加する一方、２行目の
ワード線ＷＬ2 に−Ｖp を印加して、１行目の選択トラ
ンジスタＰ11、Ｐ12をオンにすることにより１行目のア
ドレスを選択する。１列目の動作電圧供給線ＧＬ1 に２
値データに対応して＋Ｖp 又は−Ｖp を印加する一方、
２列目の動作電圧供給線ＧＬ2 は接地する。これによ
り、アドレス１１が指定されると共に、アドレス１１の
ＭＦＭＩＳ型トランジスタの制御ゲート・ウエル間に±
Ｖp の電圧が印加されるので、アドレス１１のＭＦＭＩ
Ｓ型トランジスタに２値データが書き込まれる。
タの消去動作を行なうことなく、データの再書き込みが
できるようにする。 【解決手段】 メモリセルアレイの列方向に延びる第１
のウエル領域Ｗ1 、Ｗ 2 及び第２のウエル領域Ｖ1 、Ｖ
2 が交互に設けられている。選択トランジスタＰが形成
されている第２のウエル領域Ｖ1 、Ｖ2 にＤＣ電圧−Ｖ
p を印加すると共に、蓄積トランジスタＱが形成されて
いる第１のウエル領域Ｗ1 、Ｗ2 は接地しておく。１行
目のワード線ＷＬ1 に＋Ｖp を印加する一方、２行目の
ワード線ＷＬ2 に−Ｖp を印加して、１行目の選択トラ
ンジスタＰ11、Ｐ12をオンにすることにより１行目のア
ドレスを選択する。１列目の動作電圧供給線ＧＬ1 に２
値データに対応して＋Ｖp 又は−Ｖp を印加する一方、
２列目の動作電圧供給線ＧＬ2 は接地する。これによ
り、アドレス１１が指定されると共に、アドレス１１の
ＭＦＭＩＳ型トランジスタの制御ゲート・ウエル間に±
Ｖp の電圧が印加されるので、アドレス１１のＭＦＭＩ
Ｓ型トランジスタに２値データが書き込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性の半導体
記憶装置及びその駆動方法に関し、特に、強誘電体膜の
上に形成されたゲート電極を有する電界効果型トランジ
スタからなるＭＦＳ型トランジスタ、強誘電体膜と誘電
体膜との積層膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＩＳ型トランジス
タ、又は電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタから構成され、データが蓄積される蓄積トランジ
スタを有する半導体記憶装置及びその駆動方法に関す
る。
記憶装置及びその駆動方法に関し、特に、強誘電体膜の
上に形成されたゲート電極を有する電界効果型トランジ
スタからなるＭＦＳ型トランジスタ、強誘電体膜と誘電
体膜との積層膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＩＳ型トランジス
タ、又は電界効果型トランジスタのゲート電極の上に強
誘電体コンデンサが設けられてなるＭＦＭＩＳ型トラン
ジスタから構成され、データが蓄積される蓄積トランジ
スタを有する半導体記憶装置及びその駆動方法に関す
る。
【０００２】
【従来の技術】強誘電体膜を有する１トランジスタ型の
不揮発性半導体記憶装置としては、ＭＦＳ型トランジス
タ、ＭＦＩＳ型トランジスタ及びＭＦＭＩＳ型トランジ
スタの３種類が知られている。
不揮発性半導体記憶装置としては、ＭＦＳ型トランジス
タ、ＭＦＩＳ型トランジスタ及びＭＦＭＩＳ型トランジ
スタの３種類が知られている。
【０００３】ＭＦＳ型トランジスタとは、Metal （金
属）／Ferroelectric （強誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上における
チャネル領域の上に直接に形成された強誘電体膜からな
るゲート絶縁膜を有するトランジスタである。
属）／Ferroelectric （強誘電体）／Semiconductor
（半導体）の積層構造を意味し、半導体基板上における
チャネル領域の上に直接に形成された強誘電体膜からな
るゲート絶縁膜を有するトランジスタである。
【０００４】ＭＦＩＳ型トランジスタとは、Metal （金
属）／Ferroelectric （強誘電体）／Insulator （誘電
体）／Semiconductor （半導体）の積層構造を意味し、
強誘電体膜からなるゲート絶縁膜と半導体基板との間に
バッファ層となる誘電体膜を有するトランジスタであっ
て、ＭＦＳ型トランジスタよりも界面特性が改善されて
いる。
属）／Ferroelectric （強誘電体）／Insulator （誘電
体）／Semiconductor （半導体）の積層構造を意味し、
強誘電体膜からなるゲート絶縁膜と半導体基板との間に
バッファ層となる誘電体膜を有するトランジスタであっ
て、ＭＦＳ型トランジスタよりも界面特性が改善されて
いる。
【０００５】ＭＦＭＩＳ型トランジスタとは、Metal
（金属）／Ferroelectric （強誘電体）／Metal （金
属）／Insulator （誘電体）／Semiconductor （半導
体）の積層構造を意味し、ＭＯＳ構造を有する電界効果
型トランジスタのゲート電極の上に強誘電体コンデンサ
が設けられたトランジスタであって、電界効果型トラン
ジスタのゲート電極の上に絶縁膜を介して強誘電体コン
デンサが形成された第１の構造と、電界効果型トランジ
スタのゲート電極が強誘電体コンデンサの下部電極を兼
ねる第２の構造とが知られている。
（金属）／Ferroelectric （強誘電体）／Metal （金
属）／Insulator （誘電体）／Semiconductor （半導
体）の積層構造を意味し、ＭＯＳ構造を有する電界効果
型トランジスタのゲート電極の上に強誘電体コンデンサ
が設けられたトランジスタであって、電界効果型トラン
ジスタのゲート電極の上に絶縁膜を介して強誘電体コン
デンサが形成された第１の構造と、電界効果型トランジ
スタのゲート電極が強誘電体コンデンサの下部電極を兼
ねる第２の構造とが知られている。
【０００６】ところで、強誘電体膜を有する１トランジ
スタ型の不揮発性半導体記憶装置（不揮発性メモリ）を
データ蓄積用トランジスタとして用いるメモリセルにお
いては、例えば、特許第２９２１８１２号公報に示され
ているように、ＭＦＳトランジスタからなるデータ蓄積
用トランジスタに、ゲート選択用トランジスタ及びソー
ス選択用トランジスタがそれぞれ接続されることにより
１つのメモリセルが構成されている。
スタ型の不揮発性半導体記憶装置（不揮発性メモリ）を
データ蓄積用トランジスタとして用いるメモリセルにお
いては、例えば、特許第２９２１８１２号公報に示され
ているように、ＭＦＳトランジスタからなるデータ蓄積
用トランジスタに、ゲート選択用トランジスタ及びソー
ス選択用トランジスタがそれぞれ接続されることにより
１つのメモリセルが構成されている。
【０００７】図１４は特許第２９２１８１２号公報に示
されている１トランジスタ型の不揮発性半導体記憶装置
の回路構成を示しており、図１４において、ＷＬは書き
込み用ワード線であり、ＲＬは読み出し用ワード線であ
り、ＧＬは動作電圧供給線であり、ＢＬはビット線であ
り、Ｑ1 はデータ蓄積用トランジスタであり、Ｑ2 は書
き込み用トランジスタであり、Ｑ3 は読み出し用トラン
ジスタである。
されている１トランジスタ型の不揮発性半導体記憶装置
の回路構成を示しており、図１４において、ＷＬは書き
込み用ワード線であり、ＲＬは読み出し用ワード線であ
り、ＧＬは動作電圧供給線であり、ＢＬはビット線であ
り、Ｑ1 はデータ蓄積用トランジスタであり、Ｑ2 は書
き込み用トランジスタであり、Ｑ3 は読み出し用トラン
ジスタである。
【０００８】データ蓄積用トランジスタＱ1 のゲート
は、書き込み用トランジスタＱ2 を介して動作電圧供給
線ＧＬに接続され、データ蓄積用トランジスタＱ1 のド
レインは、読み出し用トランジスタＱ3 を介してビット
線ＢＬに接続され、データ蓄積用トランジスタＱ1 のソ
ースは接地されている。このような回路構成を有する複
数のメモリセルがシリコン基板上に配置されることによ
りメモリセルアレイが構成されている。
は、書き込み用トランジスタＱ2 を介して動作電圧供給
線ＧＬに接続され、データ蓄積用トランジスタＱ1 のド
レインは、読み出し用トランジスタＱ3 を介してビット
線ＢＬに接続され、データ蓄積用トランジスタＱ1 のソ
ースは接地されている。このような回路構成を有する複
数のメモリセルがシリコン基板上に配置されることによ
りメモリセルアレイが構成されている。
【０００９】以下、前記の回路構成を有するメモリセル
に対して、データの消去（ＥＲＡＳＥ）、データの書き
込み（ＷＲＩＴＥ）及びデータの読み出し（ＲＥＡＤ）
を行なう動作について、図１５を参照しながら説明す
る。
に対して、データの消去（ＥＲＡＳＥ）、データの書き
込み（ＷＲＩＴＥ）及びデータの読み出し（ＲＥＡＤ）
を行なう動作について、図１５を参照しながら説明す
る。
【００１０】まず、半導体基板上のウエル領域に負電位
を印加して、データ蓄積用トランジスタＱ1 のゲート・
基板間に電圧を印加することにより、強誘電体膜の分極
方向を一方向に揃える。これによって、全てのメモリセ
ルのデータが消去される。
を印加して、データ蓄積用トランジスタＱ1 のゲート・
基板間に電圧を印加することにより、強誘電体膜の分極
方向を一方向に揃える。これによって、全てのメモリセ
ルのデータが消去される。
【００１１】次に、データの書き込み動作をする際に
は、書き込み用トランジスタＱ2 により選択された所定
のアドレスにあるメモリセルのデータ蓄積用トランジス
タＱ1に対して、ゲート・基板間に電圧を印加して強誘
電体膜の分極方向を反転（オン状態）させるか、又はゲ
ート・基板間に電圧を印加することなく強誘電体膜の分
極方向を保持（オフ状態）する。すなわち、入力データ
に応じて分極反転（オン状態）又は分極保持（オフ状
態）という２種類の分極状態を発生させることにより、
データの書き込みを行なう。強誘電体膜の分極状態は電
圧を印加しない状態でも保持されるので、不揮発性の半
導体記憶装置として機能する。
は、書き込み用トランジスタＱ2 により選択された所定
のアドレスにあるメモリセルのデータ蓄積用トランジス
タＱ1に対して、ゲート・基板間に電圧を印加して強誘
電体膜の分極方向を反転（オン状態）させるか、又はゲ
ート・基板間に電圧を印加することなく強誘電体膜の分
極方向を保持（オフ状態）する。すなわち、入力データ
に応じて分極反転（オン状態）又は分極保持（オフ状
態）という２種類の分極状態を発生させることにより、
データの書き込みを行なう。強誘電体膜の分極状態は電
圧を印加しない状態でも保持されるので、不揮発性の半
導体記憶装置として機能する。
【００１２】次に、データの読み出し動作は、読み出し
用トランジスタＱ3 をオンして、ビット線ＢＬからデー
タ蓄積用トランジスタＱ1 のチャネルを通って接地線に
流れる電流（ドレイン・ソース間電流）に伴う電圧降下
を検出することにより行なう。データ蓄積用トランジス
タＱ1 の強誘電体膜の分極状態に応じて、チャネル抵抗
が変化するので、書き込まれたデータが読み出される。
用トランジスタＱ3 をオンして、ビット線ＢＬからデー
タ蓄積用トランジスタＱ1 のチャネルを通って接地線に
流れる電流（ドレイン・ソース間電流）に伴う電圧降下
を検出することにより行なう。データ蓄積用トランジス
タＱ1 の強誘電体膜の分極状態に応じて、チャネル抵抗
が変化するので、書き込まれたデータが読み出される。
【００１３】尚、特開平５−２０５４８７号公報には、
データ蓄積用トランジスタのウエル領域がメモリセル毎
に分離された構造を有する不揮発性半導体記憶装置が提
案されている。この半導体記憶装置の基本的な回路構成
は、前述の半導体記憶装置と同じであって、データを蓄
積する蓄積用トランジスタとなる第１の電界効果型トラ
ンジスタのウエル領域と、蓄積用トランジスタを選択す
る選択用トランジスタのウエル領域とは共通である。
データ蓄積用トランジスタのウエル領域がメモリセル毎
に分離された構造を有する不揮発性半導体記憶装置が提
案されている。この半導体記憶装置の基本的な回路構成
は、前述の半導体記憶装置と同じであって、データを蓄
積する蓄積用トランジスタとなる第１の電界効果型トラ
ンジスタのウエル領域と、蓄積用トランジスタを選択す
る選択用トランジスタのウエル領域とは共通である。
【００１４】
【発明が解決しようとする課題】ところで、前記従来の
半導体記憶装置においては、蓄積用トランジスタとなる
電界効果型トランジスタのウエル領域に電圧を印加し
て、強誘電体膜の分極方向を一方向に揃えることによ
り、ウエル領域を共有する蓄積用トランジスタに蓄積さ
れている全データを一括して消去した後、蓄積用トラン
ジスタ毎にデータの書き込み動作を行なうので、データ
の再書き込み（データの書き換え）動作に長時間を有す
るという問題がある。
半導体記憶装置においては、蓄積用トランジスタとなる
電界効果型トランジスタのウエル領域に電圧を印加し
て、強誘電体膜の分極方向を一方向に揃えることによ
り、ウエル領域を共有する蓄積用トランジスタに蓄積さ
れている全データを一括して消去した後、蓄積用トラン
ジスタ毎にデータの書き込み動作を行なうので、データ
の再書き込み（データの書き換え）動作に長時間を有す
るという問題がある。
【００１５】また、複数の蓄積用トランジスタが共有し
ており負荷容量が大きいウエル領域に対して電圧を印加
することにより、複数の蓄積用トランジスタのデータを
消去するので、データの消去を行なう際の動作速度が遅
いという問題もある。
ており負荷容量が大きいウエル領域に対して電圧を印加
することにより、複数の蓄積用トランジスタのデータを
消去するので、データの消去を行なう際の動作速度が遅
いという問題もある。
【００１６】前記に鑑み、本発明は、蓄積用トランジス
タに書き込まれているデータの消去動作を行なうことな
く、データの再書き込みができるようにして、データの
再書き込み（書き換え）に要する時間の短縮を図ること
を目的とする。
タに書き込まれているデータの消去動作を行なうことな
く、データの再書き込みができるようにして、データの
再書き込み（書き換え）に要する時間の短縮を図ること
を目的とする。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置は、強誘電体膜の上に
形成されたゲート電極を有する電界効果型トランジスタ
からなるＭＦＳ型トランジスタ、強誘電体膜と誘電体膜
との積層膜の上に形成されたゲート電極を有する電界効
果型トランジスタからなるＭＦＩＳ型トランジスタ、又
は電界効果型トランジスタのゲート電極の上に強誘電体
コンデンサが設けられてなるＭＦＭＩＳ型トランジスタ
から構成されており、データが蓄積される蓄積トランジ
スタと、電界効果型トランジスタから構成されており、
蓄積トランジスタを選択する選択トランジスタとを備え
た半導体記憶装置を対象とし、蓄積トランジスタを構成
する第１の電界効果型トランジスタの第１のウエル領域
と、選択トランジスタを構成する第２の電界効果型トラ
ンジスタの第２のウエル領域とは互いに分離されてお
り、第１の電界効果型トランジスタの第１のウエル領域
にＤＣ電圧を供給する第１の電圧供給線と、第１の電圧
供給線に対して独立に設けられ、第２の電界効果型トラ
ンジスタの第２のウエル領域にＤＣ電圧を供給する第２
の電圧供給線とを備えている。
め、本発明に係る半導体記憶装置は、強誘電体膜の上に
形成されたゲート電極を有する電界効果型トランジスタ
からなるＭＦＳ型トランジスタ、強誘電体膜と誘電体膜
との積層膜の上に形成されたゲート電極を有する電界効
果型トランジスタからなるＭＦＩＳ型トランジスタ、又
は電界効果型トランジスタのゲート電極の上に強誘電体
コンデンサが設けられてなるＭＦＭＩＳ型トランジスタ
から構成されており、データが蓄積される蓄積トランジ
スタと、電界効果型トランジスタから構成されており、
蓄積トランジスタを選択する選択トランジスタとを備え
た半導体記憶装置を対象とし、蓄積トランジスタを構成
する第１の電界効果型トランジスタの第１のウエル領域
と、選択トランジスタを構成する第２の電界効果型トラ
ンジスタの第２のウエル領域とは互いに分離されてお
り、第１の電界効果型トランジスタの第１のウエル領域
にＤＣ電圧を供給する第１の電圧供給線と、第１の電圧
供給線に対して独立に設けられ、第２の電界効果型トラ
ンジスタの第２のウエル領域にＤＣ電圧を供給する第２
の電圧供給線とを備えている。
【００１８】本発明に係る半導体記憶装置によると、蓄
積トランジスタを構成する第１の電界効果型トランジス
タの第１のウエル領域と、選択トランジスタを構成する
第２の電界効果型トランジスタの第２のウエル領域とは
互いに分離されていると共に、第１の電界効果型トラン
ジスタの第１のウエル領域にＤＣ電圧を供給する第１の
電圧供給線と、第２の電界効果型トランジスタの第２の
ウエル領域にＤＣ電圧を供給する第２の電圧供給線とを
備えているため、蓄積トランジスタを構成する第１の電
界効果型トランジスタの第１のウエル領域に、選択トラ
ンジスタを構成する第２の電界効果型トランジスタの第
２のウエル領域に対して独立に第１のＤＣ電圧を印加し
た状態で、蓄積トランジスタの第１の電界効果型トラン
ジスタの制御ゲートに、第１のウエル領域に印加される
第１のＤＣ電圧に対して正又は負の極性となる第２のＤ
Ｃ電圧を印加してデータを書き込むことができる。従っ
て、蓄積トランジスタに書き込まれているデータの消去
動作を行なうことなく、所望の蓄積トランジスタにデー
タの書き込みをすることができるため、つまり、複数の
蓄積トランジスタが共有しており負荷容量が大きいウエ
ル領域に電圧を印加して蓄積トランジスタのデータを消
去する動作を行なうことなくデータの書き込みができる
ので、データの書き換え動作に要する時間を短縮するこ
とができる。
積トランジスタを構成する第１の電界効果型トランジス
タの第１のウエル領域と、選択トランジスタを構成する
第２の電界効果型トランジスタの第２のウエル領域とは
互いに分離されていると共に、第１の電界効果型トラン
ジスタの第１のウエル領域にＤＣ電圧を供給する第１の
電圧供給線と、第２の電界効果型トランジスタの第２の
ウエル領域にＤＣ電圧を供給する第２の電圧供給線とを
備えているため、蓄積トランジスタを構成する第１の電
界効果型トランジスタの第１のウエル領域に、選択トラ
ンジスタを構成する第２の電界効果型トランジスタの第
２のウエル領域に対して独立に第１のＤＣ電圧を印加し
た状態で、蓄積トランジスタの第１の電界効果型トラン
ジスタの制御ゲートに、第１のウエル領域に印加される
第１のＤＣ電圧に対して正又は負の極性となる第２のＤ
Ｃ電圧を印加してデータを書き込むことができる。従っ
て、蓄積トランジスタに書き込まれているデータの消去
動作を行なうことなく、所望の蓄積トランジスタにデー
タの書き込みをすることができるため、つまり、複数の
蓄積トランジスタが共有しており負荷容量が大きいウエ
ル領域に電圧を印加して蓄積トランジスタのデータを消
去する動作を行なうことなくデータの書き込みができる
ので、データの書き換え動作に要する時間を短縮するこ
とができる。
【００１９】本発明に係る半導体記憶装置において、第
２の電界効果型トランジスタの耐圧は、第１の電界効果
型トランジスタの耐圧よりも高いことが好ましい。
２の電界効果型トランジスタの耐圧は、第１の電界効果
型トランジスタの耐圧よりも高いことが好ましい。
【００２０】このようにすると、大きな電圧が印加され
る第２の電界効果型トランジスタにおいては動作速度が
相対的に遅くなるが耐圧を高くすることができると共
に、大きな電圧が印加されない第１の電界効果型トラン
ジスタにおいては動作速度を速くすることができる。
る第２の電界効果型トランジスタにおいては動作速度が
相対的に遅くなるが耐圧を高くすることができると共
に、大きな電圧が印加されない第１の電界効果型トラン
ジスタにおいては動作速度を速くすることができる。
【００２１】本発明に係る半導体記憶装置において、蓄
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第２の電界効果型トランジスタのゲート絶縁膜の厚さ
は、第１の電界効果型トランジスタのゲート絶縁膜の厚
さよりも大きいことが好ましい。
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第２の電界効果型トランジスタのゲート絶縁膜の厚さ
は、第１の電界効果型トランジスタのゲート絶縁膜の厚
さよりも大きいことが好ましい。
【００２２】このようにすると、第２の電界効果型トラ
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
【００２３】本発明に係る半導体記憶装置において、蓄
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第１の電界効果型トランジスタ及び第２の電界効果型ト
ランジスタはＬＤＤ構造を有しており、第２の電界効果
型トランジスタの低濃度不純物層の長さは、第１の電界
効果型トランジスタの低濃度不純物層の長さよりも大き
いことが好ましい。
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第１の電界効果型トランジスタ及び第２の電界効果型ト
ランジスタはＬＤＤ構造を有しており、第２の電界効果
型トランジスタの低濃度不純物層の長さは、第１の電界
効果型トランジスタの低濃度不純物層の長さよりも大き
いことが好ましい。
【００２４】このようにすると、第２の電界効果型トラ
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
【００２５】本発明に係る半導体記憶装置において、蓄
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第２の電界効果型トランジスタのゲート電極のゲート長
さは、第１の電界効果型トランジスタのゲート電極のゲ
ート長さよりも大きいことが好ましい。
積トランジスタはＭＦＭＩＳ型トランジスタからなり、
第２の電界効果型トランジスタのゲート電極のゲート長
さは、第１の電界効果型トランジスタのゲート電極のゲ
ート長さよりも大きいことが好ましい。
【００２６】このようにすると、第２の電界効果型トラ
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
ンジスタの耐圧を第１の電界効果型トランジスタの耐圧
よりも確実に高くすることができる。
【００２７】本発明に係る半導体記憶装置において、第
１の電界効果型トランジスタ、第２の電界効果型トラン
ジスタ並びに第１及び第２の電界効果型トランジスタを
駆動する駆動回路は同一の半導体基板上に形成されてお
り、駆動回路に供給される駆動用電圧と第２の電界効果
型トランジスタの第２のウエル領域に供給されるＤＣ電
圧とは、同一の電圧電源から供給されることが好まし
い。
１の電界効果型トランジスタ、第２の電界効果型トラン
ジスタ並びに第１及び第２の電界効果型トランジスタを
駆動する駆動回路は同一の半導体基板上に形成されてお
り、駆動回路に供給される駆動用電圧と第２の電界効果
型トランジスタの第２のウエル領域に供給されるＤＣ電
圧とは、同一の電圧電源から供給されることが好まし
い。
【００２８】このようにすると、第２の電界効果型トラ
ンジスタの第２のウエル領域に供給されるＤＣ電圧を生
成する必要がないので、半導体基板上に形成されるＤＣ
電圧生成回路の構成を簡略化できると共にその面積を低
減することができる。
ンジスタの第２のウエル領域に供給されるＤＣ電圧を生
成する必要がないので、半導体基板上に形成されるＤＣ
電圧生成回路の構成を簡略化できると共にその面積を低
減することができる。
【００２９】本発明に係る半導体記憶装置において、第
１の電界効果型トランジスタの第１のウエル領域と、第
２の電界効果型トランジスタの第２のウエル領域とは、
互いに異なる導電型を有していることが好ましい。
１の電界効果型トランジスタの第１のウエル領域と、第
２の電界効果型トランジスタの第２のウエル領域とは、
互いに異なる導電型を有していることが好ましい。
【００３０】このようにすると、駆動回路に供給される
駆動用電圧と第２の電界効果型トランジスタの第２のウ
エル領域に供給されるＤＣ電圧とを同一の電圧電源から
供給することが容易になるので、半導体基板上に形成さ
れるＤＣ電圧生成回路を確実に簡略化することができ
る。
駆動用電圧と第２の電界効果型トランジスタの第２のウ
エル領域に供給されるＤＣ電圧とを同一の電圧電源から
供給することが容易になるので、半導体基板上に形成さ
れるＤＣ電圧生成回路を確実に簡略化することができ
る。
【００３１】本発明に係る半導体記憶装置の駆動方法
は、強誘電体膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＳ型トランジスタ、
強誘電体膜と誘電体膜との積層膜の上に形成されたゲー
ト電極を有する電界効果型トランジスタからなるＭＦＩ
Ｓ型トランジスタ、又は電界効果型トランジスタのゲー
ト電極の上に強誘電体コンデンサが設けられてなるＭＦ
ＭＩＳ型トランジスタから構成され、データが蓄積され
る蓄積トランジスタと、電界効果型トランジスタから構
成され蓄積トランジスタを選択する選択トランジスタと
を備え、蓄積トランジスタを構成する第１の電界効果型
トランジスタの第１のウエル領域と選択トランジスタを
構成する第２の電界効果型トランジスタの第２のウエル
領域とが互いに分離されている半導体記憶装置の駆動方
法を対象とし、第１の電界効果型トランジスタの第１の
ウエル領域に第１のＤＣ電圧を印加すると共に、第１の
電界効果型トランジスタの制御ゲートに第１のＤＣ電圧
に対して正又は負の極性となる第２のＤＣ電圧を印加す
ることにより、蓄積トランジスタにデータを書き込む工
程を備えている。
は、強誘電体膜の上に形成されたゲート電極を有する電
界効果型トランジスタからなるＭＦＳ型トランジスタ、
強誘電体膜と誘電体膜との積層膜の上に形成されたゲー
ト電極を有する電界効果型トランジスタからなるＭＦＩ
Ｓ型トランジスタ、又は電界効果型トランジスタのゲー
ト電極の上に強誘電体コンデンサが設けられてなるＭＦ
ＭＩＳ型トランジスタから構成され、データが蓄積され
る蓄積トランジスタと、電界効果型トランジスタから構
成され蓄積トランジスタを選択する選択トランジスタと
を備え、蓄積トランジスタを構成する第１の電界効果型
トランジスタの第１のウエル領域と選択トランジスタを
構成する第２の電界効果型トランジスタの第２のウエル
領域とが互いに分離されている半導体記憶装置の駆動方
法を対象とし、第１の電界効果型トランジスタの第１の
ウエル領域に第１のＤＣ電圧を印加すると共に、第１の
電界効果型トランジスタの制御ゲートに第１のＤＣ電圧
に対して正又は負の極性となる第２のＤＣ電圧を印加す
ることにより、蓄積トランジスタにデータを書き込む工
程を備えている。
【００３２】本発明に係る半導体記憶装置の駆動方法に
よると、蓄積トランジスタを構成する第１の電界効果型
トランジスタの第１のウエル領域に第１のＤＣ電圧を印
加した状態で、第１の電界効果型トランジスタの制御ゲ
ートに第１のＤＣ電圧に対して正又は負の極性となる第
２のＤＣ電圧を印加してデータを書き込むため、蓄積ト
ランジスタに書き込まれているデータの消去動作を行な
うことなく、所望の蓄積トランジスタにデータの書き込
みをすることができる。従って、複数の蓄積トランジス
タが共有しており負荷容量が大きいウエル領域に電圧を
印加して蓄積トランジスタのデータを消去する動作を行
なうことなくデータの書き込みができるので、データの
書き換え動作に要する時間を短縮することができる。
よると、蓄積トランジスタを構成する第１の電界効果型
トランジスタの第１のウエル領域に第１のＤＣ電圧を印
加した状態で、第１の電界効果型トランジスタの制御ゲ
ートに第１のＤＣ電圧に対して正又は負の極性となる第
２のＤＣ電圧を印加してデータを書き込むため、蓄積ト
ランジスタに書き込まれているデータの消去動作を行な
うことなく、所望の蓄積トランジスタにデータの書き込
みをすることができる。従って、複数の蓄積トランジス
タが共有しており負荷容量が大きいウエル領域に電圧を
印加して蓄積トランジスタのデータを消去する動作を行
なうことなくデータの書き込みができるので、データの
書き換え動作に要する時間を短縮することができる。
【００３３】本発明に係る半導体装置の駆動方法におい
て、第２の電界効果型トランジスタの耐圧は、第１の電
界効果型トランジスタの耐圧よりも高いことが好まし
い。
て、第２の電界効果型トランジスタの耐圧は、第１の電
界効果型トランジスタの耐圧よりも高いことが好まし
い。
【００３４】このようにすると、大きな電圧が印加され
る第２の電界効果型トランジスタにおいては動作速度が
相対的に遅くなるが耐圧を高くすることができると共
に、大きな電圧が印加されない第１の電界効果型トラン
ジスタにおいては動作速度を速くすることができる。
る第２の電界効果型トランジスタにおいては動作速度が
相対的に遅くなるが耐圧を高くすることができると共
に、大きな電圧が印加されない第１の電界効果型トラン
ジスタにおいては動作速度を速くすることができる。
【００３５】本発明に係る半導体記憶装置の駆動方法に
おいて、第１及び第２の電界効果型トランジスタを駆動
する駆動回路に供給されるＤＣ電圧と、第２の電界効果
型トランジスタの第２のウエル領域に供給されるＤＣ電
圧とは、同一の電圧電源から供給されることが好まし
い。
おいて、第１及び第２の電界効果型トランジスタを駆動
する駆動回路に供給されるＤＣ電圧と、第２の電界効果
型トランジスタの第２のウエル領域に供給されるＤＣ電
圧とは、同一の電圧電源から供給されることが好まし
い。
【００３６】このようにすると、第２の電界効果型トラ
ンジスタの第２のウエル領域に供給されるＤＣ電圧を生
成する必要がないので、半導体基板上に形成されるＤＣ
電圧生成回路の構成を簡略化できると共にその面積を低
減することができる。
ンジスタの第２のウエル領域に供給されるＤＣ電圧を生
成する必要がないので、半導体基板上に形成されるＤＣ
電圧生成回路の構成を簡略化できると共にその面積を低
減することができる。
【００３７】本発明に係る半導体記憶装置の駆動方法に
おいて、第１の電界効果型トランジスタの第１のウエル
領域と、第２の電界効果型トランジスタの第２のウエル
領域とは、互いに異なる導電型を有していることが好ま
しい。
おいて、第１の電界効果型トランジスタの第１のウエル
領域と、第２の電界効果型トランジスタの第２のウエル
領域とは、互いに異なる導電型を有していることが好ま
しい。
【００３８】このようにすると、駆動回路に供給される
駆動用電圧と第２の電界効果型トランジスタの第２のウ
エル領域に供給されるＤＣ電圧とを同一の電圧電源から
供給することが容易になるので、半導体基板上に形成さ
れるＤＣ電圧生成回路を確実に簡略化することができ
る。
駆動用電圧と第２の電界効果型トランジスタの第２のウ
エル領域に供給されるＤＣ電圧とを同一の電圧電源から
供給することが容易になるので、半導体基板上に形成さ
れるＤＣ電圧生成回路を確実に簡略化することができ
る。
【００３９】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体記憶装置及びその駆動方
法について、図１〜図４を参照しながら説明する。尚、
第１の実施形態においては、半導体記憶装置は、データ
を蓄積する蓄積トランジスタとして、ＭＦＭＩＳ型トラ
ンジスタを用いているが、これに代えて、ＭＦＳ型トラ
ンジスタ又はＭＦＩＳ型トランジスタを用いてもよい。
の第１の実施形態に係る半導体記憶装置及びその駆動方
法について、図１〜図４を参照しながら説明する。尚、
第１の実施形態においては、半導体記憶装置は、データ
を蓄積する蓄積トランジスタとして、ＭＦＭＩＳ型トラ
ンジスタを用いているが、これに代えて、ＭＦＳ型トラ
ンジスタ又はＭＦＩＳ型トランジスタを用いてもよい。
【００４０】図１は、第１の実施形態に係る半導体記憶
装置からなるメモリセルが２行×２列のマトリックス状
に配置されたメモリセルアレイの平面構造を示してお
り、図１において、ＷＬ1 、ＷＬ2 はワード線であり、
ＳＬ1 、ＳＬ2 はソース線であり、ＧＬ1 、ＧＬ2 は動
作電圧供給線であり、ＢＬ1 、ＢＬ2 はビット線であ
り、Ｑ11、Ｑ12、Ｑ21、Ｑ22はデータ蓄積用の電界効果
型トランジスタ（以下、単に蓄積トランジスタと称す
る。）であり、Ｃ11、Ｃ12、Ｃ21、Ｃ22は強誘電体コン
デンサであり、Ｐ11、Ｐ12、Ｐ21、Ｐ22は蓄積トランジ
スタＱ11、Ｑ12、Ｑ21、Ｑ22を選択する選択用の電界効
果型トランジスタ（以下、単に選択トランジスタと称す
る。）である。尚、同一のメモリセルに設けられている
各蓄積トランジスタＱ11、Ｑ12、Ｑ21、Ｑ22と、各強誘
電体コンデンサＣ11、Ｃ12、Ｃ21、Ｃ22とによってＭＦ
ＭＩＳ型トランジスタが構成されている。
装置からなるメモリセルが２行×２列のマトリックス状
に配置されたメモリセルアレイの平面構造を示してお
り、図１において、ＷＬ1 、ＷＬ2 はワード線であり、
ＳＬ1 、ＳＬ2 はソース線であり、ＧＬ1 、ＧＬ2 は動
作電圧供給線であり、ＢＬ1 、ＢＬ2 はビット線であ
り、Ｑ11、Ｑ12、Ｑ21、Ｑ22はデータ蓄積用の電界効果
型トランジスタ（以下、単に蓄積トランジスタと称す
る。）であり、Ｃ11、Ｃ12、Ｃ21、Ｃ22は強誘電体コン
デンサであり、Ｐ11、Ｐ12、Ｐ21、Ｐ22は蓄積トランジ
スタＱ11、Ｑ12、Ｑ21、Ｑ22を選択する選択用の電界効
果型トランジスタ（以下、単に選択トランジスタと称す
る。）である。尚、同一のメモリセルに設けられている
各蓄積トランジスタＱ11、Ｑ12、Ｑ21、Ｑ22と、各強誘
電体コンデンサＣ11、Ｃ12、Ｃ21、Ｃ22とによってＭＦ
ＭＩＳ型トランジスタが構成されている。
【００４１】図１に示すように、メモリセルアレイの列
方向に延びるｐ型の第１のウエル領域Ｗ1 、Ｗ2 及びｐ
型の第２のウエル領域Ｖ1 、Ｖ2 が行方向に交互に設け
られており、蓄積トランジスタＱは第１のウエル領域Ｗ
に形成されていると共に、選択トランジスタＰは第２の
ウエル領域Ｖに形成されている。
方向に延びるｐ型の第１のウエル領域Ｗ1 、Ｗ2 及びｐ
型の第２のウエル領域Ｖ1 、Ｖ2 が行方向に交互に設け
られており、蓄積トランジスタＱは第１のウエル領域Ｗ
に形成されていると共に、選択トランジスタＰは第２の
ウエル領域Ｖに形成されている。
【００４２】蓄積トランジスタＱのゲート電極（浮遊ゲ
ート）には、強誘電体コンデンサＣの下部電極が接続さ
れ、強誘電体コンデンサＣの上部電極（制御ゲート）
は、選択トランジスタＰを介して動作電圧供給線ＧＬに
接続され、選択トランジスタＰのゲートはワード線ＷＬ
に接続されている。従って、選択トランジスタＰは、ワ
ード線ＷＬによりオン・オフ制御されることによって、
動作電圧供給線ＧＬからの信号を蓄積トランジスタの制
御ゲートに伝達する。
ート）には、強誘電体コンデンサＣの下部電極が接続さ
れ、強誘電体コンデンサＣの上部電極（制御ゲート）
は、選択トランジスタＰを介して動作電圧供給線ＧＬに
接続され、選択トランジスタＰのゲートはワード線ＷＬ
に接続されている。従って、選択トランジスタＰは、ワ
ード線ＷＬによりオン・オフ制御されることによって、
動作電圧供給線ＧＬからの信号を蓄積トランジスタの制
御ゲートに伝達する。
【００４３】蓄積トランジスタＱのドレインはビット線
ＢＬに接続されていると共に、蓄積トランジスタＱのソ
ースはソース線ＳＬに接続されており、ビット線ＢＬと
ソース線ＳＬとの電位差によりデータの読み出しが行な
われる。
ＢＬに接続されていると共に、蓄積トランジスタＱのソ
ースはソース線ＳＬに接続されており、ビット線ＢＬと
ソース線ＳＬとの電位差によりデータの読み出しが行な
われる。
【００４４】以下、第１の実施形態に係る半導体記憶装
置からなるメモセルアレイにおけるアドレス１１（１行
目且つ１列目）のメモリセルに対して書き込み動作及び
読み出し動作を行なう方法について、図２を参照しなが
ら説明する。
置からなるメモセルアレイにおけるアドレス１１（１行
目且つ１列目）のメモリセルに対して書き込み動作及び
読み出し動作を行なう方法について、図２を参照しなが
ら説明する。
【００４５】（書き込み動作）まず、準備動作として、
選択トランジスタＰが形成されている第２のウエル領域
Ｖ1 、Ｖ2 に例えば−８ＶのＤＣ電圧−Ｖp （Ｖ1＝Ｖ2
＝−Ｖp ）を印加すると共に、蓄積トランジスタＱが形
成されている第１のウエル領域Ｗ1 、Ｗ2 は接地してお
く（Ｗ1＝Ｗ2＝０Ｖ）。
選択トランジスタＰが形成されている第２のウエル領域
Ｖ1 、Ｖ2 に例えば−８ＶのＤＣ電圧−Ｖp （Ｖ1＝Ｖ2
＝−Ｖp ）を印加すると共に、蓄積トランジスタＱが形
成されている第１のウエル領域Ｗ1 、Ｗ2 は接地してお
く（Ｗ1＝Ｗ2＝０Ｖ）。
【００４６】以下、アドレス１１のメモリセルにデータ
を書き込む動作について説明する。
を書き込む動作について説明する。
【００４７】１行目のワード線ＷＬ1 に＋Ｖp を印加す
る一方、２行目のワード線ＷＬ2 に−Ｖp を印加するこ
とにより、１行目の選択トランジスタＰ11、Ｐ12をオン
にする。これにより、１行目のアドレスが選択される。
る一方、２行目のワード線ＷＬ2 に−Ｖp を印加するこ
とにより、１行目の選択トランジスタＰ11、Ｐ12をオン
にする。これにより、１行目のアドレスが選択される。
【００４８】全てのソース線ＳＬ1 、ＳＬ2 を接地する
と共に、全てのビット線ＢＬ1 、ＢＬ2 を接地する。
と共に、全てのビット線ＢＬ1 、ＢＬ2 を接地する。
【００４９】１列目の動作電圧供給線ＧＬ1 に、２値デ
ータに対応して＋Ｖp 又は−Ｖp を印加する一方、２列
目の動作電圧供給線ＧＬ2 は接地する。これにより、１
列目のアドレスが指定される。
ータに対応して＋Ｖp 又は−Ｖp を印加する一方、２列
目の動作電圧供給線ＧＬ2 は接地する。これにより、１
列目のアドレスが指定される。
【００５０】このようにすると、アドレス１１が指定さ
れると共に、アドレス１１のＭＦＭＩＳ型トランジスタ
の制御ゲート・ウエル間に、例えば±８Ｖである±Ｖp
の電圧が印加されるので、アドレス１１のＭＦＭＩＳ型
トランジスタに２値データが書き込まれる。この場合、
２行目の選択トランジスタＰ21、Ｐ22はオフであるから
２行目のＭＦＭＩＳ型トランジスタにはデータは書き込
まれない。また、２列目の動作電圧供給線ＧＬ2 は接地
されているため、２列目のＭＦＭＩＳ型トランジスタの
データは書き換えられない。
れると共に、アドレス１１のＭＦＭＩＳ型トランジスタ
の制御ゲート・ウエル間に、例えば±８Ｖである±Ｖp
の電圧が印加されるので、アドレス１１のＭＦＭＩＳ型
トランジスタに２値データが書き込まれる。この場合、
２行目の選択トランジスタＰ21、Ｐ22はオフであるから
２行目のＭＦＭＩＳ型トランジスタにはデータは書き込
まれない。また、２列目の動作電圧供給線ＧＬ2 は接地
されているため、２列目のＭＦＭＩＳ型トランジスタの
データは書き換えられない。
【００５１】（読み出し動作）以下、アドレス１１のメ
モリセルに書き込まれたデータを読み出す動作について
説明する。
モリセルに書き込まれたデータを読み出す動作について
説明する。
【００５２】１行目のワード線ＷＬ1 にＶp を印加する
一方、２行目のワード線ＷＬ2 に−Ｖp を印加すること
により、１行目の選択トランジスタＰ11、Ｐ12をオンに
する。これにより、１行目のアドレスが選択される。
一方、２行目のワード線ＷＬ2 に−Ｖp を印加すること
により、１行目の選択トランジスタＰ11、Ｐ12をオンに
する。これにより、１行目のアドレスが選択される。
【００５３】全てのソース線ＳＬ1 、ＳＬ2 に０Ｖを印
加すると共に、１列目のビット線ＢＬ1 に例えば０．６
ＶのＶd を印加する一方、２列目のビット線ＢＬ2 に０
Ｖを印加する。これにより、１列目のアドレスが選択さ
れる。
加すると共に、１列目のビット線ＢＬ1 に例えば０．６
ＶのＶd を印加する一方、２列目のビット線ＢＬ2 に０
Ｖを印加する。これにより、１列目のアドレスが選択さ
れる。
【００５４】１列目の動作電圧供給線ＧＬ1 に例えば
０．７ＶのＶr を印加する一方、２列目の動作電圧供給
線ＧＬ2 に０Ｖを印加する。
０．７ＶのＶr を印加する一方、２列目の動作電圧供給
線ＧＬ2 に０Ｖを印加する。
【００５５】このようにすると、アドレス１１のＭＦＭ
ＩＳ型トランジスタの制御ゲートにＶr が印加されると
共に、該ＭＦＭＩＳ型トランジスタのドレイン・ソース
間にＶd が印加されるので、アドレス１１のＭＦＭＩＳ
型トランジスタに書き込まれている２値データが、±Ｖ
p に応じて定まるドレイン・ソース間の電流の変化とし
て検出される。この場合、２行目の選択トランジスタＰ
21、Ｐ22はオフであるから２行目のＭＦＭＩＳ型トラン
ジスタのドレイン・ソース間には電流が流れないと共
に、２列目のＭＦＭＩＳ型トランジスタのドレイン・ソ
ース間には電圧が印加されないので電流が流れない。
ＩＳ型トランジスタの制御ゲートにＶr が印加されると
共に、該ＭＦＭＩＳ型トランジスタのドレイン・ソース
間にＶd が印加されるので、アドレス１１のＭＦＭＩＳ
型トランジスタに書き込まれている２値データが、±Ｖ
p に応じて定まるドレイン・ソース間の電流の変化とし
て検出される。この場合、２行目の選択トランジスタＰ
21、Ｐ22はオフであるから２行目のＭＦＭＩＳ型トラン
ジスタのドレイン・ソース間には電流が流れないと共
に、２列目のＭＦＭＩＳ型トランジスタのドレイン・ソ
ース間には電圧が印加されないので電流が流れない。
【００５６】図３はＭＦＭＩＳ型トランジスタを構成す
るＭＩＳトランジスタ、及び制御ゲートに＋８Ｖ又は−
８Ｖが印加されて強誘電体膜の分極が反転しているＭＦ
ＭＩＳトランジスタにおけるＩds−ＶG 特性を示してい
る。制御ゲートに例えば＋８Ｖの電圧を印加してデータ
を書き込んだときにはしきい値はマイナス側にシフトす
ると共に、制御ゲートに例えば−８Ｖの電圧を印加して
データを書き込んだときにはしきい値はプラス側にシフ
トする。従って、制御ゲートに０．７ＶのＶrを印加す
ると、＋８Ｖを印加したときと−８Ｖを印加したときと
ではＩds比つまりオン・オフ比は１×１０3 以上になる
ので、ＭＦＭＩＳ型トランジスタに書き込まれている２
値データを、１×１０3 以上のオン・オフ比として現わ
れるドレイン・ソース間の電流の変化として読み出すこ
とができる。
るＭＩＳトランジスタ、及び制御ゲートに＋８Ｖ又は−
８Ｖが印加されて強誘電体膜の分極が反転しているＭＦ
ＭＩＳトランジスタにおけるＩds−ＶG 特性を示してい
る。制御ゲートに例えば＋８Ｖの電圧を印加してデータ
を書き込んだときにはしきい値はマイナス側にシフトす
ると共に、制御ゲートに例えば−８Ｖの電圧を印加して
データを書き込んだときにはしきい値はプラス側にシフ
トする。従って、制御ゲートに０．７ＶのＶrを印加す
ると、＋８Ｖを印加したときと−８Ｖを印加したときと
ではＩds比つまりオン・オフ比は１×１０3 以上になる
ので、ＭＦＭＩＳ型トランジスタに書き込まれている２
値データを、１×１０3 以上のオン・オフ比として現わ
れるドレイン・ソース間の電流の変化として読み出すこ
とができる。
【００５７】図４は、第１の実施形態に係る半導体記憶
装置からなるメモセルアレイが搭載された半導体チップ
１の平面構造を示しており、半導体チップ１の上には、
メモリセルアレイ２、行ドライバー３、列ドライバー
４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６Ａが形成
されている。
装置からなるメモセルアレイが搭載された半導体チップ
１の平面構造を示しており、半導体チップ１の上には、
メモリセルアレイ２、行ドライバー３、列ドライバー
４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６Ａが形成
されている。
【００５８】外部から半導体チップ１上のＶＤＤ端子に
導入された電源電圧及び半導体チップ１上のＧＮＤ端子
に導入された接地電圧は、メモリセルアレイ２を駆動す
る駆動回路である行ドライバー３及び列ドライバー４に
それぞれ供給される。
導入された電源電圧及び半導体チップ１上のＧＮＤ端子
に導入された接地電圧は、メモリセルアレイ２を駆動す
る駆動回路である行ドライバー３及び列ドライバー４に
それぞれ供給される。
【００５９】また、ＶＤＤ端子に導入された電源電圧は
ＤＣ−ＤＣコンバータ６Ａに供給され、ＤＣ−ＤＣコン
バータ６Ａは、ＤＣ電圧＋Ｖp 、ＤＣ電圧−Ｖp 、ＤＣ
電圧Ｖd 及びＤＣ電圧Ｖr を生成する。ＤＣ−ＤＣコン
バータ６Ａにより生成されたＤＣ電圧＋Ｖp は行ドライ
バー３及び列ドライバー４に送られ、ＤＣ−ＤＣコンバ
ータ６Ａにより生成されたＤＣ電圧−Ｖp は列ドライバ
ー４に送られ、ＤＣ−ＤＣコンバータ６Ａにより生成さ
れたＤＣ電圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー４に
送られる。
ＤＣ−ＤＣコンバータ６Ａに供給され、ＤＣ−ＤＣコン
バータ６Ａは、ＤＣ電圧＋Ｖp 、ＤＣ電圧−Ｖp 、ＤＣ
電圧Ｖd 及びＤＣ電圧Ｖr を生成する。ＤＣ−ＤＣコン
バータ６Ａにより生成されたＤＣ電圧＋Ｖp は行ドライ
バー３及び列ドライバー４に送られ、ＤＣ−ＤＣコンバ
ータ６Ａにより生成されたＤＣ電圧−Ｖp は列ドライバ
ー４に送られ、ＤＣ−ＤＣコンバータ６Ａにより生成さ
れたＤＣ電圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー４に
送られる。
【００６０】書き込み動作の準備時において、ＤＣ−Ｄ
Ｃコンバータ６Ａにより生成されたＤＣ電圧−Ｖp はメ
モリセルアレイ２の第２のウエル領域Ｖに供給されると
共に、ＧＮＤ端子に導入された接地電圧はメモリセルア
レイ２の第１のウエル領域Ｗに直接に供給される。
Ｃコンバータ６Ａにより生成されたＤＣ電圧−Ｖp はメ
モリセルアレイ２の第２のウエル領域Ｖに供給されると
共に、ＧＮＤ端子に導入された接地電圧はメモリセルア
レイ２の第１のウエル領域Ｗに直接に供給される。
【００６１】尚、ＧＮＤ端子に導入された接地電圧をメ
モリセルアレイ２の第１のウエル領域ＷにＤＣ電圧０Ｖ
として供給する電圧供給線が第１の電圧供給線を構成し
ていると共に、ＤＣ−ＤＣコンバータ６Ａにより生成さ
れたＤＣ電圧−Ｖp をメモリセルアレイ２の第２のウエ
ル領域ＶにＤＣ電圧−Ｖp として供給する電圧供給線が
第２の電圧供給線を構成している。
モリセルアレイ２の第１のウエル領域ＷにＤＣ電圧０Ｖ
として供給する電圧供給線が第１の電圧供給線を構成し
ていると共に、ＤＣ−ＤＣコンバータ６Ａにより生成さ
れたＤＣ電圧−Ｖp をメモリセルアレイ２の第２のウエ
ル領域ＶにＤＣ電圧−Ｖp として供給する電圧供給線が
第２の電圧供給線を構成している。
【００６２】図５は、第１の実施形態に係る半導体記憶
装置の断面構造を示しており、半導体基板１０の表面に
素子分離領域１１が形成され、半導体基板１０の表面部
における素子分離領域１１に囲まれた領域に、相対的に
狭い幅を持つｐ型の第１のウエル領域１２及び相対的に
広い幅を持つｐ型の第２のウエル領域１３がそれぞれ形
成されている。
装置の断面構造を示しており、半導体基板１０の表面に
素子分離領域１１が形成され、半導体基板１０の表面部
における素子分離領域１１に囲まれた領域に、相対的に
狭い幅を持つｐ型の第１のウエル領域１２及び相対的に
広い幅を持つｐ型の第２のウエル領域１３がそれぞれ形
成されている。
【００６３】第１のウエル領域１２の上には、２６．５
ｎｍの厚さを持つ第１のゲート絶縁膜１４を介して０．
６μｍのゲート長を持つ第１のゲート電極１６が形成さ
れていると共に、第２のウエル領域１３の上には、４０
ｎｍの厚さを持つ第２のゲート絶縁膜１５を介して１．
５μｍのゲート長を持つ第２のゲート電極１７が形成さ
れていると共に、第１及び第２のゲート電極１６、１７
の側面にはサイドウォール２０がそれぞれ形成されてい
る。
ｎｍの厚さを持つ第１のゲート絶縁膜１４を介して０．
６μｍのゲート長を持つ第１のゲート電極１６が形成さ
れていると共に、第２のウエル領域１３の上には、４０
ｎｍの厚さを持つ第２のゲート絶縁膜１５を介して１．
５μｍのゲート長を持つ第２のゲート電極１７が形成さ
れていると共に、第１及び第２のゲート電極１６、１７
の側面にはサイドウォール２０がそれぞれ形成されてい
る。
【００６４】第１のウエル領域１２の表面部には、０．
２μｍの長さを持つｎ型の第１の低濃度不純物層１８
と、ｎ型の高濃度不純物層２２とが形成されていると共
に、第２のウエル領域１３の表面部には、１．５μｍの
長さを持つｎ型の第２の低濃度不純物層１９と、ｎ型の
高濃度不純物層２３とが形成されている。また、第１の
ウエル領域１２の表面部にはｐ型の高濃度不純物層から
なる第１のコンタクト層２４が形成されていると共に、
第２のウエル領域１３の表面部にはｐ型の高濃度不純物
層からなる第２のコンタクト層２５が形成されている。
２μｍの長さを持つｎ型の第１の低濃度不純物層１８
と、ｎ型の高濃度不純物層２２とが形成されていると共
に、第２のウエル領域１３の表面部には、１．５μｍの
長さを持つｎ型の第２の低濃度不純物層１９と、ｎ型の
高濃度不純物層２３とが形成されている。また、第１の
ウエル領域１２の表面部にはｐ型の高濃度不純物層から
なる第１のコンタクト層２４が形成されていると共に、
第２のウエル領域１３の表面部にはｐ型の高濃度不純物
層からなる第２のコンタクト層２５が形成されている。
【００６５】以上説明した、第１の低濃度不純物層１
８、第１の高濃度不純物層２２、第１のゲート絶縁膜１
４及び第１のゲート電極１６によって蓄積トランジスタ
Ｐが構成されていると共に、第２の低濃度不純物層１
９、第２の高濃度不純物層２３、第２のゲート絶縁膜１
５及び第２のゲート電極１７によって選択トランジスタ
Ｑが構成されており、蓄積トランジスタＱの動作電圧は
５Ｖに設定することができると共に選択トランジスタＰ
の動作電圧は２１Ｖに設定することができる。
８、第１の高濃度不純物層２２、第１のゲート絶縁膜１
４及び第１のゲート電極１６によって蓄積トランジスタ
Ｐが構成されていると共に、第２の低濃度不純物層１
９、第２の高濃度不純物層２３、第２のゲート絶縁膜１
５及び第２のゲート電極１７によって選択トランジスタ
Ｑが構成されており、蓄積トランジスタＱの動作電圧は
５Ｖに設定することができると共に選択トランジスタＰ
の動作電圧は２１Ｖに設定することができる。
【００６６】第２のゲート絶縁膜１５の厚さが第１のゲ
ート絶縁膜１４の厚さよりも大きいという第１の特徴、
第２のゲート電極１７のゲート長が第１のゲート電極１
６のゲート長よりも大きいという第２の特徴、及び第２
の低濃度不純物層１９の長さが第１の低濃度不純物層１
８の長さよりも大きいという第３の特徴のうちの少なく
とも１つの特徴によって、選択トランジスタＰの耐圧が
蓄積トランジスタＱの耐圧よりも大きいという構成が実
現される。
ート絶縁膜１４の厚さよりも大きいという第１の特徴、
第２のゲート電極１７のゲート長が第１のゲート電極１
６のゲート長よりも大きいという第２の特徴、及び第２
の低濃度不純物層１９の長さが第１の低濃度不純物層１
８の長さよりも大きいという第３の特徴のうちの少なく
とも１つの特徴によって、選択トランジスタＰの耐圧が
蓄積トランジスタＱの耐圧よりも大きいという構成が実
現される。
【００６７】第１及び第２のゲート電極１６、１７を覆
うように第１の層間絶縁膜２６が形成され、該第１の層
間絶縁膜２６の上に、ＴｉＮ膜からなるバリア層２８、
Ｉｒ膜、ＩｒＯ2 膜及びＰｔ膜からなる下部電極２９、
２００ｎｍの厚さを持つＳｒＢｉ2Ｔａ2Ｏ9 膜からなる
強誘電体膜３０及びＰｔ膜からなる上部電極３１が形成
されている。これら下部電極２９、強誘電体膜３０及び
上部電極３１によって強誘電体コンデンサＣが構成され
ており、強誘電体コンデンサＣの上部電極３１は蓄積ト
ランジスタＱの第１のゲート電極１６と第１の接続プラ
グ２７により接続されている。
うように第１の層間絶縁膜２６が形成され、該第１の層
間絶縁膜２６の上に、ＴｉＮ膜からなるバリア層２８、
Ｉｒ膜、ＩｒＯ2 膜及びＰｔ膜からなる下部電極２９、
２００ｎｍの厚さを持つＳｒＢｉ2Ｔａ2Ｏ9 膜からなる
強誘電体膜３０及びＰｔ膜からなる上部電極３１が形成
されている。これら下部電極２９、強誘電体膜３０及び
上部電極３１によって強誘電体コンデンサＣが構成され
ており、強誘電体コンデンサＣの上部電極３１は蓄積ト
ランジスタＱの第１のゲート電極１６と第１の接続プラ
グ２７により接続されている。
【００６８】強誘電体コンデンサＣを覆うように第２の
層間絶縁膜３２が形成され、該第２の層間絶縁膜３２の
上に、ＴｉＮ膜からなるバリア層３５を介して、Ａｌ膜
からなる下層配線３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３
６Ｅ、３６Ｆ、３６Ｇが形成されている。下層配線３６
Ａと第１のコンタクト層２４とは第２の接続プラグ３３
により接続され、下層配線３６Ｂと第１の高濃度不純物
層２２のうちの一方とは第２の接続プラグ３３により接
続され、下層配線３６Ｃと上部電極３１とは第３の接続
プラグ３４により接続され、下層配線３６Ｄと第１の高
濃度不純物層２２のうちの他方とは第２の接続プラグ３
３により接続され、下層配線３６Ｅと第２の高濃度不純
物層２３のうちの一方とは第２の接続プラグ３３により
接続され、下層配線３６Ｆと第２の高濃度不純物層２３
のうちの他方とは第２の接続プラグ３３により接続さ
れ、下層配線３６Ｇと第２のコンタクト層２５とは第２
の接続プラグ３３により接続されている。
層間絶縁膜３２が形成され、該第２の層間絶縁膜３２の
上に、ＴｉＮ膜からなるバリア層３５を介して、Ａｌ膜
からなる下層配線３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３
６Ｅ、３６Ｆ、３６Ｇが形成されている。下層配線３６
Ａと第１のコンタクト層２４とは第２の接続プラグ３３
により接続され、下層配線３６Ｂと第１の高濃度不純物
層２２のうちの一方とは第２の接続プラグ３３により接
続され、下層配線３６Ｃと上部電極３１とは第３の接続
プラグ３４により接続され、下層配線３６Ｄと第１の高
濃度不純物層２２のうちの他方とは第２の接続プラグ３
３により接続され、下層配線３６Ｅと第２の高濃度不純
物層２３のうちの一方とは第２の接続プラグ３３により
接続され、下層配線３６Ｆと第２の高濃度不純物層２３
のうちの他方とは第２の接続プラグ３３により接続さ
れ、下層配線３６Ｇと第２のコンタクト層２５とは第２
の接続プラグ３３により接続されている。
【００６９】下層配線３６Ａ、３６Ｂ、３６Ｃ、３６
Ｄ、３６Ｅ、３６Ｆ、３６Ｇを覆うように第３の層間絶
縁膜３７が形成され、該第３の層間絶縁膜３７の上に、
ＴｉＮ膜からなるバリア層３９を介してＡｌ膜からなる
上層配線４０が形成されており、下層配線３６Ｄと上層
配線４０とは第４の接続プラグ３８により接続されてい
る。
Ｄ、３６Ｅ、３６Ｆ、３６Ｇを覆うように第３の層間絶
縁膜３７が形成され、該第３の層間絶縁膜３７の上に、
ＴｉＮ膜からなるバリア層３９を介してＡｌ膜からなる
上層配線４０が形成されており、下層配線３６Ｄと上層
配線４０とは第４の接続プラグ３８により接続されてい
る。
【００７０】上層配線４０を覆うようにＳｉＯ2 膜から
なる第１の保護膜４１が形成され、該第１の保護膜４１
の上にＳｉＮx 膜からなる第２の保護膜４２が形成され
ている。
なる第１の保護膜４１が形成され、該第１の保護膜４１
の上にＳｉＮx 膜からなる第２の保護膜４２が形成され
ている。
【００７１】以下、第１の実施形態に係る半導体記憶装
置の製造方法について、図６（ａ）、（ｂ）、図７
（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９及び図１０
を参照しながら説明する。
置の製造方法について、図６（ａ）、（ｂ）、図７
（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９及び図１０
を参照しながら説明する。
【００７２】まず、図６（ａ）に示すように、Ｓｉから
なる半導体基板１０の表面にＬＯＣＯＳ法によりＳｉＯ
2 からなる素子分離領域１１を形成した後、半導体基板
１０の表面部における素子分離領域１１に囲まれた領域
にｐ型の不純物をイオン注入して、相対的に狭い幅を持
つｐ型の第１のウエル領域１２及び相対的に広い幅を持
つｐ型の第２のウエル領域１３を形成する。
なる半導体基板１０の表面にＬＯＣＯＳ法によりＳｉＯ
2 からなる素子分離領域１１を形成した後、半導体基板
１０の表面部における素子分離領域１１に囲まれた領域
にｐ型の不純物をイオン注入して、相対的に狭い幅を持
つｐ型の第１のウエル領域１２及び相対的に広い幅を持
つｐ型の第２のウエル領域１３を形成する。
【００７３】次に、半導体基板１０に熱酸化法を施し
て、第１及び第２のウエル領域１２、１３の表面に２
６．５ｎｍの厚さを持つＳｉＯ2 膜を形成した後、該Ｓ
ｉＯ2 膜における第１のウエル領域１２の表面に形成さ
れている部分をエッチングにより選択的に除去して、図
６（ｂ）に示すように、第２のウエル領域１３の表面に
２６．５ｎｍの厚さを持つＳｉＯ2 膜からなる第２のゲ
ート絶縁膜１５を形成する。
て、第１及び第２のウエル領域１２、１３の表面に２
６．５ｎｍの厚さを持つＳｉＯ2 膜を形成した後、該Ｓ
ｉＯ2 膜における第１のウエル領域１２の表面に形成さ
れている部分をエッチングにより選択的に除去して、図
６（ｂ）に示すように、第２のウエル領域１３の表面に
２６．５ｎｍの厚さを持つＳｉＯ2 膜からなる第２のゲ
ート絶縁膜１５を形成する。
【００７４】次に、再び半導体基板１０に熱酸化法を施
して、図７（ａ）に示すように、第１のウエル領域１２
の表面に１３．５ｎｍの厚さを持つＳｉＯ2 膜からなる
第１のゲート絶縁膜１４を形成すると共に、第２のウエ
ル領域１２の表面に形成されている第２のゲート絶縁膜
１５の厚さを４０ｎｍに増大させる。
して、図７（ａ）に示すように、第１のウエル領域１２
の表面に１３．５ｎｍの厚さを持つＳｉＯ2 膜からなる
第１のゲート絶縁膜１４を形成すると共に、第２のウエ
ル領域１２の表面に形成されている第２のゲート絶縁膜
１５の厚さを４０ｎｍに増大させる。
【００７５】次に、第１及び第２のゲート絶縁膜１４、
１５の上に３００ｎｍの厚さを持つポリシリコン膜を堆
積した後、該ポリシリコン膜にリンイオンをドーピング
し、その後、リンドープされたポリシリコン膜をパタニ
ングすることにより、図７（ｂ）に示すように、第１の
絶縁膜１４の上に０．６μｍのゲート長を持つ第１のゲ
ート電極１６を形成すると共に、第２の絶縁膜１５の上
に１．５μｍのゲート長を持つ第２のゲート電極１７を
形成する。次に、第１のゲート電極１６をマスクにして
第１のウエル領域１２の表面部にｎ型の不純物イオンを
ドーピングしてｎ型の第１の低濃度不純物層１８を形成
すると共に、第２のゲート電極１７をマスクにして第２
のウエル領域１３の表面部にｎ型の不純物イオンをドー
ピングしてｎ型の第２の低濃度不純物層１９を形成す
る。
１５の上に３００ｎｍの厚さを持つポリシリコン膜を堆
積した後、該ポリシリコン膜にリンイオンをドーピング
し、その後、リンドープされたポリシリコン膜をパタニ
ングすることにより、図７（ｂ）に示すように、第１の
絶縁膜１４の上に０．６μｍのゲート長を持つ第１のゲ
ート電極１６を形成すると共に、第２の絶縁膜１５の上
に１．５μｍのゲート長を持つ第２のゲート電極１７を
形成する。次に、第１のゲート電極１６をマスクにして
第１のウエル領域１２の表面部にｎ型の不純物イオンを
ドーピングしてｎ型の第１の低濃度不純物層１８を形成
すると共に、第２のゲート電極１７をマスクにして第２
のウエル領域１３の表面部にｎ型の不純物イオンをドー
ピングしてｎ型の第２の低濃度不純物層１９を形成す
る。
【００７６】次に、半導体基板１０の上に全面に亘って
ＳｉＯ2 膜を堆積した後、該ＳｉＯ 2 膜に対して異方性
エッチングを施すことにより、図８（ａ）に示すよう
に、第１及び第２のゲート電極１６、１７の側面にサイ
ドウォール２０を形成する。次に、半導体基板１０の上
に、高濃度不純物層の形成領域に開口部を有するレジス
トパターン２１を形成した後、該レジストパターン２１
をマスクとしてｎ型の不純物イオンをドーピングして、
第１のウエル領域１２に第１の高濃度不純物層２２を形
成すると共に、第２のウエル領域１３に第２の高濃度不
純物層２３を形成する。この場合、レジストパターン２
１は、第２のゲート電極１７を覆っているが第１のゲー
ト電極１６を覆っていないので、第２の低濃度不純物層
１９における第２のゲート電極側の領域の長さ（１．５
μｍ）は、第１の低濃度不純物層１８における第１のゲ
ート電極側の領域の長さ（０．２μｍ）よりも大きい。
ＳｉＯ2 膜を堆積した後、該ＳｉＯ 2 膜に対して異方性
エッチングを施すことにより、図８（ａ）に示すよう
に、第１及び第２のゲート電極１６、１７の側面にサイ
ドウォール２０を形成する。次に、半導体基板１０の上
に、高濃度不純物層の形成領域に開口部を有するレジス
トパターン２１を形成した後、該レジストパターン２１
をマスクとしてｎ型の不純物イオンをドーピングして、
第１のウエル領域１２に第１の高濃度不純物層２２を形
成すると共に、第２のウエル領域１３に第２の高濃度不
純物層２３を形成する。この場合、レジストパターン２
１は、第２のゲート電極１７を覆っているが第１のゲー
ト電極１６を覆っていないので、第２の低濃度不純物層
１９における第２のゲート電極側の領域の長さ（１．５
μｍ）は、第１の低濃度不純物層１８における第１のゲ
ート電極側の領域の長さ（０．２μｍ）よりも大きい。
【００７７】これによって、第１の低濃度不純物層１
８、第１の高濃度不純物層２２、第１のゲート絶縁膜１
４及び第１のゲート電極１６からなる蓄積トランジスタ
Ｑが形成されると共に、第２の低濃度不純物層１９、第
２の高濃度不純物層２３、第２のゲート絶縁膜１５及び
第２のゲート電極１７からなる選択トランジスタＰが形
成される。
８、第１の高濃度不純物層２２、第１のゲート絶縁膜１
４及び第１のゲート電極１６からなる蓄積トランジスタ
Ｑが形成されると共に、第２の低濃度不純物層１９、第
２の高濃度不純物層２３、第２のゲート絶縁膜１５及び
第２のゲート電極１７からなる選択トランジスタＰが形
成される。
【００７８】次に、図示は省略しているが、半導体基板
１０の上に、コンタクト層の形成領域に開口部を有する
レジストパターンを形成した後、該レジストパターンを
マスクとしてｐ型の不純物イオンをドーピングすること
により、図８（ｂ）に示すように、第１のウエル領域１
２に第１のコンタクト層２４を形成すると共に、第２の
ウエル領域１３に第２のコンタクト層２５を形成する。
次に、９００℃の温度下でアニール処理を行なった後、
半導体基板１０の上に全面に亘ってＳｉＯ2 膜からなる
第１の層間絶縁膜２６を形成する。
１０の上に、コンタクト層の形成領域に開口部を有する
レジストパターンを形成した後、該レジストパターンを
マスクとしてｐ型の不純物イオンをドーピングすること
により、図８（ｂ）に示すように、第１のウエル領域１
２に第１のコンタクト層２４を形成すると共に、第２の
ウエル領域１３に第２のコンタクト層２５を形成する。
次に、９００℃の温度下でアニール処理を行なった後、
半導体基板１０の上に全面に亘ってＳｉＯ2 膜からなる
第１の層間絶縁膜２６を形成する。
【００７９】次に、図９に示すように、第１の層間絶縁
膜２６にプラグ孔を形成した後、第１の層間絶縁膜２６
の上にポリシリコン膜を堆積し、その後、該ポリシリコ
ン膜におけるプラグ孔から露出している部分を除去し
て、第１の層間絶縁膜２６に第２のゲート電極１７と接
続する第１の接続プラグ２７を形成する。
膜２６にプラグ孔を形成した後、第１の層間絶縁膜２６
の上にポリシリコン膜を堆積し、その後、該ポリシリコ
ン膜におけるプラグ孔から露出している部分を除去し
て、第１の層間絶縁膜２６に第２のゲート電極１７と接
続する第１の接続プラグ２７を形成する。
【００８０】次に、スパッタ法により、第１の層間絶縁
膜２６の上にＴｉＮ膜、Ｉｒ膜、ＩｒＯ2 膜及びＰｔ膜
を順次堆積して積層膜を形成した後、該積層膜をパター
ニングして、ＴｉＮ膜からなるバリア層２８、並びにＩ
ｒ膜、ＩｒＯ2 膜及びＰｔ膜からなる下部電極２９を形
成する。次に、スピンコート法により下部電極２９の上
に１００ｎｍの厚さを持つ第１のＳｒＢｉ2Ｔａ2Ｏ9 膜
（以下、ＳＢＴ膜と称する。）を形成した後、８００℃
のアニールを行なって結晶化し、その後、スピンコート
法により第１のＳＢＴ膜の上に１００ｎｍの厚さを持つ
第２のＳＢＴ膜を形成した後、８００℃のアニールを行
なって結晶化する。次に、スパッタ法により、第２のＳ
ＢＴ膜の上にＰｔ膜を堆積した後、該Ｐｔ膜、第２のＳ
ＢＴ膜及び第１のＳＢＴ膜をパターニングして、第１及
び第２のＳＢＴ膜からなる強誘電体膜３０及びＰｔ膜か
らなる上部電極３１を形成する。
膜２６の上にＴｉＮ膜、Ｉｒ膜、ＩｒＯ2 膜及びＰｔ膜
を順次堆積して積層膜を形成した後、該積層膜をパター
ニングして、ＴｉＮ膜からなるバリア層２８、並びにＩ
ｒ膜、ＩｒＯ2 膜及びＰｔ膜からなる下部電極２９を形
成する。次に、スピンコート法により下部電極２９の上
に１００ｎｍの厚さを持つ第１のＳｒＢｉ2Ｔａ2Ｏ9 膜
（以下、ＳＢＴ膜と称する。）を形成した後、８００℃
のアニールを行なって結晶化し、その後、スピンコート
法により第１のＳＢＴ膜の上に１００ｎｍの厚さを持つ
第２のＳＢＴ膜を形成した後、８００℃のアニールを行
なって結晶化する。次に、スパッタ法により、第２のＳ
ＢＴ膜の上にＰｔ膜を堆積した後、該Ｐｔ膜、第２のＳ
ＢＴ膜及び第１のＳＢＴ膜をパターニングして、第１及
び第２のＳＢＴ膜からなる強誘電体膜３０及びＰｔ膜か
らなる上部電極３１を形成する。
【００８１】これによって、下部電極２９、強誘電体膜
３０及び上部電極３１からなる強誘電体コンデンサＣが
形成されると共に、蓄積トランジスタＱの第１のゲート
電極１６と強誘電体コンデンサＣの上部電極３１とが第
１の接続プラグ２７により接続される。
３０及び上部電極３１からなる強誘電体コンデンサＣが
形成されると共に、蓄積トランジスタＱの第１のゲート
電極１６と強誘電体コンデンサＣの上部電極３１とが第
１の接続プラグ２７により接続される。
【００８２】次に、図１０に示すように、強誘電体コン
デンサＣを覆うようにＳｉＯ2 膜からなる第２の層間絶
縁膜３２を堆積した後、ＣＭＰ法により第２の層間絶縁
膜３２を平坦化する。次に、ヴィアホールを開口し、第
２の層間絶縁膜３２の上に全面に亘ってＷ膜を堆積した
後、該Ｗ膜における第２の層間絶縁膜３２の上に露出し
ている部分を除去して、第１の層間絶縁膜２６及び第２
の層間絶縁膜３２にＷ膜からなる第２の接続プラグ３３
を形成すると共に、第２の層間絶縁膜３２にＷ膜からな
る第３の接続プラグ３４を形成する。
デンサＣを覆うようにＳｉＯ2 膜からなる第２の層間絶
縁膜３２を堆積した後、ＣＭＰ法により第２の層間絶縁
膜３２を平坦化する。次に、ヴィアホールを開口し、第
２の層間絶縁膜３２の上に全面に亘ってＷ膜を堆積した
後、該Ｗ膜における第２の層間絶縁膜３２の上に露出し
ている部分を除去して、第１の層間絶縁膜２６及び第２
の層間絶縁膜３２にＷ膜からなる第２の接続プラグ３３
を形成すると共に、第２の層間絶縁膜３２にＷ膜からな
る第３の接続プラグ３４を形成する。
【００８３】次に、第２の層間絶縁膜３２の上にＴｉＮ
膜及びＡｌ膜を順次堆積した後、該ＴｉＮ膜及びＡｌ膜
をパターニングして、ＴｉＮ膜からなるバリア層３５
と、Ａｌ膜からなる下層配線３６Ａ、３６Ｂ、３６Ｃ、
３６Ｄ、３６Ｅ、３６Ｆ、３６Ｇを形成する。この場
合、下層配線３６Ａと第１のコンタクト層２４とは第２
の接続プラグ３３により接続され、下層配線３６Ｂと第
１の高濃度不純物層２２のうちの一方とは第２の接続プ
ラグ３３により接続され、下層配線３６Ｃと上部電極３
１とは第３の接続プラグ３４により接続され、下層配線
３６Ｄと第１の高濃度不純物層２２のうちの他方とは第
２の接続プラグ３３により接続され、下層配線３６Ｅと
第２の高濃度不純物層２３のうちの一方とは第２の接続
プラグ３３により接続され、下層配線３６Ｆと第２の高
濃度不純物層２３のうちの他方とは第２の接続プラグ３
３により接続され、下層配線３６Ｇと第２のコンタクト
層２５とは第２の接続プラグ３３により接続される。
膜及びＡｌ膜を順次堆積した後、該ＴｉＮ膜及びＡｌ膜
をパターニングして、ＴｉＮ膜からなるバリア層３５
と、Ａｌ膜からなる下層配線３６Ａ、３６Ｂ、３６Ｃ、
３６Ｄ、３６Ｅ、３６Ｆ、３６Ｇを形成する。この場
合、下層配線３６Ａと第１のコンタクト層２４とは第２
の接続プラグ３３により接続され、下層配線３６Ｂと第
１の高濃度不純物層２２のうちの一方とは第２の接続プ
ラグ３３により接続され、下層配線３６Ｃと上部電極３
１とは第３の接続プラグ３４により接続され、下層配線
３６Ｄと第１の高濃度不純物層２２のうちの他方とは第
２の接続プラグ３３により接続され、下層配線３６Ｅと
第２の高濃度不純物層２３のうちの一方とは第２の接続
プラグ３３により接続され、下層配線３６Ｆと第２の高
濃度不純物層２３のうちの他方とは第２の接続プラグ３
３により接続され、下層配線３６Ｇと第２のコンタクト
層２５とは第２の接続プラグ３３により接続される。
【００８４】次に、下層配線３６Ａ、３６Ｂ、３６Ｃ、
３６Ｄ、３６Ｅ、３６Ｆ、３６Ｇを覆うように、ＳｉＯ
2 膜からなる第３の層間絶縁膜３７を堆積した後、ＣＭ
Ｐ法により第３の層間絶縁膜３７を平坦化し、その後、
第２及び第３の接続プラグ３３、３４と同様にして、第
３の層間絶縁膜３７に第４の接続プラグ３８を形成す
る。
３６Ｄ、３６Ｅ、３６Ｆ、３６Ｇを覆うように、ＳｉＯ
2 膜からなる第３の層間絶縁膜３７を堆積した後、ＣＭ
Ｐ法により第３の層間絶縁膜３７を平坦化し、その後、
第２及び第３の接続プラグ３３、３４と同様にして、第
３の層間絶縁膜３７に第４の接続プラグ３８を形成す
る。
【００８５】次に、第３の層間絶縁膜３２の上にＴｉＮ
膜及びＡｌ膜を順次堆積した後、該ＴｉＮ膜及びＡｌ膜
をパターニングして、ＴｉＮ膜からなるバリア層３９
と、Ａｌ膜からなる上層配線４０を形成する。この場
合、下層配線３６Ｄと上層配線４０とは第４の接続プラ
グ３８により接続される。
膜及びＡｌ膜を順次堆積した後、該ＴｉＮ膜及びＡｌ膜
をパターニングして、ＴｉＮ膜からなるバリア層３９
と、Ａｌ膜からなる上層配線４０を形成する。この場
合、下層配線３６Ｄと上層配線４０とは第４の接続プラ
グ３８により接続される。
【００８６】次に、上層配線４０を覆うようにＳｉＯ2
膜からなる第１の保護膜４１を堆積した後、該第１の保
護膜４１の上にＳｉＮx 膜からなる第２の保護膜４２を
堆積すると、図５に示すような第１の実施形態に係る半
導体記憶装置が得られる。
膜からなる第１の保護膜４１を堆積した後、該第１の保
護膜４１の上にＳｉＮx 膜からなる第２の保護膜４２を
堆積すると、図５に示すような第１の実施形態に係る半
導体記憶装置が得られる。
【００８７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図１１〜図１３を参照しながら説明する。尚、第２
の実施形態においては、半導体記憶装置は、データを蓄
積する蓄積トランジスタとして、ＭＦＭＩＳ型トランジ
スタを用いているが、これに代えて、ＭＦＳ型トランジ
スタ又はＭＦＩＳ型トランジスタを用いてもよい。
実施形態に係る半導体記憶装置及びその駆動方法につい
て、図１１〜図１３を参照しながら説明する。尚、第２
の実施形態においては、半導体記憶装置は、データを蓄
積する蓄積トランジスタとして、ＭＦＭＩＳ型トランジ
スタを用いているが、これに代えて、ＭＦＳ型トランジ
スタ又はＭＦＩＳ型トランジスタを用いてもよい。
【００８８】図１１は、第２の実施形態に係る半導体記
憶装置からなるメモリセルが２行×２列のマトリックス
状に配置されたメモリセルの平面構造を示しており、図
１１において、ＷＬ1 、ＷＬ2 はワード線であり、ＳＬ
1 、ＳＬ2 はソース線であり、ＧＬ1 、ＧＬ2 は動作電
圧供給線であり、ＢＬ1 、ＢＬ2 はビット線であり、Ｑ
11、Ｑ12、Ｑ21、Ｑ22は蓄積トランジスタであり、
Ｃ11、Ｃ12、Ｃ21、Ｃ22は強誘電体コンデンサであり、
Ｐ11、Ｐ12、Ｐ21、Ｐ22は選択トランジスタである。
尚、蓄積トランジスタＱ11、Ｑ12、Ｑ21、Ｑ22と、強誘
電体コンデンサＣ11、Ｃ12、Ｃ21、Ｃ22とによってＭＦ
ＭＩＳ型トランジスタが構成されている。
憶装置からなるメモリセルが２行×２列のマトリックス
状に配置されたメモリセルの平面構造を示しており、図
１１において、ＷＬ1 、ＷＬ2 はワード線であり、ＳＬ
1 、ＳＬ2 はソース線であり、ＧＬ1 、ＧＬ2 は動作電
圧供給線であり、ＢＬ1 、ＢＬ2 はビット線であり、Ｑ
11、Ｑ12、Ｑ21、Ｑ22は蓄積トランジスタであり、
Ｃ11、Ｃ12、Ｃ21、Ｃ22は強誘電体コンデンサであり、
Ｐ11、Ｐ12、Ｐ21、Ｐ22は選択トランジスタである。
尚、蓄積トランジスタＱ11、Ｑ12、Ｑ21、Ｑ22と、強誘
電体コンデンサＣ11、Ｃ12、Ｃ21、Ｃ22とによってＭＦ
ＭＩＳ型トランジスタが構成されている。
【００８９】メモリセルアレイの列方向に延びるｎ型の
第１のウエル領域Ｗ1 、Ｗ2 及びｐ型の第２のウエル領
域Ｖ1 、Ｖ2 が行方向に交互に設けられており、蓄積ト
ランジスタＱは第１のウエル領域Ｗに形成されていると
共に、選択トランジスタＰは第２のウエル領域Ｖに形成
されている。
第１のウエル領域Ｗ1 、Ｗ2 及びｐ型の第２のウエル領
域Ｖ1 、Ｖ2 が行方向に交互に設けられており、蓄積ト
ランジスタＱは第１のウエル領域Ｗに形成されていると
共に、選択トランジスタＰは第２のウエル領域Ｖに形成
されている。
【００９０】第１の実施形態と同様、蓄積トランジスタ
Ｑのゲート電極（浮遊ゲート）には、強誘電体コンデン
サＣの下部電極が接続され、強誘電体コンデンサＣの上
部電極（制御ゲート）は、選択トランジスタＰを介して
動作電圧供給線ＧＬに接続され、選択トランジスタＰの
ゲートはワード線ＷＬに接続されている。
Ｑのゲート電極（浮遊ゲート）には、強誘電体コンデン
サＣの下部電極が接続され、強誘電体コンデンサＣの上
部電極（制御ゲート）は、選択トランジスタＰを介して
動作電圧供給線ＧＬに接続され、選択トランジスタＰの
ゲートはワード線ＷＬに接続されている。
【００９１】また、蓄積トランジスタＱのドレインはビ
ット線ＢＬに接続されていると共に、蓄積トランジスタ
Ｑのソースはソース線ＳＬに接続されており、ビット線
ＢＬとソース線ＳＬとの電位差によりデータの読み出し
が行なわれる。
ット線ＢＬに接続されていると共に、蓄積トランジスタ
Ｑのソースはソース線ＳＬに接続されており、ビット線
ＢＬとソース線ＳＬとの電位差によりデータの読み出し
が行なわれる。
【００９２】以下、第２の実施形態に係る半導体記憶装
置からなるメモセルアレイにおけるアドレス１１（１行
目且つ１列目）のメモリセルに対して書き込み動作及び
読み出し動作を行なう方法について、図１２を参照しな
がら説明する。
置からなるメモセルアレイにおけるアドレス１１（１行
目且つ１列目）のメモリセルに対して書き込み動作及び
読み出し動作を行なう方法について、図１２を参照しな
がら説明する。
【００９３】（書き込み動作）まず、書き込み動作の準
備として、選択トランジスタＰが形成されている第２の
ウエル領域Ｖに例えば＋８ＶのＤＣ電圧Ｖp （Ｖ1＝Ｖ2
＝Ｖp ）を印加すると共に、蓄積トランジスタＱが形成
されている第１のウエル領域Ｗを接地しておく（Ｗ1＝
Ｗ2＝０Ｖ）。
備として、選択トランジスタＰが形成されている第２の
ウエル領域Ｖに例えば＋８ＶのＤＣ電圧Ｖp （Ｖ1＝Ｖ2
＝Ｖp ）を印加すると共に、蓄積トランジスタＱが形成
されている第１のウエル領域Ｗを接地しておく（Ｗ1＝
Ｗ2＝０Ｖ）。
【００９４】以下、アドレス１１のメモリセルにデータ
を書き込む動作について説明する。
を書き込む動作について説明する。
【００９５】１行目のワード線ＷＬ1 に−Ｖp を印加す
る一方、２行目のワード線ＷＬ2 を接地することによ
り、１行目の選択トランジスタＰ11、Ｐ12をオンにす
る。これにより、１行目のアドレスが選択される。
る一方、２行目のワード線ＷＬ2 を接地することによ
り、１行目の選択トランジスタＰ11、Ｐ12をオンにす
る。これにより、１行目のアドレスが選択される。
【００９６】全てのソース線ＳＬ1 、ＳＬ2 を接地する
と共に、全てのビット線ＢＬ1 、ＢＬ2 を接地する。
と共に、全てのビット線ＢＬ1 、ＢＬ2 を接地する。
【００９７】１列目の動作電圧供給線ＧＬ1 に、２値デ
ータに対応して＋Ｖp 又は−Ｖp を印加する一方、２列
目の動作電圧供給線ＧＬ2 は接地する。これにより、１
列目のアドレスが選択される。
ータに対応して＋Ｖp 又は−Ｖp を印加する一方、２列
目の動作電圧供給線ＧＬ2 は接地する。これにより、１
列目のアドレスが選択される。
【００９８】このようにすると、アドレス１１が指定さ
れると共に、アドレス１１のＭＦＭＩＳ型トランジスタ
の制御ゲート・ウエル間に、例えば±８Ｖである±Ｖp
の電圧が印加されるので、アドレス１１のＭＦＭＩＳ型
トランジスタに２値データが書き込まれる。この場合、
２行目の選択トランジスタＰ21、Ｐ22はオフであるから
２行目のＭＦＭＩＳ型トランジスタにはデータは書き込
まれない。また、２列目の動作電圧供給線ＧＬ2 は接地
されているため、２列目のＭＦＭＩＳ型トランジスタの
データは書き換えられない。
れると共に、アドレス１１のＭＦＭＩＳ型トランジスタ
の制御ゲート・ウエル間に、例えば±８Ｖである±Ｖp
の電圧が印加されるので、アドレス１１のＭＦＭＩＳ型
トランジスタに２値データが書き込まれる。この場合、
２行目の選択トランジスタＰ21、Ｐ22はオフであるから
２行目のＭＦＭＩＳ型トランジスタにはデータは書き込
まれない。また、２列目の動作電圧供給線ＧＬ2 は接地
されているため、２列目のＭＦＭＩＳ型トランジスタの
データは書き換えられない。
【００９９】（読み出し動作）１行目のワード線ＷＬ1
に−Ｖp を印加する一方、２行目のワード線ＷＬ2 に０
Ｖを印加することにより、１行目の選択トランジスタＰ
11、Ｐ12をオンにする。これにより、１行目のアドレス
が選択される。
に−Ｖp を印加する一方、２行目のワード線ＷＬ2 に０
Ｖを印加することにより、１行目の選択トランジスタＰ
11、Ｐ12をオンにする。これにより、１行目のアドレス
が選択される。
【０１００】全てのソース線ＳＬ1 、ＳＬ2 に０Ｖを印
加すると共に、１列目のビット線ＢＬ1 に例えば０．６
ＶのＶd を印加する一方、２列目のビット線ＢＬ2 に０
Ｖを印加する。これにより、１列目のアドレスが選択さ
れる。
加すると共に、１列目のビット線ＢＬ1 に例えば０．６
ＶのＶd を印加する一方、２列目のビット線ＢＬ2 に０
Ｖを印加する。これにより、１列目のアドレスが選択さ
れる。
【０１０１】１列目の動作電圧供給線ＧＬ1 に例えば
０．７ＶのＶr を印加する一方、２列目の動作電圧供給
線ＧＬ2 に０Ｖを印加する。
０．７ＶのＶr を印加する一方、２列目の動作電圧供給
線ＧＬ2 に０Ｖを印加する。
【０１０２】このようにすると、アドレス１１のＭＦＭ
ＩＳ型トランジスタの制御ゲートにＶr が印加されると
共に、該ＭＦＭＩＳ型トランジスタのドレイン・ソース
間にＶd が印加されるので、アドレス１１のＭＦＭＩＳ
型トランジスタに書き込まれている２値データが、±Ｖ
p に応じて定まるドレイン・ソース間の電流の変化とし
て検出される。この場合、２行目の選択トランジスタＰ
21、Ｐ22はオフであるから２行目のＭＦＭＩＳ型トラン
ジスタのドレイン・ソース間には電流が流れないと共
に、２列目のＭＦＭＩＳ型トランジスタのドレイン・ソ
ース間には電圧が印加されないので電流が流れない。
ＩＳ型トランジスタの制御ゲートにＶr が印加されると
共に、該ＭＦＭＩＳ型トランジスタのドレイン・ソース
間にＶd が印加されるので、アドレス１１のＭＦＭＩＳ
型トランジスタに書き込まれている２値データが、±Ｖ
p に応じて定まるドレイン・ソース間の電流の変化とし
て検出される。この場合、２行目の選択トランジスタＰ
21、Ｐ22はオフであるから２行目のＭＦＭＩＳ型トラン
ジスタのドレイン・ソース間には電流が流れないと共
に、２列目のＭＦＭＩＳ型トランジスタのドレイン・ソ
ース間には電圧が印加されないので電流が流れない。
【０１０３】図１３は、第２の実施形態に係る半導体記
憶装置からなるメモセルアレイが搭載された半導体チッ
プ１の平面構造を示しており、半導体チップ１の上に
は、メモリセルアレイ２、行ドライバー３、列ドライバ
ー４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６Ｂが形
成されている。
憶装置からなるメモセルアレイが搭載された半導体チッ
プ１の平面構造を示しており、半導体チップ１の上に
は、メモリセルアレイ２、行ドライバー３、列ドライバ
ー４、Ｉ／Ｆ回路５及びＤＣ−ＤＣコンバータ６Ｂが形
成されている。
【０１０４】外部から半導体チップ１上のＶＤＤ端子に
導入された電源電圧及び外部から半導体基板１上のＧＮ
Ｄ端子に導入された接地電圧は、メモリセルアレイ２を
駆動する駆動回路である行ドライバー３及び列ドライバ
ー４にそれぞれ供給される。
導入された電源電圧及び外部から半導体基板１上のＧＮ
Ｄ端子に導入された接地電圧は、メモリセルアレイ２を
駆動する駆動回路である行ドライバー３及び列ドライバ
ー４にそれぞれ供給される。
【０１０５】また、ＶＤＤ端子に導入された電源電圧は
ＤＣ−ＤＣコンバータ６Ｂに供給され、ＤＣ−ＤＣコン
バータ６Ｂは、ＤＣ電圧−Ｖp 、ＤＣ電圧Ｖd 及びＤＣ
電圧Ｖr を生成する。ＤＣ−ＤＣコンバータ６Ｂにより
生成されたＤＣ電圧−Ｖp は行ドライバー３及び列ドラ
イバー４に送られ、ＤＣ−ＤＣコンバータ６Ｂにより生
成されたＤＣ電圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー
４に送られる。
ＤＣ−ＤＣコンバータ６Ｂに供給され、ＤＣ−ＤＣコン
バータ６Ｂは、ＤＣ電圧−Ｖp 、ＤＣ電圧Ｖd 及びＤＣ
電圧Ｖr を生成する。ＤＣ−ＤＣコンバータ６Ｂにより
生成されたＤＣ電圧−Ｖp は行ドライバー３及び列ドラ
イバー４に送られ、ＤＣ−ＤＣコンバータ６Ｂにより生
成されたＤＣ電圧Ｖd 及びＤＣ電圧Ｖr は列ドライバー
４に送られる。
【０１０６】書き込みの準備動作時において、ＶＤＤ端
子に導入された電源電圧Ｖp はメモリセルアレイ２の第
２のウエル領域Ｖに直接に供給されると共に、ＧＮＤ端
子に導入された接地電圧はメモリセルアレイ２の第１の
ウエル領域Ｗに直接に供給される。
子に導入された電源電圧Ｖp はメモリセルアレイ２の第
２のウエル領域Ｖに直接に供給されると共に、ＧＮＤ端
子に導入された接地電圧はメモリセルアレイ２の第１の
ウエル領域Ｗに直接に供給される。
【０１０７】尚、ＧＮＤ端子に導入された接地電圧をメ
モリセルアレイ２の第１のウエル領域Ｗに供給する電圧
供給線が第１の電圧供給線を構成すると共に、ＶＤＤ端
子に導入された電源電圧をメモリセルアレイ２の第２の
ウエル領域Ｖに供給する電圧供給線が第２の電圧供給線
を構成する。
モリセルアレイ２の第１のウエル領域Ｗに供給する電圧
供給線が第１の電圧供給線を構成すると共に、ＶＤＤ端
子に導入された電源電圧をメモリセルアレイ２の第２の
ウエル領域Ｖに供給する電圧供給線が第２の電圧供給線
を構成する。
【０１０８】第２の実施形態によると、ＶＤＤ端子に導
入された電源電圧は、メモリセルアレイ２の第２のウエ
ル領域ＶにＤＣ電圧Ｖp として直接に供給されるため、
ＤＣ−ＤＣコンバータ６Ｂは、ＤＣ電圧＋Ｖp を生成す
る必要がないので、第２の実施形態におけるＤＣ−ＤＣ
コンバータ６Ｂの面積を、第１の実施形態におけるＤＣ
−ＤＣコンバータ６Ａの面積よりも小さくすることがで
きる。
入された電源電圧は、メモリセルアレイ２の第２のウエ
ル領域ＶにＤＣ電圧Ｖp として直接に供給されるため、
ＤＣ−ＤＣコンバータ６Ｂは、ＤＣ電圧＋Ｖp を生成す
る必要がないので、第２の実施形態におけるＤＣ−ＤＣ
コンバータ６Ｂの面積を、第１の実施形態におけるＤＣ
−ＤＣコンバータ６Ａの面積よりも小さくすることがで
きる。
【０１０９】
【発明の効果】本発明に係る半導体記憶装置又はその駆
動方法によると、蓄積トランジスタを構成する第１の電
界効果型トランジスタの第１のウエル領域に第１のＤＣ
電圧を印加した状態で、第１の電界効果型トランジスタ
の制御ゲートに第１のＤＣ電圧に対して正又は負の極性
となる第２のＤＣ電圧を印加してデータを書き込むこと
ができるため、蓄積トランジスタに書き込まれているデ
ータの消去動作を行なうことなく、所望の蓄積トランジ
スタにデータの書き込みをすることができる。従って、
複数の蓄積トランジスタが共有しており負荷容量が大き
いウエル領域に電圧を印加して蓄積トランジスタのデー
タを消去する動作を行なうことなくデータの書き込みが
できるので、データの書き換え動作に要する時間を短縮
することができる。
動方法によると、蓄積トランジスタを構成する第１の電
界効果型トランジスタの第１のウエル領域に第１のＤＣ
電圧を印加した状態で、第１の電界効果型トランジスタ
の制御ゲートに第１のＤＣ電圧に対して正又は負の極性
となる第２のＤＣ電圧を印加してデータを書き込むこと
ができるため、蓄積トランジスタに書き込まれているデ
ータの消去動作を行なうことなく、所望の蓄積トランジ
スタにデータの書き込みをすることができる。従って、
複数の蓄積トランジスタが共有しており負荷容量が大き
いウエル領域に電圧を印加して蓄積トランジスタのデー
タを消去する動作を行なうことなくデータの書き込みが
できるので、データの書き換え動作に要する時間を短縮
することができる。
【図１】第１の実施形態に係る半導体記憶装置からなる
メモリセルがマトリックス状に配置されてなるメモリセ
ルアレイの平面図である。
メモリセルがマトリックス状に配置されてなるメモリセ
ルアレイの平面図である。
【図２】第１の実施形態に係る半導体記憶装置からなる
メモセルがマトリックス状に配置されてなるメモリセル
アレイのメモリセルに対して書き込み動作及び読み出し
動作を行なう際の印加電圧を示す図である。
メモセルがマトリックス状に配置されてなるメモリセル
アレイのメモリセルに対して書き込み動作及び読み出し
動作を行なう際の印加電圧を示す図である。
【図３】ＭＦＭＩＳ型トランジスタを構成するＭＩＳト
ランジスタと、制御ゲートに＋８Ｖ又は−８Ｖが印加さ
れて強誘電体膜の分極が反転しているＭＦＭＩＳトラン
ジスタとにおけるＩds−ＶG 特性を示す図である。
ランジスタと、制御ゲートに＋８Ｖ又は−８Ｖが印加さ
れて強誘電体膜の分極が反転しているＭＦＭＩＳトラン
ジスタとにおけるＩds−ＶG 特性を示す図である。
【図４】第１の実施形態に係る半導体記憶装置からなる
メモリセルが配置されたメモセルアレイが搭載されてい
る半導体チップの平面図である。
メモリセルが配置されたメモセルアレイが搭載されてい
る半導体チップの平面図である。
【図５】第１の実施形態に係る半導体記憶装置の断面図
である。
である。
【図６】（ａ）、（ｂ）は第１の実施形態に係る半導体
記憶装置の製造工程を示す断面図である。
記憶装置の製造工程を示す断面図である。
【図７】（ａ）、（ｂ）は第１の実施形態に係る半導体
記憶装置の製造工程を示す断面図である。
記憶装置の製造工程を示す断面図である。
【図８】（ａ）、（ｂ）は第１の実施形態に係る半導体
記憶装置の製造工程を示す断面図である。
記憶装置の製造工程を示す断面図である。
【図９】第１の実施形態に係る半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１０】第１の実施形態に係る半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１１】第２の実施形態に係る半導体記憶装置からな
るメモリセルがマトリックス状に配置されてなるメモリ
セルアレイの平面図である。
るメモリセルがマトリックス状に配置されてなるメモリ
セルアレイの平面図である。
【図１２】第２の実施形態に係る半導体記憶装置からな
るメモセルがマトリックス状に配置されてなるメモリセ
ルアレイのメモリセルに対して書き込み動作及び読み出
し動作を行なう際の印加電圧を示す図である。
るメモセルがマトリックス状に配置されてなるメモリセ
ルアレイのメモリセルに対して書き込み動作及び読み出
し動作を行なう際の印加電圧を示す図である。
【図１３】第２の実施形態に係る半導体記憶装置からな
るメモリセルが配置されたメモセルアレイが搭載されて
いる半導体チップの平面図である。
るメモリセルが配置されたメモセルアレイが搭載されて
いる半導体チップの平面図である。
【図１４】従来の不揮発性半導体記憶装置の回路図であ
る。
る。
【図１５】従来の不揮発性半導体記憶装置に対して書き
込み動作及び読み出し動作を行なう際の印加電圧を示す
図である。
込み動作及び読み出し動作を行なう際の印加電圧を示す
図である。
【符号の説明】 ＷＬ1 、ＷＬ2 ワード線 ＳＬ1 、ＳＬ2 ソース線 ＧＬ1 、ＧＬ2 動作電圧供給線 ＢＬ1 、ＢＬ2 ビット線 Ｑ11、Ｑ12、Ｑ21、Ｑ22 蓄積トランジスタ Ｃ11、Ｃ12、Ｃ21、Ｃ22 強誘電体コンデンサ Ｐ11、Ｐ12、Ｐ21、Ｐ22 選択トランジスタ Ｗ1 、Ｗ2 第１のウエル領域 Ｖ1 、Ｖ2 第２のウエル領域 １ 半導体基板 ２ メモリセルアレイ ３ 行ドライバー ４ 列ドライバー ５ Ｉ／Ｆ回路 ６Ａ、６Ｂ ＤＣ−ＤＣコンバータ １０ 半導体基板 １１ 素子分離領域 １２ 第１のウエル領域 １３ 第２のウエル領域 １４ 第１のゲート絶縁膜 １５ 第２のゲート絶縁膜 １６ 第１のゲート電極 １７ 第２のゲート電極 １８ 第１の低濃度不純物層 １９ 第２の低濃度不純物層 ２０ サイドウォール ２１ レジストパターン ２２ 第１の高濃度不純物層 ２３ 第２の高濃度不純物層 ２４ 第１のコンタクト層 ２５ 第２のコンタクト層 ２６ 第１の層間絶縁膜 ２７ 第１の接続プラグ ２８ バリア層 ２９ 下部電極 ３０ 強誘電体膜 ３１ 上部電極 ３２ 第２の層間絶縁膜 ３３ 第２の接続プラグ ３４ 第３の接続プラグ ３５ バリア層 ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３６Ｅ、３６Ｆ、３
６Ｇ 下層配線 ３７ 第３の層間絶縁膜 ３８ 第４の接続プラグ ３９ バリア層 ４０ 上層配線 ４１ 第１の保護膜 ４２ 第２の保護膜
６Ｇ 下層配線 ３７ 第３の層間絶縁膜 ３８ 第４の接続プラグ ３９ バリア層 ４０ 上層配線 ４１ 第１の保護膜 ４２ 第２の保護膜
Claims (11)
- 【請求項１】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなるＭＦＳ型トラ
ンジスタ、強誘電体膜と誘電体膜との積層膜の上に形成
されたゲート電極を有する電界効果型トランジスタから
なるＭＦＩＳ型トランジスタ、又は電界効果型トランジ
スタのゲート電極の上に強誘電体コンデンサが設けられ
てなるＭＦＭＩＳ型トランジスタから構成されており、
データが蓄積される蓄積トランジスタと、電界効果型ト
ランジスタから構成されており、前記蓄積トランジスタ
を選択する選択トランジスタとを備えた半導体記憶装置
であって、 前記蓄積トランジスタを構成する第１の電界効果型トラ
ンジスタの第１のウエル領域と、前記選択トランジスタ
を構成する第２の電界効果型トランジスタの第２のウエ
ル領域とは互いに分離されており、 前記第１の電界効果型トランジスタの第１のウエル領域
にＤＣ電圧を供給する第１の電圧供給線と、 前記第１の電圧供給線に対して独立に設けられ、前記第
２の電界効果型トランジスタの第２のウエル領域にＤＣ
電圧を供給する第２の電圧供給線とを備えていることを
特徴とする半導体記憶装置。 - 【請求項２】 前記第２の電界効果型トランジスタの耐
圧は、前記第１の電界効果型トランジスタの耐圧よりも
高いことを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記蓄積トランジスタは前記ＭＦＭＩＳ
型トランジスタからなり、 前記第２の電界効果型トランジスタのゲート絶縁膜の厚
さは、前記第１の電界効果型トランジスタのゲート絶縁
膜の厚さよりも大きいことを特徴とする請求項２に記載
の半導体記憶装置。 - 【請求項４】 前記蓄積トランジスタは前記ＭＦＭＩＳ
型トランジスタからなり、 前記第１の電界効果型トランジスタ及び前記第２の電界
効果型トランジスタはＬＤＤ構造を有しており、 前記第２の電界効果型トランジスタの低濃度不純物層の
長さは、前記第１の電界効果型トランジスタの低濃度不
純物層の長さよりも大きいことを特徴とする請求項２に
記載の半導体記憶装置。 - 【請求項５】 前記蓄積トランジスタは前記ＭＦＭＩＳ
型トランジスタからなり、 前記第２の電界効果型トランジスタのゲート電極のゲー
ト長さは、前記第１の電界効果型トランジスタのゲート
電極のゲート長さよりも大きいことを特徴とする請求項
２に記載の半導体記憶装置。 - 【請求項６】 前記第１の電界効果型トランジスタ、前
記第２の電界効果型トランジスタ並びに前記第１及び第
２の電界効果型トランジスタを駆動する駆動回路は同一
の半導体基板上に形成されており、 前記駆動回路に供給される駆動用電圧と、前記第２の電
界効果型トランジスタの第２のウエル領域に供給される
ＤＣ電圧とは、同一の電圧電源から供給されることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項７】 前記第１の電界効果型トランジスタの第
１のウエル領域と、前記第２の電界効果型トランジスタ
の第２のウエル領域とは、互いに異なる導電型を有して
いることを特徴とする請求項１又は６に記載の半導体記
憶装置。 - 【請求項８】 強誘電体膜の上に形成されたゲート電極
を有する電界効果型トランジスタからなるＭＦＳ型トラ
ンジスタ、強誘電体膜と誘電体膜との積層膜の上に形成
されたゲート電極を有する電界効果型トランジスタから
なるＭＦＩＳ型トランジスタ、又は電界効果型トランジ
スタのゲート電極の上に強誘電体コンデンサが設けられ
てなるＭＦＭＩＳ型トランジスタから構成され、データ
が蓄積される蓄積トランジスタと、電界効果型トランジ
スタから構成され前記蓄積トランジスタを選択する選択
トランジスタとを備え、前記蓄積トランジスタを構成す
る第１の電界効果型トランジスタの第１のウエル領域と
前記選択トランジスタを構成する第２の電界効果型トラ
ンジスタの第２のウエル領域とが互いに分離されている
半導体記憶装置の駆動方法であって、 前記第１の電界効果型トランジスタの第１のウエル領域
に第１のＤＣ電圧を印加すると共に、前記第１の電界効
果型トランジスタの制御ゲートに前記第１のＤＣ電圧に
対して正又は負の極性となる第２のＤＣ電圧を印加する
ことにより、前記蓄積トランジスタにデータを書き込む
工程を備えていることを特徴とする半導体記憶装置の駆
動方法。 - 【請求項９】 前記第２の電界効果型トランジスタの耐
圧は、前記第１の電界効果型トランジスタの耐圧よりも
高いことを特徴とする請求項８に記載の半導体記憶装置
の駆動方法。 - 【請求項１０】 前記第１及び第２の電界効果型トラン
ジスタを駆動する駆動回路に供給される駆動用電圧と、
前記第２の電界効果型トランジスタの第２のウエル領域
に供給されるＤＣ電圧とは、同一の電圧電源から供給さ
れることを特徴とする請求項８に記載の半導体記憶装置
の駆動方法。 - 【請求項１１】 前記第１の電界効果型トランジスタの
第１のウエル領域と、前記第２の電界効果型トランジス
タの第２のウエル領域とは、互いに異なる導電型を有し
ていることを特徴とする請求項８又は１０に記載の半導
体記憶装置の駆動方法。
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| JP2000192467A JP2002016232A (ja) | 2000-06-27 | 2000-06-27 | 半導体記憶装置及びその駆動方法 |
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