JP2002520764A - 直列接続されたメモリセルを有する強誘電体書き込み／読み出しメモリ（ｃｆｒａｍ） - Google Patents
直列接続されたメモリセルを有する強誘電体書き込み／読み出しメモリ（ｃｆｒａｍ）Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
本発明は、直列接続された強誘電体メモリセルに関し、ここでは抵抗ないしはトランジスタと、各メモリセルの強誘電体コンデンサとの直列回路が設けられている。これによってアクセス時間を許容されないほどに増加させることなく、目下アドレッシングされていないメモリセルの強誘電体キャパシタにおける障害パルスが低減されて、これら障害パルスが、アドレッシングされていないメモリセルにもはや実質的に影響を与えないようにする。ここでこれらの障害パルスはアドレッシングされたメモリの読み出しまたは書き込みによって形成される。
Description
【０００１】 本発明は書き込み／読み出しメモリに関し、ここでこのメモリは、メモリセル
毎に強誘電体コンデンサと、少なくとも１つのトランジスタとを有する。強誘電
体メモリでは、誘電体の電気的分極の残留状態が、２つの論理状態を記憶するた
めに利用される。ここでは種々の作用が生じ、これらの作用によって、ビット線
またはワード線が同じである別のセルの分極が影響を受け、場合によってはそこ
に記憶された情報が破壊される。分極したコンデンサにおいて固定の電位が印加
されない場合、漏れ電流に起因して基板に対して電圧が形成され、この電圧が極
性を場合によっては反転させる。したがって、コンデンサを、このコンデンサが
読み出されるかまたは書き込まれない場合に、両側においてできる限り同じ電位
に維持することが必要である。
毎に強誘電体コンデンサと、少なくとも１つのトランジスタとを有する。強誘電
体メモリでは、誘電体の電気的分極の残留状態が、２つの論理状態を記憶するた
めに利用される。ここでは種々の作用が生じ、これらの作用によって、ビット線
またはワード線が同じである別のセルの分極が影響を受け、場合によってはそこ
に記憶された情報が破壊される。分極したコンデンサにおいて固定の電位が印加
されない場合、漏れ電流に起因して基板に対して電圧が形成され、この電圧が極
性を場合によっては反転させる。したがって、コンデンサを、このコンデンサが
読み出されるかまたは書き込まれない場合に、両側においてできる限り同じ電位
に維持することが必要である。
【０００２】 １９９７年のSymposium on VLSI CircuitのDigest of Technical Papers，第
８３〜８４頁から強誘電体メモリが公知であり、ここでは複数のメモリセルない
しは強誘電体コンデンサが直列に接続されており、各コンデンサはそれぞれ所属
のトランジスタによって短絡可能である。これによって、強誘電体コンデンサの
２つの電極を同電位に維持することができ、この電位は、読み出しまたは書き込
みが行われない場合には、一定でもある。セルが読み出されるかないしは書き込
まれる場合、対応するトランジスタは遮断される。さらにビット線には、ビット
線に接続されていないコンデンサ電極における電圧とは明らかに異なる電圧が印
加される。これらの２つの電圧の差分によって、強誘電体コンデンサは飽和する
まで充電される。メモリセルの各直列回路ないしは選択された各メモリセルブロ
ックの別のトランジスタはすべてその間に導通したままである。これにより保証
されるのは、選択されたセルコンデンサによる充電ないしは放電電流が、メモリ
セルブロックの残りのコンデンサを短絡するトランジスタを介して流れることが
できることである。しかしながら導通したトランジスタのオン抵抗によって電圧
が降下する。ここでこの電圧は、所属の強誘電体コンデンサにも印加されており
、強誘電体コンデンサの分極と、充電ないしは放電電流の方向とに応じて分極に
有利に作用したりこれを弱めたりする。弱める場合には、この電圧降下は障害パ
ルスとして作用し、これは振幅および／または頻度が十分であれば、分極が変更
されてしまい、これによって強誘電体コンデンサに記憶された情報が破壊されて
しまう。このような強誘電体コンデンサをできる限り数多く直列接続することに
よって、電流路の総抵抗が増大し、電流の量は低減される。これによって選択さ
れていないメモリセルの強誘電体コンデンサにおける不所望の障害パルスも低減
される。しかしながらこのことは、読み出しおよび書き込みを行う強誘電体コン
デンサの充電および放電過程が格段に長く掛かってしまうという欠点を有する。
このような理由から上記の従来技術では、例えば１６の個別セルからなる直列回
路を有する複数のメモリブロックセルが設けられている。ここでの欠点は、障害
パルスが許容できないほどに大きいことが多く、データ損失が発生することであ
る。それはトランジスタのオン抵抗を、このために必要な極めて大きなトランジ
スタ幅ないしは極めて高い電荷移動度のために、任意に小さくすることはできな
いからである。
８３〜８４頁から強誘電体メモリが公知であり、ここでは複数のメモリセルない
しは強誘電体コンデンサが直列に接続されており、各コンデンサはそれぞれ所属
のトランジスタによって短絡可能である。これによって、強誘電体コンデンサの
２つの電極を同電位に維持することができ、この電位は、読み出しまたは書き込
みが行われない場合には、一定でもある。セルが読み出されるかないしは書き込
まれる場合、対応するトランジスタは遮断される。さらにビット線には、ビット
線に接続されていないコンデンサ電極における電圧とは明らかに異なる電圧が印
加される。これらの２つの電圧の差分によって、強誘電体コンデンサは飽和する
まで充電される。メモリセルの各直列回路ないしは選択された各メモリセルブロ
ックの別のトランジスタはすべてその間に導通したままである。これにより保証
されるのは、選択されたセルコンデンサによる充電ないしは放電電流が、メモリ
セルブロックの残りのコンデンサを短絡するトランジスタを介して流れることが
できることである。しかしながら導通したトランジスタのオン抵抗によって電圧
が降下する。ここでこの電圧は、所属の強誘電体コンデンサにも印加されており
、強誘電体コンデンサの分極と、充電ないしは放電電流の方向とに応じて分極に
有利に作用したりこれを弱めたりする。弱める場合には、この電圧降下は障害パ
ルスとして作用し、これは振幅および／または頻度が十分であれば、分極が変更
されてしまい、これによって強誘電体コンデンサに記憶された情報が破壊されて
しまう。このような強誘電体コンデンサをできる限り数多く直列接続することに
よって、電流路の総抵抗が増大し、電流の量は低減される。これによって選択さ
れていないメモリセルの強誘電体コンデンサにおける不所望の障害パルスも低減
される。しかしながらこのことは、読み出しおよび書き込みを行う強誘電体コン
デンサの充電および放電過程が格段に長く掛かってしまうという欠点を有する。
このような理由から上記の従来技術では、例えば１６の個別セルからなる直列回
路を有する複数のメモリブロックセルが設けられている。ここでの欠点は、障害
パルスが許容できないほどに大きいことが多く、データ損失が発生することであ
る。それはトランジスタのオン抵抗を、このために必要な極めて大きなトランジ
スタ幅ないしは極めて高い電荷移動度のために、任意に小さくすることはできな
いからである。
【０００３】 本発明の課題は、直列接続されたメモリセルを有する強誘電体書き込み／読み
出しメモリを提供して、選択されていないメモリセルの強誘電体コンデンサにお
ける障害電圧と、回路技術的なコストとができる限り少なくなるようにすること
である。
出しメモリを提供して、選択されていないメモリセルの強誘電体コンデンサにお
ける障害電圧と、回路技術的なコストとができる限り少なくなるようにすること
である。
【０００４】 この課題は、本発明により、請求項１の特徴部分に記載された特徴的構成によ
って解決される。有利な発展形態は従属請求項に記載されている。
って解決される。有利な発展形態は従属請求項に記載されている。
【０００５】 本発明を以下、図面に示した有利な実施例に基づいて詳しく説明する。ここで
、 図１は、本発明の強誘電体書き込み／読み出しメモリの第１実施例を示してお
り、 図２は、本発明の強誘電体書き込み／読み出しメモリの第２実施例を示してお
り、 図３は、公知のメモリセルにおける障害電圧の時間線図を示しており、 図４は、図１のメモリにおける障害電圧の時間線図を示しており、 図５は、図２のメモリにおける障害電圧の時間線図を示している。
、 図１は、本発明の強誘電体書き込み／読み出しメモリの第１実施例を示してお
り、 図２は、本発明の強誘電体書き込み／読み出しメモリの第２実施例を示してお
り、 図３は、公知のメモリセルにおける障害電圧の時間線図を示しており、 図４は、図１のメモリにおける障害電圧の時間線図を示しており、 図５は、図２のメモリにおける障害電圧の時間線図を示している。
【０００６】 本発明の重要な特徴は、各メモリセルの強誘電体コンデンサに、抵抗ないしは
固有に制御されるトランジスタを直列に接続して、その都度アドレッシングされ
たメモリセルの読み出しによって形成される、目下アドレッシングされていない
メモリセルの強誘電体コンデンサにおける障害パルスを低減ないしは除去して、
その際にアクセス時間を許容できないほどに増大させないことにある。
固有に制御されるトランジスタを直列に接続して、その都度アドレッシングされ
たメモリセルの読み出しによって形成される、目下アドレッシングされていない
メモリセルの強誘電体コンデンサにおける障害パルスを低減ないしは除去して、
その際にアクセス時間を許容できないほどに増大させないことにある。
【０００７】 図１には第１実施例が、直列接続された４つの強誘電体メモリセルを有するメ
モリブロックの形態で示されている。ここでは４つのメモリセルからなるこの直
列回路は、ワード線ＷＬ０を介して制御される選択トランジスタＭ１０を介して
ビット線ＢＬに接続可能である。直列接続された４つのメモリセルはすべて、例
えば第１メモリセルＺ１と同様に形成されている。セルＺ１は、強誘電体コンデ
ンサＺＦ１１と、これに直列接続された抵抗Ｒ１とを有しており、この直列回路
にはトランジスタＭ１１が並列接続されている。このトランジスタのゲートはワ
ード線ＷＬ１に接続されている。これに相応して別の３つのセルには別の強誘電
体コンデンサＺＦ１２〜ＺＦ１４と、別の抵抗Ｒ２〜Ｒ４と、別のトランジスタ
Ｍ１２〜Ｍ１４とが設けられて結線されており、これらは別のワード線ＷＬ２〜
ＷＬ４を介して制御される。ビット線ＢＬは選択トランジスタＭ１０と、トラン
ジスタＭ１１〜Ｍ１４からなる直列回路とを介してノードＰＬに接続可能である
。このノードは通例、約ＶＤＤ／２の電圧レベルを有する。これらのトランジス
タＭ１０〜Ｍ１４は有利には共通の基板端子Ｂｕｌｋを有する。
モリブロックの形態で示されている。ここでは４つのメモリセルからなるこの直
列回路は、ワード線ＷＬ０を介して制御される選択トランジスタＭ１０を介して
ビット線ＢＬに接続可能である。直列接続された４つのメモリセルはすべて、例
えば第１メモリセルＺ１と同様に形成されている。セルＺ１は、強誘電体コンデ
ンサＺＦ１１と、これに直列接続された抵抗Ｒ１とを有しており、この直列回路
にはトランジスタＭ１１が並列接続されている。このトランジスタのゲートはワ
ード線ＷＬ１に接続されている。これに相応して別の３つのセルには別の強誘電
体コンデンサＺＦ１２〜ＺＦ１４と、別の抵抗Ｒ２〜Ｒ４と、別のトランジスタ
Ｍ１２〜Ｍ１４とが設けられて結線されており、これらは別のワード線ＷＬ２〜
ＷＬ４を介して制御される。ビット線ＢＬは選択トランジスタＭ１０と、トラン
ジスタＭ１１〜Ｍ１４からなる直列回路とを介してノードＰＬに接続可能である
。このノードは通例、約ＶＤＤ／２の電圧レベルを有する。これらのトランジス
タＭ１０〜Ｍ１４は有利には共通の基板端子Ｂｕｌｋを有する。
【０００８】 ワード線ＷＬ０の相応の信号によって、選択されたブロックのセルをビット線
ＢＬに読み出すことができる。例えばセルＺ１を読み出す場合、ワード線ＷＬ２
〜ＷＬ４は相応の信号を受け取り、これによってトランジスタＭ１２〜Ｍ１４は
導通し、選択されていないセル、すなわちこの場合には強誘電体コンデンサと抵
抗とからなる各直列回路はこれらのトランジスタによってバイパスされ、トラン
ジスタＭ１１はワード線ＷＬ１の信号によって制御されて遮断される。これによ
ってビット線ＢＬは、選択トランジスタＭ１０と、抵抗Ｒ１と、強誘電体コンデ
ンサＺ１１と、導通しているトランジスタＭ１２〜Ｍ１４とを介して、電圧レベ
ルＰＬに接続される。トランジスタＭ１２〜Ｍ１４のオン抵抗によって発生した
電圧降下はそれぞれ、各強誘電体コンデンサと所属の抵抗、例えばＺＦ１２とＲ
２とからなる直列回路の両端にかかるため、強誘電体コンデンサＺＦ１２〜ＺＦ
１４そのものの両端の障害電圧Ｖ１２〜Ｖ１４は、セルＺ１の読み出し電流によ
って従来技術よりも格段に低減される。
ＢＬに読み出すことができる。例えばセルＺ１を読み出す場合、ワード線ＷＬ２
〜ＷＬ４は相応の信号を受け取り、これによってトランジスタＭ１２〜Ｍ１４は
導通し、選択されていないセル、すなわちこの場合には強誘電体コンデンサと抵
抗とからなる各直列回路はこれらのトランジスタによってバイパスされ、トラン
ジスタＭ１１はワード線ＷＬ１の信号によって制御されて遮断される。これによ
ってビット線ＢＬは、選択トランジスタＭ１０と、抵抗Ｒ１と、強誘電体コンデ
ンサＺ１１と、導通しているトランジスタＭ１２〜Ｍ１４とを介して、電圧レベ
ルＰＬに接続される。トランジスタＭ１２〜Ｍ１４のオン抵抗によって発生した
電圧降下はそれぞれ、各強誘電体コンデンサと所属の抵抗、例えばＺＦ１２とＲ
２とからなる直列回路の両端にかかるため、強誘電体コンデンサＺＦ１２〜ＺＦ
１４そのものの両端の障害電圧Ｖ１２〜Ｖ１４は、セルＺ１の読み出し電流によ
って従来技術よりも格段に低減される。
【０００９】 図２には本発明の別の実施例が示されており、この実施例が図１に示した実施
例と実質的に異なるのは、強誘電体コンデンサに直列接続された抵抗Ｒ１〜Ｒ４
が、別のトランジスタＭ３１〜Ｍ３４に置き換えられており、これらのトランジ
スタのゲート端子が制御装置ＣＴＲＬを介して、ワード線ＷＬ１〜ＷＬ４の信号
に依存して制御される点である。トランジスタＭ１０を介してビット線に接続さ
れているセルＺ１の代わりに、ここではセルＺ１′が設けられている。このセル
はトランジスタＭ２０を介してビット線に接続されており、その強誘電体コンデ
ンサＺＦ２１はトランジスタＭ３１に直列接続されている。この直列回路はトラ
ンジスタＭ２１によってバイパス可能である。これに相応して図１のトランジス
タＭ１２〜Ｍ１４を図２ではＭ２２〜Ｍ２４と、また図１のコンデンサＺＦ１２
〜ＺＦ１４を図２ではＺＦ２２〜ＺＦ２４と記す。さらに強誘電体コンデンサＺ
Ｆ２２〜ＺＦ２４の両端に障害電圧Ｖ２２〜Ｖ２４が印加される。
例と実質的に異なるのは、強誘電体コンデンサに直列接続された抵抗Ｒ１〜Ｒ４
が、別のトランジスタＭ３１〜Ｍ３４に置き換えられており、これらのトランジ
スタのゲート端子が制御装置ＣＴＲＬを介して、ワード線ＷＬ１〜ＷＬ４の信号
に依存して制御される点である。トランジスタＭ１０を介してビット線に接続さ
れているセルＺ１の代わりに、ここではセルＺ１′が設けられている。このセル
はトランジスタＭ２０を介してビット線に接続されており、その強誘電体コンデ
ンサＺＦ２１はトランジスタＭ３１に直列接続されている。この直列回路はトラ
ンジスタＭ２１によってバイパス可能である。これに相応して図１のトランジス
タＭ１２〜Ｍ１４を図２ではＭ２２〜Ｍ２４と、また図１のコンデンサＺＦ１２
〜ＺＦ１４を図２ではＺＦ２２〜ＺＦ２４と記す。さらに強誘電体コンデンサＺ
Ｆ２２〜ＺＦ２４の両端に障害電圧Ｖ２２〜Ｖ２４が印加される。
【００１０】 有利にはここですべてのトランジスタの基板端子は、共通の端子Ｂｕｌｋに接
続されている。
続されている。
【００１１】 動作の仕方は図１の装置の場合と同様であり、ここでは制御ユニットＣＴＲＬ
によって、選択されたセルのコンデンサに直列接続されたトランジスタ、例えば
Ｍ３１が導通接続され、選択されていないセルのコンデンサに直列接続されたト
ランジスタ、例えばＭ３２〜Ｍ３４はユニットＣＴＲＬによって制御され、これ
によってまだ完全には遮断されていないようにされる。
によって、選択されたセルのコンデンサに直列接続されたトランジスタ、例えば
Ｍ３１が導通接続され、選択されていないセルのコンデンサに直列接続されたト
ランジスタ、例えばＭ３２〜Ｍ３４はユニットＣＴＲＬによって制御され、これ
によってまだ完全には遮断されていないようにされる。
【００１２】 選択されていないセルのコンデンサに直列接続されたトランジスタ、例えばト
ランジスタＭ３２〜Ｍ３４が完全に遮断されているとすると、障害パルスは、完
全には遮断していないトランジスタの場合よりも大きくなってしまう。それはこ
のトランジスタの拡散キャパシタンスと、ゲート−ソースキャパシタンスと、ド
レイン−ソースキャパシタンスとが強誘電体コンデンサと共に容量式の分圧器を
形成するからである。
ランジスタＭ３２〜Ｍ３４が完全に遮断されているとすると、障害パルスは、完
全には遮断していないトランジスタの場合よりも大きくなってしまう。それはこ
のトランジスタの拡散キャパシタンスと、ゲート−ソースキャパシタンスと、ド
レイン−ソースキャパシタンスとが強誘電体コンデンサと共に容量式の分圧器を
形成するからである。
【００１３】 図３には線図で障害電圧Ｖ０２〜Ｖ０４が既知の場合に示されており、ここで
は強誘電体コンデンサはいずれもそれぞれ直列接続された抵抗ないしはトランジ
スタを有せず、各トランジスタに直接、並列接続されている。ここでは障害電圧
レベルは例えば約−０．４Ｖであり、すでに通例の強誘電体コンデンサの保磁電
圧（Koerzitivspannung）のオーダーを有する。
は強誘電体コンデンサはいずれもそれぞれ直列接続された抵抗ないしはトランジ
スタを有せず、各トランジスタに直接、並列接続されている。ここでは障害電圧
レベルは例えば約−０．４Ｖであり、すでに通例の強誘電体コンデンサの保磁電
圧（Koerzitivspannung）のオーダーを有する。
【００１４】 図４には時間線図で、選択されていないメモリセルの強誘電体コンデンサにお
ける障害電圧Ｖ１２〜Ｖ１４が示されており、ここでは図１の抵抗Ｒ１〜Ｒ４は
例えば１００ｋΩのオーダーを有する。障害電圧Ｖ１２〜Ｖ１４はそれぞれ−０
．１Ｖ以下の値を有しており、これは通例の強誘電体コンデンサにおける保磁電
圧よりも格段に低い。
ける障害電圧Ｖ１２〜Ｖ１４が示されており、ここでは図１の抵抗Ｒ１〜Ｒ４は
例えば１００ｋΩのオーダーを有する。障害電圧Ｖ１２〜Ｖ１４はそれぞれ−０
．１Ｖ以下の値を有しており、これは通例の強誘電体コンデンサにおける保磁電
圧よりも格段に低い。
【００１５】 図２の強誘電体メモリ、すなわち強誘電体コンデンサにそれぞれ直列接続され
てトランジスタを有する強誘電体メモリに対して、図５には選択されていないメ
モリセルの強誘電体コンデンサにおける障害電圧Ｖ２２〜Ｖ２４が示されている
。ここでは障害電圧の値は、強誘電体コンデンサに直列接続された抵抗を有する
メモリの場合よりもさらに格段に小さく、アクセス時間における時間損失は、こ
の形式の公知の強誘電体メモリよりも格別劣っていない。
てトランジスタを有する強誘電体メモリに対して、図５には選択されていないメ
モリセルの強誘電体コンデンサにおける障害電圧Ｖ２２〜Ｖ２４が示されている
。ここでは障害電圧の値は、強誘電体コンデンサに直列接続された抵抗を有する
メモリの場合よりもさらに格段に小さく、アクセス時間における時間損失は、こ
の形式の公知の強誘電体メモリよりも格別劣っていない。
【図面の簡単な説明】
【図１】 本発明の強誘電体書き込み／読み出しメモリの第１実施例を示す図である。
【図２】 本発明の強誘電体書き込み／読み出しメモリの第２実施例を示す図である。
【図３】 公知のメモリセルにおける障害電圧の時間線図を示す図である。
【図４】 図１のメモリにおける障害電圧の時間線図を示す図である。
【図５】 図２のメモリにおける障害電圧の時間線図を示す図である。
Claims (3)
- 【請求項１】 直列接続された複数のメモリセル（Ｚ１）を有する強誘電体
書き込み／読み出しメモリにおいて、 各メモリセル（Ｚ１）は、１つずつの強誘電体コンデンサ（ＺＦ１１）と、抵
抗（Ｒ１）と、トランジスタ（Ｍ１１）とを有しており、 各強誘電体コンデンサに、抵抗が１つずつ直列接続されており、 強誘電体コンデンサと１つずつの抵抗とからなる当該直列回路は、前記の各ト
ランジスタにより、各トランジスタのゲートに接続されている各ワード線（ＷＬ
）の信号に依存して低抵抗に接続されることを特徴とする 直列接続された複数のメモリセルを有する強誘電体書き込み／読み出しメモリ
。 - 【請求項２】 前記の１つずつの抵抗（Ｒ１）は、別の１つずつのトランジ
スタ（Ｍ３１）に置き換えられており、 各ワード線の信号に依存して当該トランジスタの導通状態に作用することがで
きる 請求項１に記載の強誘電体書き込み／読み出しメモリ。 - 【請求項３】 制御ユニット（ＣＴＲＬ）が設けられており、これにより各
ワード線（ＷＬ）の信号によって選択されたメモリセル（Ｚ１′）を、当該信号
に依存して、当該選択されたメモリセルの別の各トランジスタ（Ｍ３１）に導通
接続し、かつ選択されていないメモリセルの別のすべてのトランジスタ（Ｍ３２
〜Ｍ３４）を制御して当該トランジスタが目下はまだ遮断されていないようにす
る 請求項２に記載の強誘電体書き込み／読み出しメモリ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19830963.5 | 1998-07-10 | ||
| DE19830963 | 1998-07-10 | ||
| PCT/DE1999/001931 WO2000003396A2 (de) | 1998-07-10 | 1999-07-01 | Ferroelektrischer schreib-/lesespeicher mit in reihe geschalteten speicherzellen (cfram) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002520764A true JP2002520764A (ja) | 2002-07-09 |
Family
ID=7873627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000559568A Pending JP2002520764A (ja) | 1998-07-10 | 1999-07-01 | 直列接続されたメモリセルを有する強誘電体書き込み／読み出しメモリ（ｃｆｒａｍ） |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6697279B2 (ja) |
| EP (1) | EP1099222B1 (ja) |
| JP (1) | JP2002520764A (ja) |
| KR (1) | KR100615746B1 (ja) |
| CN (1) | CN1154115C (ja) |
| DE (1) | DE59905208D1 (ja) |
| TW (1) | TW434539B (ja) |
| WO (1) | WO2000003396A2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3913451B2 (ja) * | 2000-08-23 | 2007-05-09 | 株式会社東芝 | 半導体記憶装置 |
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