KR20010053482A - 직렬 접속된 메모리 셀(ｃｆｒａｍ)을 갖는 강유전성판독/기록 메모리 - Google Patents

직렬 접속된 메모리 셀(ｃｆｒａｍ)을 갖는 강유전성판독/기록 메모리 Download PDF

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Abstract

본 발명은 각각의 메모리 셀의 강유전성 커패시터에 직렬 접속되는 트랜지스터 또는 레지스터를 갖는, 직렬 접속된 강유전성 메모리 셀에 관한 것이다. 그로 인해 액세스 시간이 허용할 수 없을 정도로 증가하지 않아도, 주소 지정된 메모리 셀의 판독 또는 기록에 의해 형성되는, 직접 주소 지정이 되지 않은 메모리 셀의 강유전성 커패시터에서 방해 펄스가 실제로 주소 지정이 되지 않은 메모리 셀에 아무런 영향을 미치지 않는 방식으로 감소된다.

Description

직렬 접속된 메모리 셀(ＣＦＲＡＭ)을 갖는 강유전성 판독/기록 메모리{FERROELECTRIC READ/WRITE MEMORY HAVING SERIES-CONNECTED STORAGE CELLS(CFRAM)}
"1997 VLSI 회로에 관한 심포지엄"을 위한 "Digest of Technical"의 83 ~ 84 페이지에는 다수의 메모리 셀 또는 강유전성 커패시터가 직렬 접속되고 각각의 커패시터는 각각의 관련 트랜지스터에 의해 단락될 수 있는 강유전성 메모리가 공지되어있다. 상기 강유전성 메모리에 의해 강유전성 커패시터의 두 전극이 동일한 전위에 고정되며, 이는 상기 강유전성 커패시터가 판독되지 않거나 기록되지 않는 경우에도 마찬가지이다. 셀이 판독되거나 기록되면, 해당 트랜지스터는 차단된다. 또한 비트선에는 상기 비트선에 연결될 수 없는 커패시터 플레이트에서의 전압과 확실히 차이가 있는 전압이 인가된다. 상기 두 전압의 차이에 의해 강유전성 커패시터가 포화 상태까지 충전된다. 그러는 동안에 메모리 셀로 구성된 직렬 회로 내에 또는 선택된 메모리 셀 블록내의 다른 모든 트랜지스터는 도통 상태로 유지되기 때문에 충전 전류 또는 방전 전류가 메모리 셀 블록의 나머지 커패시터를 단락시키는 트랜지스터에 의해 선택된 셀 커패시터를 통해 흐를 수 있게 된다. 그러나 스위치 온된 트랜지스터의 ON-저항에 의해 전압이 강하하고, 상기 전압은 관련 강유전성 커패시터에도 인가되며, 상기 강유전성 커패시터의 분극 및 방전 전류 또는 충전 전류의 방향에 따라 분극이 촉진되거나 약화된다. 후자의 경우 상기 전압 강하가 방해 펄스로서 발생하며, 상기 방해 펄스는 진폭 및/또는 빈도가 충분할 때 강유전성 커패시터의 저장된 정보가 손상될 정도로 분극을 변동시킨다. 가능한 한 많은 강유전성 메모리 셀의 직렬 접속에 의해 전류 경로의 전체 저항이 확대되고 전류의 크기가 감소됨으로써 선택되지 않은 메모리 셀의 강유전성 커패시터에 나타나는 바람직하지 않은 방해 펄스가 줄어든다. 그러나 이는 판독 및 기록되는 강유전성 커패시터의 충전 및 방전 과정이 훨씬 더 오랫동안 지속된다는 단점을 갖는다. 이러한 이유로 전술한 선행 기술에서는 다수의 메모리 셀 블록에 예컨대 16 개의 개별 셀로 구성된 직렬 회로가 제공된다. 이 경우 매우 큰 트랜지스터 면적 또는 매우 높은 전하 캐리어 운동성이 요구됨으로써 트랜지스터의 ON-저항이 임의로 감소될 수 없기 때문에 방해 펄스가 종종 극도로 높게 나타나며 데이터 손실이 발생한다는 단점이 있다.
본 발명은 메모리 셀당 하나의 강유전성 커패시터 및 하나 이상의 트랜지스터를 포함하는 기록-/판독 메모리에 관한 것이다. 강유전성 메모리에는 2 개의 논리 상태를 저장하기 위해 유전체의 전기 분극의 잔류 자기 상태가 이용된다. 이 경우 다른 셀들의 분극이 동일한 비트선 또는 워드선에 영향을 미치며, 상황에 따라 상기 셀들의 저장된 정보가 손상되는 상이한 결과가 나타난다. 분극화된 커패시터에 고정 전위가 인가되지 않으면, 기판에 대한 누설 전류에 따라 분극과 반대 방향으로 작용하는 전압이 발생한다. 즉, 커패시터가 판독되지 않거나 기록되지 않으면, 상기 커패시터의 양측을 모두 가능한한 동일한 전위에 고정시켜야 한다.
도 1은 본 발명에 따른 강유전성 기록-/판독 메모리의 제 1 실시예.
도 2는 본 발명에 따른 강유전성 기록-/판독 메모리의 제 2 실시예.
도 3은 공지된 메모리 셀에서의 방해 전압의 시간 다이어그램.
도 4는 도 1에 따른 메모리에서의 방해 전압의 시간 다이어그램.
도 5는 도 2에 따른 메모리에서의 방해 전압의 시간 다이어그램.
본 발명의 목적은 선택되지 않은 메모리 셀의 강유전성 커패시터에 나타나는 방해 전압 및 회로 기술에 드는 비용이 가능한 한 낮은, 직렬 접속된 메모리 셀을 갖는 강유전성 기록-/판독 메모리를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항의 특징에 의해 달성된다. 바람직한 개선예는 추가 항들에 제시된다.
본 발명은 도면에 도시된 실시예에 따라 더 자세히 설명된다.
본 발명에 따라 각각의 메모리 셀의 강유전성 커패시터에 저항 또는 특수하게 트리거링되는 트랜지스터가 직렬 접속되고, 상기 방식으로 각각의 주소 지정된 메모리 셀의 판독에 의해 형성되는 방해 펄스가 직접 주소 지정이 되지 않은 메모리 셀의 강유전성 커패시터에서 감소되거나 제거되며, 이 때 액세스 시간은 허용할 수 없을 정도로 증가되지 않는다.
도 1에는 제 1 실시예가 직렬 접속된 강유전성 메모리 셀을 갖는 메모리 블록 형태로 도시되어있으며, 상기 4 개의 메모리 셀로 구성된 직렬 회로는 워드선(WL0)에 의해 트리거링되는 선택 트랜지스터(M10)를 통해 비트선(BL)에 연결될 수 있다. 직렬 접속된 모든 4 개의 메모리 셀은 예컨대 제 1 메모리 셀(Z1)처럼 설계된다. 상기 셀(Z1)은 강유전성 커패시터(ZF11), 거기에 직렬 접속된 저항(R1)을 포함하며, 상기 직렬 접속에 트랜지스터(M11)가 병렬 접속되고, 상기 트랜지스터(M11)의 게이트가 워드선(WL1)에 연결된다. 상응하는 방식으로 다른 3 개의 셀 내에도 추가 강유전성 커패시터(ZF12 ... ZF14), 추가 저항(R2 ... R4) 및 추가 트랜지스터(M12 ... M14)가 제공 및 연결되며, 추가 워드선(WL2 ... W4)에 의해 트리거링될 수 있다. 비트선(BL)은 트랜지스터(M11 ... M14)로 구성된 직렬 회로 및 선택 트랜지스터(M10)에 의해 통상 약 VDD/2의 전압 레벨을 갖는 노드(PL)에 연결될 수 있다. 상기 트랜지스터(M10 ... M14)는 바람직하게는 공통 기판 단자(벌크)를 포함한다.
워드선(WL0)에서의 적절한 신호에 의해 선택된 블록의 셀이 비트선(BL)에서 판독될 수 있다. 예컨대 셀(Z1)이 판독되면 워드선(WL2 ... WL4)이 상응하는 신호를 받음으로써 상기 트랜지스터(M12 ... M14)가 도통되고, 선택되지 않은 셀, 즉 이 경우 강유전성 커패시터 및 저항으로 구성된 각각의 직렬 회로가 상기 트랜지스터들에 의해 연결되며, 트랜지스터(M11)는 워드선(WL1)에서의 신호에 의해 차단되는 방식으로 트리거링된다. 이로써 비트선(BL)이 선택 트랜지스터(M10), 저항(R1), 강유전성 커패시터(Z11) 및 컨덕턴스 트랜지스터(M12 ... M14)를 통해 전압 레벨(PL)에 연결된다. 상기 트랜지스터(M12 ... M14)의 ON-저항에 의해 야기된 전압 강하가 각각의 강유전성 커패시터 및 그에 속하는 저항으로 구성된 직렬 회로(예컨대 ZF12 및 R2) 위에 주어진다. 그럼으로써 방해 전압(V12 ... V14)이 고유의 강유전성 커패시터(ZF12 ... ZF14)를 통해 셀(Z1)의 판독 전류에 따라 선행 기술에 비해 훨씬 감소된다.
도 2에는 본 발명의 제 2 실시예가 도시되어있으며, 강유전성 커패시터에 직렬 접속된 저항들(R1 ... R2)이 추가 트랜지스터(M31 ... M34)로 대체된다는 점에서 도 1에 도시된 제 1 실시예와 차이가 있다. 상기 추가 트랜지스터(M31 ... M34)의 게이트 단자는 워드선(WL1 ... WL4)에서의 신호에 따라 제어 장치(CTRL)에 의해 트리거링될 수 있다. 트랜지스터(M10)에 의해 비트선에 연결되는 셀(Z1) 대신, 여기서는 트랜지스터(M20)에 의해 비트선과 연결되고, 트랜지스터(M31)와 직렬 접속되는 강유전성 커패시터(ZF21)를 가지며, 상기 직렬 회로가 트랜지스터(M21)에 의해 연결될 수 있는 셀(Z1')이 제공된다. 상응하는 방식으로 도 1의 트랜지스터(M12 ... M14)가 도 2에서는 (M22 ... M44)로 표시되며, 도 1의 커패시터(ZF12 ... ZF14)가 도 2에서는(ZF22 ... ZF24)로 표시된다. 그밖에도 상기 강유전성 커패시터(ZF22 ... ZF24)를 통해 방해 전압(V22 ... V24)이 인가된다.
바람직하게는 모든 트랜지스터의 기판 단자가 공통 단자(벌크)에 연결된다.
동작은 도1의 장치의 경우와 유사하며, 예컨대 트랜지스터(M31)과 같이 선택된 셀의 커패시터에 직렬 접속된 트랜지스터가 제어 장치(CTRL)에 의해 도통 접속되며, 예컨대 트랜지스터(M32 ... M34)와 같이 선택되지 않은 셀의 커패시터에 직렬 접속된 트랜지스터들은 상기 유닛(CTRL)에 의해 아직은 차단되지 않도록 트리거링된다.
예컨대 트랜지스터(M32 ... M34)와 같이 선택되지 않은 셀의 커패시터에 직렬 접속된 트랜지스터가 완전히 차단된다면, 불완전하게 차단된 트랜지스터보다 방해 펄스가 더 커지게 될 것이다. 왜냐하면 상기 트랜지스터의 확산 커패시턴스, 게이트-소스-커패시턴스 및 드레인-소스 커패시턴스가 강유전성 커패시터와 함께 용량 분압기를 형성하게 되기 때문이다.
도 3에는 강유전성 커패시터가 각각 직렬 접속된 저항 또는 트랜지스터 없이 직접 각각의 트랜지스터에 병렬 접속되는 경우의 방해 전압(V02 ... V04)이 다이어그램으로 나타나있다. 여기서는 방해 전압이 예컨대 약 -0.4 볼트이며, 이것은 통상의 강유전성 커패시터의 보자 전압 크기이다.
도 4에는 선택되지 않은 메모리 셀의 강유전성 커패시터(ZF12 ... ZF14)에서의 방해 전합(V12 ... V14)가 시간 다이어그램 내에 도시되어있으며, 도 1의 저항(R1 ... R4)이 예컨대 100 kΩ 이하의 범위에 있다. 상기 방해 전압((V12 ... V14)은 각각 - 0.1 볼트 미만의 값을 가지며, 이는 일반적인 강유전성 커패시터에서의 보자 전압보다 확실히 더 작다.
도 2에 따른, 즉 강유전성 퍼캐시터에 각각 직렬 접속되는 트랜지스터를 갖는 강유전성 메모리의 경우, 도 5에는 선택되지 않은 메모리 셀의 강유전성 커패시터에서의 방해 전압(V22 ... V24)이 도시되며, 상기 방해 전압의 값은 역시 강유전성 커패시터에 직렬 접속된 저항을 갖는 메모리의 경우보다 훨씬 더 작다. 이 때 액세스 시간에 있어서 시간 손실은 상기 방식의 공지된 강유전성 메모리보다 더 나쁘지는 않다.

Claims (3)

  1. 직렬 접속된 다수의 메모리 셀(Z1)을 갖는 강유전성 기록-/판독-메모리에 있어서,
    각각의 메모리 셀(Z1)이 각각의 강유전성 커패시터(ZF11), 저항(R1) 및 트랜지스터(M11)을 포함하고,
    상기 강유전성 커패시터는 각각 상기 저항에 직렬 접속되며, 상기 강유전성 커패시터 및 각 저항으로 구성된 직렬 회로가 상기 각각의 트랜지스터에 의해 각 트랜지스터의 게이트에 연결된 각각의 워드선(WL1)신호에 따라 낮은 옴값으로 연결될 수 있는 것을 특징으로 하는 강유전성 기록-/판독 메모리.
  2. 제 1항에 있어서,
    상기 각 저항(R1)이 각각의 추가 트랜지스터(M31)로 대체되고, 각 워드선의 신호에 따라 상기 트랜지스터의 도전율에 영향을 줄 수 있는 것을 특징으로 하는 강유전성 기록-/판독 메모리.
  3. 제 2항에 있어서,
    상기 각 워드선(WL1)의 신호에 의해 선택된 메모리 셀(Z1')이 상기 신호에 따라, 선택된 상기 메모리 셀의 추가 트랜지스터(M31)를 도통 접속시키고, 선택되지 않은 메모리 셀의 다른 모든 추가 트랜지스터(M32 ... M34)를 바로 차단되지 않도록 제어하는 제어 유닛(CTRL)을 포함하는 것을 특징으로 하는 강유전성 기록-/판독 메모리.
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