KR100212488B1 - 강유전체 메모리장치 및 그 검사방법 - Google Patents

강유전체 메모리장치 및 그 검사방법 Download PDF

Info

Publication number
KR100212488B1
KR100212488B1 KR1019960034670A KR19960034670A KR100212488B1 KR 100212488 B1 KR100212488 B1 KR 100212488B1 KR 1019960034670 A KR1019960034670 A KR 1019960034670A KR 19960034670 A KR19960034670 A KR 19960034670A KR 100212488 B1 KR100212488 B1 KR 100212488B1
Authority
KR
South Korea
Prior art keywords
ferroelectric
memory cell
data
mode
operation mode
Prior art date
Application number
KR1019960034670A
Other languages
English (en)
Other versions
KR970012682A (ko
Inventor
히로시게 히라노
노부유키 모리와키
데츠지 나카쿠마
도시유키 혼다
죠우지 나카네
Original Assignee
모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리 가즈히로, 마츠시다 덴시 고교 가부시키가이샤 filed Critical 모리 가즈히로
Publication of KR970012682A publication Critical patent/KR970012682A/ko
Application granted granted Critical
Publication of KR100212488B1 publication Critical patent/KR100212488B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

1T1C타입과 T2C타입의 동작을 절환함으로써, 저전압에서의 안정동작과 고저압에서의 고집적성을 겸비한 강유전체 메모리장치를 제공한다.
메모리셀이 강유전체 캐패시터로 구성되어, 제1 비트면(BL)에 제1본체 메모리셀(CO-C254)이 접속되고, 제2 비트선(/BL)에 제1 기준 메모리셀(DCO)이 접속되며, 제2 비트선(/BL)에 제2 본체 메모리셀(Cl-C255)이 접속되고, 제1 비트선(BL)에 제2 기준 메모리셀(DCI)이 접속되어 있다. NAND게이트 및 NOR게이트로 구성된 제어회로에 의해 제1 동작모드를 선택했을 때, 제1 본체 메모리셀(CO-C254)과 제1 기준 메모리셀(DCO)이 선택되고, 제2 동작모드를 선택했을 때, 제1 본체 메모리셀(CO-C254)과 제2 본체 메모리셀(Cl -C255)이 선택된다.

Description

강유전체 메모리장치 및 그 검사방법
본 발명은 강유전체 캐패시터를 사용한 강유전체 메모리장치 및 그 검사방법에 관한 것이다.
최근, 메모리셀의 캐패시터에 강유전체 재료를 사용함으로써 기억데이타의 불휘발성을 실현한 강유전체 메모리장치가 고안되고 있다. 강유전체 캐패시터는 히스테리시스 특성을 가지고, 전계가 제로일 때에도 이력에 따른 다른 극성의 잔류분극이 남는다. 상기 데이타를 강유전체 캐패시터의 잔류분극으로 나타냄으로써 불휘발성 메모리장치를 실현할 수 있다.
미국특허 제4, 873, 664호에는, 두개 타입의 강유전체 메모리장치가 개시되어 있다. 제1 타입은 메모리셀을 1비트당 1개의 트랜지스터와 1개의 캐패시터(1T1C)로 구성한 것이다. 예를 들면, 256개의 본체 메모리셀(즉 노멀셀)마다 1개의 더미 메모리셀(즉, 기준셀)이 설치된다.
제2 타입은 더미 메모리셀을 설치하지 않고, 메모리셀을 1비트당 2개의 트랜지스터와 2개의 캐패시터(2T2C)로 구성한 것이다. 1쌍의 상보 데이타가 1쌍의 강유전체 캐패시터에 기억된다.
캐패시터를 구성하는 강유전체 재료로서는, KNO3, PbLa2O3-ZrO2-TiO2, 및 PbTiO3-PbZrO3등이 알려져 있다. PCT 국제공개 제W093/12542 공보에는 강유전체 메모리장치에 적합한 PbTiO3-PbZrO3에 비해서 극단적으로 피로가 작은 강유전체 재료도 개시되어 있다.
상술한 1T1C타입의 강유전체 메모리장치에 의하면, 기준 메모리셀 캐패시터(즉, 더미 메모리셀 캐패시터)는 본체 메모리셀 캐패시터의 예를 들면 2배의 용량, 즉 2배의 면적을 가진다. 또한, 기준 메모리셀 캐패시터는 본체 메모리셀 캐패시터와 사이즈가 달라, 강유전체 캐패시터의 특성에 맞춰 사이즈를 결정할 필요가 있다.
종래의 1T1C타입의 강유전체 메모리장치에서는, 기준 메모리셀 캐패시터의 사이즈를 본체 메모리셀 캐패시터와 다른 사이즈로 설정할 필요가 있으나, 강유전체 캐패시터의 특성편차나 전압의존성에 기인하여 특히 저전압에서 동작마진이 적어진다. 또, 2T2C타입의 강유전체 메모리장치에서는 안정동작하기는 하지만 1비트당 메모리셀의 면적이 1T1C타입에 비해서 2배정도가 된다.
또, 종래의 2T2C타입 또는 1T1C타입만의 디바이스에서는 강유전체 캐패시터의 특성의 마진테스트가 불가능하기 때문에, 특성이 나쁜 강유전체 캐패시터를 스크리닝에 의해 제거할 수 없다고 하는 문제가 있었다.
또, 1T1C타입의 디바이스에서는, 집적도는 2T2C타입의 디바이스보다도 높지만, 불량이 된 경우에 구제할 수 없다. 그 때문에, 이익률이 저하한다. 한편, 2T2C타입의 디바이스는 집적도가 낮기 때문에, 제품코스트가 증대한다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하여, 저전압에서의 안정동작과 고전압에서의 고집적도를 겸비한 유전체 메모리장치와 그 검사방법을 제공하는 것을 목적으로 한다.
제1도는 본 발명의 제1 실시형태의 강유전체 메모리장치의 회로도.
제2도는 제1도의 강유전체 메모리장치의 제어신호 발생회로의 회로도.
제3도는 본 발명의 제2 실시형태인 강유전체 메모리장치의 제어신호 발생회로의 회로도.
제4도는 본 발명의 제3 실시형태인 강유전체 메모리장치 검사방법의 흐름도.
제5도는 제4도의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성도.
제6도는 본 발명의 제4 실시형태인 강유전체 메모리장치의 검사방법의 흐름도.
제7도는 제6도의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성도.
제8도는 본 발명의 제5 실시형태인 강유전체 메모리장치의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성도.
제9도는 본 발명의 제6 실시형태인 강유전체 메모리장치의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성도.
* 도면의 주요부분에 대한 부호의 설명
WLOWL255 : 워드선 DWLO, DWL1 : 기준 워드선
BL, /BL : 비트선 및 그 신호 CP : 셀플레이트전극 및 그 신호
DCP : 기준 셀플레이트전극 및 그 신호 BP : 비트선 프리챠지 제어신호
SAE : 센스앰프 제어신호 A7, /A7 : 어드레스신호
MD : 제어신호 VSS : 접지전압
VDD : 전원전압 SA : 센스앰프
COC255 : 본체 메모리셀 캐패시터 DCO, DC1 : 기준 메모리셀 캐패시터
QnOQn255, QnDO, QnD1, QnBPO, QnBP1, QnN채널형 MOS트랜지스터
INV : 부정회로 F : 휴즈
본 발명의 강유전체 메모리장치는 제1 및 제2 비트선과, 본체 메모리셀을 구성하는 제1 메모리셀 트랜지스터를 통해서 상기 제1비트선에 접속된 제1 강유전체 캐패시터와, 본체 메모리셀을 구성하는 제2메모리셀 트랜지스터를 통해서 상기 제2 비트선에 접속된 제2 강유전체 캐패시터와, 제1 기준 메모리셀을 구성하는 제3 메모리셀 트랜지스터를 통해서 상기 제2 비트선에 접속된 제3 강유전체 캐패시터와, 제2 기준 메모리셀을 구성하는 제4 메모리셀 트랜지스터를 통해서 상기 제1비트선에 접속된 제4 강유전체 캐패시터와, 상기 제1제4 메모리셀 트랜지스터의 게이트를 제어하는 제어회로를 구비한다.
그리고, 상기 제어회로는 제1 및 제2 동작모드의 제어기능을 가지고, 상기 제1 동작모드(즉, 1T1C모드)에서는 상기 제1 및 제3 메모리셀 트랜지스터를 포함하는 그룹 및 상기 제2 및 제4 메모리셀 트랜지스터를 포함하는 그룹중의 어느 한쪽 그룹의 각 트랜지스터의 게이트를 제어한다. 상기 제2 동작모드(즉, 2T2C모드)에서는 상기 제1 및 제2 메모리셀 트랜지스터의 어느 한쪽의 게이트만을 제어한다.
상기의 구성에 의하면, 1T1C모드와 2T2C모드의 동작을 절환함으로써, 저전압에서의 안정동작과 고전압에서의 고집적도를 겸비한 강유전체 메모리장치가 제공된다. 바람직하게는, 제1 메모리셀 트랜지스터와 제2메모리셀 트랜지스터를 인접하게 배치한다. 또, 강유전체 메모리장치가 전압검지회로를 가지고, 상기 제1 동작모드와 상기 제2 동작모드와의 절환을 상기 전압검지회로로부터의 검지신호에 의해 행하는 구성이 바람직하다.
또, 본 발명의 강유전체 메모리장치의 검사방법의 한가지 특징에 의하면, 제2 동작모드 즉 2T2C모드에서 검사한 후, 그 검사에 의한 합격품에 대해서 제1 동작모드, 즉 1T1C모드에서의 검사를 행한다. 이 방법에 의하면, 1T1C타입의 디바이스를 2T2C모드의 검사로 단시간에 검사할 수 있다.
또, 본 발명의 검사방법의 다른 특징에 의하면, 2개의 다른 전원전압(즉, 제1 및 제2 전원전압)을 이용하여 1T1C모드에서 입력하고, 2T2C모드에서 출력함으로써, 강유전체 메모리 캐패시터의 마진검사를 행한다. 이 방법에 의하면, 예를 들면 특성이 좋지 않은 강유전체 캐패시터를 스크리닝으로 제거하여, 신뢰성이 높은 디바이스만을 공급할 수 있다.
또, 1T1C타입과 2T2C타입의 절환이 가능하기 때문에, 1T1C타입의 디바이스에서 불량이 된 경우라도 2T2C타입의 디바이스에서 양품으로서 제품화할 수 있기 때문에, 이익률의 향상을 기대할 수 있다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세히 설명한다.
제1도에 본 발명의 제1 실시형태의 강유전체 메모리장치의 회로를 도시한다. 제2도에 그 제어신호(MD)의 발생회로를 도시한다. 이 강유전체 메모리셀은 1개의 트랜지스터 및 1개의 강유전체 캐패시터로 1비트 데이타를 구성하는 동작모드와, 2개의 트랜지스터 및 2개의 강유전체 캐패시터로 1비트 데이타를 구성하는 동작모드의 어느 하나를 선택할 수 있다.
제1도에 있어서, WLOWL255는 워드선, DWLO, DWL1은 기준 워드선, BL, BL은 비트선, CP는 셀플레이트전극, DCP는 기준 셀플레이트전극, BP는 비트선 프리챠지 제어신호, SAE는 센스앰프 제어신호, VSS는 접지전압, SA는 센스앰프이다. COC255는 본체 메모리셀 캐패시터, DCO, DC1은 기준 메모리셀 캐패시터, Qn0Gn255, QnDO, QnDl, GnBPO, QnBPl은 N채널형 MOS트랜지스터이다. 이하. Qn0Qn255를 본체 메모리셀 트랜지스터라 하고, QnDO, QnD1을 기준 메모리셀 트랜지스터라 한다.
우선, 이 강유전체 메모리장치의 구성에 대해서 설명한다. 센스앰프(SA)에 비트선(BL, /BL)이 접속되어 있다. 센스앰프(SA)는 센스앰프 제어신호(SAE)에 의해 제어된다. 기준 메모리셀 캐패시터(DCO)의 제1 전극은 게이트전극이 기준 워드선(DWLO)에 접속된 기준 메모리셀 트랜지스터(QnDO)를 통해서 비트선(/BL)에 접속되어 있다. 기준 메모리셀 캐패시터(DCO)의 제2 전극은 기준 셀플레이트전극(DCP)레 접속되어 있다.
기준 메모리셀 캐패시터(DC1)의 제1 전극은 게이트전극이 기준 워드선(DWL1)에 접속된 기준 메모리셀 트랜지스터(QnD1)를 통해서 비트선(BL)에 접속되어 있다. 기준 메모리셀 캐패시터(DC1)의 제2 전극은 기준 셀플레이트전극(DCP)에 접속되어 있다.
한편, 본체 메모리셀 캐패시터(CO)의 제1 전극은 게이트전극이 워드선(WLO)에 접속된 본체 메모리셀 트랜지스터(QnO)를 통해서 비트선(BL)에 접속되어 있다. 본체 메모리셀 캐패시터(CO)의 제2 전극은 셀플레이트전극(CP)에 접속되어 있다.
본체 메모리셀 캐패시터(C1)의 제1 전극은 게이트전극이 워드선(WL1)에 접속된 본체 메모리셀 트랜지스터(Qn1)를 통해서 비트선(/BL)에 접속되어 있다 본체 메모리셀 캐패시터(C1)의 제 전극은 셀플레이트전극에 접속되어 있다.
워드선(WLO)WL255)에는 NOR게이트 NORNOR255가 접속되고, 기준 워드선(DWLO, DWL1)에는 NOR게이트 NOROD, NOR1D가 접속되어 있다. 이들 NOR게이트에는 NOR게이트 NOROL, NOR1L, NAND게이트 NAND1NAND255가 접속되어 있다. 이들 게이트는 제어신호(MD)에 의해 동작모드를 선택하기 위한 제어회로를 구성하고 있다.
또, 동작모드의 절환용 제어신호(MD)의 발생회로는 제2도에 도시되어 있는 바와 같이, 휴즈(F)와 N채널형 MOS트랜지스터(Qn)와 부정회로(INV)로 구성되어 있다. 제어신호(MD)는 휴즈(F)가 절단되어 있지 않은 상태에서는 논리전압 L 이고, 휴즈(F)가 절단되면 논리전압 H 가 된다.
제어신호(MD)가 논리전압 L 일 때는 예를 들면 워드선(WLO)과 기준 워드선(DWLO)이 선택되어, 1T1C모드로서 동작한다. 제어신호(MD)가 논리전압 H 일 때는, 예를 들면 워드선(WLO)과 워드선(WL1)이 선택되어 기준 워드선(DWLO) 및 (DWL1)은 선택되지 않고, 2T2C로서 동작한다.
본 실시형태의 강유전체 메모리장치는 동작마진이 감소하여 1T1C모드에서는 안정동작이 곤란한 경우에, 2T2C모드로 절환함으로써 안정동작이 얻어진다 즉, 1T1C모드에서는 정상이라고 할 수 없는 디바이스라도 2T2C모드에 의해 양품 디바이스로 할 수 있다. 그 때문에 이익률의 향상을 기대할 수 있고, 나아가서는 제품코스트의 저감이 가능해진다.
다음에, 본 발명의 제2 실시형태의 강유전체 메모리장치에 대해서 설명한다. 이 장치에서는, 제1 실시형태의 강유전체 메모리장치의 제어신호(MD)의 발생회로가 전압검지신호를 이용한 회로로 치환되어 있다. 제3도에 전압검지회로 구성의 일례를 도시한다. 전원전압(VDD)이 높을 때는 제어신호(MD)가 논리전압 L 이 되고, VDD가 낮을 때는 제어신호(MD)가 논리전압 H 가 된다.
1T1C모드는 특히 저전압에서 동작마진이 감소한다. 본 실시형태의 강유전체 메모리장치는 전원전압이 높을 때는 1T1C모드로 고집적동작을 행하고, 전원전압이 낮아지면 자동적으로 2T2C모드로 이행하여 안정동작을 행한다. 또, 2T2C모드의 검사에 의해 단시간에 검사(예를 들면, 패턴기능검사)를 행함과 동시에, 강유전체 메모리 캐퍼시터의 특성마진검사를 행함으로써 신뢰성이 높은 디바이스를 공급한다.
다음에, 본 발명의 제3 실시형태인 강유전체 메모리장치의 검사방법과, 그 검사기능을 구비한 강유전체 메모리장치를 설명한다. 제4도에 이 검사방법의 흐름도가 도시되어 있다. 제5도에 이 검사방법에 있어서의 강유전체 캐패시터의 2T2C 모드동작의 히스테리시스 특성이 도시되어 있다. 제4도에 도시되어 있는 바와 같이, 우선 2T2C모드에서 검사를 행하고, 이 검사에서 불량(FAIL)인 디바이스는 불량품으로서 제거된다. 합격(PASS)이면 계속해서 1T1C모드에서 검사를 행하고, 여기에서 불량(FAIL)인 디바이스는 2T2C모드 양품이 된다. 1T1C에서의 검사에서도 합격(PASS)된 디바이스는 1T1C모드 양품이 된다.
이와 같이, 1T1C모드보다 검사시간이 짧은(거의 1/2) 2T2C모드를 이용한 검사플로를 채용함으로써, 불량품을 빠른 단계로 제거할 수 있기 때문에, 웨이퍼 전체적으로 검사시간을 단축할 수 있다.
제5도는 메모리셀의 강유전체 캐패시터에 인가되는 전계(가로축)와 전하(세로축)의 히스테리시스 특성을 도시하고 있다. 강유전체재료에서는 전계가 제로가 되더라도 H5l 및 L5l의 관점에서 도시되는 잔류분극은 의존한다. 그래서, 전원공급이 없어지더라도 강유전체 캐패시터에 남는 잔류분극을 불휘발성 데이타로서 이용함으로써, 불휘발성의 반도체 메모리를 실현한다.
2T2C모드의 경우, 메모리셀의 데이타가 1 이면 메모리셀의 한쪽 강유전체 캐패시터는 H5l의 상태에 있고, 다른쪽의 강유전체 캐패시터는 L5l의 상태에 있다. 역으로, 메모리셀의 데이타가 0 이면 메모리셀의 한쪽 강유전체 캐패시터는 L5l의 상태에 있고, 다른쪽의 강유전체 캐패시터는 H5l의 상태에 있다. 라인(L)은 비트라인의 용량값에 의해 결정되는 기울기를 가진다.
데이타 1 이 판독되었을 때, 데이타는 캐패시터로부터 비트라인에 판독되고, 메모리셀의 한쪽 강유전체 캐패시터는 H5l의 상태로부터 H52의 상태로 변화한다. 메모리셀의 다른쪽의 강유전체 캐패시터는 L5l의 상태로부터 L52의 상태로 변화한다. 이와 같이 하여, H52의 상태와 L52의 상태의 전위차(V5)가 얻어진다 그 후, 센스앰프등에 의해 H52 상태의 전위는 H53 상태의 전위까지 증폭되어, L52 상태의 전위는 L53상태의 전위까지 증폭된다. 다음에, 재입력(리라이트)동작으로서 H53 상태의 전위는 H54 상태의 전위까지 되돌아가고, L53 상태의 전위는 L54 상태의 전위까지 되돌아간다. 이 L54는 L51과 같다. 다음에, H54 상태의 전위는 H5l 상태의 전위로 리 세트된다.
또, 1T1C모드의 검사에서는 이미 2T2C모드에서 입력동작이 행해지고 있기 때문에, 입력동작을 행하지 않고 판독동작만의 검사를 행할 수도 있다. 이 경우는 1T1C모드에서의 입력동작에 필요한 시간이 불필요해지기 때문에, 검사시간이 한층 단축된다. 제4도에서는 최초로 2T2C모드에서의 검사에 의해 합격 ·불합격의 판정을 행하고 있으나, 이것에 대신하여 2T2C모드에서 입력동작만을 행하여 1T1C모드에서 판독동작만을 행하는 검사플로를 채용해도 된다. 이 경우, 1T1C모드에서는 입력동작 및 판독동작을 행하는 경우에 비해서 검사시간이 약 75로 단축된다.
또, 이 검사방법에 의한 자기검사기능을 강유전체 메모리장치에 구비시킬 수 있다. 예를 들면, 우선 2T2C모드에서 자기검사를 행하여, 양품이면 1T1C모드로 절환하여 검사를 행한다. 역으로, 처음에 1T1C모드로 검사를 행하여, 불량품이면 2T2C모드로 절환하여 검사를 행하고, 그 합격품을 2T2C모드의 양품으로 하는 것도 가능하다.
다음에, 본 발명의 제4 실시형태인 강유전체 메모리장치의 검사방법을 설명한다. 이 검사방법의 흐름도가 제6도에 도시되고, 강유전체 캐패시터의 동작 히스테리시스 특성이 제7도에 도시되어 있다.
제6도에 도시된 바와 같이, 우선 전원전압(VDD=5V), 1T1C모드에서 제1도의 메모리셀(CO)에 H데이타를 입력한다. 이 결과, 제7도의 히스테리시스 곡선에 있어서, 강유전체 캐팩시터는 H64의 상태를 거쳐서 H6l의 상태로 변화한다 다음에, 전원전압(VDD=3V), 1T1C모드에서 메모리셀(Cl)에 H데이타를 입력한다. 이 결과, 제7도의 히스테리시스 곡선에 있어서, 강유전체 캐패시터는 L60의 상태를 거쳐서 L6l의 상태로 변화한다. 다음에, 2T2C모드에서 판독동작을 행한다. 다른 전원전압으로 H데이타를 입력하고 있기 때문에, H6l과 L6l의 상태가 H데이타와 L데이타의 초기상태로 된다. 이들의 상태는 같은 분극방향을 가진다. 이 상태로부터 2T2C모드에서 판독동작을 행하면 제7도의V6의 판독전위차가 얻어진다.
이것은 제3 실시형태의 판독전위차(V5)보다도 작다. 예를 들면, 특성이 좋지 않은 강유전체 캐패시터를 스크리닝으로 제거하여, 신뢰성이 높은 디바이스만을 공급할 수 있다.
또한, 이 실시형태의 검사방법은 외부검사장치를 이용하여 특성이 좋지 않은 강유전체 캐패시터를 스크리닝하는 경우만이 아니고, 자기검사기능을 강유전체 메모리장치에 겸비시키는 경우에도 적용할 수 있다. 예를 들면, 스크리닝모드로 이행하면, 자동적으로 하강전원회로를 기동하여 내부전원전압을 낮게 하고, 또는 메모리셀의 셀플레이트전압을 전원전압보다 낮게 하여 검사하는 기능을 강유전체 메모리장치에 겸비시키면 된다.
다음에, 본 발명의 실시형태인 강유전체 메모리장치의 검사방법을 설명한다. 앞서 서술한 제4 실시형태에서는 1T1C모드에서 다른 전압에 의해 H데이타를 입력하지만, 본 실시형태에서는 L데이타를 입력한다.
제8도에 본 실시형태의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성이 도시되어 있다. H8l과 L8l이 초기상태를 나타내고, 이들의 상태는 똑같이 L측의 분극방향을 가진다.
이 실시형태에서는 제4 실시형태와는 다른 판독전위차(V8)가 얻어져서, 각각의 디바이스에 적합한 검사마진으로 검사할 수 있다. 또한, 이 실시형태의 검사방법에 의한 자기검사기능을 강유전체 메모리장치에 구비시킬 수 있다. 또, 이 검사방법과 제4 실시형태의 검사방법을 조합시킴으로써 다수의 조건으로 강유전체 캐패시터의 스크리닝을 행할 수 있다.
다음에, 본 발명의 제6 실시형태인 강유전체 메모리장치의 검사방법을 설명한다. 제4 및 제5 싱시형태에서는 1T1C모드에서 다른 전압에 의해 함께 H데이타 또는 L데이타를 입력하는데, 본 실시형태에서는 다른 전압에 의해 H데이타와 L데이타를 입력한다. 제9도에 본 실시형태의 검사방법에 있어서의 강유전체 캐패시터의 히스테리시스 특성이 도시되어 있다.
이 실시형태에서는 제3 또는 제5 실시형태와는 달리, 2T2C의 통상 동작에 가까운 판독방법에 의해 판독전위차의 마진으로 검사를 할 수 있다. H9l과 L9l이 초기상태를 나타내고, 이들의 상태는 다른 분극방향과 다른 분극의 크기를 가진다. 제9도의V9가 이 경우의 판독전위차이다. 또한, 이 실시형태의 검사방법에 의한 자기검사기능을 강유전체 메모리장치에 구비시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 1T1C타입과 2T2C타입의 동작을 절환함으로써, 저전압에서의 안정동작과 고전압에서의 고집적성을 겸비한 강유전체 메모리장치를 제공할 수 있다. 또, 단시간에 검사를 행함과 동시에, 강유전체 메모리 캐패시터의 마진검사에 의해 신뢰성이 높은 디바이스를 공급할 수 있다.

Claims (17)

  1. 제1 및 제2 비트선과, 본체 메모리셀을 구성하는 제1 메모리셀 트랜지스터를 통해서 상기 제1 비트선에 접속된 제1 강유전체 캐패시터와, 본체 메모리셀을 구성하는 제2 메모리셀 트랜지스터를 통해서 상기 제2리트선에 접속된 제2 강유전체 캐패시터와, 제1 기준 메모리셀을 구성하는 제3 메모리셀 트랜지스터를 통해서 상기 제2 비트선에 접속된 제3 강유전체 캐패시터와, 제2 기준 메모리셀을 구성하는 제4 메모리셀 트랜지스터를 통해서 상기 제1 비트선레 접속된 제4 강유전체 캐패시터와, 상기 제1제4 메모리셀 트랜지스터의 게이트를 제어하는 제어회로를 구비하고, 상기 제어회로는 제1 및 제2 동작모드의 제어기능을 가지고, 상기 제1 동작모드에서는 상기 제1 및 제3 메모리셀 트랜지스터를 포함하는 그룹 및 상기 제2 및 제4 메모리셀 트랜지스터를 포함하는 그룹중의 어느 한쪽 그룹의 각 트랜지스터의 게이트를 제어하고, 상기 제2 동작모드에서는 상기 제1 및 제2 메모리셀 트랜지스터중의 어느 한쪽의 게이트만을 제어하는 강유전체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2 메모리셀이 인접하게 배치되어 있는 강유전체 메모리 장치.
  3. 제1항에 있어서, 전압검지회로를 가지고, 제1 및 제2 동작모드의 절환을 상기 전압검지회로로부터의 검지신호에 따라 행하는 강유전체 메모리장치.
  4. 제1항에 있어서, 상기 제2 동작모드에서 검사한 후, 상기 상기 제1동작모드에서의 검사를 행하는 기능을 가지는 강유전체 메모리장치.
  5. 제4항에 있어서, 상기 제2 동작모드에서 입력동작을 행한 후, 상기 제1 동작모드에서 판독동작을 행하는 기능을 가지는 강유전체 메모리장치.
  6. 제1항에 있어서, 상기 제2 동작모드에서 검사한 후, 그 검사에 합격했을 경우에 상기 제1동작모드에서의 검사를 행하는 기능을 가지는 강유전체 메모리장치.
  7. 제4항에 있어서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1강유전체 캐패시터에 데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 데이타를 입력한 후, 상기 제2동작모드에서 데이타를 판독하는 기능을 가지는 강유전체 메모리장치.
  8. 제4항에 있어서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터에 H데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 H데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 기능을 가지는 강유전체 메모리장치.
  9. 제4항에 있어서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터에 L데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1동작모드에서 제2 강유전체 캐패시터에 L데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 기능을 가지는 강유전체 메모리장치.
  10. 제4항에 있어서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터에 H데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 L데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 기능을 가지는 강유전체 메모리장치.
  11. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 상기 제2 동작모드에서 검사한 후, 상기 제1 동작모드에서의 검사를 행하는 검사방법.
  12. 제11항에 있어서, 상기 제2 동작모드에서 입력동작을 행한 후, 상기 제1 동작모드에서 판독동작을 행하는 검사방법.
  13. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 상기 제2 동작모드에서 검사한 후, 그 검사에 의한 합격품에 대해서 상기 제1 동작모드에서의 검사를 행하는 검사방법.
  14. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터에 데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 검사방법.
  15. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터에 H데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 H데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 검사방법.
  16. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 제1 전원전압을 이용하여 상기 제1 동작모드의 동작으로 제1 강유전체 캐패시터에 L데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 L데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 검사방법.
  17. 제1항에 기재된 강유전체 메모리장치의 검사방법으로서, 제1 전원전압을 이용하여 상기 제1 동작모드에서 제1 강유전체 캐패시터레 H데이타를 입력하고, 제2 전원전압을 이용하여 상기 제1 동작모드에서 제2 강유전체 캐패시터에 L데이타를 입력한 후, 상기 제2 동작모드에서 데이타를 판독하는 검사방법.
KR1019960034670A 1995-08-21 1996-08-21 강유전체 메모리장치 및 그 검사방법 KR100212488B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21194395 1995-08-21
JP95-211943 1995-08-21

Publications (2)

Publication Number Publication Date
KR970012682A KR970012682A (ko) 1997-03-29
KR100212488B1 true KR100212488B1 (ko) 1999-08-02

Family

ID=16614268

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960034670A KR100212488B1 (ko) 1995-08-21 1996-08-21 강유전체 메모리장치 및 그 검사방법

Country Status (5)

Country Link
US (1) US5751628A (ko)
EP (1) EP0759620B1 (ko)
KR (1) KR100212488B1 (ko)
DE (1) DE69620318T2 (ko)
SG (1) SG79200A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838639B1 (ko) 2006-11-07 2008-06-16 후지쯔 가부시끼가이샤 반도체 기억장치의 검사 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008659A (en) * 1996-03-15 1999-12-28 Ramtron International Corporation Method of measuring retention performance and imprint degradation of ferroelectric films
US6097624A (en) * 1997-09-17 2000-08-01 Samsung Electronics Co., Ltd. Methods of operating ferroelectric memory devices having reconfigurable bit lines
KR100224673B1 (ko) * 1996-12-13 1999-10-15 윤종용 불휘발성 강유전체 메모리장치 및 그의 구동방법
KR100297874B1 (ko) 1997-09-08 2001-10-24 윤종용 강유전체랜덤액세스메모리장치
JPH11110976A (ja) * 1997-10-02 1999-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3780713B2 (ja) * 1998-08-25 2006-05-31 富士通株式会社 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法
KR100548847B1 (ko) 1998-10-28 2006-03-31 주식회사 하이닉스반도체 수명을 연장시킨 강유전체 메모리 장치
KR100303056B1 (ko) * 1998-11-07 2001-11-22 윤종용 온-칩테스트회로를구비한강유전체메모리장치
US6238933B1 (en) 1999-05-06 2001-05-29 Ramtron International Corporation Polarization method for minimizing the effects of hydrogen damage on ferroelectric thin film capacitors
US6359819B1 (en) * 2000-12-29 2002-03-19 Stmicroelectronics, Inc.. Circuit and method for performing a stress test on a ferroelectric memory device
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
KR100400773B1 (ko) 2001-06-29 2003-10-08 주식회사 하이닉스반도체 강유전체 랜덤 억세스 메모리의 강유전 캐패시터 테스트회로
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
US6809949B2 (en) * 2002-05-06 2004-10-26 Symetrix Corporation Ferroelectric memory
KR100506450B1 (ko) * 2003-01-24 2005-08-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 이용한 테스트 모드 제어 장치
JP3592321B2 (ja) * 2003-01-31 2004-11-24 沖電気工業株式会社 強誘電体メモリおよびその判定方法
KR100557560B1 (ko) * 2003-08-27 2006-03-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그 테스트 방법
JP2008217936A (ja) * 2007-03-06 2008-09-18 Elpida Memory Inc 半導体記憶装置
JP2010102793A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 半導体記憶装置
US10120674B2 (en) * 2015-06-02 2018-11-06 Texas Instruments Incorporated Ferroelectric memory expansion for firmware updates
US9734886B1 (en) 2016-02-01 2017-08-15 Micron Technology, Inc Cell-based reference voltage generation
US9892776B2 (en) 2016-06-13 2018-02-13 Micron Technology, Inc. Half density ferroelectric memory and operation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
DE69022621T2 (de) * 1989-05-05 1996-05-30 Ramtron Corp Integrierter ferro-elektrischer Kondensator.
US5297077A (en) * 1990-03-30 1994-03-22 Kabushiki Kaisha Toshiba Memory having ferroelectric capacitors polarized in nonvolatile mode
US5371699A (en) * 1992-11-17 1994-12-06 Ramtron International Corporation Non-volatile ferroelectric memory with folded bit lines and method of making the same
KR970000870B1 (ko) * 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치
US5430671A (en) * 1993-04-09 1995-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US5406510A (en) * 1993-07-15 1995-04-11 Symetrix Corporation Non-volatile memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838639B1 (ko) 2006-11-07 2008-06-16 후지쯔 가부시끼가이샤 반도체 기억장치의 검사 방법

Also Published As

Publication number Publication date
EP0759620A2 (en) 1997-02-26
KR970012682A (ko) 1997-03-29
US5751628A (en) 1998-05-12
DE69620318D1 (de) 2002-05-08
EP0759620A3 (en) 1999-01-13
EP0759620B1 (en) 2002-04-03
DE69620318T2 (de) 2002-10-31
SG79200A1 (en) 2001-03-20

Similar Documents

Publication Publication Date Title
KR100212488B1 (ko) 강유전체 메모리장치 및 그 검사방법
US6714468B2 (en) Circuit and method for testing a memory device
US20030185041A1 (en) Semiconductor memory device
US5991189A (en) Ferroelectric random access memory devices having short-lived cell detector available for life test for ferroelectric capacitor and method for testing ferroelectric memory cells
US6754094B2 (en) Circuit and method for testing a ferroelectric memory device
EP0986066A2 (en) Ferroelectric memory and method of testing the same
US6816400B2 (en) Circuit and method for testing a ferroelectric memory device
US6212114B1 (en) Methods of identifying defects in an array of memory cells and related integrated circuitry
EP1349173B1 (en) Semiconductor memory device and drive method therefor
US6069817A (en) Memory device evaluation methods using test capacitor patterns
JP3043992B2 (ja) 強誘電体メモリ装置およびその検査方法
JP3865935B2 (ja) 強誘電体記憶装置
JP4659307B2 (ja) 強誘電体メモリ
US6888766B2 (en) Semiconductor memory device provided with test memory cell unit
KR100615746B1 (ko) 직렬 접속된 메모리 셀(ｃｆｒａｍ)을 갖는 강유전성판독/기록 메모리
US6944046B2 (en) Ferroelectric memory and method of testing the same
US7009900B2 (en) Circuit arrangement for reading out, evaluating and reading in again a charge state into a memory cell
JP2002540553A (ja) 強誘電体メモリトランジスタをそれぞれ含むメモリセルを有する集積メモリ
US5982657A (en) Circuit and method for biasing the charging capacitor of a semiconductor memory array
KR19980015271A (ko) 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로 및 그 방법
US20060271323A1 (en) Method evaluating threshold level of a data cell in a memory device
KR100583130B1 (ko) 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법
JP2005078704A (ja) 強誘電体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080425

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee