KR970000870B1 - 반도체메모리장치 - Google Patents

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KR970000870B1
KR970000870B1 KR1019930025618A KR930025618A KR970000870B1 KR 970000870 B1 KR970000870 B1 KR 970000870B1 KR 1019930025618 A KR1019930025618 A KR 1019930025618A KR 930025618 A KR930025618 A KR 930025618A KR 970000870 B1 KR970000870 B1 KR 970000870B1
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KR
South Korea
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logic voltage
memory cell
mos transistor
plate electrode
bit line
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KR1019930025618A
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히로시게 히라노
타쯔미 스미
노브유키 모리와키
죠지 나카네
Original Assignee
마쯔시다덴기산교 가부시기가이샤
오리시타 요이찌
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Abstract

내용 없음.

Description

반도체메모리장치
제1도는 본 발명의 반도체메모리장치의 제1실시예의 회로구성을 표시한 도면.
제2도는 본 발명의 반도체메모리장치의 제1실시예의 동작타이밍을 표시한 도면.
제3도는 본 발명의 반도체메모리장치의 제2실시예의 회로구성을 표시한 도면.
제4도는 본 발명의 반도체메모리장치의 제2실시예의 동작타이밍을 표시한 도면.
제5도는 본 발명의 반도체메모리장치의 제3실시예의 동작타이밍을 표시한 도면.
제6도는 본 발명의 반도체메모리장치의 제4실시예의 회로구성을 표시한 도면.
제7도는 본 발명의 반도체메모리장치의 제4실시예의 동작타이밍을 표시한 도면.
제8도는 본 발명의 반도체메모리장치의 제5실시예의 회로구성을 표시한 도면.
제9도는 본 발명의 반도체메모리장치의 제5실시예의 동작타이밍을 표시한 도면.
제10도는 본 발명의 반도체메모리장치의 제1실시예에서 사용하는 본체메모리셀 커패시터의 강유전체의 히스테리시스특성을 표시한 도면.
제11도는 본 발명의 반도체메모리장치의 제5실시예에서 사용하는 더미메모리셀커패시터의 강유전체의 히스테리시스특성을 표시한 도면.
제12도는 본 발명의 반도체메모리장치의 제6실시예의 회로구성을 표시한 도면.
제13도는 본 발명의 반도체메모리장치의 제6실시예의 동작타이밍을 표시한 도면.
제14도는 본 발명의 반도체메모리장치의 제7실시예의 회로구성을 표시한 도면
제15도는 본 발명의 반도체메모리장치의 제7실시예의 동작타이밍을 표시한 도면.
제16도는 본 발명의 반도체메도리장치의 제8실시예의 회로구성을 표시한 도면.
제17도는 본 발명의 반도직메모리장치의 제8실시예의 동작타이밍을 표시한 도면.
제18도는 본 발명의 반도체메모리장치의 제9실시예의 동작타이밍을 표시한 도면.
제19도는 본 발명의 반도체메모리장치의 제9실시예에서 사용하는 본체메모리셀커패시터의 강유전체의 히스테리시스특성을 표시한 도면.
제20도는 본 발명의 반도체메모리장치의 제9실시예에서 사용하는 더미메모리셀커패시터의 강유전체의 히스테히시스특성을 표시한 도면.
제21도는 본 발명의 반도체메모리장치와 제10실시예의 동작타이밍을 표시한 도면.
제22도는 본 발명의 반도체메모리장치의 제11실시예의 동작타이밍을 표시한 도면.
제23도는 본 발명의 반도체메모리장치의 제12실시예의 동작타이밍을 표시한 도면
제24도는 종래의 반도체메모리장치의 회로구성을 표시한 도면.
제25도는 종래의 반도체메모리장치의 동작타이밍을 표시한 도면.
제26도는 종래의 반도체메모리장치에서 사용하는 본체메모리셀커괘시터의 강유전체의 히스테리시스특성을 표시한 도면.
제27도는 종래의 반도체메모리장치에서 사용하는 더미메모리셀커패시터의 강유전체의 히스테리시스특성을 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
BL0, /BL0, BL1, /BL1 : 비트선
Cd1∼Cd4 : 더미메모리셀 강유전체커패시터 (제2강유전체커패시터)
CP0,CP1 셀플레이트전극(제1플레이트전극)
Cs1∼Cs8 : 제1강유전체커패시터
DCP0,DCP1 : 더미셀플레이트전극(제2플레이트전극)
DCW41,DCW251,DCW61,DCW71,DCW81 : 더미메모리셀데이터 초기화용제어신호
DWLO,DWL1 : 더미워드선
EQ11 : 비트선이퀼라이즈 및 프리차아지제어신호
Q0,Q1,Qd : 전하 Qn: N 채널용 MOS 트랜지스터
Qp : P 채널용 HOS : 트랜지스터
SA0,SA1 : 센스앰프 SAE0,SAE1 : 센스앰프제어회로
VCC : 전원전압 VSS : 접지전압
WLO∼WL3 :워어드선
본 발명은, 반도체메모리장치에 관한 것이다.
반도체메모리장치에서는, 반도체장치내에 형성된 커패시터에 전하를 축적하고, 그 전하의 유무에 의해 데이터를 기억하는 방식이 주로 사용되고 있다(일반적으로 다이나믹 랜덤액세스메모리 또는 DRAM으로 칭한다). 이 커패시터에는, 통상, 실리콘 산화막을 절 연막으로 사용되고 있다.
최근, 이와같은 절 연막으로서 강유전체재료를 사용함으로써, 기억해야 할 데이터를 불휘발화시키게 하는 반도체메모리 장치가 고안되어 있다.
이하, 강유전체재료를 사용한 종래의 반도체 메모리 장치에 대해서USP4,873,664호를 참조하면서 설명한다.
제24도는 종래의 반도체메모리장치의 회로구성도이고, 제25도는 제24도외 반도체메모리장치의 동작타이밍을 표시한 도면이고, 제26도는 종래의 반도체메모리장치내의 본체메모리셀커패시터에서 사용하는 강유전체의 히스테리시스특성을 표시한 도면이고, 제27도는 종래의 반도체메모리장치내의 더미메모리셀커패시터에서 사용하는 강유전체의 히스테 리시스특성을 표시한 도면이다.
제24도의 종래의 반도체메모리장치의 회로구성에 있어서, 센스앰프(30)에 비트선(26),(28)이 접속되어 있다. 111트선(26)에는, 본체메모리셀(20a),(20b),(20c)과 더미메모리셀(46)이 접속되어 있고. 비트선(28)에는 본체메모리셀(20d),(20e)와 더미메모리셀(36)이 접속되어 있다. 본체메모리셀(20a)은 MOS 트랜지스터(24)차 본체메모리셀커패시터(22)로 구성되어 있다. MOS 트랜지스터(24)의 게이트는 워어드선(32)에 접속되고 MOS 트랜지스터(24)의 드레인은 비트선(26)에 접속되고, MOS 트랜지스터(24)의 소오스는 본체메모리셀커패시터(22)의 제1전극에 접속되어 있다. 본체메모리셀커패시터(22)의 제2전극은 셀플레이트전극(34)에 접속되어 있다. 마찬가지로 더미메모리셀(36)은 MOS 트랜지스터(38)와 더미메모리셀커괘시터(40)로 구성되어 있다. MOS 트랜지스터(38)의 게이트는 더미웠어드선(42)에 접속되고, MOS 트랜지스터(38)의 드레인은 비트선(28)에 접속되고, MOS 트랜지스터(38)의 소오스는 더미메모리셀커패시터 (40)의 제1전극에 접속되어 있다. 더미메모리셀커패시터(40)의 제2전극은 더미셀플레이트전극(44)에 접속되어 있다.
이 종래의 반도체메모리장치의 회로의 동작에 대해서, 제25도의 동작타이밍도면과, 제26도의 본체메모리셀커패시터의 강유전체의 히스테리시스특성도 및 제27도의 더미메모리셀커패시터의 강유전체의 히스테리시스특성도를 참조하면서 설명한다.
제26도 및 제27도는 강유전체의 히스테리시스특성도이다. 횡축이 메모리셀커패시터에 인가되는 전제를 나타내고, 종축이 그때의 전하를 나타내고 있다. 제26도 및 제27도에 도시한 바와같이 강유전체의 커패시티에서는 전계가 0일때에도 점 B, 점 E, 점 K, 점 H와 같이 잔류분극이 남는다. 전원을 오프한 후에도 강유전체의 커패시터에는 잔류분극이 생긴다. 이것을 이용해서 불휘발성의 데이터로 하고, 불휘발성 반도체메모리장치를 실현하고 있다. 본체메모리셀커패시터는, 메모리셀의 데이터가 1인 경우에는 제26도의 점 B의 상이고, 메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태이다. 또, 더미메모리셀커패시터의 초기상태는, 제27도의 점 K의 상태이다. 여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 비트선(26) 및 (28), 워어드선(32), 더미워어드선(42), 셀플레이트전극(34)과 더미셀플레이트전극(44)의 각각의 논리전압을 L로 설정한다. 그후, 비트선(26) 및 (28)을 플로우팅 상태로 설정한다.
다음에, 제25도에 도시한 바와같이, 워어드선(32), 더미워어드선(42), 셀플레이트전극(34) 및 더미셀플레이트전극(44)를 모두 논리전압 H로 설정한다. 그 결과, MOS 트랜지스터(24) 및 (28)를 온하고, 본체메모리셀커패시터(22) 및 더미메모리셀커패시터(40)에는 전계가 인가된다. 이때, 본체메모리셀의 데이터가 1이면, 제26도의 점 B의 상태에서부터 점 D의 상태로 되고, 전하(Q1)가 비트선(26)에서 판독된다. 본체메모리셀의 데이터가 0이면, 제26도의 걱 E의 상태에서부터 점 D의 상태로 되고, 전하(Q0)가 비트선(26)에서 판독된다. 더미메모리셀은 제27도의 점 K의 상태에서 점 J의 상태로 되고, 전하(Qd)가 비트선(28)에서 판독된다. 그리고, 비트선(26)에서 판독된 본체메모리셀의 데이터와 비트선(28)에서 판독된 더미메모리셀의 데이터를 센스앰프(30)에 의해서 증폭하고, 본체메모리셀의 데이터를 판독한다.
본체메모리셀의 데이터가 1일때, 비트선(26)은 논리전압 H로 되고, 셀플레이트전극(34)가 논리전압 H로 된다. 이 때문에. 본체메모리셀커패시터(22)에는 전계가 인가되지 않게 되어, 제26도에서 점 E의 상태로 된다. 그후, 본체메모리셀커패시터(22)의 데이터의 상태를 제26도에서 점 B의 상태로 복귀시키기 위하여, 셀플레이트전극(34)의 논리전압을 L로 설정하고, 제26도에서 점 A의 상태로 일단 설정한 후, 워어드선(32)의 논리전압을 L로 설정한다. 워어드선(32)을 논리전압 L로 하면, 본체메모리셀커패시터(22)에는 전계가 인가되지 않게 되어, 제26도의 점 B의 상태로 복귀한다.
마찬가지로, 본체메모리셀의 데이터가 0일때, 비트선(26)은 논리전압 L로 되고, 셀플레이트전극(34)이 논리전압 H로 된다. 이 때문에, 본체메모리셀커패시터(22)는 제26도에서 점 D의 상태이다. 그후, 셀플레이트전극(34)의 논리전압을 L로 하면, 본체메모리셀커패시터(22)에는 전제가 인가되지 않게 되어, 제26도에서 점 E의 상태로 된다. 그후, 워어드선(32)의 논리전압이 L로 되고, 본체메모리셀커패시터(22)에는 전계가 아직 인가되지 않으므로, 제26도의 점 E의 상태로 유지된다.
더미메모리셀에서는, 본체메모리셀의 데이터가 1일때, 비트선(28)이 논리전압 L로 되고, 셀플레이트전극(44)의 논리전압이 H로 된다. 이 때문에, 더미메모리셀커패시터(40)는 제27도에서 점 J의 상태로 된다. 그후, 더미워어드선(36)을 논리전압 L로 하는 동시에 더미셀플레이트전극(44)의 논리전압을 L로 함으로써, 더미메모리셀커패시터(40)에는 전계가 인가되지 않게 되어, 제27도의 점 K의 상태로 복귀한다.
마찬가지로, 본체메모리셀의 데이터가 0일때, 비트선(28)이 논리전압 H로 되고, 셀플레이트전극(44)이 논리전압 H로 된다. 이 때문에, 더미메모리셀커패시터(40)는 제27도에서 점 K의 상태로 된다. 그 후, 더미워어드선(36)을 논리전압 L로 설정하는 동시에 더미셀플레이트전극(44)의 논리전압을 L로 설정하여도, 더미메모리셀커패시터(40)에 전계가 인가되지 않은 상태는 변함이 없고, 제27도의 점 K의 상태가 유지된다.
그러나, 상기와 같은 종래의 구성 및 동작의 반도체메모리장치에서는, 제조공정직후의 초기상태로서 더미메모리셀커패시터가 제27도의 점 K의 상태로 항상 되지 않는다. 이 때문에, 초기 상태가 예를 들면 제27도의 점 H의 상태에 있는 경우, 1회째의 판독때에 오동작이 발생한다고 하는 과제가 있었다.
또, 종래의 반도체메모리장치에서는, 데이터를 판독하여 센스앰프에 의해서 비트선에서 판독된 전하를 증폭한 후에, 더미워어드선(42)과 더미셀플레이트전극(44)이 동시에 논리전압 L로 설정된다. 이 때문에, 예를 들면 더미워어드선(42)의 기생용량이 크고 또한 더미워어드선(42)의 하강이 더미셀플레이트전극의 하강보다도 느린 경우, 본체메모리셀의 데이터가 0일때. 비트선(28)이 논리전압 H로 되고, 셀플레이트전극(44)는 논리전압 L의 상태로 된다. 이 때문에, 더미메모리셀커패시터(40)는 제27도의 점 G의 상태로 된다. 그후, 더미워어드선(42)을 논리전압 L로 설정하면, 더미메모리셀커패시터(40)는 제27도의 점 H의 상태로 된다. 이와같이, 더미메모리셀커패시터(40)가 초기상태인 제27도의 점 K의 상태가 아니면, 다음회의 메모리셀판독시에 오동작이 발생한다고 하는 과제가 있었다.
또, 메모리셀이 데이터판독시에 워어드선을 상승시킨 다음에 셀플레이트전극을 상승시키기 때문에 비트선에서 데이터가 판독되는 것이 느리다고 하는 과제가 있었다.
또, 워어드선과 더미워어드선과 셀플레이트전극과 더미셀플레이트전극의 상승이 동시에 발생하고, 워어드선과 더미워어드선과 더미셀플레이트전극의 하강이 동시에 발생하기 때문에, 이들을 구동하기 위하여 소비전력이 많아진다고 하는 과제가 있었다.
이 과제를 해결하기 위하여, 제1발명은 한쌍의 제1비트선과 제2비트선이 증폭기에 접속되고, 본체메모리셀을 구성하는 제1의 MOS 트랜지스터의 게이트가 워어드선에 접속되고, 본체메모리셀을 구성하는 제1강유전체커패시터의 제1전극이 제1의 MOS 트랜지스터의 소오스에 접속되고, 제1의 MOS 트랜지스터의 드레인이 제1비트선에 접속되고, 제1강유전체커패시터의 제2전극이 제1플레이트전극에 접속되고, 더미메모리셀을 구성하는 제2의 MOS 트랜지스터의 게이트가 더미워어드선에 접속되고, 더미메모리셀을 구성하는 제2강유전체커패시터의 제1전극이 제2의 MOS 트랜지스터의 소오스에 접속되고, 제2의 MOS 트랜지스터의 드레인이 제2비트선에 접속되고, 제2강유전체커패시터의 제2전극이 제2플레이트전극에 접속된 구성의 반도체메모리장치에 있어서, 더미메모리셀을 구성하는 제2의 MOS 트랜지스터를 오프한 후에, 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제2발명은, 제1발명에 의한 반도체메모리장치에 있어서, 더미메모리셀을 구성하는 제2의 HOS 트랜지스터를 오프한 후에, 제1, 제2플레이트전극의 논리전압을 반전하고, 그후에 본체메모리셀을 구정하는 제1의 MOS 트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제3발명은, 제2발명에 의한 반도체메모리장치에 있어서, 제1플레이트전극이 제2플레이트전극과 접속된 것을 특징으로 하는 반도체메모리장치를 제공한다.
제4발명은, 제1발명에 의한 반도체메모리장치에 있어서, 메모리셀의 데이터의 판독 또는 기록동작종료후에, 제2비트선을 특정한 논리전압으로 설정하고, 제2의 MOS 트랜지스터를 온하고, 제2플레이트전극의 논리전압을 제2비트선의 논리전압과는 반대의 논리전압으로 설정하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제5발명은, 한쌍의 제1비트선과 제2비트선이 증폭기에 접속되고, 본체메모리셀을 구성하는 제1의 MOS 트랜지스터의 게이트가 워어드선에 접속되고, 본체메모리셀을 구성하는 제1강유전체커패시터의 제1전극이 제1MOS 트랜지스터의 소오스에 접속되고, 제1의 MOS 트랜지스터의 드레인이 제1비트선에 접속되고, 제1강유전체커패시터의 제2전극이 제1플레이트전극에 접속되고, 더미메모리셀을 구성하는 제2의 MOS 트랜지스터의 게이트가 더미워어드선에 접속되고. 더미메모리셀을 구성하는 제2강유전체커패시터의 제1전극이 제2의 MOS 트랜지스터의 소오스에 접속되고, 제2와 MOS 트랜지스터의 드레인이 제2비트선에 접속되고, 제2강유전체커패시터의 제2전극이 제2플레이트전극에 접속되고, 제3의 MOS 트랜지스터의 게이트가 더미메모리셀데이터초기화용 제어신호선에 접속되고, 제3의 MOS 트랜지스터의 드레인이 제2강유전체커패시터의 제1전극에 접속되고, 제3의 MOS 트랜지스터의 소오스가 더미메모리셀데이터초기화용 전위신호선에 접속한 것을 특징으로 하는 반도체메모리장치를 제공한다.
제6발명은, 제5발명에 의한 반도체메모리장치에 있어서, 제1플레이트전극이 제2플레이트전극에 접속된 것을 특징으로 하는 반도체메모리장치를 제공한다.
제7발명은, 제5발명에 의한 반도체메모리장치에 있어서, 더미메모리셀데이터초기화용 전위신호선이 접지전위에 접속된 것을 특징으로 하는 반도체메모리장치를 제공한다.
제8발명은, 제5발명에 의한 반도체메모리장치에 있어서, 메모리셀의 데이터의 판독 또는 기록동작개시전에 제1비트선 및 제2비트선의 논리전압을 접지전위로 하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제9발명은, 제5발명에 의한 반도체메모리장치에 있어서, 더미메모리셀을 구성하는 제2의 MOS 트랜지스터를 오프한 후에, 제3의 MOS 트랜지스터를 온하고, 그후에 제1, 제2플레이트전극의 논리전압을 반전하고, 그후에 본체메모리셀을 구성하는 제1의 MOS 트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제10발명은, 제1 또는 제5발명에 의한 반도체메모리장치에 있어서, 메모리셀의 데이터의 판독동작개시전에 제1플레이트전극의 논리전압이 제1비트선의 논리전압과 반대의 논리전압으로 되는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
제11발명은, 제1 또는 제5발명에 의한 반도체메모리장치에 있어서, 메모리셀의 데이터의 판독동작개시전에 제2플레이트전극의 논리전압 및 제2강유전체커패시터의 제1전극의 논리전압을 제2비트선의 논리전압과 반대의 논리전압으로 되는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제12발명은, 제1 또는 제5발명에 의한 반도체메모리장치에 있어서, 메모리셀의 데이터의 판독동작개시전에 제2플레이트전극의 논리전압 및 제2비트선외 논리전압이 제2강유전체키패시터의 제1전극의 논리전압과 반대의 논리전압으로 되는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제13발명은, 제10, 제11 또는 제12발명에 의한 반도체메모리장치에 있어서, 제1플레이트전극의 논리전압이 항상 동일하거나 또는 제2플레이트전극의 논리전압이 항상 동일하게 하는 것을 특징으로 하는 반도체메모리 장치를 제공한다.
제14발명은, 제1 또는 제4발명에 의한 반도체메모리장치에 있어서. 본체메모리셀을 구성하는 제1의 MOS 트랜지스터 및 더미메모리셀을 구성하는 제2의 MOS 트랜지스터를 온한 후에, 제1, 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제15발명은, 제1 또는 제4발명에 의한 반도체메모리장치에 있어서, 본체메모리셀을 구성하는 제1의 MOS 트랜지스터 및 더미메모리셀을 구성하는 제2의 MOS 트랜지스터를 온한 후에, 메모리셀의 데이터의 판독 또는 기록동작개시전에 제1, 제2비트선을 1논리전압으로 프리차아지하는 것을 종료하고, 그후에 제1, 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
제16발명은, 제1 또는 제4발명에 의한 반도체메모리장치에 있어서, 제1, 제2플레이트전극의 논리전압을 반전한 후에, 본체메모리셀을 구성하는 제1의 MOS 트랜지스터 및 더미메모리셀을 구성하는 제2의 MOS 트랜지스터를 은하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
상기와 같은 구성 및 동작을 반도체메모리장치에 의해, 더미메모리셀커패시터의 초기화를 행할 수 있어, 판독시의 오동작이 없어진다. 또, 데이터판독후의 더미메모리셀커패시터의 상태를 확실하게 초기상태로 할 수 있어, 판독시의 오동작이 없어진다. 또, 소비전력이 집중되지 않는 반도체메모리장치가 실현될 수 있다.
이하, 본 발명의 실시예에 대해서, 첨부도면을 참조하면서 상세히 설명한다.
제1도는 본 발명의 제1실시예를 도시한다.
본체메모리셀은, 본체메모리셀 강유전체커패시터(CS1)∼(CS8)와, 워어드선(WLO)∼(WL3)이 게이트에 접속된 N 채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)의 제1전극이 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되어 있다. 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)의 제2전극은 셀플레이트전극(CP0) 또는 (CP1)에 접속되어 있다. 또, 본체메모리셀을 구성하는 N 채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다.
더미메모리셀도 마찬가지로, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)와, 더미워어드선(DWL0)∼(DWL1)이 게이트에 접속된 N 채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제1전극이 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되어 있다. 더미메모리셀강유전체커패시터(Cd1)∼(Cd4)의 제2전극은 더미셀플레이트전극(CDP0)과 (CDP1)중 어느 하나에 접속되어 있다. 또, 더미메모리셀을 구성하는 N 채널형 MOS 트랜지스터(Qn)의 드레인은, 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각조는 가가 센스앰프(SA0),(SA1)에 접속되어 있다. 센스앰프(SA0),(SA1)는, 각각 센스앰프제어신호(SAE0),(SAE1)에 의해서 제어되고 있으며, 센스앰프제어신호(SAE0),(SAE1)가 논리전압 H일때에 동작한다. 또 비트선(BL0,/BL0),(BL1,/BL1)은 게이트에 비트선 이퀄라이즈 및 프리차아지제어신호(EQ11)가 인가된 N 채널형 MOS트랜지스터(Qn)를 통하여 접속되어 있으며, 또 비트선(BL0,/BL0),(BL1,/BL1)의 각각은 게이트에 비트선 이퀄라이즈 및 프리차아지제어신호(EQ11)가 인가된 N 채널형 MOS 트랜지스터(Qn)를 통하여 접지전압(VSS)에 접속되어 있다.
제2도는 제1실시예의 동작타이밍도이다. 본체메모리셀커패시터의 강유전체는 제26도에 표시한 히스테리시스특성을 가지고, 더미메모리셀커패시터의 강유전체는 제27도에 표시한 히스테리시스특성을 가진다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호를 논리전압 L로 설정하고, 비트선 이퀄라이즈 및 프리차아지제어신호(EQ11)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이 이퀄라이즈 및 프리차아지제어신호(EQ11)를 논리전압 L로 설정하고, 비트선을 플로우팅 상태로 설정한다. 다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1), 더미워어드선(DWL1), 셀플레이트전극(CP0), 더미셀플레이트전극(DCP0)을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우, 제26도의 점 B의 상태에서 점 D의 상태로 변경되고, 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우, 제26도의 점 E의 상태에서 점 D의 상태로 변경되고, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀이 제27도의 점 K의 상태에서 점 J의 상태로 변경되고, 전하(Qd)가 비트선에서 판독된다. 피후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(BL0,/BLO)에서 판독된 데이터를 중폭한다. 다음에, 셀플레이트전극(CP0)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우, 제26도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0이 경우, 제26도의 점 E의 상태로 된다.
다음에, 워어드선(WL1) , 더미워어드선(DWL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1이면, 제26도의 점 A 또는 점 B의 상태로 되고 본체메모리셀의 데이터가 0이면, 제26도의 점 E의 상태로 된다.
다음에, 더미셀플레이트전극(CP0)을 논리전압 L로 설정하고, 센스앰프제어신호(SAE0)을 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ11)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
더미워어드선을 논리전압 L로 설정한 후에 더미셀플레이트전극을 논리전압 L로 설정함으로써, 더미메모리셀의 초기상태를 확실하게 제27도의 점 K의 상태로 설정할 수 있는 것이 제1실시예의 특징이다. 이때문에 다음회의 데이터판독때에 오동작이 생기는 일이 없다. 그런데, 더미셀플레이트전극을 논리전압 L로 설정한 후에, 더미워어드선을 논리전압 L로 설정하면, 본체메모리셀의 데이터가 0으로 하는 경우에, 더미셀플레이트전극이 논리전압 L로 될때 더미메모리셀이 제27도의 점 G의 상태로 된다. 더미워어드선이 논리전압 L로 된 때에 더미메모리셀이 제27도의 점 G 또는 점 H의 상태로 된다. 이와같이 더미메모리셀의 초기상태가 제27도의 점 K의 상태가 아니기 때문에, 다음회의 데이터판독때 오동작을 발생하게 된다.
제3도는 제2 실시예를 표시한다.
본체메모리셀은, 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)와, 워어드선(WL0)(WL3)이 게이트에 접속된 N 채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Ss1)∼(Cs8)의 제1 전극은 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커왜시터(Cs1)∼(Cs8)의 제2전극은 셀플레이트전극(CP0(DCP0)) 또는 (CP1(DCP1))에 접속되어 있다.
또, 본체메모리셀을 구성하는 N 채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1) 중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)와, 더미워어드선(DWL0)~(DWL1)이 게이트에 접속된 N 채널형 MOS 트랜지스터(Qn)으로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제1전극은 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 더미메모리셀 강유전체커패시터(Cd1)~(Cd4)의 제2전극은 셀플레이트전극(CP0(DCP0))과 (CP1(DCP1)) 중 어느 하나에 접속되어 있다.
또 더미메모리셀을 구성하는 N 채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/EL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각조는 각각 센서앰프(SA0),(SA1)에 접속되어 있다. 센스앰프(SA0),(SA1)는, 각각 센스램프제어신호(SAE0),(SAE1)에 의해서 제어되고, 센스앰프 제어신호(SAE0),(SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각조는 게이트에 비트선이퀄라이즈 및 프리차아지제어신호(EQ21)가 인가된 N 채널형 MOS 트랜지스터(Qn)를 통해서 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/EL1)의 각각은 게이트에 비트선이퀄라이즈 및 프리차아지제어신호(BQ2l)가 인가된 N 채널형 MOS 트랜지스터(Qn)를 개재해서 접지전압(VSS)에 접속되어 있다.
제4도는 제2실시예의 동작타이밍도이다. 본체메모리셀커패시터의 강유전체는 제26도에 표시한 히스테리시스특성을 가지고, 더미메모리셀커패시터의 강유전체는 제27도에 표시한 히스테리시스특성을 가진다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ2l)를 논리전압 H로 설정하고. 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ21)를 논리전압 L로 설정하고, 비트선을 플로우팅 상태로 설정한다. 다음에, 본체 메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1), 더미워어드선(DWL1), 셀플레이트전극(CP0(DCP0))을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본차메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우, 제26도의 점 B의 상태에서 점 D의 상태로 변경되고, 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우, 제26도의 점 도의 상태에서 점 D의 상태로 변경되고, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀이 제27도의 점 K의 상태에서 점 J의 상태로 변경되고, 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(BL0,BL0)에서 판독된 데이터를 증폭한다. 다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다. 다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우, 제26도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우 제26도의 점 E의 상태로 된다. 다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1이면, 제26도의 점 A 또는 점 B의 상태로 되고, 본체메모리셀의 데이터가 0이면, 제26도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ2l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
제1실시예와 마찬가지로 더미워어드선을 논리전압 L로 설정한 후에 더미셀플레이트전극을 논리전압L로 설정함으로써, 더미메모리셀의 초기상태를 확실하게 제27도의 점 K의 상태로 설정할 수 있는 것이 제2실시예의 특징이다. 또, 상기한 바와같은 제4도의 동작타이밍에 의해서, 본체메모리셀의 셀플레이트전극과 더미메모리셀의 더미셀플레이트전극을 공통으로 사용할 수 있다.
본 발명의 제3 실시예의 회로도는 제2 실시예의 회로도와 동일한 제3도에 표시되어 있다. 제5도는 동작타이밍도를 표시한다.
제5도에서 센스앰프제어신호(SAE0)의 논리전압을 L로 설정하고, 비트선이Z퀄라이즈 및 프리차아지제어신호(EQ2l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정하고, 본체메모리셀의 데이터의 판독을 종료한다. 여기까지의 동작은 제2실시예와 동일하다. 다음에, 제5도에 표시하고 있는 바와같이, 더미워어드선(DWL1)과 셀플레이트전극(CP0(DCP0)을 논리전압 H로 설정한다. 이것이, 더미메모리셀의 데이터의 초기상태화의 타이밍이며, 더미메모리셀의 상태는 제27도의 점 J의 상태로 된다. 이후 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정하고, 또한 더미워어드선(DWL1)을 논리전압 L로 설정함으로써, 더미메모리셀의 상태는 제27도의 점 K의 상태로 된다.
더미메모리셀의 데이터의 초기화의 타이밍동작에 의해서, 더미메모리셀의 데이터를 확실하게 제27도의 점K의 초기상태로 할 수 있는 것이 제3실시예의 특징이다. 특히 디바이스제조후 전원투입시에는 더미메모리셀은 항상 초기상태가 아닐 수 있으므로, 이와같은 경우에 사용된다.
제1,2실시예에서는, 데이터의 판독의 일련의 동작타이밍의 최후단계에서 더미메모리셀의 초기화를 행하기 때문에, 판독동작을 행하지 않고는 더미메모리셀의 초기화는 할 수 없다.
제6도는 제4실시예를 표시한다.
제2실시예와 마찬가지로, 본체메모리셀은 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)와, 워어드선(WL0)∼(WL3)이 게이트에 접속된 N 채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)의 제1전극은 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)의 제2전극은 셀플레이트전극(CP0(DCP0))이나 (CP1(DCP1))에 접속되어 있다. 본체메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)와, 더미워어드선(DWL0)∼(DWL1)이 게이트에 접속된 N 채널형 MOS 트런지스터(Qn)로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cd11)∼(Cd4)의 제1전극은 N 채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제2전극은 셀플레이트전극(CP0(DCP0))나 (CP1(DCP1))에 접속되어 있다. 또 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제1전극은 게이트가 더미메모리셀데이터초기화용 제어신호(DCW41)인 N 채널형 MOS 트랜지스터(Qn)을 통해서 접지전압(VSS)에 접속되어 있다. 또, 더미메모리셀을 구성하는 N 채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 또 비트선(BL0,/BL0),(BL1,/BL1)의 각조는 각각 센스앰프(SA0),(SA1)에 접속되어 있다. 또, 센스앰프(SA0),(SA1)는 각각 센스앰프제어신호(SAE0),(SAE1)에 의해서 제어되고, 센스앰프제어신호(SAE0),(SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BLl,/BLl)의 각조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ4l)인 N 채널형 MOS트랜지스터(Qn)를 통해서 접속되어 있다. 또, 비트선(BL0,/BL0,BL1,/BL1)의 각각은 게이트가 비트선이퀄라이즈 및 프리차아지제어진호(EQ41)인 N 채널형 MOS 트랜지스터(Qn)를 통해서 접지전압(VSS)에 접속되어 있다.
제7도는 제4실시예의 동작타이밍을 표시하는 도면이다. 본체메모리셀커패시터의 강유전체는 제26도의 히스테리시스특성을 가지고, 더미메모리셀커패시터의 강유전체는 제27도의 히스테리시스특성을 가진다.
여기서, 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호는 논리전압 L로 설정되고, 더미메모리셀데이터초기화용 제어신호(DCW41)는 논리전압 H로 설정되고, 더미메모리셀의 데이터를 초기상태인 제27도의 상태 K로 설정된다. 다음에 비트선이퀄라이즈 및 프리차아지제어신호(EQ41)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리아차지제어신호(EQ4l)를 논리전압 L로 하고, 비트선을 풀로우팅상태로 한다. 포, 더미메모리센데이터초기화용 제어신호(DCW41)를 논리전압 L로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극도 플로우팅 상태로 설정한다. 다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1), 더미워어드선(DWLI), 셀플레이트괸극(CP0(DCP0))을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 B의 상태에서 점D의 상태로 변경되어, 전하(Q1)가 비트선에서 판독된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태에서 점 D의 상태로 변경되어, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀은 제27도의 점 K의 상태에서 점 1의 상태로 변경되어, 전하(Qd)가·비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정해서, 센스앰프(SA0)틀 동작시키고, 비트선(BL0,/BL0)에서 판독된 데이터를 중폭한다.
다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다. 다음에, 더미메모리셀데이터초기화용 제어신호(DCW41)를 논리전압 H로 설정하고, 더미메모리셀을 제27도의 점 J의 상태로 설정한다. 다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A의 상태로 된다. 본체메몬리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 되어, 더미메모리셀의 제27도의 점 K와 상태로 된다. 다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A 또는 점 B의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)을 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ2l)를 논리 전압 H로 설정 하고, 비트선을 논리 전압 L로 설정한다.
더미메모리셀 강유전체커패시터의 제1전극의 상태를 더미메모리셀데이터초기화용 제어신호(DCW41)에 의해서 제어함으로써, 더미메모리셀의 초기상태를 제27도의 점 K의 상태로 할 수 있는 것이 제4실시예의 특징이다. 이 제4실시예에서는, 더미메모리셀 강유전체커패치터의 제 L전극의 상태를 접지전압(VSS)(논리전압 L)로 고정한 다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정하고, 따라서 더미메모리셀의 초기상태를 제27도의 점 K의 상태로 확실하게 할 수 있다. 즉 제1, 제2실시예와 같이, 더미메모리셀 강유전체커패시터의 제1전극이 논리전압 H의 플로우팅 상태로 하면서, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정하므로, 셀플레이트전극(CP0(DCP0))을 특정한 전위만큼 변화시켰을때, 제1전극은 플로우팅상태이기 때문에, 동일 전위만큼 변화한다고는 할 수 없다. 이에 대해서 제4실시예에서는, 메모리셀의 제1전극과 셀플레이트전극을 모두 접지전위로 설정하기 때문에, 두 전극사이의 전위차가 없으면 동일전위로 된다.
또, 이 제4실시예에서는, 비트선의 프리차아지전위가 접지전압(VSS)(논리전압 t)으로 되고, 더미메모리셀 강유전체커패시터의 제1전극의 초기상태를 접지전압(VSS)(논리전압 L)으로 되고, 따라서 디바이스에 전원을 투입하여 초기화할때에 소비전력을 절약할 수 있다. 비트선 및 메모리셀커패시터는 용량 C를 가지고 있기 때문에, 프리차아지전위 및 커패시터의 제1전극의 초기상태가 전원전압(VCC)인 경우에는, 전하량 C×VCC을 공급하기 위한 소비전력이 생긴다.
제8도는 본 발명의 제5실시예를 표시한다.
제5실시예는, 상기 제4의 실시예의 회로구성이 마찬가지이나, 비트선 및 셀플레이트전극 및 더미메모리셀의 초기상태의 논리전압이 제4실시예의 반대의 것이다.
본체메모리셀은, 본체메모리셀 강유전체커패시터(Csl)∼(Cs8)와, 워어드선(WL0)-(WL3)이 게이트에 접속된 N채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커괘시터(Cs1)-(Cs8)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)의 제2전극은 셀플레이트전극(CP0(DCP0)) 토는 (CP1(DCP1))에 접속되어 있다. 또, 본체메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)와, 더미워어드선(DWL0)∼(DWL1)이 게이트에 접속된 N채널형 MOS 트전지스터(Qn)로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제1전극은 N채널형 MOS 트랜지스저 (Qn)의 소오스에 접속되어 있고, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제2전극은 셀플레이트(CP0(DCP0)),(CP1(DCP1)에 접속되어 있다.
또, 더미메모리셀 강유전체커패시터(Cd1)-(Cd4)의 제1전극은 게이트가 더미메모리셀데이터 초기화용 제어신호(DCW51)인 P채널형 MOS 트랜지스터(QP)를 통해서 전원전압(VCC)에 접속되어 있다. 또, 더미메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 각각 센스앰프(SA0),(SA1)에 접속되어 있다. 또, 센스앰프(SA0),(SA1)는, 각각 센스앰프제어신호(SAE0),(SAE1)에 의해서 제어되고, 센스앰프제어신호(SAE0),(SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ5l)인 P채널형 MOS 트랜지스터(QP)를 통해서 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각각은 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ51)인 P채널형 MOS 트랜지스터(QP)를 통해서 전원전압(VCC)에 접속되어 있다.
제9도는 제5실시예의 동작타이밍을 도시한 도면이다. 제10도는 이 반도체메모리장치내의 본체메모리셀커패시터의 강유전체의 히스테리시스특성을 표시한 도면이며, 제11도는 더미메모리셀커패시터의 강유전체의 히스테리시스특성을 표시한 도면이다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 센스앰프제어신호는 논리전압 L로 설정하고, 셀플레이트전극, 더미셀플레이트전극은 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW51)를 논리전압 L로 설정한다. 이매, 더미메모리셀의 데이터는 초기상태인 제11도의 점 H의 상태로 되어 있다. 다음에, 비트선이퀄라이즈 및 프리차아지제어신호(EQ5l)를 논리전압 L로 설정하고, m비트선을 논리전압 H로 한다. 그후, 비트선이퀄라이즈 및 프리아지제어신호차(EQ5l)를 논리전압 H로 설정하고, 비트선을 플로우팅상태로 설정한다. 또, 더미메모리셀데이터 초기화용 제어신호(DCW51)를 논리전압 H로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극도 플로우팅상태로 설정한다. 다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1), 더미워어드선(DWL1)을 논리전압 H로 설정하고, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)쉐서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제10도의 점 B의 상태에서부터 점 A의 상태로 변경되며, 전하(Q1)가 비트선에서 판독된다.
본체메모리셀의 데이터가 0인 경우에는, 제10도의 점 I의 상태에서 점 A의 상태로 변경되어, 전하(Q0)가 비트선에 판독된다. 이때, 더미메모리셀이 제11도의 점 H의 상태에서 점 G의 상태로 변경되어 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H 설정하여 센스앰프(SA0)를 동작시키고, 비트선(BL0,/fL0)에서 판독된 데이터를 증폭한다. 다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다. 다음에, 더미메모리셀데이터 초기화용 제어신호(DCW51)를 논리전압 L로 설정하고, 더미메모리셀을 제1l도의 점 G의 상태로 설정한다.
다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 H로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제10도의 점 A의 상태로 된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제10도의 점 D의 상태로 된다. 이때, 더미메모리셀은 제11도의 접 H의 상태로 된다.
다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제10도의 점 A 또는 점 B의 상태로 된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제10도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지 제어신호(EQ5l)를 논리전압 L로 설정하고, 비트선을 논리전압 H로 설정한다.
이 제5실시예의 특징으로서는, 제4실시예와 마찬가지로, 더미메모리셀 강유전체커패시터의 제1전극의 상태를 더미메모리셀데이터 초기화용 제어신호(DCW51)에 의해서 제어함으로써, 더미메모리셀의 초기상태를 제11도의 점 H의 상태로 확실하게 설정할 수 있다.
제12도는 본 발명의 제6실시예를 표시한다.
본체메모리셀은, 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)와 워어드선(WL0)∼(WL3)이 게이트에 접속된 N채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커패시터(Csl)∼(Cs8)의 제2전극은 셀플레이트전극(CP0) 또는 (CP1)에 접속되어 있다. 또, 본체메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)와 더미워어드선(DWL0)∼(DWL1)이 게이트에 접속된 N채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제2전극은 더미셀플레이트전극(DCP0),(DCP1)줌 어느 하나에 접속되어 있다. 또, 더미메모리셀강유전체커패시터(Cd1)∼(Cd4)의 제1전극은 게이트가 더미메모리셀데이터 초기화용 제어신호(DCW61)인 N채널형 MOS 트랜지스터(Qn)를 통해서 전원전압(VCC)에 접속되어 있다. 또, 더미메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)외 드레인은 비트선(BL0,/BL0),(BL1,/BL1)의 각 조중 어느 하나에 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 각각 센스앰프(SA0),(SA1)에 접속되고, 센스앰프(SA0),(SA1)는, 각각 센스앰프제어신호(SAEO),(SAEI)에 의해서 제어된다. 센스앰프제어신호(SAE0), (SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)인 N채널형 MOS 트랜지스터(Qn)를 통해서 접속되어 있다. 또, 비트선(BL0,/BL0,BL1,/BL1)의 각각은 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)인 N채널형 MOS 트랜지스터(Qn)를 통해서 접지전압(VSS)에 접속되어 있다.
다음에, 상기 반도체메모리장치의 동작에 대해서 제13도의 동작타이밍을 사용해서 설명한다. 본체메모리셀커패시터의 강유전체는 제26도의 히스테리시스특성으로 표시되고, 더미메모리셀커패시터의 강유전체는 제27도의 히스테리시스특성으로 표시된다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 센스앰프제어신호는 논리전압 L로 설정되고, 셀플레이트전극, 더미셀플레이트전극은 논리전압 H로 설정되고, 더미메모리셀데이터 초기화용 제어신호(DCW61)는 논리전압 H로 설정된다. 이때, 더미메모리셀의 데이터는 초기상태인 제27도의 점 K의 상태이다. 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 설정한다. 또, 더미메모리셀데이터 초기화용 제어신호(DCW61)를 논리전압 L로 설정 하고, 더 미 메모리 셀 강유전체커패시 터의 제1 전극을 플로우팅상태로 설정한다.
다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1), 더미워어드선(DWL1)을 논리전압 H로 설정한다. 이에 의해서, 비트선(BL0)에 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에 본체메모리셀의 데이터가 관독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 B의 상태에서 점 D의 상태로 변경되어 전하(Q1)가 비트선에서 판독된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태에서 점 D의 상태로 변경되어 전하(Q0)가 비트선이서 판독된다. 이에 의해서, 더미메모리셀은 제27도의 점 K의 상태에서 점 J의 상태로 변경되어, 전하(Qd)가 비트선에서 판독된다. 그 후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(BLO,/BL0)에서 판독된 데이터를 증폭한다. 다음에, 셀플레이트전극(CP0)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 된다.
다음에, 워어드선(WL1), 더미워어드선(DWL1)을 논리전압 L로 설정하고, 셀플레이트전극(CP0)을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW61)를 논리전압 H로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A 또는 점 B의 상태로 된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 된다. 이때, 더미메모리셀은 제27도의 점 K 부근의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)를 논리전압 H로 절정하고, 비트선을 논리전압 L로 설정한다.
본체메모리셀의 데이터를 판독하기 위한 초기장래로서 본체메모리셀에서는 비트선의 논리전압과 셀플레이트전극의 논리전압을 반대의 논리전압으로 하고 또한 더미메모리셀에서는 비트선의 논리전압과 더미메모리셀 강유전체커패시터의 제1전극의 논리전압을 반대의 논리전압으로 함으로써, 워어드선과 더미워어드선을 논리전압 H로 설정한 때에, 본체메모리셀 및 더미메모리셀로부터 직접 비트선으로 데이터를 판독할 수 있는 것이 제6실시예의 특징이다.
즉, 셀플레이트에는 메모리셀의 용량이 부가되어 있으므로, 셀플레이트전위를 논리전압 H로 변경할때까지 시간이 걸린다. 이 때문에 결과적으로 데이터를 판독하는 시간이 길게된다. 이에 대해서, 본 실시예에서는 셀플레이트전극이 처음부터 논리전압 H로 되어 있기 때문에, 워어드선, 더미워어드선을 논리전압 H로 설정함으로써 즉시 데이터를 판독할 수 있다.
또, 이 실시 예에서는 더미셀플레이트전극의 논리전압이 H로 고정되어 있으므로 소비전력을 절약할 수 있다.
또, 이 제6실시예에서는 더미메모리셀의 데이터 판독전하량은, 제27도의 점 K의 상태와 점 J의 상태사이의 차인 더미메모리셀데이터의 판독전하량(Qd)이다. 이때, 점 K에서 점 J까지의 곡선에서는, 점 J부근에서 곡선의 경사가 작고, 전계의 변화에 대해서 전하가 변화하는 양은 적다. 이때문에, 판독시에 충분히 전제가 인가되지 않는 경우에도, 점 J부근의 전제에 대해서 전하가 포화상태이다. 즉, 더미메모리셀의 데이터 판독전하량(Qd)의 오차가 작게된다.
제14도는 본 발명의 제7실시예를 표시한다.
이 제7실시예는 더미메모리셀데이터 초기화용 제어신호(DCW71)가 게이트에 접속된 트랜지스터가 P채널형 MOS 트랜지스터(QP)인 점을 제외하고는 제6실시예와 마찬가지이다.
본체메모리셀은 본체메모리셀 강유전체커패시터(Csl)∼(Cs8)와 워어드선(WLO)-(WL3)이 게이트에 접속된 N채널헝 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)의 제1전극은 N채널헝 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)의 제2전극은 셀플레이트전극(CP0),(CP1)에 접속되어 있다. 또, 본체메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로 더미메모리셀 강유전체커패시터(Cd1)-(Cd4)와 더미워어드선(DWL0)-(DWL1)이 게이트에 접속된 N채널헝 MOS 트랜지스터(On)로 구성된다. 더미메모리셀 강유전체커패시터(Cd1)-(Cd4)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 더미메모리셀 강유전체커패시터(Cd1)∼(Cd4)의 제2전극은 더미셀플레이트전극(DCP0),(DCPl)중 어느 하나에 접속되어 있다. 또, 더미메모리셀 강유전체커패시터(Cd1)-(Cd4)의 제1전극은 게이트가 더미메모리셀데이터 초기화용 제어신호(DCW71)인 P채널형 MOS트랜지스터(QP)를 통해서 전원전압(VCC)에 접속되어 있다. 또, 더미메모리셀을 구성하는 N채널형 MOS트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 각각 센스앰프(SA0),(SA1)에 접속되어 있다. 또, 센스앰프(SA0),(SA1)는, 각각 센스앰프제어신호(SAE0),(SAE1)에 의해서 제어되고, 센스앰프제어신호(SAE0),(SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ7l)인 N채널형 MOS 트랜지스터(Qn)를 통해서 접속된다. 비트선(BL0,/E10,BL1,/BL1)의 각각은 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ71)인 N채널헝 MOS 트랜지스터(Qn)를 통해서 접지전압(VSS)에 접속되어 있다.
다음에, 상기 반도체메모리장치의 동작에 대해서 제15도의 동작타이밍을 참조하면서 설명한다. 본체메모리셀 커패시터의 강유전체는 제26도에 도시된 히스테리시스특성을 표시하고, 더이메모리셀커패시터의 강유전체는 제27도에 도시된 히스테리시스특성을 표시한다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서 워어드선, 더미워어드선, 센스앰프제어신호를 논리전압 L로 설정하고, 셀플레이트전극, 더미셀플레이트전극을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW71)를 논리전압 L로 설정한다. 이때, 더미메모리셀의 데이터는 초기상태인 제27도의 점 K의 상태이다. 다음에, 비트선이퀄라이즈 및 프리차아지제어신호(EQ7l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ71)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 설정한다. 또, 더미메모리셀데이터 초기화용 제어신호(DCW71)를 논리전압 H로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극을 플로우팅상태로 설정한다.
다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 B의 상태에서 점 D의 상태로 변동되고, 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태에서 점 D의 상태로 변동되고, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀이 제27도의 점 K의 상태에서 점 J의 상태로 변동되어 전하(Qd)가 비트선에서 판독된다.
그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정해서 센스앰프(SA0)를 동작시키고, 비트선(BL0,/BL0)에서 판독된 데이터를 증폭한다.
다음에, 셀플레이트전극(CP0)을 논리전압 L로 설정한다. 이때, 본체메모리의 데이터가 1인 경우에는, 제26도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 된다. 다음에, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 L로 설정하고, 셀플레이트전극(CP0)을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW71)를 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A 또는 점 B의 상태로 된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 되고, 더미메모리셀은 제27도의 상태 K로 된다.
다음에, 센스앰프제어신호(SAE0)틀 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ7l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
제6실시예와 마찬가지로, 메모리셀의 데이터를 판독하기 위한 초기상태로 해서, 본체메모리셀에서는 비트선의 논리전압과 셀플레이트전극의 논리전압을 반대의 논리전압으로 설정하고, 더미메모리셀에서는, 비트선의 논리전압과 더미메모리셀 강유전체커패시터의 제1전극의 논리전압을 반대의 논리전압으로 설정함으로써, 워어드선과 더미워어드선을 논리전압 H로 설정한 때에, 즉시 비트선에서 본체메모리셀 및 더미메모리셀로부터 데이터를 판독할 수 있는 것이 제7실시예의 특징이다. 또, 더미셀플레이트전극은 논리전압 H로 고정되어 있으므로, 반도체메모리장치의 소비전력을 절약할 수 있다.
또, 제7실시예에서는 더미메모리셀의 데이터판독은, 제27도의 점 K의 상태 J 사이의 차이인 더미메모리셀의 데이터판독전하량(Qd)이나, 판독시에 충분히 전계가 인가되지 않는 경우에도, 상태 J부근에서는 전계에 대해서 전하가 포화상태이므로, 더미메모리셀의 데이터판독전하량(Qd)의 오차가 작다.
제16도는 본 발명의 제8실시예를 표시한다.
본체메모리셀은 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)와, 워어드선(WL0)∼(WL3)이 게이트에 접속된 N채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 본체메모리셀 강유전체커패시터(Cs1)-(Cs8)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 본체메모리셀 강유전체커패시터(Cs1)∼(Cs8)의 제2전극은 셀플레이트전극(CP0)-(CP3)에 접속되어 있다. 또, 본체메모리셀을 구성하는 N채널형 MOS트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다. 더미메모리셀도 마찬가지로 더미메모리셀 강유전체커패시터(Cdl)-(Cd4)와. 더미워어드선(DWL0)∼(DWL1)이 게이트에 접속된 N채널형 MOS 트랜지스터(Qn)로 구성되어 있다. 더미메모리셀 강유전체커패시터(Cdl)-(Cd4)의 제1전극은 N채널형 MOS 트랜지스터(Qn)의 소오스에 접속되고, 더미메모리셀 강유전체커패시터(Cd1)-(Cd4)의 제2전극은 더미셀플레이트전극(DCP0),(DCP1)의 어느 하나에 접속되어 있다. 또, 더미메모리셀강유전체커패시터(Cd1)-(Cd4)의 제1전극은 게이트가 더미메모리셀데이터 초기화용 제어신호(DCW81)인 N채널형 MOS 트랜지스터(Qn)를 통해서 전원전압(VCC)에 접속되어 있다. 또, 더미메모리셀을 구성하는 N채널형 MOS 트랜지스터(Qn)의 드레인은 비트선(BL0,/BL0,BL1,/BL1)중 어느 하나에 접속되어 있다.
또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 센스앰프(SA0),(SA1)에 접속되어 있다. 센스앰프(SA0),(SA1)는, 각각 센스앰프제어신호(SAE0),(SAE1)에 의해서 제어되고, 센스앰프제어신호(SAE0),(SAE1)가 논리전압 H일때 동작한다. 또, 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(EQ8l)인 N채널형 MOS 트랜지스터(Qn)를 통해서 접속된다. 비트선(BL0,/BL0),(BL1,/BL1)의 각 조는 게이트가 비트선이퀄라이즈 및 프리차아지제어신호(BA8l)인 N채널형 MOS 트랜지스터(Qn)를 통해서 접지전압(VSS)에 접속되어 있다.
이 제8실시예의 특징적인 구성은 1개의 워어드선에서 선택되는 본체메모리셀의 메모리셀커패시터의 셀플레이트전극이 동일한 점이다. 즉, 1개의 워어드선에서 선택되는 본체메모리셀의 데이터를 모두 판독할 수 있는 구성으로 되어 있다.
다음에, 상기 반도체메모리장치의 동작에 대해서 제17도의 동작타이밍을 참조하면서 설명한다. 본체메모리셀커패시터의 강유전체는 제26도의 히스테리시스특성을 표시하고, 더미메모리셀커패시터의 강유전체는 제27도의 히스테리시스특성을 표시한다.
여기서, 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선(WL1), 더미워어드선(DWL1),센스앰프제어신호를 논리전압 L로 설정하고, 셀플레이트전극(CP1), 더미셀플레이트전극(DCP1)을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW81)를 논리전압 H로 설정하고 있다. 이때, 더미메모리셀의 데이터를 초기상태인 제27도의 점 K의 상태로 하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ8l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ8l)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 한다. 또, 더미메모리셀데이터 초기화용 제어신호(DCW81)을 논리전압 L로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극도 플로우팅상태로 한다.
다음에, 본체메모리셀커패시터(Cs2)와 (Cs4)의 데이터를 판독하기 위하여, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 H로 설정한다. 이에 의해서, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 B의 상태에서 점 0의 상태로 변동되고, 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태에서 점 D의 상태로 변경되고, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀이 제27도의 점 K의 상태에서 점 J의 상태로 변동되고, 전하(Q4)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0), (SAE1)를 논리전압 H로 설정하고, 센스앰프(SA0), (SA1)를 동작시키고, 비트선(BL0,/BL0)에 판독된 데이터를 중폭한다.
다음에, 셀플레이트전극(CP1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A의 상태로 되고, 본체메모리셀의 데이터가 0일 경우에는, 제26도의 점 E의 상태로 된다.
다음에, 워어드선(WL1)과 더미워어드설(DWL1)을 논리전압 L로 설정하고, 셀플레이트전극(CP1)을 논리전압 H로 설정하고, 더미메모리셀데이터로 초기화용 제어신호(DCW81)를 논리전압 H로 설정한다.
이때, 본체메모리셀의 데이터가 1인 경우에는, 제26도의 점 A 또는 집 B의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태로 된다. 이때, 더미메모리셀이 제27도의 점 K부근의 상태로 된다. 다음에, 센스앰프제어회로(SAE0),(SAE1)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ8l)를 논리 전압 H로 설정하고, 비트선을 논리 전압 L로 설정 한다.
제6 실시예와 마찬가지로, 본체메모리셀의 데이터를 판독하기 위한 초기상태로서, 본체메모리셀에서는 비트선의 논리전압과 셀플레이트전극의 논리전압을 반대의 논리전압으로 설정하고, 더미메모리셀에서는 비트선의 논리전압과 더미메모리셀 강유전체커패시터의 제1전극의 논리전압을 반대의 논리전압으로 설정함으로써, 워어드선과 더미워어드선을 논리전압 H로 설정한 때에, 즉시 비트선에서 본체메모리셀 및 더미메모리셀로부터 데이터를 판독할 수 있는 것이 제8실시예의 특징이다. 또, 더미셀플레이트전극은 논리전압 H로 고정될 수 있기 때문에, 반도체메모리장치는 소비전력을 절약할 수 있다. 이 제8 실시예에서는, 1개의 워어드선에서 선택되는 본체메모리셀의 데이터의 일부 또는 전부가 판독된다.
본 발명의 반도체메모리장치의 제9실시예에 대해서, 제12도의 회로구성도와 제18도의 반도체메모리장치의 동작타이밍을 참조하면서 설명한다. 제12도의 회로구성 도는 제6실시예와 마찬가지이다.
동작시에, 본체메모리셀캐패시터의 강유전체는 제19도의 히스테리시스특성을 표시하고, 더미메모리셀커패시터의 강유전체는 제20도의 히스테리시스특성을 표시한다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 센스앰프제어신호, 더미셀플레이트전극을 논리전압 L로 설정하고, 셀플레이트전극, 더미셀플레이트전극을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW61)를 논리전압 H로 설정한다. 이때, 더미메모리셀의 데이터는 초기상태인 제20도의 점 G의 상태이다. 비트선이퀄라이즈 및 프리차아지제신호(EQ61)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이츠 및 프리차아지제어신호(EQ61)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 한다. 더미메모리셀데이터 초기화용 제어신호(DCW61)를 논리전압 L로 설정하고, 더미메모러셀 강뮤전체커패시터의 제1전극도 플로우팅상태로 한다.
다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 H로 설정하면. 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는, 제19도의 점 B의 상태에서 점 D의 상태로 변동되어 전하(Q1)가 비트선에서 판독된다. 또, 본체메모리셀의 데이터가 0인 경우에는, 제19도의 점 E의 상태에서 점 D의 상태로 변동되어 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀이 제20도의 짐 G의 상태에서 점 H의 상태로 변동되고, 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(BL0,/BL0)에서 판독된 데이터를 증폭한다.
다음에, 셀플레이트전극(CP0)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제19도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는 제19도의 점 E의 상태로 된다.
다음에, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 L로 설정하고, 셀플레이트전극(CP0)을 논리전압 H로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW61)를 논리전압 H로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제19도의 점 B의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는 제19도의 점 E의 상태로 된다. 이때, 더미메모리셀이 제20도의 점 G부근의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ6l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
이 제9실시예의 특징은, 본체메모리셀의 데이터를 판독하기 위한 초기상태로서, 본체메모리셀에서는 비트선의 논리전압과 셀플레이트전극의 논리전압을 반대의 논리전압으로 설정하고, 더미메모리셀에서는 비트선의 논리전압과 더미메모리셀 강유전체커패시터의 제1전극의 논리전압을 반대의 논리전압으로 설정함으로써, 워어드선, 더미워어드선을 논리전압 H로 설정한때에, 즉시 비트선에서 본체메모리셀 및 더미메모리셀로부터 데이터를 판독할 수 있는 것이 제9실시예의 특징이다. 또, 더미셀플레이트전극이 논리전압 L로 고정될 수 있으므로, 반도체메모리장치의 소비전력을 절약할 수 있다.
본 발명의 반도체메모리장치의 제10실시예에 대해서, 제6도의 회로구성도와 제21도에 반도체메모리장치의 동작타이밍을 참조하면서 설명한다. 제6도의 회로구성도에 대해서는 제4실시예와 동일하다.
반도체메모리장치의 동작시에, 본체메모리셀커패시터의 강유전체는 제26도의 히스테리시스특성을 표시하고, 더미메모리셀커패시터의 강유전체는 제27도의 히스테리시스특성을 표시한다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호를 논리전압 L로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 H로 설정한다. 이때, 더미메모리셀의 데이터가 초기상태인 제27도의 점 K의 상태로 되어있다. 비트선이퀄라이즈 및 프리차아지제어신호(EQ4l)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ4l)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 설정한다. 또, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 L로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극도 플로우팅상태로 설정한다.
다음에, 본체메모리셀커패시터(Cs2)의 데인터를 판독하기 위하여, 워어드선(WL1)과 더미워어드선(DWL1)의 논리전압 H로 설정한 후에, 셀플레이트전극(CP0(DCP0))을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 B의 상태에서 점 D의 상태로 변동되어 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우에는, 제26도의 점 E의 상태에서 점 D의 상태로 변동되고, 전하(Q0)가 비트선에서 판독된다. 또, 더미메모리셀이 제27도의 점 K의 상태에서 점 J의 상태로 변동되고 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)틀 동작시키고, 비트선(BL0,/BL0)에서 판독된 데이터를 증폭한다. 다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다 다음에, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 H로 설정하고, 더미메모리셀을 제27도의 점 J의 상태로 설정한다.
다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정한다 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 A의 상태로 설정된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 설정된다. 이때, 더미메모리셀이 제27도의 점 K의 상태로 설정된다.
다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우는 제26도의 점 A 또는 점 B의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ21)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
워어드선 및 더미워어드선의 상승시간과 셀플레이트전극(CP0(DCP0))의 상승시간을 어긋나게 함으로써, 소비전류의 분산을 도모할 수 있는 것이 제10실시예의 특징이다.
본 발명의 반도체메모리장치의 제11실시예에 대해서, 제5도의 회로구성도와 제22도에 반도체메모리장치의 동작타이밍을 참조하면서 설명한다. 제6도의 회로구성도에 대해서는 제4실시예와 동일하다.
동작시에, 본체메모리셀커패시터의 강유전체는 제25도의 히스테리시스특성을 표시하고, 더미메모리셀커패시터의 강유전체는 제27도의 히스테리시스특성을 표시한다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호를 논리전압 L로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 H로 설정한다. 이때, 더미메모리셀의 데이터는 초기상태인 제27도의 점 K의 상태로 하고 있다. 비트선이퀄라이즈 및 프리차아지제어신호(EQ4l)을 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 L로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극을 플로우팅상태로 설정한다. 다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1)과 퍼미워어드선(DWL1)을 논리전압 H로 설정한 후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ4l)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 설정한다.
그후, 셀플레이트전극(CP0(DCP0))을 논리전압 H로 설정하면, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/BL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 B의 상태에서 점 D의 상태로 변동되어, 전하(01)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태에서 점 D의 상태로 변동되어, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀은 제27도의 점 K의 상태에서 점 J의 상태로 변동되고, 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(BL0,/BL0)에 판독된 데이터를 증폭한다. 다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다. 다음에, 더미메모리셀데이터 초기화용 제어신호(OCW41)를 논리전압 H로 설정하고, 더미메모리셀을 제27도의 점 J의 상태로 설정한다. 다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 된다. 이때, 더미메모리셀이 제27도의 점 K의 상태로 된다. 다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 A 또는 점 B의 상대로 된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ21)를 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다.
제10실시예와 마찬가지로 워어드선 및 더미워어드선의 상승시간과 플레이트전극(CP0(DCP0))의 상승시간을 어긋나게 함으로써 소비전류의 분산을 도모할 수 있는 것이 제11실시예의 특징이다. 또, 워어드선 및 더미워어드선의 상승시에는, 비트선을 논리전압 L에 고정되어 있기 때문에, 워어드선 및 더미워어드선의 상승시의 노이즈가 비트선에 영향을 주지 않는다. 이 때문에, 본체메모리셀 또는 더미메모리셀의 데이터의 판독의 정밀도가 향상된다.
본 발명의 반도체메모리장치의 제12실시예에 대해서, 제6도의 회로구성도와 제23도에 반도체메모리장치의 동작타이밍을 참조하면서 설명한다. 제6도의 회로구성도에 대해서는 제4실시예와 동일하다.
동작시에, 본체메모리셀커패시터의 강유전체는 제26도의 히스테리시스특성을 표시하고, 더미메모리셀커패시터의 강유전체는 게27도의 히스테리시스특성을 표시한다.
여기서 본체메모리셀의 데이터를 판독하기 위하여, 초기상태로서, 워어드선, 더미워어드선, 셀플레이트전극, 더미셀플레이트전극, 센스앰프제어신호를 논리전압 L로 설정하고, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 H로 설정한다. 이때, 더미메모리셀의 데이터는 초기상태인 제27도의 점 K의 상태로 되어 있다. 비트선이퀄라이즈 및 프리차아지제어신호(EQ41)을 논리전압 H로 설정하고, 비트선을 논리전압 L로 설정한다. 그후, 비트선이퀄라이즈 및 프리차아지제어신호(EQ41)를 논리전압 L로 설정하고, 비트선을 플로우팅상태로 설정한다. 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전안 L로 설정하고, 더미메모리셀 강유전체커패시터의 제1전극도 플로우팅상태로 설정한다. 이때, 셀플레이트전극(CP0(DCP0)을 논리전압 H로 설정한다. 다음에, 본체메모리셀커패시터(Cs2)의 데이터를 판독하기 위하여, 워어드선(WL1)과 더미워어드선(DWL1)을 논리전압 H로 설정한다. 이에 의해서, 비트선(BL0)에서 더미메모리셀의 데이터가 판독되고, 비트선(/EL0)에서 본체메모리셀의 데이터가 판독된다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 B의 상태에서 점 D의 상태로 변동되고, 전하(Q1)가 비트선에서 판독된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태에서 점 D의 상태로 변동되고, 전하(Q0)가 비트선에서 판독된다. 이때, 더미메모리셀은 제27도의 점 K의 상태에서 점 J의 상태로 변동되고, 전하(Qd)가 비트선에서 판독된다. 그후, 센스앰프제어신호(SAE0)를 논리전압 H로 설정하고, 센스앰프(SA0)를 동작시키고, 비트선(8L0,/BL0)에서 판독된 데이터를 증폭한다. 다음에, 더미워어드선(DWL1)을 논리전압 L로 설정한다. 다음에, 더미메모리셀데이터 초기화용 제어신호(DCW41)를 논리전압 H로 설정하고, 더미메모리셀을 제27도의 점 J의 상태로 설정한다. 다음에, 셀플레이트전극(CP0(DCP0))을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제36도의 점 A의 상태로 된다. 본체메모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 된다. 이때, 더미메모리셀은 제27도의 점 K의 상태로 된다. 다음에, 워어드선(WL1)을 논리전압 L로 설정한다. 이때, 본체메모리셀의 데이터가 1인 경우에는 제26도의 점 A 또는 점 B의 상태로 된다. 본체떼모리셀의 데이터가 0인 경우에는 제26도의 점 E의 상태로 된다. 다음에, 센스앰프제어신호(SAE0)를 논리전압 L로 설정하고, 비트선이퀄라이즈 및 프리차아지제어신호(EQ2l)를 논리전압 H로 설정 하고, 비트선을 논리전압 L로 설정한다.
제10실시예와 마찬가지로 워어드선 및 더미워어드선의 상승시간과 셀플레이트전극(CP0(DCP0))의 상승시간을 어긋나게 함으로써, 소비전력의 분산을 도모할 수 있는 것이 제12실시예의 특징이다. 또, 셀플레이트전극의 기생용량이 크고, 상승에 시간이 걸리는 경우에도, 신속하게 셀플레이트전극을 상승시킴으로써, 본체메모리셀 또는 더미메모리셀의 데이터를 고속으로 판독할 수 있다.
본 발명의 반도체메모리장치에 의하면, 더미메모리셀커패시터의 초기화를 행할 수 있어, 판독시의 오동작이 없어진다. 또, 데이터판독후의 더미메모리셀커패시터의 상패를 확실하게 초기상태로 할 수 있어, 판독시의 오동작이 없어진다. 또. 소비전력이 집중하지 않는 반도체메모리장치를 실현할 수 있다.
따라서, 첨부된 클레임의 기술사상과 기술적 범위는 지금까지 설명한 바람직한 설명에 제한되는 것은 아니다.

Claims (23)

  1. 한쌍의 제1비트선과 제2비트선이 증폭기에 접속되고, 제1의 MOS 트랜지스터의 게이트가 제1워어드선에 접속되고, 제1강유전체커괘시터(Cs1)의 제1전극이 상기 제1의 MOS 트랜진스터의 소오스에 접속되고, 상기 제1비트선에 제1의 MOS 트랜지스터의 드레인이 접속되고, 상기 제1강유전체커패시터(Cs1)의 제2전극이 제1플레이트전극(CP0)에 접속되고, 제2의 MOS 트랜지스터의 게이트가 제2워어드선에 접속되고, 제2강유전체커패시터(Cd2)의 제1전극이 상기 제2의 MOS 트랜지스터의 소오스에 접속되고, 상기 제2의 MOS 트랜지스터의 드레인이 상기 제2비트선에 접속되고, 상기 제2강유전체커패시터(Cd2)의 제2전극이 제2플레이트전극(DCP0)에 접속되어 있고, 상기 제2의 MOS 트랜지스터를 오프한 후에, 상기 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제2의 MOS 트랜지스터를 오프한 후에, 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하고, 다음에 상기 제1의 MOS 트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서, 상기 제1플레이트전극이 상기 제2플레이트전극에 접속된 것을 특징으로 하는 반도체메모리 장치.
  4. 제1항에 있어서, 메모리셀데이터의 판독 또는 기록을 종료한 후이거나 개시하기 전에, 상기 제2비트선을 특정한 논리전압으로 설정하고, 상기 제2의 MOS 트랜지스터를 온하고, 상기 제2플레이트전극이 논리전압을 상기 제2비트선의 특정한 논리전압의 역논리전압으로 설정하는 것을 특징으로 하는 반도체메모리장치.
  5. 한쌍의 제1비트선과 제2비트선이 증폭기에 접속되고, 제1의 MOS 트랜지스터의 게이트가 제1워어드선에 접속되고, 제1강유전체커패시터(Cs1)의 제1전극이 상기 제1의 MOS 트랜지스터의 소오스에 접속되고, 상기 제1의 MOS 트랜지스터의 드레인이 상기 제1비트선에 접속되고, 상기 제1강유전체커패시터(Cs1)의 제2전극이 제1플레이트전극(CP0)에 접속되고, 제2의 MOS 트랜지스터의 게이트가 제2워어드선에 접속되고, 제2강유전체커왜시터(Cd2)의 제1전극이 상기 제2의 MOS 트랜지스터의 소오스에 접속되고, 상기 제2의 MOS 트랜지스터의 드레인이 상기 제2비트선에 접속되고, 상기 제2강유전체커패시터(Cd2)의 제2전극이 제2플레이트전극(DCP0)에 접속되고, 제3의 MOS 트랜지스터의 게이트가 데이터초기화용 제어신호선(DCW61),(DCW71)에 접속되고, 상기 제3의 MOS 트랜지스터의 드레인이 상기 제2강유전체커개시터(Cd2)의 제1전극에 접속되고, 상기 제3의 MOS 트랜지스터의 소오스가 데이터초기화용 전위신호선(VCC)에 접속된 것을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서, 상기 제1플레이트전극이 상기 제2플레이트전극에 접속된 것을 특징으로 하는 반도체메모리 장치.
  7. 제5항에 있어서, 상기 더미메모리셀의 데이터초기화용 전위신호선이 접지전위에 접속되어 있는 것을 특징으로 하는 반도체메모리장치.
  8. 제5항에 있어서, 메모리셀의 데이터의 판독 또는 기록을 개시하기 전에 상기 제1비트선의 논리전압과 상기 제2비트선의 논리전압이 접지전위인 것을 특징으로 하는 반도체메모리장치.
  9. 제5항에 있어서, 상기 제2의 MOS 트랜지스터를 오프한 후에, 상기 제3의 MOS 트랜지스터를 온하고, 다음에 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하고, 다음에 상기 제1의 MOS 트랜지스터를 오프하는 것을 특징으로 하는 반도체메모리장치.
  10. 제1항에 있어서, 메모리셀의 데이터의 판독을 개시하기전에 상기 제1플레이트전극의 논리전압이 제1비트선의 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  11. 제1항에 있어서, 메모리셀의 데이터의 판독을 개시하기 전에 상기 제2플레이트전극의 논리전압과 상기 제2강유전체커패시터의 제1전극의 논리전압이 제2비트선의 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  12. 제1항에 있어서, 메모리셀의 데이터의 판독을 개시하기 전에 상기 제2플레이트전극의 논리전압과 제2비트선의 논리전압이 상기 제2강유전체커패시터의 제1전극이 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  13. 제10항, 제11항 또는 제12항에 있어서, 상기 제1플레이트전극의 논리전압 또는 상기 제2플레이트전극의 논리전압이 항상 동일한 것을 특징으로 하는 반도체메모리장치.
  14. 제1항에 있어서, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 온한 후에, 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치.
  15. 제1항에 있어서, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 온한 후에, 메모리셀의 데이터의 판독 또는 기록을 개시하기 전에 상기 제1비트선 및 상기 제2비트선을 1논리전압으로 프리차아지하는 것을 종료하고, 그후에 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치.
  16. 제1항에 있어서, 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전한 후에, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 온하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제5항에 있어서, 메모리셀의 데이터의 판독을 개시하기 전에 상기 제1플레이트전극의 논리전압이 제1비트선의 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  18. 제5항에 있어서, 메모리셀의 데이터의 판독을 개시하기 전에 상기 제2플레이트전극의 논리전압 및 상기 제2강유전체커패시터의 제1전극의 논리전압이 제2비트선의 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  19. 제5항에 있어서, 메모리셀의 데이터의 판독을 개시하기 전에 상기 제2플레이트전극의 논리전압 및 제2비트선의 논리전압이 상기 제2강유전체커패시터의 제1전극의 논리전압의 역논리전압으로 되는 것을 특징으로 하는 반도체메모리장치.
  20. 제17항, 제18항 또는 제19항에 있어서, 상기 제1플레이트전극의 논리전압 또는 상기 제2플레이트전극의 논리전압이 항상 동일한 것을 특징으로 하는 반도체메모리장치.
  21. 제5항에 있어서, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터들 온한 후에, 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리 장치.
  22. 제5항에 있어서, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 온한 후에, 메모리셀의 데이터의 판독 또는 기록을 개시하기 전에 상기 제1비트선 및 상기 제2비트선을 1 논리전압으로 프리차아지하는 것을 종료하고, 그후에 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전하는 것을 특징으로 하는 반도체메모리장치.
  23. 제5항에 있어서. 상기 제1플레이트전극의 논리전압과 상기 제2플레이트전극의 논리전압을 반전한 후에, 상기 제1의 MOS 트랜지스터 및 상기 제2의 MOS 트랜지스터를 온하는 것을 특징으로 하는 반도체 메모리장치.
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