KR100363102B1

KR100363102B1 - 강유전체 메모리

Info

Publication number: KR100363102B1
Application number: KR10-1998-0028736A
Authority: KR
Inventors: 계훈우; 강우순
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2003-02-19
Also published as: KR20000008772A; US6262909B1

Abstract

본 발명은 강유전체 메모리에 관한 것으로, 하나의 어드레스 입력에 대하여 다수의 정보를 출력하도록 구현되는 구성을 실현하기 위하여, 본 발명에 의한 강유전체 메모리는, 어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인과, 상기 워드라인과 직교하도록 배열되는 비트라인과, 상기 워드라인과 비트라인 사이에 교차접속된 스위칭 트랜지스터와, 각각 대응적인 플레이트라인에 연결되며 상기 스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 유전체 커패시터를 구비하여, 하나의 셀 선택으로 다수의 데이터를 출력함을 특징으로 한다.

Description

강유전체 메모리

본 발명은 강유전체(Ferroelectric) 메모리에 관한 것으로, 특히 하나의 어드레스가 입력될 때 다수의 정보를 출력하도록 하는 강유전체 메모리(FeRAM)에 관한 것이다.

강유전체 기억소자는 비휘발성(non volatile) 기억소자 특성을 가지고 있어 차세대 메모리로서 크게 중요성이 부각되는 기억소자임은 잘 알려진 사실이다. 강유전 물질(Ferroelectirc material)로 구성된 메모리는 커패시터(capacitor) 양단의 전위차가 없을 때에도 강유전 물질의 특성상 일정량의 전하량을 유지하게되는 특성을 이용하여 비휘발성의 메모리를 만들어 낼 수가 있다.

도1은 강유전체 커패시터의 전압-전하(Voltage-Charge) 관계를 나타낸 것으로 강유전체 커패시터는 전압과 전하와의 관계가 히스테리시스(Hystereses) 관계를 갖는다. 히스테리시스 곡선에서 알 수 있듯이 커패시터 양단의 전압이 0V일 때에도 선형(linear) 커패시터와는 달리 일정량의 전하량이 P1 또는 P2 상태로 유지되므로 2진 정보를 기억할 수 있다. 그 이유는 강유전체 물질(material)에 전계(electric field)가 인가되었다가 그 전계가 끊어질 때 그 강유전체 물질의 원자 배열이 극화(polarization)되기 때문이다. 강유전체 커패시터를 저장수단으로 사용한 메모리가 비-휘발성(Non-Volatile) 메모리가 될 수 있는 이유가 여기에 있다. 그리고 강유전체 커패시터의 또 한가지 특징은 전압(전계)에 따른 전하량 곡선이 히스테리시스 관계를 갖는다는 것이다. 강 유전체 커패시터에 - 3V 이하의 충분히 큰 음의 전압을 인가하면 강유전체 물질의 극화상태가 변화하여 P3의 상태가 아닌 P4의 상태로 이동하며, 이 음의 전압을 제거하면 전하량은 P1의 상태가 아닌 P4의 상태로 이동한다. 즉, 강유전체 커패시터는 전압에 따라 도1에서와 같은 화살표 방향으로 전하량 상태가 변화한다.

이러한 강유전체 커패시터의 특징을 이용하여 메모리소자에 적용하여 구현한 많은 예가 있다. 하나의 트랜지스터와 하나의 커패시터로 구성된 강유전체 메모리셀은 스위칭(switching)트랜지스터 1개와 유전체 커패시터 1개로 형성된다. 메모리어레이(array)에서 스위칭트랜지스터를 구동하기 위한 다수의 워드라인(word line)과 커패시터에 저장된 전하량을 감지증폭하기 위한 다수의 비트라인(bit line)이 서로 교차되어 배열된다. 워드라인은 스위칭트랜지스터의 게이트에 연결되어 온-오프(on-off)를 제어하며, 비트라인은 스위칭트랜지스터의 소오스(source)에 연결되고 스위칭트랜지스터의 드레인(drain)에는 유전체 커패시터가 연결된다. 이 유전체 커패시터의 다른쪽 단자는 플레이트(plate)라인으로 연결된다. 이 강유전체 메모리는 유전체 커패시터에 저장된 전하량을 검출하거나 저장하기 위해서는 커패시터 양단에 전계가 인가되어야 하며 한 번 읽혀진 메모리 셀을 원래의 상태로 되돌리기 위해 레스토아(restore)가 필요하다.

도2는 한 개의 스위칭 트랜지스터와 한 개의 유전체 커패시터로 구성된 종래의 강유전체 메모리의 구성을 나타내고 있다. 그 구성에서 한 개의 커패시터가 '0' 또는 '1'의 한 개의 비트(bit)를 저장한다. 그런데 통상적으로 메모리 소자는 어드레스(address)가 입력되었을 때 1, 8, 16, 32 개등 다수의 출력데이타를 출력하게 되어 있다. 만일 어드레스가 액세스(access)되었을 때 8비트(= 1 바이트(byte))를 출력하는 메모리소자라면 8개의 스위칭 트랜지스터를 온시켜서 해당 데이터를 출력해야 한다.

그러나 이와 같은 종래의 기술은 면적의 증가를 감수하면서 설계가 이루어지고 있는 실정이다. 그리고 한 번의 액세스시에 다수의 스위칭 트랜지스터를 선택하여야 하는 경우 전류 소모 및 그 로직이 복잡해지는 것은 메모리 설계의 부담으로 작용하여 왔었다.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 하나의 어드레스 입력에 대하여 다수의 데이터를 출력하는 셀 구조를 가지는 강유전체 메모리를 제공함을 그 목적으로 한다.

또한 본 발명의 다른 목적은 면적을 감소시키면서 다수의 정보를 출력할 수 있는 셀 구조를 가지는 강유전체 메모리를 제공함에 있다.

도1은 강유전체 커패시터의 심볼 및 전하량-전압 곡선,

도2는 종래의 강유전체 메모리의 셀구성을 보여주는 회로도,

도3은 본 발명에 의한 강유전체 메모리의 일 실시예를 보여주는 회로도,

도4는 본 발명의 메모리셀을 읽기 위한 타이밍 신호와 히스테리시스 곡선이 분극 상태를 보여주는 도면,

도5는 본 발명에 의한 강유전체 메모리의 다른 실시예를 보여주는 회로도,

도6은 오픈 비트라인 구조에 적용된 본 발명을 보여주는 도면, 및

도7은 폴디드 비트라인 구조에 적용된 본 발명을 보여주는 도면.

상기 목적을 달성하기 위한 본 발명에 의한 강유전체 메모리는, 어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인과, 상기 워드라인과 직교하도록 배열되는 비트라인과, 상기 워드라인과 비트라인 사이에 교차접속된 스위칭 트랜지스터와, 각각 대응적인 플레이트라인에 연결되며 상기 스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 유전체 커패시터를 구비하여, 하나의 셀 선택으로 다수의 데이터를 출력함을 특징으로 한다.

상기 구성에서 하나의 스위칭트랜지스터와 다수의 유전체 커패시터는 하나의 셀을 구성하며, 상기 유전체 커패시터는 2개, 4개, 8개,...와 같이 2의 배수 또는 2^N(N=0,1,2,3,...)와 같이 실시함을 특징으로 한다.

상기 본 발명에 의한 강유전체 메모리는, 상기 다수의 유전체 커패시터에 각각 대응적으로 연결되는 다수의 플레이트라인과, 상기 플레이트라인에 연결되어 상기 플레이트라인의 전압변화를 감지하는 센스앰프를 더 구비함을 특징으로 한다.

여기서 셀 데이터는 상기 플레이트라인을 통해 센스앰프에서 감지 및 증폭된 후 출력되는 구조임을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명에 의한 다른 실시 태양에 따른 강유전체 메모리는, 어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인과, 상기 워드라인과 직교하도록 배열되는 비트라인과, 상기 워드라인과 비트라인 사이에 교차접속된 제1스위칭 트랜지스터와, 상기 제1스위칭 트랜지스터에 연결된 워드라인 및 비트라인에 공통 연결되는 제2스위칭트랜지스터와, 각각 대응적인 플레이트라인에 연결되며 상기 제1스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 제1유전체 커패시터 그룹과, 각각 대응적인 플레이트라인에 연결되며 상기 제2스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 제2유전체 커패시터 그룹을 구비하여, 하나의 셀 선택으로 다수의 데이터를 출력함을 특징으로 한다.

상기 본 발명의 다른 태양에 의한 강유전체 메모리는, 상기 다수의 유전체 커패시터에 각각 대응적으로 연결되는 다수의 플레이트라인과, 상기 플레이트라인에 연결되어 상기 플레이트라인의 전압변화를 감지하는 센스앰프를 더 구비함을 특징으로 한다.

그리고 상기 센스앰프는 서로 다른 칼럼에 속하는 플레이트라인에 공통연결되어 구성될 수 있음을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.

도3은 본 발명에 의한 강유전체 메모리의 구조를 도시하고 있다. 도3의 구성은 본 발명의 요지를 보다 쉽게 이해할 수 있도록 본 발명에 따른 구조적 특징을 간략하게 개시하고 있으며, 실시예로서 4개의 셀 구성을 도시하고 있다. 그 구성은, 어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인(WL1, WL2)과, 상기 워드라인(WL1, WL2)과 직교하도록 배열되는 비트라인(BL1, BL2)과, 상기 워드라인(WL1, WL2)과 비트라인(BL1, BL2) 사이에 교차접속된 스위칭 트랜지스터(N1, N2, N3, N4)와, 각각 대응적인 플레이트라인(PL0, PL1,...,PL7)에 연결되며 상기 스위칭트랜지스터(N1, N2, N3, N4)의 일측단자에 공통으로 접속된 다수의 유전체 커패시터 (C1, C2,..,C8), (C26, C27,..,C33), (C51, C52,..,C58), (C59, C60,..,C66)로 이루어진다.

상기 구성에서 하나의 스위칭트랜지스터와 다수의 유전체 커패시터는 하나의 셀을 구성하며, 상기 유전체 커패시터는 2개, 4개, 8개,...와 같이 2의 배수 또는 2^N(N=0,1,2,3,...)와 같이 실시함이 바람직한데, 상기 도3의 구성에서는 8개인 것을 도시하였다.

그리고 상기 본 발명에 의한 강유전체 메모리는, 상기 다수의 유전체 커패시터에 각각 대응적으로 연결되는 다수의 플레이트라인이 연결되는데, 도3에서는 같은 칼럼(column)에는 하나의 셀을 구성하는 유전체 커패시터의 수만큼은 즉, 8개의 플레이트라인이 구성되어 각각 유전체 커패시터에 대응적으로 연결된다.

그 구성상의 특징은 하나의 스위칭 트랜지스터에 8개의 강유전체 커패시터가 연결되어 있다. 즉, 스위칭 트랜지스터 N1의 게이트(gate)는 워드라인 WL1에 연결되어 온-오프(on-off)되며, 드레인(drain)은 비트라인 BL1에 연결되어 있다. 소오스(source)는 8개의 강유전체 커패시터가 공통으로 연결되어 있으며, 각 강유전체 커패시터의 반대쪽에는 PL0, PL1,...,PL7 8개의 플레이트라인에 각각 연결된다. 이 실시예는 8개의 데이터가 동시에 출력되는 경우의 실시예이다.

도4는 도3의 메모리셀을 동작시키기 위한 타이밍 다이아그램이다. 만일 스위칭 트랜지스터 N1에 연결된 강유전체 커패시터(C1, C2,..,C8)가 선택된다면 워드라인 WL1이 선택되어 스위칭 트랜지스터 N1은 온이 되며, 이 스위칭 트랜지스터 N1의 비트라인 BL1을 논리 하이(high)로하여 강유전체 커패시터 양단의 전압을 Vcc로 만든다. 이렇게 하면 강유전체 커패시터를 통하여 전하량이 플레이트라인의 기생 커패시터와 전하 공유되어 0V로 프리차지(precharge)되었다가 전압의 변화를 일으킨다. 도면에서와 같이 데이터 '1'이 저장된 경우 데이터 '0'인 경우보다 전하량이 크므로 전위는 더 높아진다. 이러한 방법으로 8개의 셀에 저장된 각 데이터가 한 번에 8개의 플레이트라인으로 전달된다. 그래서 종래의 "1트랜지스터 - 1커패시터"의 셀구조보다 정보독출 구성을 고려할 시에 스위칭 트랜지스터의 개수가 크게 적어지므로 칩 면적이 훨씬 작아진다.

도5는 본 발명에 의한 강유전체 메모리의 다른 실시예로서, 스위칭 트랜지스터 2개가 동시에 선택되어 전술한 도3의 실시예와 같이 동작하는 실시예이다. 즉 스위칭 트랜지스터 N99와 N100이 함께 선택되어 플레이트라인 PL10, PL11, ...., PL17에 데이터가 실리게 된다. 그 구성은, 어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인(WL1, WL2)과, 상기 워드라인(WL1, WL2)과 직교하도록 배열되는 비트라인과(BL1, BL2), 상기 워드라인(WL1, WL2)과 비트라인(BL1, BL2) 사이에 교차접속된 제1스위칭 트랜지스터 (N11),(N13),(N15),(N17)와, 상기 제1스위칭 트랜지스터(N11),(N13),(N15),(N17)에 연결된 워드라인 및 비트라인에 공통 연결되는 제2스위칭 트랜지스터(N12),(N14),(N16),(N18)와, 각각 대응적인 플레이트라인에 연결되며 상기 제1스위칭트랜지스터(N11),(N13),(N15),(N17)의 일측단자에 공통으로 접속된 다수의 제1유전체 커패시터 그룹(L1)과, 각각 대응적인 플레이트라인에 연결되며 상기 제2스위칭트랜지스터(N12),(N14),(N16),(N18)의 일측단자에 공통으로 접속된 다수의 제2유전체 커패시터 그룹(R1)을 구비하여, 하나의 셀 선택으로 다수의 데이터를 출력하도록 구성된다.

도5의 구성은 도3과 대비할 시에 하나의 셀 선택으로 8개의 정보가 출력가능한 구조이나, 유전체 커패시터가 하나의 스위칭 트랜지스터가 4개씩 구성되면서, 동시에 하나의 워드라인 및 비트라인의 선택에 의해 2개의 스위칭 트랜지스터가 선택구동되는 것이 다른 실시구성이다.

도6은 오픈(OPEN) 비트라인 구조의 메모리셀 어레이를 갖는 강유전체 메모리에서의 실시예이다. 각 플레이트라인은 센스앰프(SA)에 연결되며 센스앰프(SA)에 데이터가 실린 플레이트라인을 감지증폭한다. 이때 레퍼런스 전압이 필요한데 이 레퍼런스 전압을 발생하기 위한 RVG(Reference Voltage Generator)회로가 각 플레이트라인에 연결된다. 만일 N99, N100 스위칭 트랜지스터가 선택되어 PL10, PL11, ..., PL17에 데이터가 실리는 경우 센스앰프 반대쪽 노드에 연결된 RVG회로가 동작하여 PL30, PL31, .., PL37에 레퍼런스 데이터가 실리게 된다.

도7의 실시예는 폴디드(FOLDED) 비트라인 구조의 메모리셀 어레이를 갖는 강유전체 메모리에서의 실시예이다. 도7의 구성에서는 센스앰프(SA)의 레퍼런스전압을, 도6과는 달리, 서로 다른 칼럼에 속하는 인접 플레이트라인으로부터 얻어 감지증폭하는 구조이다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

예컨대 본 발명에서는 하나의 셀에 8개의 정보가 출력하도록 실시예를 구성하였지만만, 이는 필요로 되는 개수의 정보에 따라 하나의 셀을 구성하는 유전체 커패시터의 수에 대한 다른 실시가 가능함은 쉽게 이해할 수 있을 것이다. 또한 본 발명에서는 하나의 스위칭 트랜지스터에 8개의 유전체 커패시터를 또는, 동시에 선택구동되는 2개의 스위칭트랜지스터에 각각 4개씩의 유전체 커패시터를 연결 구성한 실시예를 개시하였지만, 이는 스위칭 트랜지스터의 구성을 이용하여 얼마든지 달라지게 구성할 수 있을 것이다.

상술한 바와 같이 본 발명은, 하나의 셀에서 다수의 정보를 출력하는 구조를 실현하면서 칩 면적을 최소화하는 효과가 있다.

Claims

강유전체 메모리에 있어서,

어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인과,

상기 워드라인과 직교하도록 배열되는 비트라인과,

상기 워드라인과 비트라인 사이에 교차접속된 스위칭 트랜지스터와,

각각 대응적인 플레이트라인에 연결되며 상기 스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 유전체 커패시터를 구비하여,

하나의 셀 선택으로 다수의 데이터를 출력함을 특징으로 하는 강유전체 메모리.
제1항에 있어서,

상기 다수의 유전체 커패시터에 각각 대응적으로 연결되는 다수의 플레이트라인과, 상기 플레이트라인에 연결되어 상기 플레이트라인의 전압변화를 감지하는 센스앰프를 더 구비함을 특징으로 하는 강유전체 메모리.
제2항에 있어서,

상기 하나의 스위칭트랜지스터와 다수의 유전체 커패시터는 하나의 셀을 구성하며, 상기 유전체 커패시터는 2의 배수 또는 2^N(N=0,1,2,3,...)에 따라 그 수가 결정됨을 특징으로 하는 강유전체 메모리.
강유전체 메모리에 있어서,

어드레스입력에 따라 소정의 셀 선택을 구동하는 워드라인과,

상기 워드라인과 직교하도록 배열되는 비트라인과,

상기 워드라인과 비트라인 사이에 교차접속된 제1스위칭 트랜지스터와,

상기 제1스위칭 트랜지스터에 연결된 워드라인 및 비트라인에 공통 연결되는 제2스위칭트랜지스터와,

각각 대응적인 플레이트라인에 연결되며 상기 제1스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 제1유전체 커패시터 그룹과,

각각 대응적인 플레이트라인에 연결되며 상기 제2스위칭트랜지스터의 일측단자에 공통으로 접속된 다수의 제2유전체 커패시터 그룹을 구비하여,

하나의 셀 선택으로 다수의 데이터를 출력함을 특징으로 하는 강유전체 메모리.
제4항에 있어서,

상기 다수의 유전체 커패시터에 각각 대응적으로 연결되는 다수의 플레이트라인과, 상기 플레이트라인에 연결되어 상기 플레이트라인의 전압변화를 감지하는 센스앰프를 더 구비함을 특징으로 하는 강유전체 메모리.
제5항에 있어서,

상기 센스앰프는 레퍼런스 전압 발생회로로부터 레퍼런스전압을 공급받아 감지증폭함을 특징으로 하는 강유전체 메모리.
제5항에 있어서,

상기 센스앰프는 다른 칼럼에 속하는 플레이트라인에 연결되어 상기 다른 칼럼에 속하는 플레이트라인으로부터 레퍼런스 전압을 공급받음을 특징으로 하는 강유전체 메모리.
제4항에 있어서,

상기 비트라인은 오픈 비트라인 구조로 이루어짐을 특징으로 하는 강유전체 메모리.
제4항에 있어서,

상기 비트라인은 폴디드 비트라인 구조로 이루어짐을 특징으로 하는 강유전체 메모리.