JP2002063790A - メモリセル及び半導体装置 - Google Patents
メモリセル及び半導体装置Info
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- JP2002063790A JP2002063790A JP2000248518A JP2000248518A JP2002063790A JP 2002063790 A JP2002063790 A JP 2002063790A JP 2000248518 A JP2000248518 A JP 2000248518A JP 2000248518 A JP2000248518 A JP 2000248518A JP 2002063790 A JP2002063790 A JP 2002063790A
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Abstract
(57)【要約】
【課題】 素子数の少ないマルチポートメモリセルを提
供する。 【解決手段】 データに応じた電荷を保持するキャパシ
タＣ１０１と、ソースがキャパシタＣ１０１と接続さ
れ、ゲートがリード／ライト用ワード線ＷＬ０に接続さ
れ、ドレインがリード／ライト用ビット線ＢＬ０に接続
されたトランジスタＱ１０１と、ソースがキャパシタＣ
１０１と接続され、ゲートがリフレッシュ用ワード線Ｗ
Ｌｒｅｆに接続され、ドレインがリフレッシュ用ビット
線ＢＬｒｅｆに接続されたトランジスタＱ１０２と、ソ
ースがキャパシタＣ１０１と接続され、ゲートがリード
／ライト用ワード線ＷＬ１に接続され、ドレインがリー
ド／ライト用ビット線ＢＬ１に接続されたトランジスタ
Ｑ１０３とを含む。
供する。 【解決手段】 データに応じた電荷を保持するキャパシ
タＣ１０１と、ソースがキャパシタＣ１０１と接続さ
れ、ゲートがリード／ライト用ワード線ＷＬ０に接続さ
れ、ドレインがリード／ライト用ビット線ＢＬ０に接続
されたトランジスタＱ１０１と、ソースがキャパシタＣ
１０１と接続され、ゲートがリフレッシュ用ワード線Ｗ
Ｌｒｅｆに接続され、ドレインがリフレッシュ用ビット
線ＢＬｒｅｆに接続されたトランジスタＱ１０２と、ソ
ースがキャパシタＣ１０１と接続され、ゲートがリード
／ライト用ワード線ＷＬ１に接続され、ドレインがリー
ド／ライト用ビット線ＢＬ１に接続されたトランジスタ
Ｑ１０３とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチポートメモ
リセルに関し、さらに、それを内蔵した半導体装置に関
する。
リセルに関し、さらに、それを内蔵した半導体装置に関
する。
【０００２】
【従来の技術】従来のマルチポートＳＲＡＭ（Static R
andom Access Memory）セルの構造について、図４〜図
６を参照しながら説明する。図４は従来の２ポートＳＲ
ＡＭセルを示す回路図であり、図５は従来の３ポートＳ
ＲＡＭセルを示す回路図であり、図６は従来の４ポート
ＳＲＡＭセルを示す回路図である。
andom Access Memory）セルの構造について、図４〜図
６を参照しながら説明する。図４は従来の２ポートＳＲ
ＡＭセルを示す回路図であり、図５は従来の３ポートＳ
ＲＡＭセルを示す回路図であり、図６は従来の４ポート
ＳＲＡＭセルを示す回路図である。
【０００３】図４に示す通り、従来の２ポートＳＲＡＭ
セル４００は、第１のインバータを構成するＰチャネル
トランジスタＱ４０１及びＮチャネルトランジスタＱ４
０２と、第２のインバータを構成するＰチャネルトラン
ジスタＱ４０３及びＮチャネルトランジスタＱ４０４
と、ソース〜ドレイン経路がトランジスタＱ４０１及び
Ｑ４０２のドレインとビット線ＢＬ０との間に接続され
るとともにゲートがワード線ＷＬ０に接続されたトラン
ジスタＱ４０５と、ソース〜ドレイン経路がトランジス
タＱ４０３及びＱ４０４のドレインとビット線ＢＬ０バ
ーとの間に接続されるとともにゲートがワード線ＷＬ０
に接続されたトランジスタＱ４０６と、ソース〜ドレイ
ン経路がトランジスタＱ４０１及びＱ４０２のドレイン
とビット線ＢＬ１との間に接続されるとともにゲートが
ワード線ＷＬ１に接続されたトランジスタＱ４０７と、
ソース〜ドレイン経路がトランジスタＱ４０３及びＱ４
０４のドレインとビット線ＢＬ１バーとの間に接続され
るとともにゲートがワード線ＷＬ１に接続されたトラン
ジスタＱ４０８とを含んでいる。
セル４００は、第１のインバータを構成するＰチャネル
トランジスタＱ４０１及びＮチャネルトランジスタＱ４
０２と、第２のインバータを構成するＰチャネルトラン
ジスタＱ４０３及びＮチャネルトランジスタＱ４０４
と、ソース〜ドレイン経路がトランジスタＱ４０１及び
Ｑ４０２のドレインとビット線ＢＬ０との間に接続され
るとともにゲートがワード線ＷＬ０に接続されたトラン
ジスタＱ４０５と、ソース〜ドレイン経路がトランジス
タＱ４０３及びＱ４０４のドレインとビット線ＢＬ０バ
ーとの間に接続されるとともにゲートがワード線ＷＬ０
に接続されたトランジスタＱ４０６と、ソース〜ドレイ
ン経路がトランジスタＱ４０１及びＱ４０２のドレイン
とビット線ＢＬ１との間に接続されるとともにゲートが
ワード線ＷＬ１に接続されたトランジスタＱ４０７と、
ソース〜ドレイン経路がトランジスタＱ４０３及びＱ４
０４のドレインとビット線ＢＬ１バーとの間に接続され
るとともにゲートがワード線ＷＬ１に接続されたトラン
ジスタＱ４０８とを含んでいる。
【０００４】また、図５に示す通り、従来の３ポートＳ
ＲＡＭセル５００は、図４に示す２ポートＳＲＡＭセル
４００の構成に加えて、ソース〜ドレイン経路がトラン
ジスタＱ４０１及びＱ４０２のドレインとビット線ＢＬ
２との間に接続されるとともにゲートがワード線ＷＬ２
に接続されたトランジスタＱ４０９と、ソース〜ドレイ
ン経路がトランジスタＱ４０３及びＱ４０４のドレイン
とビット線ＢＬ２バーとの間に接続されるとともにゲー
トがワード線ＷＬ２に接続されたトランジスタＱ４１０
とを含んでいる。
ＲＡＭセル５００は、図４に示す２ポートＳＲＡＭセル
４００の構成に加えて、ソース〜ドレイン経路がトラン
ジスタＱ４０１及びＱ４０２のドレインとビット線ＢＬ
２との間に接続されるとともにゲートがワード線ＷＬ２
に接続されたトランジスタＱ４０９と、ソース〜ドレイ
ン経路がトランジスタＱ４０３及びＱ４０４のドレイン
とビット線ＢＬ２バーとの間に接続されるとともにゲー
トがワード線ＷＬ２に接続されたトランジスタＱ４１０
とを含んでいる。
【０００５】また、図６に示す通り、従来の４ポートＳ
ＲＡＭセル６００は、図５に示す３ポートＳＲＡＭセル
５００の構成に加えて、ソース〜ドレイン経路がトラン
ジスタＱ４０１及びＱ４０２のドレインとビット線ＢＬ
３との間に接続されるとともにゲートがワード線ＷＬ３
に接続されたトランジスタＱ４１１と、ソース〜ドレイ
ン経路がトランジスタＱ４０３及びＱ４０４のドレイン
とビット線ＢＬ３バーとの間に接続されるとともにゲー
トがワード線ＷＬ３に接続されたトランジスタＱ４１２
とを含んでいる。このようにマルチポートＳＲＡＭセル
１つ当たりの素子数が多いため、マルチポートＳＲＡＭ
のチップサイズは大きく、そのコストは高くなってい
た。
ＲＡＭセル６００は、図５に示す３ポートＳＲＡＭセル
５００の構成に加えて、ソース〜ドレイン経路がトラン
ジスタＱ４０１及びＱ４０２のドレインとビット線ＢＬ
３との間に接続されるとともにゲートがワード線ＷＬ３
に接続されたトランジスタＱ４１１と、ソース〜ドレイ
ン経路がトランジスタＱ４０３及びＱ４０４のドレイン
とビット線ＢＬ３バーとの間に接続されるとともにゲー
トがワード線ＷＬ３に接続されたトランジスタＱ４１２
とを含んでいる。このようにマルチポートＳＲＡＭセル
１つ当たりの素子数が多いため、マルチポートＳＲＡＭ
のチップサイズは大きく、そのコストは高くなってい
た。
【０００６】ところで、特開平１０−１７２２７８号公
報（以下、単に「文献１」ともいう）には、データに応
じた電荷をキャパシタに保持することによりデータを記
憶し、データの書き込み用のトランジスタを介してデー
タを書き込み、データの読み出し用のセンストランジス
タを介してデータを読み出し、供給電圧と基板電圧との
間に直列接続された２つの共振トンネルダイオードによ
りキャパシタをリフレッシュする２ポートメモリセルが
掲載されている。
報（以下、単に「文献１」ともいう）には、データに応
じた電荷をキャパシタに保持することによりデータを記
憶し、データの書き込み用のトランジスタを介してデー
タを書き込み、データの読み出し用のセンストランジス
タを介してデータを読み出し、供給電圧と基板電圧との
間に直列接続された２つの共振トンネルダイオードによ
りキャパシタをリフレッシュする２ポートメモリセルが
掲載されている。
【０００７】また、ＩＳＳＣＣ ２０００ ＤＩＧＥＳ
Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ Ｐ．３
９３（以下、単に「文献２」ともいう）には、データに
応じた電荷をキャパシタに保持することによりデータを
記憶し、キャパシタに接続された２つのトランジスタに
よりデータの書き込み又は読み出しを行うデュアルポー
トＤＲＡＭセルが掲載されている。
Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ Ｐ．３
９３（以下、単に「文献２」ともいう）には、データに
応じた電荷をキャパシタに保持することによりデータを
記憶し、キャパシタに接続された２つのトランジスタに
よりデータの書き込み又は読み出しを行うデュアルポー
トＤＲＡＭセルが掲載されている。
【０００８】さらに、ＩＥＥＥ １９９８ ＣＵＳＴＯ
Ｍ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮ
ＦＥＲＥＮＣＥ ４．３．１−４．３．４（以下、単に
「文献３」ともいう）には、データに応じた電荷をキャ
パシタに保持することによりデータを記憶し、キャパシ
タに接続された２つのトランジスタの一方によりデータ
の書き込み又は読み出しを行い、他方のトランジスタに
よりリフレッシュを行うデュアルポートＤＲＡＭセルが
掲載されている。半導体装置のチップサイズを小さくす
るために、これら文献１〜文献３に掲載されたメモリセ
ルをＳＲＡＭ的用途に用いることが考えられる。
Ｍ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮ
ＦＥＲＥＮＣＥ ４．３．１−４．３．４（以下、単に
「文献３」ともいう）には、データに応じた電荷をキャ
パシタに保持することによりデータを記憶し、キャパシ
タに接続された２つのトランジスタの一方によりデータ
の書き込み又は読み出しを行い、他方のトランジスタに
よりリフレッシュを行うデュアルポートＤＲＡＭセルが
掲載されている。半導体装置のチップサイズを小さくす
るために、これら文献１〜文献３に掲載されたメモリセ
ルをＳＲＡＭ的用途に用いることが考えられる。
【０００９】
【発明が解決しようとする課題】しかしながら、文献１
に記載された２ポートメモリセルは、リフレッシュのた
めに２つの共振トンネルダイオードを必要とするため、
セルサイズが大きくなる。そのため、文献１に記載され
た２ポートメモリセルを用いた半導体装置のチップサイ
ズが大きくなる。また、文献１に記載された２ポートメ
モリセルは、データの書き込み用のトランジスタを介し
てデータを書き込み、データの読み出し用のセンストラ
ンジスタを介してデータを読み出すため、書き込み及び
読み出しの双方を行うことができるポートがない。
に記載された２ポートメモリセルは、リフレッシュのた
めに２つの共振トンネルダイオードを必要とするため、
セルサイズが大きくなる。そのため、文献１に記載され
た２ポートメモリセルを用いた半導体装置のチップサイ
ズが大きくなる。また、文献１に記載された２ポートメ
モリセルは、データの書き込み用のトランジスタを介し
てデータを書き込み、データの読み出し用のセンストラ
ンジスタを介してデータを読み出すため、書き込み及び
読み出しの双方を行うことができるポートがない。
【００１０】また、文献２に記載されたデュアルポート
ＤＲＡＭセルは、２つのトランジスタの一方をデータの
書き込み又は読み出し用とし他方のトランジスタをリフ
レッシュ用として、ＳＲＡＭ的用途に用いることが考え
られる。しかし、このように文献２に記載されたデュア
ルポートＤＲＡＭセルをＳＲＡＭ的用途に用いると、デ
ータの書き込み及び読み出しを行うことができるポート
が１つになってしまう。
ＤＲＡＭセルは、２つのトランジスタの一方をデータの
書き込み又は読み出し用とし他方のトランジスタをリフ
レッシュ用として、ＳＲＡＭ的用途に用いることが考え
られる。しかし、このように文献２に記載されたデュア
ルポートＤＲＡＭセルをＳＲＡＭ的用途に用いると、デ
ータの書き込み及び読み出しを行うことができるポート
が１つになってしまう。
【００１１】文献３に記載されたデュアルポートＤＲＡ
ＭセルをＳＲＡＭ的用途に用いる場合にも、文献２に記
載されたデュアルポートＤＲＡＭセルと同様の問題があ
る。
ＭセルをＳＲＡＭ的用途に用いる場合にも、文献２に記
載されたデュアルポートＤＲＡＭセルと同様の問題があ
る。
【００１２】そこで、上記の点に鑑み、本発明は、素子
数の少ないマルチポートメモリセルを提供することを目
的とする。また、本発明は、そのようなマルチポートメ
モリセルを含む半導体装置を提供することをさらなる目
的とする。
数の少ないマルチポートメモリセルを提供することを目
的とする。また、本発明は、そのようなマルチポートメ
モリセルを含む半導体装置を提供することをさらなる目
的とする。
【００１３】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るメモリセルは、データに応じた電荷を
保持するキャパシタと、ソース又はドレインがキャパシ
タと接続され、ゲートが第１乃至第ｎ（ｎは３以上の整
数）のワード線に夫々接続され、ドレイン又はソースが
第１乃至第ｎのビット線に夫々接続された第１乃至第ｎ
のトランジスタとを含む。
め、本発明に係るメモリセルは、データに応じた電荷を
保持するキャパシタと、ソース又はドレインがキャパシ
タと接続され、ゲートが第１乃至第ｎ（ｎは３以上の整
数）のワード線に夫々接続され、ドレイン又はソースが
第１乃至第ｎのビット線に夫々接続された第１乃至第ｎ
のトランジスタとを含む。
【００１４】さらに、本発明に係る半導体装置は、以上
述べたメモリセルと、第１乃至第ｎのトランジスタの内
の１個にキャパシタのリフレッシュを行うように制御す
る制御回路とを具備する。
述べたメモリセルと、第１乃至第ｎのトランジスタの内
の１個にキャパシタのリフレッシュを行うように制御す
る制御回路とを具備する。
【００１５】上記構成によれば、ｎ個のトランジスタの
ソース〜ドレイン経路をキャパシタとｎ本のビット線と
の間に接続し、ｎ個のトランジスタのゲートをｎ本のワ
ード線に夫々接続することにより、少ない素子数でマル
チポートメモリセルを実現することができる。
ソース〜ドレイン経路をキャパシタとｎ本のビット線と
の間に接続し、ｎ個のトランジスタのゲートをｎ本のワ
ード線に夫々接続することにより、少ない素子数でマル
チポートメモリセルを実現することができる。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係るメモリセルを含む半導体装
置の一部を示す図である。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係るメモリセルを含む半導体装
置の一部を示す図である。
【００１７】図１に示すように、メモリセル１０は、ト
ランジスタＱ１０１〜Ｑ１０３、及びキャパシタＣ１０
１により構成されており、１ビット分のデータに応じた
電荷をキャパシタＣ１０１に蓄えることにより、１ビッ
ト分のデータを記憶する。
ランジスタＱ１０１〜Ｑ１０３、及びキャパシタＣ１０
１により構成されており、１ビット分のデータに応じた
電荷をキャパシタＣ１０１に蓄えることにより、１ビッ
ト分のデータを記憶する。
【００１８】メモリセル１０のトランジスタＱ１０１の
ゲートには、リード／ライト用ワード線ＷＬ０が接続さ
れている。また、トランジスタＱ１のドレインにはリー
ド／ライト用ビット線ＢＬ０が接続されている。さら
に、トランジスタＱ１０１のソースには、キャパシタＣ
１０１の一方の電極とトランジスタＱ１０２、Ｑ１０３
のソースとが接続されている。このキャパシタＣ１０１
の他方の電極は、中間電位ＶCPに保たれている。また、
トランジスタＱ１０２のゲートには、リフレッシュ用ワ
ード線ＷＬｒｅｆが接続されている。さらに、このトラ
ンジスタＱ１０２のドレインにはリフレッシュ用ビット
線ＢＬｒｅｆが接続されている。また、トランジスタＱ
１０３のゲートには、リード／ライト用ワード線ＷＬ１
が接続されている。さらに、このトランジスタＱ１０３
のドレインにはリード／ライト用ビット線ＢＬ１が接続
されている。制御回路１は、これらのワード線等の制御
を行う。
ゲートには、リード／ライト用ワード線ＷＬ０が接続さ
れている。また、トランジスタＱ１のドレインにはリー
ド／ライト用ビット線ＢＬ０が接続されている。さら
に、トランジスタＱ１０１のソースには、キャパシタＣ
１０１の一方の電極とトランジスタＱ１０２、Ｑ１０３
のソースとが接続されている。このキャパシタＣ１０１
の他方の電極は、中間電位ＶCPに保たれている。また、
トランジスタＱ１０２のゲートには、リフレッシュ用ワ
ード線ＷＬｒｅｆが接続されている。さらに、このトラ
ンジスタＱ１０２のドレインにはリフレッシュ用ビット
線ＢＬｒｅｆが接続されている。また、トランジスタＱ
１０３のゲートには、リード／ライト用ワード線ＷＬ１
が接続されている。さらに、このトランジスタＱ１０３
のドレインにはリード／ライト用ビット線ＢＬ１が接続
されている。制御回路１は、これらのワード線等の制御
を行う。
【００１９】次に、本実施形態に係るメモリセルを含む
半導体装置におけるメモリセル１０からのデータの読み
出し動作について説明する。メモリセル１０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０、Ｂ
Ｌ１の２本のビット線を介して行うことができる。
半導体装置におけるメモリセル１０からのデータの読み
出し動作について説明する。メモリセル１０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０、Ｂ
Ｌ１の２本のビット線を介して行うことができる。
【００２０】最初に、リード／ライト用ビット線ＢＬ０
を介するメモリセル１０からのデータの読み出し動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
０をハイレベルにしてトランジスタＱ１０１をオンする
ことにより、リード／ライト用ビット線ＢＬ０とキャパ
シタＣ１０１とを導通する。そして、キャパシタＣ１０
１の電荷によってリード／ライト用ビット線ＢＬ０に生
じた電位の変化をセンスアンプ５０により読み取る。以
上のようにして、メモリセル１０からのデータの読み出
しが行われる。
を介するメモリセル１０からのデータの読み出し動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
０をハイレベルにしてトランジスタＱ１０１をオンする
ことにより、リード／ライト用ビット線ＢＬ０とキャパ
シタＣ１０１とを導通する。そして、キャパシタＣ１０
１の電荷によってリード／ライト用ビット線ＢＬ０に生
じた電位の変化をセンスアンプ５０により読み取る。以
上のようにして、メモリセル１０からのデータの読み出
しが行われる。
【００２１】次に、リード／ライト用ビット線ＢＬ１を
介するメモリセル１０からのデータの読み出し動作につ
いて説明する。まず、リード／ライト用ワード線ＷＬ１
をハイレベルにしてトランジスタＱ１０３をオンするこ
とにより、リード／ライト用ビット線ＢＬ１とキャパシ
タＣ１０１とを導通する。そして、キャパシタＣ１０１
の電荷によってリード／ライト用ビット線ＢＬ１に生じ
た電位の変化をセンスアンプ５１により読み取る。以上
のようにして、メモリセル１０からのデータの読み出し
が行われる。
介するメモリセル１０からのデータの読み出し動作につ
いて説明する。まず、リード／ライト用ワード線ＷＬ１
をハイレベルにしてトランジスタＱ１０３をオンするこ
とにより、リード／ライト用ビット線ＢＬ１とキャパシ
タＣ１０１とを導通する。そして、キャパシタＣ１０１
の電荷によってリード／ライト用ビット線ＢＬ１に生じ
た電位の変化をセンスアンプ５１により読み取る。以上
のようにして、メモリセル１０からのデータの読み出し
が行われる。
【００２２】次に、メモリセル１０へのデータの書き込
み動作について説明する。メモリセル１０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０、ＢＬ１
の２本のビット線を介して行うことができる。
み動作について説明する。メモリセル１０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０、ＢＬ１
の２本のビット線を介して行うことができる。
【００２３】最初に、リード／ライト用ビット線ＢＬ０
を介するメモリセル１０へのデータの書き込み動作につ
いて説明する。まず、リード／ライト用ワード線ＷＬ０
をハイレベルにしてトランジスタＱ１０１をオンするこ
とにより、リード／ライト用ビット線ＢＬ０とキャパシ
タＣ１０１とを導通する。そして、リード／ライト用ビ
ット線ＢＬ０をハイレベル又はローレベルとなるように
制御することにより、キャパシタＣ１０１をチャージ又
はディスチャージする。以上のようにして、メモリセル
１０へのデータの書き込みが行われる。
を介するメモリセル１０へのデータの書き込み動作につ
いて説明する。まず、リード／ライト用ワード線ＷＬ０
をハイレベルにしてトランジスタＱ１０１をオンするこ
とにより、リード／ライト用ビット線ＢＬ０とキャパシ
タＣ１０１とを導通する。そして、リード／ライト用ビ
ット線ＢＬ０をハイレベル又はローレベルとなるように
制御することにより、キャパシタＣ１０１をチャージ又
はディスチャージする。以上のようにして、メモリセル
１０へのデータの書き込みが行われる。
【００２４】次に、リード／ライト用ビット線ＢＬ１を
介するメモリセル１０へのデータの書き込み動作につい
て説明する。まず、リード／ライト用ワード線ＷＬ１を
ハイレベルにしてトランジスタＱ１０３をオンすること
により、リード／ライト用ビット線ＢＬ１とキャパシタ
Ｃ１０１とを導通する。そして、リード／ライト用ビッ
ト線ＢＬ１をハイレベル又はローレベルとなるように制
御することにより、キャパシタＣ１０１をチャージ又は
ディスチャージする。以上のようにして、メモリセル１
０へのデータの書き込みが行われる。
介するメモリセル１０へのデータの書き込み動作につい
て説明する。まず、リード／ライト用ワード線ＷＬ１を
ハイレベルにしてトランジスタＱ１０３をオンすること
により、リード／ライト用ビット線ＢＬ１とキャパシタ
Ｃ１０１とを導通する。そして、リード／ライト用ビッ
ト線ＢＬ１をハイレベル又はローレベルとなるように制
御することにより、キャパシタＣ１０１をチャージ又は
ディスチャージする。以上のようにして、メモリセル１
０へのデータの書き込みが行われる。
【００２５】次に、メモリセル１０のリフレッシュ動作
について説明する。まず、リフレッシュ用ワード線ＷＬ
ｒｅｆをハイレベルにしてトランジスタＱ１０２をオン
することにより、リフレッシュ用ビット線ＢＬｒｅｆと
キャパシタＣ１０１とを導通する。次に、キャパシタＣ
１０１の電荷の移動によってリフレッシュ用ビット線Ｂ
Ｌｒｅｆに生じた電位の変化をセンスアンプ４０により
読み取って増幅する。センスアンプ４０においては、各
入力に同相の出力がそれぞれ接続されているので、キャ
パシタＣ１０１をチャージ又はディスチャージし直す。
以上のようにして、メモリセル１０のリフレッシュが行
われる。
について説明する。まず、リフレッシュ用ワード線ＷＬ
ｒｅｆをハイレベルにしてトランジスタＱ１０２をオン
することにより、リフレッシュ用ビット線ＢＬｒｅｆと
キャパシタＣ１０１とを導通する。次に、キャパシタＣ
１０１の電荷の移動によってリフレッシュ用ビット線Ｂ
Ｌｒｅｆに生じた電位の変化をセンスアンプ４０により
読み取って増幅する。センスアンプ４０においては、各
入力に同相の出力がそれぞれ接続されているので、キャ
パシタＣ１０１をチャージ又はディスチャージし直す。
以上のようにして、メモリセル１０のリフレッシュが行
われる。
【００２６】このように、本実施形態においては、トラ
ンジスタＱ１０１〜Ｑ１０３のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ
０、ＢＬ１、及びリフレッシュ用ビット線ＢＬｒｅｆに
接続し、トランジスタＱ１０１〜Ｑ１０３のゲートをリ
ード／ライト用ワード線ＷＬ０、ＷＬ１、及びリフレッ
シュ用ワード線ＷＬｒｅｆに接続することにより、１個
のキャパシタと３個のトランジスタという少ない素子で
２ポートメモリセルを実現することができる。また、本
実施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル１０のトランジスタＱ１０２を介してメモリセル１０
のリフレッシュが行われるため、メモリセル１０をＳＲ
ＡＭと同様に取り扱うことができる。
ンジスタＱ１０１〜Ｑ１０３のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ
０、ＢＬ１、及びリフレッシュ用ビット線ＢＬｒｅｆに
接続し、トランジスタＱ１０１〜Ｑ１０３のゲートをリ
ード／ライト用ワード線ＷＬ０、ＷＬ１、及びリフレッ
シュ用ワード線ＷＬｒｅｆに接続することにより、１個
のキャパシタと３個のトランジスタという少ない素子で
２ポートメモリセルを実現することができる。また、本
実施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル１０のトランジスタＱ１０２を介してメモリセル１０
のリフレッシュが行われるため、メモリセル１０をＳＲ
ＡＭと同様に取り扱うことができる。
【００２７】次に、本発明の第２の実施形態について、
図２を参照しながら説明する。図２は、本実施形態に係
るメモリセルを含む半導体装置の一部を示す図である。
図２に示すように、メモリセル２０は、図１に示すメモ
リセル１０の構成に加えて、トランジスタＱ１０４を含
んでいる。トランジスタＱ１０４のソースには、キャパ
シタＣ１０１の一方の電極と、トランジスタＱ１０１〜
Ｑ１０３のソースとが接続されている。また、トランジ
スタＱ１０４のゲートには、リード／ライト用ワード線
ＷＬ２が接続されている。さらに、このトランジスタＱ
１０４のドレインには、リード／ライト用ビット線ＢＬ
２が接続されている。
図２を参照しながら説明する。図２は、本実施形態に係
るメモリセルを含む半導体装置の一部を示す図である。
図２に示すように、メモリセル２０は、図１に示すメモ
リセル１０の構成に加えて、トランジスタＱ１０４を含
んでいる。トランジスタＱ１０４のソースには、キャパ
シタＣ１０１の一方の電極と、トランジスタＱ１０１〜
Ｑ１０３のソースとが接続されている。また、トランジ
スタＱ１０４のゲートには、リード／ライト用ワード線
ＷＬ２が接続されている。さらに、このトランジスタＱ
１０４のドレインには、リード／ライト用ビット線ＢＬ
２が接続されている。
【００２８】次に、本実施形態に係るメモリセルを含む
半導体装置におけるメモリセル２０からのデータの読み
出し動作について説明する。メモリセル２０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０〜Ｂ
Ｌ２の３本のビット線を介して行うことができる。
半導体装置におけるメモリセル２０からのデータの読み
出し動作について説明する。メモリセル２０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０〜Ｂ
Ｌ２の３本のビット線を介して行うことができる。
【００２９】ここでは、リード／ライト用ビット線ＢＬ
２を介するメモリセル２０からのデータの読み出し動作
について説明する。まず、リード／ライト用ワード線Ｗ
Ｌ２をハイレベルにしてトランジスタＱ１０４をオンす
ることにより、リード／ライト用ビット線ＢＬ２とキャ
パシタＣ１０１とを導通する。そして、キャパシタＣ１
０１の電荷によってリード／ライト用ビット線ＢＬ２に
生じた電位の変化をセンスアンプ５２により読み取る。
以上のようにして、メモリセル２０からのデータの読み
出しが行われる。
２を介するメモリセル２０からのデータの読み出し動作
について説明する。まず、リード／ライト用ワード線Ｗ
Ｌ２をハイレベルにしてトランジスタＱ１０４をオンす
ることにより、リード／ライト用ビット線ＢＬ２とキャ
パシタＣ１０１とを導通する。そして、キャパシタＣ１
０１の電荷によってリード／ライト用ビット線ＢＬ２に
生じた電位の変化をセンスアンプ５２により読み取る。
以上のようにして、メモリセル２０からのデータの読み
出しが行われる。
【００３０】次に、メモリセル２０へのデータの書き込
み動作について説明する。メモリセル２０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０〜ＢＬ２
の３本のビット線を介して行うことができる。
み動作について説明する。メモリセル２０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０〜ＢＬ２
の３本のビット線を介して行うことができる。
【００３１】ここでは、リード／ライト用ビット線ＢＬ
２を介するメモリセル２０へのデータの書き込み動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
２をハイレベルにしてトランジスタＱ１０４をオンする
ことにより、リード／ライト用ビット線ＢＬ２とキャパ
シタＣ１０１とを導通する。そして、リード／ライト用
ビット線ＢＬ２をハイレベル又はローレベルとなるよう
に制御することにより、キャパシタＣ１０１をチャージ
又はディスチャージする。以上のようにして、メモリセ
ル２０へのデータの書き込みが行われる。
２を介するメモリセル２０へのデータの書き込み動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
２をハイレベルにしてトランジスタＱ１０４をオンする
ことにより、リード／ライト用ビット線ＢＬ２とキャパ
シタＣ１０１とを導通する。そして、リード／ライト用
ビット線ＢＬ２をハイレベル又はローレベルとなるよう
に制御することにより、キャパシタＣ１０１をチャージ
又はディスチャージする。以上のようにして、メモリセ
ル２０へのデータの書き込みが行われる。
【００３２】このように、本実施形態においては、トラ
ンジスタＱ１０１〜Ｑ１０４のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ０
〜ＢＬ２、及びリフレッシュ用ビット線ＢＬｒｅｆに接
続し、トランジスタＱ１０１〜Ｑ１０４のゲートをリー
ド／ライト用ワード線ＷＬ０〜ＷＬ２、及びリフレッシ
ュ用ワード線ＷＬｒｅｆに接続することにより、１個の
キャパシタと４個のトランジスタという少ない素子で３
ポートメモリセルを実現することができる。また、本実
施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル２０のトランジスタＱ１０２を介してメモリセル２０
のリフレッシュが行われるため、メモリセル２０をＳＲ
ＡＭと同様に取り扱うことができる。
ンジスタＱ１０１〜Ｑ１０４のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ０
〜ＢＬ２、及びリフレッシュ用ビット線ＢＬｒｅｆに接
続し、トランジスタＱ１０１〜Ｑ１０４のゲートをリー
ド／ライト用ワード線ＷＬ０〜ＷＬ２、及びリフレッシ
ュ用ワード線ＷＬｒｅｆに接続することにより、１個の
キャパシタと４個のトランジスタという少ない素子で３
ポートメモリセルを実現することができる。また、本実
施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル２０のトランジスタＱ１０２を介してメモリセル２０
のリフレッシュが行われるため、メモリセル２０をＳＲ
ＡＭと同様に取り扱うことができる。
【００３３】次に、本発明の第３の実施形態について、
図３を参照しながら説明する。図３は、本実施形態に係
るメモリセルを含む半導体装置の一部を示す図である。
図３に示すように、メモリセル３０は、図２に示すメモ
リセル２０の構成に加えて、トランジスタＱ１０５を含
んでいる。トランジスタＱ１０５のソースには、キャパ
シタＣ１０１の一方の電極とトランジスタＱ１０１〜Ｑ
１０４のソースとが接続されている。また、トランジス
タＱ１０５のゲートには、リード／ライト用ワード線Ｗ
Ｌ３が接続されている。さらに、このトランジスタＱ１
０５のドレインにはリード／ライト用ビット線ＢＬ３が
接続されている。
図３を参照しながら説明する。図３は、本実施形態に係
るメモリセルを含む半導体装置の一部を示す図である。
図３に示すように、メモリセル３０は、図２に示すメモ
リセル２０の構成に加えて、トランジスタＱ１０５を含
んでいる。トランジスタＱ１０５のソースには、キャパ
シタＣ１０１の一方の電極とトランジスタＱ１０１〜Ｑ
１０４のソースとが接続されている。また、トランジス
タＱ１０５のゲートには、リード／ライト用ワード線Ｗ
Ｌ３が接続されている。さらに、このトランジスタＱ１
０５のドレインにはリード／ライト用ビット線ＢＬ３が
接続されている。
【００３４】次に、本実施形態に係るメモリセルを含む
半導体装置におけるメモリセル３０からのデータの読み
出し動作について説明する。メモリセル３０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０〜Ｂ
Ｌ３の４本のビット線を介して行うことができる。
半導体装置におけるメモリセル３０からのデータの読み
出し動作について説明する。メモリセル３０からのデー
タの読み出しは、リード／ライト用ビット線ＢＬ０〜Ｂ
Ｌ３の４本のビット線を介して行うことができる。
【００３５】ここでは、リード／ライト用ビット線ＢＬ
３を介するメモリセル３０からのデータの読み出し動作
について説明する。まず、リード／ライト用ワード線Ｗ
Ｌ３をハイレベルにしてトランジスタＱ１０５をオンす
ることにより、リード／ライト用ビット線ＢＬ３とキャ
パシタＣ１０１とを導通する。そして、キャパシタＣ１
０１の電荷によってリード／ライト用ビット線ＢＬ３に
生じた電位の変化をセンスアンプ５３により読み取る。
以上のようにして、メモリセル３０からのデータの読み
出しが行われる。
３を介するメモリセル３０からのデータの読み出し動作
について説明する。まず、リード／ライト用ワード線Ｗ
Ｌ３をハイレベルにしてトランジスタＱ１０５をオンす
ることにより、リード／ライト用ビット線ＢＬ３とキャ
パシタＣ１０１とを導通する。そして、キャパシタＣ１
０１の電荷によってリード／ライト用ビット線ＢＬ３に
生じた電位の変化をセンスアンプ５３により読み取る。
以上のようにして、メモリセル３０からのデータの読み
出しが行われる。
【００３６】次に、メモリセル３０へのデータの書き込
み動作について説明する。メモリセル３０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０〜ＢＬ３
の４本のビット線を介して行うことができる。
み動作について説明する。メモリセル３０へのデータの
書き込みは、リード／ライト用ビット線ＢＬ０〜ＢＬ３
の４本のビット線を介して行うことができる。
【００３７】ここでは、リード／ライト用ビット線ＢＬ
３を介するメモリセル３０へのデータの書き込み動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
３をハイレベルにしてトランジスタＱ１０５をオンする
ことにより、リード／ライト用ビット線ＢＬ３とキャパ
シタＣ１０１とを導通する。そして、リード／ライト用
ビット線ＢＬ３をハイレベル又はローレベルとなるよう
に制御することにより、キャパシタＣ１０１をチャージ
又はディスチャージする。以上のようにして、メモリセ
ル３０へのデータの書き込みが行われる。
３を介するメモリセル３０へのデータの書き込み動作に
ついて説明する。まず、リード／ライト用ワード線ＷＬ
３をハイレベルにしてトランジスタＱ１０５をオンする
ことにより、リード／ライト用ビット線ＢＬ３とキャパ
シタＣ１０１とを導通する。そして、リード／ライト用
ビット線ＢＬ３をハイレベル又はローレベルとなるよう
に制御することにより、キャパシタＣ１０１をチャージ
又はディスチャージする。以上のようにして、メモリセ
ル３０へのデータの書き込みが行われる。
【００３８】このように、本実施形態においては、トラ
ンジスタＱ１０１〜Ｑ１０５のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ０
〜ＢＬ３、及びリフレッシュ用ビット線ＢＬｒｅｆに接
続し、トランジスタＱ１０１〜Ｑ１０５のゲートをリー
ド／ライト用ワード線ＷＬ０〜ＷＬ３、及びリフレッシ
ュ用ワード線ＷＬｒｅｆに接続することにより、１個の
キャパシタと５個のトランジスタという少ない素子で４
ポートメモリセルを実現することができる。また、本実
施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル３０のトランジスタＱ１０２を介してメモリセル３０
のリフレッシュが行われるため、メモリセル３０をＳＲ
ＡＭと同様に取り扱うことができる。
ンジスタＱ１０１〜Ｑ１０５のソース〜ドレイン経路を
キャパシタＣ１０１とリード／ライト用ビット線ＢＬ０
〜ＢＬ３、及びリフレッシュ用ビット線ＢＬｒｅｆに接
続し、トランジスタＱ１０１〜Ｑ１０５のゲートをリー
ド／ライト用ワード線ＷＬ０〜ＷＬ３、及びリフレッシ
ュ用ワード線ＷＬｒｅｆに接続することにより、１個の
キャパシタと５個のトランジスタという少ない素子で４
ポートメモリセルを実現することができる。また、本実
施形態においては、リフレッシュ用ワード線ＷＬｒｅ
ｆ、リフレッシュ用ビット線ＢＬｒｅｆ、及びメモリセ
ル３０のトランジスタＱ１０２を介してメモリセル３０
のリフレッシュが行われるため、メモリセル３０をＳＲ
ＡＭと同様に取り扱うことができる。
【００３９】
【発明の効果】以上述べた様に、本発明によれば、ｎ個
のトランジスタのソース〜ドレイン経路をキャパシタと
ｎ本のビット線との間に接続し、ｎ個のトランジスタの
ゲートをｎ本のワード線に夫々接続することにより、少
ない素子でマルチポートメモリセルを実現することがで
き、半導体装置のチップサイズを小さくすることができ
る。これにより、半導体装置のコストを低減することが
可能である。
のトランジスタのソース〜ドレイン経路をキャパシタと
ｎ本のビット線との間に接続し、ｎ個のトランジスタの
ゲートをｎ本のワード線に夫々接続することにより、少
ない素子でマルチポートメモリセルを実現することがで
き、半導体装置のチップサイズを小さくすることができ
る。これにより、半導体装置のコストを低減することが
可能である。
【図１】本発明の第１の実施形態に係る半導体装置に含
まれるメモリセルを示す図である。
まれるメモリセルを示す図である。
【図２】本発明の第２の実施形態に係る半導体装置に含
まれるメモリセルを示す図である。
まれるメモリセルを示す図である。
【図３】本発明の第２の実施形態に係る半導体装置に含
まれるメモリセルを示す図である。
まれるメモリセルを示す図である。
【図４】従来の２ポートＳＲＡＭセルを示す図である。
【図５】従来の３ポートＳＲＡＭセルを示す図である。
【図６】従来の４ポートＳＲＡＭセルを示す図である。
１〜３ 制御回路 １０、２０、３０ メモリセル ４０、５０〜５３ センスアンプ Ｃ１０１ キャパシタ Ｑ１０１〜Ｑ１０５ トランジスタ
Claims (2)
- 【請求項１】 データに応じた電荷を保持するキャパシ
タと、 ソース又はドレインが前記キャパシタと接続され、ゲー
トが第１乃至第ｎ（ｎは３以上の整数）のワード線に夫
々接続され、ドレイン又はソースが第１乃至第ｎのビッ
ト線に夫々接続された第１乃至第ｎのトランジスタと、
を含むメモリセル。 - 【請求項２】 請求項１記載のメモリセルと、 前記第１乃至第ｎのトランジスタの内の１個に前記キャ
パシタのリフレッシュを行うように制御する制御手段
と、を具備する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248518A JP2002063790A (ja) | 2000-08-18 | 2000-08-18 | メモリセル及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000248518A JP2002063790A (ja) | 2000-08-18 | 2000-08-18 | メモリセル及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002063790A true JP2002063790A (ja) | 2002-02-28 |
Family
ID=18738409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248518A Withdrawn JP2002063790A (ja) | 2000-08-18 | 2000-08-18 | メモリセル及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002063790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501340A (ja) * | 2007-10-15 | 2011-01-06 | エス． アクア セミコンダクター， エルエルシー | ２つのゲート用トランジスタを有する多値メモリ記憶装置 |
| EP3676872A4 (en) * | 2017-08-31 | 2020-11-25 | Micron Technology, Inc. | DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES |
-
2000
- 2000-08-18 JP JP2000248518A patent/JP2002063790A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501340A (ja) * | 2007-10-15 | 2011-01-06 | エス． アクア セミコンダクター， エルエルシー | ２つのゲート用トランジスタを有する多値メモリ記憶装置 |
| EP3676872A4 (en) * | 2017-08-31 | 2020-11-25 | Micron Technology, Inc. | DEVICES HAVING MEMORY CELLS CONTAINING TWO TRANSISTORS AND ONE CAPACITOR, AND OF WHICH THE BODY REGIONS OF THE TRANSISTORS ARE COUPLED TO REFERENCE VOLTAGES |
| US11302703B2 (en) | 2017-08-31 | 2022-04-12 | Micron Technology, Inc. | Apparatuses having memory cells with two transistors and one capacitor, and having body regions of the transistors coupled with reference voltages |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |