JP4118654B2 - 半導体記憶セル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体容量素子とスイッチングトランジスタからなる半導体記憶セルに関し、特に、マルチポートに対応可能な半導体記憶セルに関する。
【０００２】
【従来の技術】
強誘電体容量素子（以下強誘電体キャパシタと呼ぶ）を用いた不揮発性メモリであるＦｅＲＡＭ（Ferroelectric Random Access Memory）は、高速書き込みが可能なうえ、ＤＲＡＭなどにくらべ低消費電力性であり、ＩＣカードなどの分野で使われている。
【０００３】
また、近年、ユーザの様々な要求やアプリケーションに対応するため、マルチポートに対応した半導体記憶セルがある（例えば、特許文献１参照）。
図８は、従来の２ポートの半導体記憶セルの回路構成図である。
【０００４】
半導体記憶セル３００は、強誘電体キャパシタ３０１の一方の端子をプレート線ＰＬに接続し、他方の端子を２つのスイッチングトランジスタ３０２、３０３の一方の入出力端子（ドレインまたはソース）に接続し、他方の入出力端子（ドレインまたはソース）を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、２つのスイッチングトランジスタ３０２、３０３のゲート端子を２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。ここで、プレート線ＰＬは、所定の中間電位（例えば、電源電圧ＶＤＤの半分の電圧、ＶＤＤ／２）が印加されており固定である。また、ビット線ＢＬａ、ＢＬｂは非選択時には、例えば、ＶＤＤ／２が印加されているとする。スイッチングトランジスタ３０２、３０３は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴ（Metallic Oxide Semiconductor Field Effect Transistor）である。
【０００５】
なお、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに関するワード線及びビット線であるとして説明する。
【０００６】
以下、従来の半導体記憶セル３００の動作を説明する。
半導体記憶セル３００に、Ａポートからアクセスする場合、ワード線ＷＬａに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０２をオンする。また、Ｂポートからアクセスする場合、ワード線ＷＬｂに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０３をオンする。
【０００７】
Ａポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。Ａポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬａに０Ｖまたは電源電圧ＶＤＤを印加する。例えば、ビット線ＢＬａの電位が０Ｖになると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には矢印ａ１方向の分極が発生する。また、ビット線ＢＬａの電位が電源電圧ＶＤＤになると、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には矢印ａ２方向の分極が発生する。
【０００８】
以下、矢印ａ１方向の分極が、強誘電体キャパシタ３０１に発生している場合を“１”、矢印ａ２方向の分極が、強誘電体キャパシタ３０１に発生している場合を“０”とする。つまり上記の場合、ビット線ＢＬａの電位が０Ｖの時は“１”が書き込まれ、電源電圧ＶＤＤの時は、“０”が書き込まれる。
【０００９】
一方、Ｂポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。Ｂポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬｂに０Ｖまたは電源電圧ＶＤＤを印加する。ビット線ＢＬｂの電位を０Ｖにすると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には“１”が書き込まれ、ビット線ＢＬｂが電源電圧ＶＤＤの時、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には“０”が書き込まれる。
【００１０】
読み出しの際も、Ａポート、Ｂポート、別々に読み出しを行うことができる。Ａポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬａの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２のような分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬａに電流が流れる。ここで、ビット線ＢＬａに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１１】
一方、Ｂポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次に、ワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬｂの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２の分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬｂに電流が流れる。ここで、ビット線ＢＬｂに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１２】
このように、２つのスイッチングトランジスタ３０２、３０３を、２つのポートに対応したワード線ＷＬａ、ＷＬｂでオンオフし、２つのポートに対応したビット線ＢＬａ、ＢＬｂで、データの書き込み読み出しを行うようにすることで、２ＲＷの半導体記憶セル３００を実現している。
【００１３】
【特許文献１】
特開平１１−２６１０１７（段落番号〔００４３〕，第１２図）
【００１４】
【発明が解決しようとする課題】
しかし、従来のマルチポートに対応した半導体記憶セル３００の場合、プレート線ＰＬの電位を中間電位（例えばＶＤＤ／２）で固定しており、ビット線ＢＬａ、ＢＬｂの電位との高低によって、書き込まれるデータが“１”か“０”かが決まっていた。ビット線ＢＬａ、ＢＬｂの電位は、０Ｖか、電源電圧ＶＤＤであるので、プレート線ＰＬの電位との差は最大でＶＤＤ／２しかない。つまりマージンが小さく、誤動作する可能性が高いという問題があった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、マルチポートに対応し、誤動作を防止した強誘電体キャパシタを有する半導体記憶セルを提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、ｎ（ｎ≧２）個（図１の場合は２つ）のポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セル１０において、強誘電体キャパシタ１１の一方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２と、を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成であることを特徴とする半導体記憶セル１０が提供される。
【００１７】
上記構成によれば、ポートごとにプレート線ＰＬａ、ＰＬｂを設け、書き込みまたは読み出し時に、所定の電圧を印加可能にするので、動作マージンが大きくとれ、誤動作を防止する。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【００１９】
本発明の第１の実施の形態の半導体記憶セル１０は、強誘電体キャパシタ１１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に、一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１２、１４はワード線ＷＬａ、スイッチングトランジスタ１３、１５はワード線ＷＬｂに接続）した構成である。スイッチングトランジスタ１２、１３、１４、１５は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴである。これは、以下の実施の形態でも同様である。
【００２０】
また、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに対応したワード線及びビット線であり、さらにプレート線ＰＬａはＡポートに対応したプレート線、プレート線ＰＬｂはＢポートに対応したプレート線であるとして説明する。
【００２１】
以下、強誘電体キャパシタ１１に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル１０の動作を説明する。
Ａポートからの書き込みの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ１１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。電源電圧ＶＤＤは、例えば、３．３Ｖである。
【００２２】
Ａポートへの読み出しの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ１１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起きる。これらをビット線ＢＬａに接続された図示しないセンスアンプで検出して“１”、“０”を読み出す。
【００２３】
Ｂポートの場合は、スイッチングトランジスタ１３、１５を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００２４】
このように、プレート線ＰＬａ、ＰＬｂをポートごとに設け、プレート線ＰＬａ、ＰＬｂの電位を０Ｖか電源電圧ＶＤＤ、ビット線ＢＬａ、ＢＬｂの電位も０Ｖか電源電圧ＶＤＤにできるため、動作マージンが大きく取れ、誤動作を防止することができる。
【００２５】
以下、本発明の第２の実施の形態の半導体記憶セルを説明する。
本発明の第２の実施の形態の半導体記憶セルは、相補ビット線を用いたものである。
【００２６】
図２は、本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
本発明の第２の実施の形態の半導体記憶セル２０は、強誘電体キャパシタ２１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続したスイッチングトランジスタ２３、２４と、強誘電体キャパシタ２１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２５、２６と、強誘電体キャパシタ２２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２７、２８と、強誘電体キャパシタ２２の他方の端子に、一方の入力端子を接続したスイッチングトランジスタ２９、３０と、を有し、スイッチングトランジスタ２３、２４の他方の入出力端子を、２つのポートに対応した正のビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ２５、２６、２９、３０の他方の入出力端子を、２つのポートに対応したプレート線に接続し、スイッチングトランジスタ２７、２８の他方の入出力端子を、２つのポートに対応した負のビット線ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ２３〜３０のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。
【００２７】
ここで、ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎはＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ビット線ＢＬｂｎはＢポートに関するワード線及びビット線であり、プレート線ＰＬａはＡポートに関するプレート線、プレート線ＰＬｂはＢポートに関するプレート線であるとする。
【００２８】
強誘電体キャパシタ２１、２２に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル２０の動作を説明する。
Ａポートから書き込みを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、Ａポートに対応したスイッチングトランジスタ２３、２５、２７、２９をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ２１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。一方、強誘電体キャパシタ２２には、強誘電体キャパシタ２１に書き込まれるデータと、相補となるデータが書き込まれる。
【００２９】
Ａポートへの読み出しを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ２３、２５、２７、２９をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ２１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起き、ビット線ＢＬａの電位が変化する。また、強誘電体キャパシタ２２に“０”が書き込まれている場合、分極の反転が起こり、ビット線ＢＬａｎの電位が変化する。ここで、ビット線ＢＬａ、ＢＬａｎに接続されている図示しないセンスアンプによって、ビット線ＢＬａ、ＢＬａｎの電位を差動で増幅して検出することにより、読み出しを行う。
【００３０】
Ｂポートの場合は、スイッチングトランジスタ２４、２６、２８、３０を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂ、ＢＬｂｎの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００３１】
このように、相補ビット線を用いる場合でも、ポートごとに、プレート線ＰＬａ、ＰＬｂを設け、所定の電圧をビット線ＢＬａ、ＢＬａｎ、ＢＬｂ、ＢＬｂｎに印加することで、誤動作を防止した、２ポートで書き込み及び読み出しが可能な２ＲＷ方式の半導体記憶セル２０が実現可能である。
【００３２】
次に、上記で説明した半導体記憶セル１０、２０を適用した半導体記憶装置の例として、特に、第２の実施の形態の半導体記憶セル２０から構成される半導体記憶装置を説明する。
【００３３】
図３は、２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
半導体記憶装置１００は、ｎ×ｍの半導体記憶セルＳ００〜Ｓｎｍを有する。半導体記憶セルＳ００〜Ｓｎｍの構成は、第２の実施の形態の半導体記憶セル２０と同じ構成である。ここで、Ａポートに関しては、ビット線ＢＬａ０〜ＢＬａｍが図２の正のビット線ＢＬａに対応し、ビット線ＢＬａｎ０〜ＢＬａｎｍが負のビット線ＢＬａｎ、プレート線ＰＬａ０〜ＰＬａｍがプレート線ＰＬａ、ワード線ＷＬａ０〜ＷＬａｎがワード線ＷＬａにそれぞれ対応している。Ｂポートに関しても同様に、ビット線ＢＬｂ０〜ＢＬｂｍが図２の正のビット線ＢＬｂに対応し、ビット線ＢＬｂｎ０〜ＢＬｂｎｍが負のビット線ＢＬｂｎ、プレート線ＰＬｂ０〜ＰＬｂｍがプレート線ＰＬｂ、ワード線ＷＬｂ０〜ＷＬｂｎがワード線ＷＬｂにそれぞれ対応している。
【００３４】
さらに、半導体記憶装置１００は、Ａポートに関して、ワード線を選択するワードデコーダ１０１、アドレスとクロックを制御するアドレス／クロック制御回路１０２、入出力部１０３と、半導体記憶セルＳ００〜Ｓｎｍに書き込まれたデータを読み出すセンスアンプ、書き込むデータをビット線ＢＬａ０〜ＢＬａｍ、またはビット線ＢＬａｎ０〜ＢＬａｎｍに供給するライトアンプ、プレート線ＰＬａ１〜ＰＬａｍを駆動するためのプレート線ドライバをまとめたセンスアンプ／ライトアンプ／プレート線ドライバ部１０４を有し、同様にＢポートに対応して、ワードデコーダ１０５、アドレス／クロック制御回路１０６、入出力部１０７、センスアンプ／ライトアンプ／プレート線ドライバ部１０８を有する。
【００３５】
半導体記憶セルＳ００〜Ｓｎｍの選択は、Ａポートの場合は、アドレス／クロック制御回路１０２で、入力されたアドレス信号ＩＡ０〜ＩＡｎをもとに、クロック信号ＣＫＩＡに同期して、ワードデコーダ１０１で、ワード線ＷＬａ０〜ＷＬａｎを選択する。センスアンプ／ライトアンプ／プレート線ドライバ部１０４では、書き込みの場合、ライトアンプ及びプレート線ドライバで、入力信号Ｉ０〜Ｉｍを、入出力部１０３を介して、アドレス／クロック制御回路１０２の制御のもと、選択されたワード線に接続された半導体記憶セルに書き込む。読み出しの場合、センスアンプ及びプレート線ドライバで、選択されたワード線に接続された半導体記憶セルに書き込まれたデータを読み出し、出力信号Ａ０〜Ａｍとして出力する。半導体記憶セルＳ００〜Ｓｎｍへの書き込み読み出しについては、前述の第２の実施の形態の半導体記憶セル２０の動作と同じであるので説明を省略する。また、これらの動作はＢポートの場合も同様であるので説明を省略する。
【００３６】
これまでの説明では、２ＲＷの２ポートの半導体記憶セル１０、２０を説明してきたが、２ポート以上の半導体記憶セルも、上記と同様の構成で実現可能である。
【００３７】
以下では、３ポートの半導体記憶セルについて構成を中心に説明する。
なお、以下に示す３ポートの半導体記憶セルの動作の説明は、２ポートの半導体記憶セルの場合とほぼ同様であるので省略する。
【００３８】
図４は本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１１０は、強誘電体キャパシタ１１１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１２、１１３、１１４と、強誘電体キャパシタ１１１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１５、１１６、１１７を有し、スイッチングトランジスタ１１２、１１３、１１４の他方の入出力端子を、３つのポートに対応したビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１１５、１１６、１１７の他方の入力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１１２〜１１７のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００３９】
この構成は、第１の実施の形態の半導体記憶セル１０を３ポートにした構成であり、ワード線ＷＬａ、ＷＬｂ、ＷＬｉ、ビット線ＢＬａ、ＢＬｂ、ＢＬｉ、プレート線ＰＬａ、ＰＬｂ、ＰＬｉにより、３ポートを実現している。なお、ワード線ＷＬａ、ビット線ＢＬａ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、プレート線ＰＬｉがＩポートに対応するワード線、ビット線及びプレート線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式の半導体記憶セル１１０を実現できる。
【００４０】
図５は本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１２０は、強誘電体キャパシタ１２１の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２３、１２４、１２５と、強誘電体キャパシタ１２１の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２６、１２７、１２８と、強誘電体キャパシタ１２２の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２９、１３０、１３１と、強誘電体キャパシタ１２２の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１３２、１３３、１３４と、を有し、スイッチングトランジスタ１２３、１２４、１２５の他方の入出力端子を、３つのポートに対応した正のビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１２６、１２７、１２８、１３２、１３３、１３４の他方の入出力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２９、１３０、１３１の他方の入出力端子を、３つのポートに対応した負のビット線ＢＬｉｎ、ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ１２３〜１３４のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００４１】
この構成は、第２の実施の形態の半導体記憶セル２０を３ポートにした構成である。ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ＢＬｂｎ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、ＢＬｉｎ、プレート線ＰＬｉがＩポートに関するワード線及びビット線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式を実現できる。
【００４２】
図６は、本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１４０は、書き込み専用のＩポート、読み出し専用のＡポート、Ｂポートの３つのポートに対応した半導体記憶セル１４０であり、強誘電体キャパシタ１４１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４３、１４４と、強誘電体キャパシタ１４１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４５、１４６と、強誘電体キャパシタ１４２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４７、１４８と、強誘電体キャパシタ１４２の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４９、１５０を有し、スイッチングトランジスタ１４３の他方の入出力端子を、Ｉポートに対応した正のビット線ＢＬｉに接続し、スイッチングトランジスタ１４４の他方の入出力端子を、Ｂポートに対応した正のビット線ＢＬｂに接続し、スイッチングトランジスタ１４５、１４９の他方の入出力端子を、Ｉポートに対応したプレート線ＰＬｉに接続し、スイッチングトランジスタ１４６の他方の入出力端子を、Ｂポートに対応したプレート線ＰＬｂに接続し、スイッチングトランジスタ１４７の他方の入出力端子を、Ｉポートに対応した負のビット線ＢＬｉｎに接続し、スイッチングトランジスタ１４８の他方の入出力端子を、Ａポートに対応した負のビット線ＢＬａｎに接続し、スイッチングトランジスタ１５０の他方の入出力端子を、Ａポートに対応したプレート線ＰＬａに接続し、スイッチングトランジスタ１４３〜１５０のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１４３、１４５、１４７、１４９はワード線ＷＬｉ、スイッチングトランジスタ１４４、１４６はワード線ＷＬｂ、スイッチングトランジスタ１４８、１５０はワード線ＷＬａに接続）した構成である。
【００４３】
半導体記憶セル１４０は、本発明の第４の実施の形態の半導体記憶セル１２００を改良したものであり、データの書き込みをＩポートで行い、読み出しをＡポート、Ｂポートの２ポートで行う場合に適した回路構成である。なお、半導体記憶セル１４０の読み出し動作は、差動ではなく、ビット線ＢＬａｎ、ＢＬｂの電位を１本ずつ図示しないセンスアンプで検出して“１”か“０”を読み出す。Ａポートの読み出しは、ビット線ＢＬａｎで行い、Ｂポートの読み出しはビット線ＢＬｂで行う。このような回路構成にすることで素子数を少なくすることができる。
【００４４】
次に、上記で説明した半導体記憶セル１１０、１２０、１４０を適用した半導体記憶装置の例として、特に、第５の実施の形態の半導体記憶セル１４０から構成される半導体記憶装置を説明する。
【００４５】
図７は、２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
半導体記憶装置２００は、ｎ×ｍの半導体記憶セルＴ００〜Ｔｎｍを有する。半導体記憶セルＴ００〜Ｔｎｍの構成は、第５の実施の形態の半導体記憶セル１４０と同じ構成である。すなわち、符号は省略したが、各半導体記憶セルＴ００〜Ｔｎｍに接続される計７本のビット線及びプレート線と、３本のワード線は、図６のビット線ＢＬｉ、ＢＬｉｎ、ＢＬｂ、ＢＬａｎ及びプレート線ＰＬｉ、ＰＬａ、ＰＬｂと、ワード線ＷＬｉ、ＷＬａ、ＷＬｂに対応している。
【００４６】
さらに、半導体記憶装置２００は、読み出し用のＡポートに関して、ワード線を選択するワードデコーダ２０１、データを読み出すためのセンスアンプ／プレートドライバ部２０２、読み出したデータを出力する出力部２０３、指定された読み出しアドレスＲＡ０〜ＲＡｎをもとにクロック信号ＣＫＲＡに同期して読み出しを制御する、アドレス／クロック制御部２０４を有する。Ｂポートも同様に、ワードデコーダ２０５、センスアンプ／プレートドライバ部２０６、出力部２０７、アドレス／クロック制御部２０８を有する。書き込み用のＩポートに関して、ワードデコーダ２０９、書き込みのためのライトアンプ／プレートドライバ部２１０、データを入力する入力部２１１、指定された書き込みアドレスＩＷ０〜ＩＷｎをもとにクロック信号ＣＫＩＷに同期して書き込みを制御するアドレス／クロック制御部２１２を有する。
【００４７】
上記のように構成することによって、３ポートで、２Ｒ／１Ｗ方式の半導体記憶装置２００を実現できる。
なお、上記では、２ポート、３ポートの場合についてのみ説明したが、同様の考え方で、４ポート以上に対応した半導体記憶セルを構成することができる。
【００４８】
【発明の効果】
以上説明したように本発明では、ポートごとにプレート線を設け、書き込みまたは読み出し時に、ポートに対応したプレート線に所定の電圧を印加するので、従来のように、プレート線の電位を固定にする場合と異なり、動作マージンを大きくすることができる。これにより誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【図２】本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
【図３】２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
【図４】本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図５】本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図６】本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図７】２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
【図８】従来の２ポートの半導体記憶セルの回路構成図である。
【符号の説明】
１０ 半導体記憶セル
１１ 強誘電体キャパシタ
１２、１３、１４、１５ スイッチングトランジスタ
ＳＴ１、ＳＴ２ スイッチングトランジスタ部
ＢＬａ、ＢＬｂ ビット線
ＰＬａ、ＰＬｂ プレート線
ＷＬａ、ＷＬｂ ワード線
【発明の属する技術分野】
本発明は、強誘電体容量素子とスイッチングトランジスタからなる半導体記憶セルに関し、特に、マルチポートに対応可能な半導体記憶セルに関する。
【０００２】
【従来の技術】
強誘電体容量素子（以下強誘電体キャパシタと呼ぶ）を用いた不揮発性メモリであるＦｅＲＡＭ（Ferroelectric Random Access Memory）は、高速書き込みが可能なうえ、ＤＲＡＭなどにくらべ低消費電力性であり、ＩＣカードなどの分野で使われている。
【０００３】
また、近年、ユーザの様々な要求やアプリケーションに対応するため、マルチポートに対応した半導体記憶セルがある（例えば、特許文献１参照）。
図８は、従来の２ポートの半導体記憶セルの回路構成図である。
【０００４】
半導体記憶セル３００は、強誘電体キャパシタ３０１の一方の端子をプレート線ＰＬに接続し、他方の端子を２つのスイッチングトランジスタ３０２、３０３の一方の入出力端子（ドレインまたはソース）に接続し、他方の入出力端子（ドレインまたはソース）を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、２つのスイッチングトランジスタ３０２、３０３のゲート端子を２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。ここで、プレート線ＰＬは、所定の中間電位（例えば、電源電圧ＶＤＤの半分の電圧、ＶＤＤ／２）が印加されており固定である。また、ビット線ＢＬａ、ＢＬｂは非選択時には、例えば、ＶＤＤ／２が印加されているとする。スイッチングトランジスタ３０２、３０３は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴ（Metallic Oxide Semiconductor Field Effect Transistor）である。
【０００５】
なお、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに関するワード線及びビット線であるとして説明する。
【０００６】
以下、従来の半導体記憶セル３００の動作を説明する。
半導体記憶セル３００に、Ａポートからアクセスする場合、ワード線ＷＬａに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０２をオンする。また、Ｂポートからアクセスする場合、ワード線ＷＬｂに電源電圧ＶＤＤを印加して、スイッチングトランジスタ３０３をオンする。
【０００７】
Ａポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。Ａポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬａに０Ｖまたは電源電圧ＶＤＤを印加する。例えば、ビット線ＢＬａの電位が０Ｖになると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には矢印ａ１方向の分極が発生する。また、ビット線ＢＬａの電位が電源電圧ＶＤＤになると、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には矢印ａ２方向の分極が発生する。
【０００８】
以下、矢印ａ１方向の分極が、強誘電体キャパシタ３０１に発生している場合を“１”、矢印ａ２方向の分極が、強誘電体キャパシタ３０１に発生している場合を“０”とする。つまり上記の場合、ビット線ＢＬａの電位が０Ｖの時は“１”が書き込まれ、電源電圧ＶＤＤの時は、“０”が書き込まれる。
【０００９】
一方、Ｂポートから書き込みを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。Ｂポートから信号が入力されると、“１”か、“０”かに応じて、ビット線ＢＬｂに０Ｖまたは電源電圧ＶＤＤを印加する。ビット線ＢＬｂの電位を０Ｖにすると、プレート線ＰＬの電位はＶＤＤ／２であるから、強誘電体キャパシタ３０１には“１”が書き込まれ、ビット線ＢＬｂが電源電圧ＶＤＤの時、プレート線ＰＬの電位より高くなるので、強誘電体キャパシタ３０１には“０”が書き込まれる。
【００１０】
読み出しの際も、Ａポート、Ｂポート、別々に読み出しを行うことができる。Ａポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬａをディスチャージしてＶＤＤ／２から０Ｖにする。次にワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０２をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬａの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２のような分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬａに電流が流れる。ここで、ビット線ＢＬａに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１１】
一方、Ｂポートに読み出しを行う場合、図示しないクロック信号に同期して、ビット線ＢＬｂをディスチャージしてＶＤＤ／２から０Ｖにする。次に、ワード線ＷＬｂに電源電圧ＶＤＤを印加し、スイッチングトランジスタ３０３をオンする。このとき、強誘電体キャパシタ３０１に矢印ａ１のような分極が発生している状態、つまり“１”が書き込まれている場合、分極の反転は起こらず、電荷の移動は生じず、ビット線ＢＬｂの電位の変動はほとんどない。一方、強誘電体キャパシタ３０１に矢印ａ２の分極が発生している状態、つまり“０”が書き込まれている場合、分極が反転するので、電荷の移動が生じ、ビット線ＢＬｂに電流が流れる。ここで、ビット線ＢＬｂに接続される図示しないセンスアンプによりこの信号を増幅し、“０”か“１”を判別する。
【００１２】
このように、２つのスイッチングトランジスタ３０２、３０３を、２つのポートに対応したワード線ＷＬａ、ＷＬｂでオンオフし、２つのポートに対応したビット線ＢＬａ、ＢＬｂで、データの書き込み読み出しを行うようにすることで、２ＲＷの半導体記憶セル３００を実現している。
【００１３】
【特許文献１】
特開平１１−２６１０１７（段落番号〔００４３〕，第１２図）
【００１４】
【発明が解決しようとする課題】
しかし、従来のマルチポートに対応した半導体記憶セル３００の場合、プレート線ＰＬの電位を中間電位（例えばＶＤＤ／２）で固定しており、ビット線ＢＬａ、ＢＬｂの電位との高低によって、書き込まれるデータが“１”か“０”かが決まっていた。ビット線ＢＬａ、ＢＬｂの電位は、０Ｖか、電源電圧ＶＤＤであるので、プレート線ＰＬの電位との差は最大でＶＤＤ／２しかない。つまりマージンが小さく、誤動作する可能性が高いという問題があった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、マルチポートに対応し、誤動作を防止した強誘電体キャパシタを有する半導体記憶セルを提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、ｎ（ｎ≧２）個（図１の場合は２つ）のポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セル１０において、強誘電体キャパシタ１１の一方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２と、を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成であることを特徴とする半導体記憶セル１０が提供される。
【００１７】
上記構成によれば、ポートごとにプレート線ＰＬａ、ＰＬｂを設け、書き込みまたは読み出し時に、所定の電圧を印加可能にするので、動作マージンが大きくとれ、誤動作を防止する。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【００１９】
本発明の第１の実施の形態の半導体記憶セル１０は、強誘電体キャパシタ１１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続した２つのスイッチングトランジスタ１２、１３からなるスイッチングトランジスタ部ＳＴ１と、強誘電体キャパシタ１１の他方の端子に、一方の入出力端子を接続した２つのスイッチングトランジスタ１４、１５からなるスイッチングトランジスタ部ＳＴ２を有し、スイッチングトランジスタ部ＳＴ１のスイッチングトランジスタ１２、１３の他方の入出力端子を、２つのポートに対応したビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ部ＳＴ２のスイッチングトランジスタ１４、１５の他方の入出力端子を、２つのポートに対応したプレート線ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２、１３、１４、１５のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１２、１４はワード線ＷＬａ、スイッチングトランジスタ１３、１５はワード線ＷＬｂに接続）した構成である。スイッチングトランジスタ１２、１３、１４、１５は、例えば、Ｎ型またはＰ型のＭＯＳＦＥＴである。これは、以下の実施の形態でも同様である。
【００２０】
また、以下では、ワード線ＷＬａ、ビット線ＢＬａをＡポート、ワード線ＷＬｂ、ビット線ＢＬｂをＢポートに対応したワード線及びビット線であり、さらにプレート線ＰＬａはＡポートに対応したプレート線、プレート線ＰＬｂはＢポートに対応したプレート線であるとして説明する。
【００２１】
以下、強誘電体キャパシタ１１に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル１０の動作を説明する。
Ａポートからの書き込みの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ１１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。電源電圧ＶＤＤは、例えば、３．３Ｖである。
【００２２】
Ａポートへの読み出しの場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ１２、１４をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ１１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起きる。これらをビット線ＢＬａに接続された図示しないセンスアンプで検出して“１”、“０”を読み出す。
【００２３】
Ｂポートの場合は、スイッチングトランジスタ１３、１５を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００２４】
このように、プレート線ＰＬａ、ＰＬｂをポートごとに設け、プレート線ＰＬａ、ＰＬｂの電位を０Ｖか電源電圧ＶＤＤ、ビット線ＢＬａ、ＢＬｂの電位も０Ｖか電源電圧ＶＤＤにできるため、動作マージンが大きく取れ、誤動作を防止することができる。
【００２５】
以下、本発明の第２の実施の形態の半導体記憶セルを説明する。
本発明の第２の実施の形態の半導体記憶セルは、相補ビット線を用いたものである。
【００２６】
図２は、本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
本発明の第２の実施の形態の半導体記憶セル２０は、強誘電体キャパシタ２１の一方の端子に、一方の入出力端子（ソースまたはドレイン）を接続したスイッチングトランジスタ２３、２４と、強誘電体キャパシタ２１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２５、２６と、強誘電体キャパシタ２２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ２７、２８と、強誘電体キャパシタ２２の他方の端子に、一方の入力端子を接続したスイッチングトランジスタ２９、３０と、を有し、スイッチングトランジスタ２３、２４の他方の入出力端子を、２つのポートに対応した正のビット線ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ２５、２６、２９、３０の他方の入出力端子を、２つのポートに対応したプレート線に接続し、スイッチングトランジスタ２７、２８の他方の入出力端子を、２つのポートに対応した負のビット線ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ２３〜３０のゲート端子を、２つのポートに対応したワード線ＷＬａ、ＷＬｂに接続した構成である。
【００２７】
ここで、ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎはＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ビット線ＢＬｂｎはＢポートに関するワード線及びビット線であり、プレート線ＰＬａはＡポートに関するプレート線、プレート線ＰＬｂはＢポートに関するプレート線であるとする。
【００２８】
強誘電体キャパシタ２１、２２に発生する矢印ａ１方向の分極を“１”、矢印ａ２方向の分極を“０”として半導体記憶セル２０の動作を説明する。
Ａポートから書き込みを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、Ａポートに対応したスイッチングトランジスタ２３、２５、２７、２９をオンする。このときプレート線ＰＬａに電源電圧ＶＤＤ、ビット線ＢＬａに０Ｖをそれぞれ印加することで、強誘電体キャパシタ２１に矢印ａ１方向の分極が発生し、“１”が書き込まれる。また、“０”を書き込む場合、逆に、プレート線ＰＬａを０Ｖ、ビット線ＢＬａを電源電圧ＶＤＤにする。一方、強誘電体キャパシタ２２には、強誘電体キャパシタ２１に書き込まれるデータと、相補となるデータが書き込まれる。
【００２９】
Ａポートへの読み出しを行う場合、ワード線ＷＬａに電源電圧ＶＤＤを印加し、スイッチングトランジスタ２３、２５、２７、２９をオンする。次に、プレート線ＰＬａに電源電圧ＶＤＤを印加する。このとき強誘電体キャパシタ２１に“１”が書き込まれている場合、分極の反転は起きず、電荷の移動が起きない。一方“０”が書き込まれている場合、分極は反転し、電荷の移動が起き、ビット線ＢＬａの電位が変化する。また、強誘電体キャパシタ２２に“０”が書き込まれている場合、分極の反転が起こり、ビット線ＢＬａｎの電位が変化する。ここで、ビット線ＢＬａ、ＢＬａｎに接続されている図示しないセンスアンプによって、ビット線ＢＬａ、ＢＬａｎの電位を差動で増幅して検出することにより、読み出しを行う。
【００３０】
Ｂポートの場合は、スイッチングトランジスタ２４、２６、２８、３０を用い、これらに接続されるワード線ＷＬｂ、プレート線ＰＬｂ、ビット線ＢＬｂ、ＢＬｂｎの電位をＡポートの場合と同様に制御することで、書き込み読み出しを行うことができる。
【００３１】
このように、相補ビット線を用いる場合でも、ポートごとに、プレート線ＰＬａ、ＰＬｂを設け、所定の電圧をビット線ＢＬａ、ＢＬａｎ、ＢＬｂ、ＢＬｂｎに印加することで、誤動作を防止した、２ポートで書き込み及び読み出しが可能な２ＲＷ方式の半導体記憶セル２０が実現可能である。
【００３２】
次に、上記で説明した半導体記憶セル１０、２０を適用した半導体記憶装置の例として、特に、第２の実施の形態の半導体記憶セル２０から構成される半導体記憶装置を説明する。
【００３３】
図３は、２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
半導体記憶装置１００は、ｎ×ｍの半導体記憶セルＳ００〜Ｓｎｍを有する。半導体記憶セルＳ００〜Ｓｎｍの構成は、第２の実施の形態の半導体記憶セル２０と同じ構成である。ここで、Ａポートに関しては、ビット線ＢＬａ０〜ＢＬａｍが図２の正のビット線ＢＬａに対応し、ビット線ＢＬａｎ０〜ＢＬａｎｍが負のビット線ＢＬａｎ、プレート線ＰＬａ０〜ＰＬａｍがプレート線ＰＬａ、ワード線ＷＬａ０〜ＷＬａｎがワード線ＷＬａにそれぞれ対応している。Ｂポートに関しても同様に、ビット線ＢＬｂ０〜ＢＬｂｍが図２の正のビット線ＢＬｂに対応し、ビット線ＢＬｂｎ０〜ＢＬｂｎｍが負のビット線ＢＬｂｎ、プレート線ＰＬｂ０〜ＰＬｂｍがプレート線ＰＬｂ、ワード線ＷＬｂ０〜ＷＬｂｎがワード線ＷＬｂにそれぞれ対応している。
【００３４】
さらに、半導体記憶装置１００は、Ａポートに関して、ワード線を選択するワードデコーダ１０１、アドレスとクロックを制御するアドレス／クロック制御回路１０２、入出力部１０３と、半導体記憶セルＳ００〜Ｓｎｍに書き込まれたデータを読み出すセンスアンプ、書き込むデータをビット線ＢＬａ０〜ＢＬａｍ、またはビット線ＢＬａｎ０〜ＢＬａｎｍに供給するライトアンプ、プレート線ＰＬａ１〜ＰＬａｍを駆動するためのプレート線ドライバをまとめたセンスアンプ／ライトアンプ／プレート線ドライバ部１０４を有し、同様にＢポートに対応して、ワードデコーダ１０５、アドレス／クロック制御回路１０６、入出力部１０７、センスアンプ／ライトアンプ／プレート線ドライバ部１０８を有する。
【００３５】
半導体記憶セルＳ００〜Ｓｎｍの選択は、Ａポートの場合は、アドレス／クロック制御回路１０２で、入力されたアドレス信号ＩＡ０〜ＩＡｎをもとに、クロック信号ＣＫＩＡに同期して、ワードデコーダ１０１で、ワード線ＷＬａ０〜ＷＬａｎを選択する。センスアンプ／ライトアンプ／プレート線ドライバ部１０４では、書き込みの場合、ライトアンプ及びプレート線ドライバで、入力信号Ｉ０〜Ｉｍを、入出力部１０３を介して、アドレス／クロック制御回路１０２の制御のもと、選択されたワード線に接続された半導体記憶セルに書き込む。読み出しの場合、センスアンプ及びプレート線ドライバで、選択されたワード線に接続された半導体記憶セルに書き込まれたデータを読み出し、出力信号Ａ０〜Ａｍとして出力する。半導体記憶セルＳ００〜Ｓｎｍへの書き込み読み出しについては、前述の第２の実施の形態の半導体記憶セル２０の動作と同じであるので説明を省略する。また、これらの動作はＢポートの場合も同様であるので説明を省略する。
【００３６】
これまでの説明では、２ＲＷの２ポートの半導体記憶セル１０、２０を説明してきたが、２ポート以上の半導体記憶セルも、上記と同様の構成で実現可能である。
【００３７】
以下では、３ポートの半導体記憶セルについて構成を中心に説明する。
なお、以下に示す３ポートの半導体記憶セルの動作の説明は、２ポートの半導体記憶セルの場合とほぼ同様であるので省略する。
【００３８】
図４は本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１１０は、強誘電体キャパシタ１１１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１２、１１３、１１４と、強誘電体キャパシタ１１１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１１５、１１６、１１７を有し、スイッチングトランジスタ１１２、１１３、１１４の他方の入出力端子を、３つのポートに対応したビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１１５、１１６、１１７の他方の入力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１１２〜１１７のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００３９】
この構成は、第１の実施の形態の半導体記憶セル１０を３ポートにした構成であり、ワード線ＷＬａ、ＷＬｂ、ＷＬｉ、ビット線ＢＬａ、ＢＬｂ、ＢＬｉ、プレート線ＰＬａ、ＰＬｂ、ＰＬｉにより、３ポートを実現している。なお、ワード線ＷＬａ、ビット線ＢＬａ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、プレート線ＰＬｉがＩポートに対応するワード線、ビット線及びプレート線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式の半導体記憶セル１１０を実現できる。
【００４０】
図５は本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１２０は、強誘電体キャパシタ１２１の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２３、１２４、１２５と、強誘電体キャパシタ１２１の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２６、１２７、１２８と、強誘電体キャパシタ１２２の一方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１２９、１３０、１３１と、強誘電体キャパシタ１２２の他方の端子に、一方の入出力端子を接続した３つのスイッチングトランジスタ１３２、１３３、１３４と、を有し、スイッチングトランジスタ１２３、１２４、１２５の他方の入出力端子を、３つのポートに対応した正のビット線ＢＬｉ、ＢＬａ、ＢＬｂに接続し、スイッチングトランジスタ１２６、１２７、１２８、１３２、１３３、１３４の他方の入出力端子を、３つのポートに対応したプレート線ＰＬｉ、ＰＬａ、ＰＬｂに接続し、スイッチングトランジスタ１２９、１３０、１３１の他方の入出力端子を、３つのポートに対応した負のビット線ＢＬｉｎ、ＢＬａｎ、ＢＬｂｎに接続し、スイッチングトランジスタ１２３〜１３４のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続した構成である。
【００４１】
この構成は、第２の実施の形態の半導体記憶セル２０を３ポートにした構成である。ワード線ＷＬａ、ビット線ＢＬａ、ＢＬａｎ、プレート線ＰＬａがＡポート、ワード線ＷＬｂ、ビット線ＢＬｂ、ＢＬｂｎ、プレート線ＰＬｂがＢポート、ワード線ＷＬｉ、ビット線ＢＬｉ、ＢＬｉｎ、プレート線ＰＬｉがＩポートに関するワード線及びビット線である。ここで、Ａポート及びＢポートを読み出し専用のポート、Ｉポートを書き込み専用のポートとすることで、２Ｒ／１Ｗ方式を実現できる。
【００４２】
図６は、本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
半導体記憶セル１４０は、書き込み専用のＩポート、読み出し専用のＡポート、Ｂポートの３つのポートに対応した半導体記憶セル１４０であり、強誘電体キャパシタ１４１の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４３、１４４と、強誘電体キャパシタ１４１の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４５、１４６と、強誘電体キャパシタ１４２の一方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４７、１４８と、強誘電体キャパシタ１４２の他方の端子に、一方の入出力端子を接続したスイッチングトランジスタ１４９、１５０を有し、スイッチングトランジスタ１４３の他方の入出力端子を、Ｉポートに対応した正のビット線ＢＬｉに接続し、スイッチングトランジスタ１４４の他方の入出力端子を、Ｂポートに対応した正のビット線ＢＬｂに接続し、スイッチングトランジスタ１４５、１４９の他方の入出力端子を、Ｉポートに対応したプレート線ＰＬｉに接続し、スイッチングトランジスタ１４６の他方の入出力端子を、Ｂポートに対応したプレート線ＰＬｂに接続し、スイッチングトランジスタ１４７の他方の入出力端子を、Ｉポートに対応した負のビット線ＢＬｉｎに接続し、スイッチングトランジスタ１４８の他方の入出力端子を、Ａポートに対応した負のビット線ＢＬａｎに接続し、スイッチングトランジスタ１５０の他方の入出力端子を、Ａポートに対応したプレート線ＰＬａに接続し、スイッチングトランジスタ１４３〜１５０のゲート端子を、３つのポートに対応したワード線ＷＬｉ、ＷＬａ、ＷＬｂに接続（スイッチングトランジスタ１４３、１４５、１４７、１４９はワード線ＷＬｉ、スイッチングトランジスタ１４４、１４６はワード線ＷＬｂ、スイッチングトランジスタ１４８、１５０はワード線ＷＬａに接続）した構成である。
【００４３】
半導体記憶セル１４０は、本発明の第４の実施の形態の半導体記憶セル１２００を改良したものであり、データの書き込みをＩポートで行い、読み出しをＡポート、Ｂポートの２ポートで行う場合に適した回路構成である。なお、半導体記憶セル１４０の読み出し動作は、差動ではなく、ビット線ＢＬａｎ、ＢＬｂの電位を１本ずつ図示しないセンスアンプで検出して“１”か“０”を読み出す。Ａポートの読み出しは、ビット線ＢＬａｎで行い、Ｂポートの読み出しはビット線ＢＬｂで行う。このような回路構成にすることで素子数を少なくすることができる。
【００４４】
次に、上記で説明した半導体記憶セル１１０、１２０、１４０を適用した半導体記憶装置の例として、特に、第５の実施の形態の半導体記憶セル１４０から構成される半導体記憶装置を説明する。
【００４５】
図７は、２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
半導体記憶装置２００は、ｎ×ｍの半導体記憶セルＴ００〜Ｔｎｍを有する。半導体記憶セルＴ００〜Ｔｎｍの構成は、第５の実施の形態の半導体記憶セル１４０と同じ構成である。すなわち、符号は省略したが、各半導体記憶セルＴ００〜Ｔｎｍに接続される計７本のビット線及びプレート線と、３本のワード線は、図６のビット線ＢＬｉ、ＢＬｉｎ、ＢＬｂ、ＢＬａｎ及びプレート線ＰＬｉ、ＰＬａ、ＰＬｂと、ワード線ＷＬｉ、ＷＬａ、ＷＬｂに対応している。
【００４６】
さらに、半導体記憶装置２００は、読み出し用のＡポートに関して、ワード線を選択するワードデコーダ２０１、データを読み出すためのセンスアンプ／プレートドライバ部２０２、読み出したデータを出力する出力部２０３、指定された読み出しアドレスＲＡ０〜ＲＡｎをもとにクロック信号ＣＫＲＡに同期して読み出しを制御する、アドレス／クロック制御部２０４を有する。Ｂポートも同様に、ワードデコーダ２０５、センスアンプ／プレートドライバ部２０６、出力部２０７、アドレス／クロック制御部２０８を有する。書き込み用のＩポートに関して、ワードデコーダ２０９、書き込みのためのライトアンプ／プレートドライバ部２１０、データを入力する入力部２１１、指定された書き込みアドレスＩＷ０〜ＩＷｎをもとにクロック信号ＣＫＩＷに同期して書き込みを制御するアドレス／クロック制御部２１２を有する。
【００４７】
上記のように構成することによって、３ポートで、２Ｒ／１Ｗ方式の半導体記憶装置２００を実現できる。
なお、上記では、２ポート、３ポートの場合についてのみ説明したが、同様の考え方で、４ポート以上に対応した半導体記憶セルを構成することができる。
【００４８】
【発明の効果】
以上説明したように本発明では、ポートごとにプレート線を設け、書き込みまたは読み出し時に、ポートに対応したプレート線に所定の電圧を印加するので、従来のように、プレート線の電位を固定にする場合と異なり、動作マージンを大きくすることができる。これにより誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶セルの回路構成図である。
【図２】本発明の第２の実施の形態の半導体記憶セルの回路構成図である。
【図３】２ＲＷ方式の２ポートの半導体記憶装置の構成図である。
【図４】本発明の第３の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図５】本発明の第４の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図６】本発明の第５の実施の形態の半導体記憶セルの回路構成図であり、３ポートに対応した半導体記憶セルの回路構成図である。
【図７】２Ｒ／１Ｗ方式の３ポートの半導体記憶装置の構成図である。
【図８】従来の２ポートの半導体記憶セルの回路構成図である。
【符号の説明】
１０ 半導体記憶セル
１１ 強誘電体キャパシタ
１２、１３、１４、１５ スイッチングトランジスタ
ＳＴ１、ＳＴ２ スイッチングトランジスタ部
ＢＬａ、ＢＬｂ ビット線
ＰＬａ、ＰＬｂ プレート線
ＷＬａ、ＷＬｂ ワード線
Claims (3)
- ｎ（ｎ≧２）個のポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セルにおいて、
強誘電体容量素子の一方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第１のスイッチングトランジスタ部と、
前記強誘電体容量素子の他方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第２のスイッチングトランジスタ部と、を有し、
前記第１のスイッチングトランジスタ部の前記スイッチングトランジスタの他方の入出力端子を、前記ポートに対応したビット線に接続し、
前記第２のスイッチングトランジスタ部の前記スイッチングトランジスタの他方の入出力端子を、前記ポートに対応したプレート線に接続し、
前記第１及び第２のスイッチングトランジスタ部を構成する前記スイッチングトランジスタのゲート端子を、前記ポートに対応したワード線に接続した構成であることを特徴とする半導体記憶セル。 - ｎ（ｎ≧２）個のポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セルにおいて、
第１の強誘電体容量素子の一方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第１のスイッチングトランジスタ部と、
前記第１の強誘電体容量素子の他方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第２のスイッチングトランジスタ部と、
第２の強誘電体容量素子の一方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第３のスイッチングトランジスタ部と、
前記第２の強誘電体容量素子の他方の端子に一方の入出力端子を接続したｎ個のスイッチングトランジスタからなる第４のスイッチングトランジスタ部と、を有し、
前記第１のスイッチングトランジスタ部の前記スイッチングトランジスタの他方の入出力端子を、前記ポートに対応した正のビット線に接続し、
前記第２及び第４のスイッチングトランジスタ部の前記スイッチングトランジスタの他方の入出力端子を、前記ポートに対応したプレート線に接続し、
前記第３のスイッチングトランジスタ部の前記スイッチングトランジスタの他方の入出力端子を、前記ポートに対応した負のビット線に接続し、
前記第１乃至第４のスイッチングトランジスタ部を構成する前記スイッチングトランジスタのゲート端子を、前記ポートに対応したワード線に接続した構成であることを特徴とする半導体記憶セル。 - ３つのポートを用いて、データの書き込みまたは読み出しを行う半導体記憶セルにおいて、
第１の強誘電体容量素子の一方の端子に一方の入出力端子を接続した第１のスイッチングトランジスタ及び第２のスイッチングトランジスタと、
前記第１の強誘電体容量素子の他方の端子に一方の入出力端子を接続した第３のスイッチングトランジスタ及び第４のスイッチングトランジスタと、
第２の強誘電体容量素子の一方の端子に一方の入出力端子を接続した第５のスイッチングトランジスタ及び第６のスイッチングトランジスタと、
前記第２の強誘電体容量素子の他方の端子に一方の入出力端子を接続した第７のスイッチングトランジスタ及び第８のスイッチングトランジスタと、を有し、
前記第１のスイッチングトランジスタの他方の入出力端子を、第１のポートに対応した正のビット線に接続し、
前記第２のスイッチングトランジスタの他方の入出力端子を、第２のポートに対応した正のビット線に接続し、
前記第３及び第７のスイッチングトランジスタの他方の入出力端子を、前記第１のポートに対応したプレート線に接続し、
前記第４のスイッチングトランジスタの他方の入出力端子を、前記第２のポートに対応したプレート線に接続し、
前記第５のスイッチングトランジスタの他方の入出力端子を、前記第１のポートに対応した負のビット線に接続し、
前記第６のスイッチングトランジスタの他方の入出力端子を、第３のポートに対応した負のビット線に接続し、
前記第８のスイッチングトランジスタの他方の入出力端子を、前記第３のポートに対応したプレート線に接続し、
前記第１乃至第８のスイッチングトランジスタのゲート端子を、前記第１乃至第３のポートに対応したワード線に接続した構成であることを特徴とする半導体記憶セル。
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