CN1154115C - 具有串联存储器单元的铁电写/读存储器(cfram) - Google Patents
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Abstract
申请内容涉及串联的铁电存储器单元，在这些存储器单元上存在着电阻或晶体管的，与各自存储器单元铁电电容器的串联电路。因此没有访问时间的不允许提高地实现，如此减小正好未寻址存储器单元铁电电容上的，通过寻址存储器单元的读出或写入生成的干扰脉冲，使得这些干扰脉冲实际上不再对未寻址存储器单元有影响。
Description
本发明涉及对每个存储器单元具有铁电电容器和至少一个晶体管的一种写/读存储器。在铁电存储器上利用用于存储两个逻辑状态的电介质电极性的剩磁状态。在此出现影响相同位线或字线上的另外单元极性的不同效应，在此情况下有可能破坏位线或字线的所存储的信息。如果在极化的电容器上没有固定的电位，则由于通向衬底的泄漏电流建立可能与极性相反的一种电压。因此只要未读出或写入电容器，在两侧上将电容器尽可能保持在相同的电位上是必要的。
从VLSI电路研讨会的技术文献文摘1997，83和84页中公开了一种铁电存储器，在此铁电存储器上多个存储器单元或铁电电容器是串联的，并且各自的电容器是通过每次一个所属的晶体管可短路的。因而实现将铁电电容器的两个电极保持在相同的电位上，当不读出或写入时，此电位甚至于是恒定的。如果读出或写入一个单元的话，关断相应的晶体管。此外将一个电压施加到位线上，此电压明显地偏离不能与位线连接的电容器板上的电压。两个电压的差值促使，将铁电电容器充电到饱和时为止。在此期间存储器单元各自串联电路中的，或分别选择的存储器单元块中的所有另外的晶体管保持导电的，由此保证，通过所选择单元电容器的充电或放电电流可以流经短接存储器单元块的其余电容器的晶体管。也位于所属铁电电容器上的电压却通过所接通的晶体管的开启电阻下降，并且按铁电电容器的极性不同和按充电或放电电流的方向不同，此电压有利于或者削弱极性。在后者的情况下所述的电压降作为干扰脉冲表现出来，在足够的幅度和/或频度的情况下这些干扰脉冲如此改变极性，以至于破坏铁电电容器的所存储的信息。通过串联尽可能多的这种铁电存储器单元放大电流路径的总电阻和减小电流的强度，由此也减小未选择存储器单元铁电电容器上的不受欢迎的干扰脉冲。可是这具有的缺点在于，所读出或写入的铁电电容器的充电和放电过程明显地持续得较长。出于此原因在上述的当今技术水准情况下，安排具有例如由16个单个单元组成的串联电路的多个存储器单元块。在此不利的是，干扰脉冲常常是不允许地高和出现数据损失，因为由于对此所必要的很大的晶体管宽度，或由于很高的载流子活动性而不能任意降低晶体管的开启电阻。
基于本发明的任务现在在于，给出具有串联存储器单元的一种铁电写/读存储器，在此写/读存储器上未选择存储器单元的铁电电容器上的干扰电压和电路技术上的花费是尽可能微小的。
按本发明通过权利要求1的特征解决此任务。从其它的权利要求中得出优先的进一步发展。
以下借助于图中所示的实例详述本发明。在此展示的：
图1为按本发明的铁电写/读存储器的一个第一实施例，
图2为按本发明的铁电写/读存储器的一个第二实施例，
图3为已知存储器单元上的干扰电压的时间图表，
图4为按图1存储器上的干扰电压的时间图表，和
图5为按图2存储器上的干扰电压的时间图表。
本发明主要在于，与各自存储器单元的铁电电容器串联一个电阻或一个专门控制的晶体管，并且以此方式减小或清除正好未寻址存储器单元铁电电容器上的，通过各自寻址存储器单元的读出所产生的干扰脉冲，在此情况下没有不允许地提高访问时间。
图1中以具有4个串联铁电储器单元的存储器块形式表示了一个第一实施例，在此情况下4个存储器单元的串联电路是通过经字线WL0可控制的选择晶体管M10与位线BL连接的。所有4个串联存储器单元是例如像一个第一存储器单元Z1那样构造的。单元Z1具有一个铁电电容器ZF11，与此串联的一个电阻R1，并且具有与此串联电路并联了其栅极与字线WL1连接的一个晶体管M11。以相应的方式在另外三个单元中安排了其它的铁电电容器ZF12...ZF14，其它的电阻R2...R4和其它的晶体管M12...M14，这些铁电电容器，电阻和晶体管是布好线的和经其它的字线WL2...WL4可控制的。位线BL是经选择晶体管M10和由晶体管M11...M14组成的串联电路与典型地具有大约VDD/2电压电平的节点可连接的。晶体管M10...M14有利地具有一个共同的衬底接头Bulk。
通过字线WL0上的相应的信号可以读出位线BL上的所选择块的单元。如果例如读出单元Z1的话，字线WL2...WL4则获得相应的信号，晶体管M12...M14成为导电的，并且通过这些晶体管跨接未选择的单元，也就是在此情况下跨接由铁电电容器和电阻组成的各自的串联电路，并且通过字线WL1上的信号如此控制晶体管M11，以至于此晶体管截止。由此促使，位线BL是经选择晶体管M10，经电阻R1和铁电电容器ZF11以及经导电的晶体管M12...M14与电压电平PL连接的。由晶体管M12...M14的开启电阻引起的电压降分别位于由各自铁电电容器和所属电阻，例如ZF12和R2，组成的串联电路之上，由此由于单元Z1的泄漏电流，相对于现有技术大大地减小经越本来铁电电容器Z12...ZF14的干扰电压V12...V14。
图2中展示了本发明的一个其它的实施例，此实施例与图1中所示的实施例的区别主要在于，与铁电电容器串联的电阻R1...R4是通过其栅极接头取决于字线WL1...WL4上的信号可经控制装置CTRL控制的其它晶体管M31...M34代替的。在这里安排了单元Z1′代替经晶体管M10与位线连接的单元Z1，此单元Z1′是经晶体管M20与位线连接的，和单元Z1′的铁电电容器ZF21是与晶体管M31串联的，并且此串联电路是通过晶体管M21可跨接的。以相应的方式，图1的晶体管M12...M14是在图2中用M22...M24表示的，图1的电容器ZF12...ZF14是在图2中用ZF22...ZF24表示的。此外干扰电压V22...V24位于铁电电容器ZF22...ZF24之上。
所有晶体管的衬底接头在这里是有利地用一个共同的接头Bul k连接的。
作用原理是类似于像在图1的布置上那样的，在此借助于控制单元CTRL导通与所选择单元的电容器串联的晶体管，例如晶体管M31，并且通过单元CTRL如此控制与未选择单元的电容器串联的晶体管，例如晶体管M32...M34，以至于这些晶体管正好还未完全截止。
如果与未选择单元的电容器串联的晶体管，例如晶体管M32...M34完全截止的话，干扰脉冲则会是大于在来完全截止晶体管上的，因为这些晶体管的扩散电容，栅极源极电容和漏极源极电容会与铁电电容器形成电容式电压分配器。
图3中对于没有分别串联的电阻或晶体管时铁电电容器直接与各自晶体管并联的已知情况，在图表中说明了干扰电压V02...V04，在此情况下干扰电压电平在这里例如位于大约-0.4伏上，这已经位于通常铁电电容器的矫顽电压的数量级上。
图4中在时间图表中表示了未选择存储器单元的铁电电容ZF12...ZF14上的干扰电压V12...V14，在此情况下图1中的电阻R1...R4例如是在100kΩ数量级上的。干扰电压V12...V14分别具有低于-0.1伏的值，这明显地小于通常铁电电容器上的矫顽电压。
对于按图2的，也就是具有分别与铁电电容器串联的晶体管的铁电存储器，在图5中表示了未选择存储器单元铁电电容器上的干扰电压V22...V24，在此情况下干扰电压的值再次显著小于在具有与铁电电容器串联电阻的存储器上的，在此情况下访问时间方面的时间损失不显著地差于这类已知铁电存储器上的。
Claims (3)
1.具有多个串联存储器单元(Z1)的铁电写/读存储器，其中一个各自的存储器单元(Z1)具有一个各自的铁电电容器(ZF11)、一个电阻(R1)和一个晶体管(M11)，其中各自的电阻(R1)是与各自的铁电电容器(ZF11)串联的，并且其中由铁电电容器(ZF11)和各自电阻(R1)组成的串联电路与各自的晶体管(M11)并联连接，该晶体管(M11)的栅极与一个各自的字线(WL1)相连接。
2.按权利要求1的铁电写/读存储器，其中各自的电阻(R1)是通过各自的另外的晶体管(M31)构成的，该晶体管(M31)的传导能力取根据各自字线传导的信号之一是能够控制的。
3.按权利要求2的铁电写/读存储器，其中含有一个控制单元(CTRL)，该控制单元(CTRL)如此构成，即通过该控制单元(CTRL)使通过各自的字线(WL1)传导的信号选择一个存储器单元(Z1′)，并且根据此信号，使此被选择的存储器单元的各自其他晶体管(31)切换为导通，并且如此控制没有被选择的存储器单元的所有另外的其他晶体管(M32...M34)，此另外的其他晶体管(M32...M34)不完全截止。
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