KR100500623B1

KR100500623B1 - 강유전체 메모리

Info

Publication number: KR100500623B1
Application number: KR10-2002-0011281A
Authority: KR
Inventors: 오오와끼유끼히또; 도우마에스미꼬
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-03-05
Filing date: 2002-03-04
Publication date: 2005-07-12
Also published as: US20020122328A1; CN1383210A; US6611450B2; CN1220265C; TW536815B; KR20020071458A

Abstract

각각 강유전체 기억 소자와 상기 강유전체 기억 소자에 직렬 접속된 셀 선택용 트랜지스터를 갖는 복수의 메모리 셀로 이루어지는 셀 어레이와, 상기 각 메모리 셀의 강유전체 기억 소자의 강유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 설정하여, 임프린트 발생을 억제하는 임프린트 억제 수단을 포함하는 강유전체 메모리가 개시되어 있다.

Description

강유전체 메모리{FERROELECTRIC RANDOM ACCESS MEMORY}

본 발명은 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)에 관한 것으로, 특히 FeRAM의 메모리 셀(FeRAM 셀)의 임프린트(Imprint) 억제에 관한 것이다.

FeRAM은 저소비 전력의 반도체 기억 장치로서 최근 연구 개발이 활발하게 이루어지고 있으며, 예를 들면 미국 특허 제 4, 873, 664(Eaton. Jr.)나, S. S. Eaton, Jr. et al. "A Ferroelectric DRAM Cell for High Density NVRAMs", ISSCC Digest of Technical Papers, pp. 130-131, Feb. 1988 등에 기재되어 있다.

FeRAM 셀에 이용되고 있는 강유전체막에 있어서는 전계(eletric field)를 인가함으로써 전하의 분극이 생기고, 인가 전압과 분극량과의 관계는, 소위 히스테리시스 특성을 나타낸다.

종래, 다양한 구성의 FeRAM 셀이 제안되어 있으며, 전극 사이에 강유전체막을 이용한 강유전체 커패시터 C에 셀 선택용 MOS 트랜지스터 T를 접속하여 이루어지는 1트랜지스터·1커패시터(1T/1C)형 구성의 FeRAM 셀이나, 1T/1C형의 FeRAM 셀의 2개를 1조로서 사용하는 2T/2C형 구성의 FeRAM 셀 등이 있다.

도 31은 FeRAM 셀의 일례로서, 1트랜지스터·1커패시터(1T/1C)형 구성의 등가 회로를 나타낸다.

이 FeRAM 셀이 행렬 형상으로 복수 배치된 메모리 셀 어레이에 있어서, 각 셀의 셀 선택용 MOS 트랜지스터 Tst의 드레인은 비트선 BL에 접속되고, 셀 선택용 MOS 트랜지스터 Tst의 게이트는 워드선 WL에 접속되고, 강유전체 커패시터 Cm의 일단(플레이트 전극)은 플레이트선 PL에 접속되어 있다.

도 32는 FeRAM 셀에 사용되는 강유전체막의 인가 전계(인가 전압 V)와 분극량 P와의 관계(히스테리시스 곡선)를 나타내는 특성도이다.

이 히스테리시스 특성에서 알 수 있는 바와 같이, FeRAM 셀의 강유전체 커패시터의 강유전체막에 전계가 인가되어 있지 않은 상태, 즉, 커패시터 전극간의 인가 전압 V=0인 상태에서, 강유전체막의 잔류 분극 Pr이 「플러스」인지 「마이너스」인지에 따라 정해지는 2치 데이터가 FeRAM 셀에 기억된다.

여기서, 잔류 분극 Pr의 「플러스」, 「마이너스」는 강유전체 커패시터의 플레이트 전극과 비트선측 전극과의 사이에서 분극 방향이 어느 쪽을 향하고 있는지를 나타내고 있으며, 한쪽 방향으로 분극이 나타나고 있는 상태를 데이터 "1"로 정의하고, 다른 쪽 방향으로 분극이 나타나고 있는 상태를 데이터 "0"으로 정의한다.

그런데, 상기한 바와 같은 FeRAM의 신뢰성의 향상을 도모하기 위해서는 FeRAM 셀의 기입 가능 횟수를 높이는 것, 데이터의 장시간 보유를 도모하는 것, 내환경성의 향상을 도모하는 것, 임프린트의 억제 등을 들 수 있지만, 개선하기 어려운 하나의 예로서 임프린트의 억제가 있다.

임프린트는, FeRAM 셀에 데이터가 기입된 상태(강유전체막이 분극 상태)가 장시간에 걸쳐 방치되거나, FeRAM 셀에 데이터가 기입된 상태에서 강유전체막이 고온에 노출된 경우, 분극 도메인 주위에 분극을 안정시키는 방향으로 가동성 전하가 집중되고, 결과적으로 강유전체막에 내부 전계가 발생하는 상태로 되는 현상이다. 또, FeRAM 셀의 통상 동작 중에는 임프린트가 발생하지 않는다.

강유전체막에 발생하는 상기 내부 전계는 일시적인 것이므로, 임프린트는 소자의 파괴나 노후화 등의 하드 에러를 야기시키는 현상이 아니지만, FeRAM 셀의 기억 데이터의 분극 방향과는 반대 방향의 분극의 데이터 기입이 정확하게 행해지지 않는 소프트 에러를 야기시킨다.

여기서, FeRAM 셀의 임프린트의 문제점을 구체적으로 설명한다.

FeRAM의 제조 과정에서, 예를 들면 칩 영역이 양호 영역인지, 불량 영역인지를 선별하기 위한 선별 테스트(screening test)를 웨이퍼 단계에서 행한 후, 웨이퍼를 각 칩으로 절단하고 각 칩을 패키지 형태로 어셈블링할 때나, FeRAM에 데이터를 기입한 상태에서 출하 테스트를 실시한 후에 FeRAM을, 예를 들면 응용 제품의 회로 기판에 납땜할 때, 종종, 분극 상태의 FeRAM 셀에 200∼300℃ 정도의 고열이 가해진다. 이러한 경우에, 임프린트가 발생된다.

도 32에서는 강유전체 커패시터에 있어서의 잔류 분극 Pr의 방향이, 예를 들면 데이터 "1"이 기억되어 있다고 정의되는 방향인 경우의 히스테리시스 특성을 실선으로 나타내고, 이 후에 임프린트가 생긴 경우의 히스테리시스 특성을 점선으로 나타내고 있다. 임프린트가 생긴 경우의 히스테리시스 특성은, 바이어스 전압이 걸린 것처럼 중심 위치가 어긋나 있다.

이러한 임프린트가 생긴 경우의 히스테리시스 특성에서는, 분극 상태가 가속되어 반대 방향의 분극 상태로 반전되기 어렵고, 반대 방향의 분극 상태의 판독 신호량이 작아져, FeRAM 셀의 특성이 떨어진 것으로 된다.

즉, 도 32에서 데이터 "1"을 판독하는 경우에, 강유전체 커패시터의 용량 C와 인가 전압 V와 전하량 Q와의 관계(Q=CV)를 나타내는 직선과 히스테리시스 특성이 교차하는 점의 판독 전위는, 히스테리시스 특성이 실선 A인 경우에는 a이지만, 히스테리시스 특성이 점선 B인 경우에는 b가 되어, 판독 신호량이 작아진다.

상기한 바와 같이 종래의 FeRAM은 강유전체막이 장시간에 걸쳐 방치되고, 또는 고온 노출에 기인하는 임프린트의 가속에 의해 소프트 에러가 발생한다고 하는 문제가 있었다.

본 발명의 일 특징에 따르면, 각각 강유전체 기억 소자와 상기 강유전체 기억 소자에 직렬 접속된 셀 선택용 트랜지스터를 갖는 복수의 메모리 셀로 이루어지는 셀 어레이와, 상기 각 메모리 셀의 강유전체 기억 소자의 강유전체막의 분극량을 통상 기입 시에 생기는 분극량보다 작게 설정하여 임프린트 발생을 억제하는 임프린트 억제 수단을 포함하는 강유전체 메모리가 제공된다.

본 발명의 다른 특징에 따르면, 각각 강유전체 기억 소자와 상기 강유전체 기억 소자에 병렬 접속된 스위치용 트랜지스터를 갖는 복수의 메모리 셀로 이루어지는 셀 어레이와, 상기 각 메모리 셀의 강유전체 기억 소자의 강유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 설정하여 임프린트의 발생을 억제하는 임프린트 억제 수단을 포함하는 강유전체 메모리가 제공된다.

본 발명의 또 다른 특징에 따르면, 비트선에 접속되고 상기 비트선에 판독된 데이터를 증폭하는 감지 증폭기와, 복수의 메모리 셀로 이루어지는 셀 블록과, 상기 감지 증폭기와 상기 셀 블록 사이에서 상기 비트선에 삽입된 분리용 트랜지스터를 구비하고, 상기 분리용 트랜지스터는, 기입 시에 게이트 제어 신호에 의해 제어되어 상기 셀 블록측의 비트선 전위를 상기 감지 증폭기측의 비트선 전위보다 낮게 하는 강유전체 메모리 강유전체 메모리가 제공된다.

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

〈본 발명의 제1 컨셉트〉

도 1은 본 발명의 제1 컨셉트에 따른 FeRAM의 일부를 개략적으로 나타내는 블록도이다. 도 2는 도 1의 FeRAM에 사용되고 있는 FeRAM 셀의 분극 상태의 일례를 나타내는 히스테리시스 특성 곡선이다.

우선, 도 1 및 도 2를 참조하여 FeRAM의 구성 및 동작의 개요를 설명한다. 이 FeRAM은 각각 강유전체 기억 소자와 셀 선택용 MOS 트랜지스터로 이루어지는 복수의 FeRAM 셀이 행렬 형상으로 배치되어 이루어지는 셀 어레이(11)와, 각 FeRAM 셀의 강유전체 기억 소자의 강유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 설정하여 임프린트 발생을 억제하는 임프린트 억제 수단(12)을 포함한다.

상기 임프린트 억제 수단(12)의 일례로서, 후술하는 바와 같이, 각 FeRAM 셀의 강유전체 커패시터에 통상 기입 시에 인가되는 전압보다 낮은 저전압 Vx를 인가함으로써, 상기 강유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 하도록 기입을 행하는 저전압 기입 회로가 이용된다.

상기 저전압 Vx는 도 2에 도시한 강유전체 커패시터의 항 전압(coercive voltage) Vc보다 크고, 강유전체 커패시터의 분극량이 포화하는 포화 전압(saturation voltage)보다 낮은 것이 바람직하다. 통상 기입 동작 이후는 데이터 "1"이면 분극점이 c, 데이터 "0"이면 분극점이 e이지만, 저전압 Vx에 의한 저전압 기입 이후는 데이터 "1"이면 분극점이 j, 데이터 "0"이면 분극점이 h가 된다.

상기 저전압 기입 회로(12)는 원하는 시기에 구동되는 것으로, FeRAM에 열 공정이 가해지기 직전에 구동되는 것이 바람직하다.

즉, FeRAM의 제조에 있어서의 웨이퍼 단계에서 FeRAM 셀에 데이터를 기입함으로써 생기는 FeRAM 셀의 분극 상태에서 각 칩 영역이 양품 영역인지 불량품 영역인지를 선별하기 위한 선별 테스트를 실시한 후에 웨이퍼를 각 칩으로 절단하고, 각 칩을 패키지 형태로 어셈블링하는 공정에서 열이 가해지기 때문에, 웨이퍼 단계에서의 선별 테스트 종료 후, 다음의 공정으로 이행하기 전에, 저전압 Vx에 의한 기입을 행하는 것이 바람직하다.

또한, 일반적으로, 패키지 형태로 어셈블링한 후, FeRAM 셀에 재차 데이터를 기입하고, 그에 따라 생기는 FeRAM 셀의 분극 상태에서 각 패키지가 양품인지 불량품인지를 선별하기 위한 선별 테스트를 실시한 후에 양품 패키지를 제품으로서 출하하지만, 출하 후 구매자 측에서 패키지가, 예를 들면 응용 제품의 회로 기판에 납땜될 때에, FeRAM 셀에는 200∼300℃ 정도의 고열이 가해진다. 또한, 패키지 상태의 FeRAM이 구매자측에게 출하될 때까지 긴 시간에 걸쳐 높은 온도에서 보존될 가능성도 있다. 그래서, 패키지 단계에서의 선별 테스트 종료 후 출하 전에, 저전압 Vx에 의한 기입을 행하는 것이 바람직하다.

〈본 발명의 제1 컨셉트에 기초한 제1실시예〉

도 3은 본 발명의 제1 컨셉트에 기초한 제1 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다.

도 4는 도 3의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

도 3에서 참조 부호(10)는 FeRAM 셀, BL은 비트선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 선택적으로 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다.

참조 부호(31)는 통상 기입 전압 Vaa를 두 개의 저항 R, R로 분할하여, 예를 들면 Vaa/2 전압을 생성하는 저항 분압 회로, Trs는 감지 증폭기 S/A에 Vaa/2 전압을 선택적으로 접속하기 위한 PMOS 트랜지스터이다. 저항 분압 회로(31) 및 PMOS 트랜지스터 Trs는 감지 증폭기 S/A를 통해 비트선 BL에 Vaa/2 전압을 선택적으로 인가하는 저전압 기입 회로를 형성하고 있다.

통상 기입 시에 감지 증폭기 S/A를 통해 비트선 BL에 Vaa 전압을 인가하기 위해서는, PMOS 트랜지스터 Trs를 오프시키고, PMOS 트랜지스터 Trp를 온시킨다.

저전압 기입 동작 시에 감지 증폭기 S/A를 통해 비트선 BL에 Vaa/2의 펄스 전압을 인가하기 위해서는, PMOS 트랜지스터 Trp를 오프시키고, PMOS 트랜지스터 Trs를 온시킨다.

각 FeRAM 셀(10)은 직렬 접속된 셀 선택용 MOS 트랜지스터 Tst 및 강유전체 커패시터 Cm으로 이루어지는 단위 셀로서, 셀 선택용 MOS 트랜지스터 Tst의 드레인은 비트선 BL에 접속되고, 셀 선택용 MOS 트랜지스터 Tst의 게이트는 워드선 WL에 접속되며, 강유전체 커패시터 Cm의 일단(플레이트 전극)은 플레이트선 PL에 접속되어 있다.

이 저전압 기입에서는, 비트선 BL에 인가되는 펄스 전압 Vb를 플레이트선 PL에 인가되는 전압 VPL의 약 1/2의 진폭을 갖는 저전압 Vx로 하고, 또한 Vx는 항 전압 Vc보다 큰 값으로 설정한다.

동작에 대하여 설명하면, 우선 도 4에 도시한 바와 같이, 비트선 BL을 0V로 프리차지한 상태에서 워드선 WL을 선택하고, 다음으로 플레이트선 PL에 펄스 전압 VPL을 인가한다. 이에 따라, 초기의 데이터에 관계없이, FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(k)에 도 2의 분극점 d가 되고, 펄스 전압 VPL의 인가 종료 시점(l)에서 도 2의 분극점 e가 되어, 통상의 분극량을 갖는 데이터 "0"이 된다.

이 후, 비트선 BL에 펄스 전압 Vb(=Vx)를 인가한다. 그에 따라, FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(m)에 도 2의 분극점 i가 되고, 펄스 전압 Vb의 인가 종료 시점(n)에서 도 2의 분극점 j가 되어, 작은 분극량을 갖는 데이터 "1"이 된다.

이 때, 펄스 전압 Vb를 인가한 비트선 BL에 연결되는 모든 셀(10)의 워드선 WL을 선택하면, 이들 셀이 전부 동시에 액세스되기 때문에, 분극 효율이 향상된다.

〈본 발명의 제1 컨셉트에 기초한 제2 실시예〉

도 5는 본 발명의 제1 컨셉트에 기초한 제2 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다.

도 6은 도 5의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

참조 부호(10)는 FeRAM 셀, BL은 비트선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다.

참조 부호(51)는 플레이트선 선택용 플레이트선 디코더 회로, 참조 부호(52)는 플레이트선 디코더 회로(51)의 출력에 의해 구동되고, 플레이트선 PL에 플레이트 전압 VPL을 공급하기 위한 플레이트선 구동 회로, Trr은 플레이트선 구동 회로(52)에 통상 기입 전압 Vaa를 선택적으로 접속하기 위한 PMOS 트랜지스터이다. 참조 부호(53)는 통상 기입 전압 Vaa를 받아 Vaa/2 전압을 발생하는 Vaa/2 발생 회로, Trs는 플레이트선 구동 회로(52)에 상기 Vaa/2 전압을 선택적으로 접속하기 위한 PMOS 트랜지스터이다. Vaa/2 발생 회로(53) 및 PMOS 트랜지스터 Trs는 플레이트선 PL에 Vaa/2 전압을 선택적으로 인가하는 저전압 기입 회로를 형성한다.

통상 기입 시에 플레이트선 PL에 Vaa 전압을 인가하기 위해서는, PMOS 트랜지스터 Trs를 오프시키고, PMOS 트랜지스터 Trr을 온시킨다.

저전압 기입 동작 시에 플레이트선 PL에 Vaa/2의 펄스 전압을 인가하기 위해서는, PMOS 트랜지스터 Trr을 오프시키고, PMOS 트랜지스터 Trs를 온시킨다.

이 저전압 기입에 있어서는, 플레이트선 PL에 인가하는 펄스 전압 VPL을 비트선 BL에 인가하는 전압 Vb의 약 1/2의 진폭을 갖는 저전압 Vx로 한다. 또한, 항 전압 Vc보다 큰 값으로 설정하는 것이 바람직하다.

동작에 대하여 설명하면, 우선 도 6에 도시한 바와 같이, 플레이트선 PL을 0V로 한 상태에서 워드선 WL을 선택하고, 다음으로 비트선 BL에 펄스 전압 Vb를 인가한다. 이에 따라, 초기 데이터에 관계없이, FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(k)에 도 2의 분극점 f가 되고, 도 6의 펄스 전압 Vb의 인가 종료 시점(1)에서 도 2의 분극점 c가 되어, 통상의 분극량을 갖는 데이터 "1"이 된다.

이 후, 플레이트선 PL에 펄스 전압 VPL(=Vx)을 인가한다. 그에 따라, FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(m)에 도 2의 분극점 g가 되고, 펄스 전압 VPL의 인가 종료 시점(n)에 도 2의 분극점 h가 되어, 작은 분극량을 갖는 데이터 "0"이 된다.

〈본 발명의 제1 컨셉트에 기초한 제3실시예〉

도 7은 본 발명의 제1 컨셉트에 기초한 제3 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다. 이 회로는 비트선 BL에 Vaa/2 전압을 선택적으로 인가하는 회로와 플레이트선 PL에 Vaa/2 전압을 선택적으로 인가하는 회로를 포함한다. 도 8은 도 7의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

참조 부호(10)는 FeRAM 셀, BL은 비트선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa 또는 Vaa/2 전압을 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다. PMOS 트랜지스터 Trp 및 NMOS 트랜지스터 Trn은 감지 증폭기 S/A를 통해 비트선 BL에 통상 기입 전압 Vaa 또는 저전압 기입 전압 Vaa/2를 인가하는 회로를 형성한다.

참조 부호(71)는 플레이트선 선택용 플레이트선 디코더 회로, 참조 부호(72)는 플레이트선 디코더 회로(71)의 출력에 의해 구동되고, 플레이트선 PL에 플레이트 전압 VPL을 공급하기 위한 플레이트선 구동 회로이다.

참조 부호(73)는 통상 기입 전압 Vaa를 분할하여 Vaa/2 전압을 생성하는 저항 분압 회로(Vaa/2 발생 회로), 참조 부호(74)는 전압 비교 회로, Trr은 전압 비교 회로(74)의 한쪽의 입력 노드(+)에 통상 기입 전압 Vaa를 선택적으로 접속하기 위한 MOS 트랜지스터, Trs는 전압 비교 회로(74)의 한쪽의 입력 노드(+)에 Vaa/2 전압을 선택적으로 접속하기 위한 MOS 트랜지스터이다.

Trf는 귀환 제어용 MOS 트랜지스터로서, 통상 기입 전압 Vaa가 소스에 인가되고, 게이트가 전압 비교 회로(74)의 출력 노드에 접속되며, 드레인이 전압 비교 회로(74)의 다른 쪽의 입력 노드(-)에 접속됨과 함께 플레이트선 구동 회로(72)의 동작 전원 노드에 접속되어 있다.

Vad/2 발생 회로(73), MOS 트랜지스터 Trs 및 Trr, 전압 비교 회로(74), MOS 트랜지스터 Trf 및 플레이트선 구동 회로(72)는 플레이트선 PL에 통상 기입 전압 Vaa 또는 저전압 기입 전압 Vaa/2를 선택적으로 인가하는 회로를 형성한다.

통상 기입 시에 플레이트선 PL에 Vaa 전압을 인가하기 위해서는 MOS 트랜지스터를 오프시키고, MOS 트랜지스터 Trr을 온시킨다.

또한, 저전압 기입 동작 시에 플레이트선 PL에 Vaa/2의 펄스 전압을 인가하기 위해서는, MOS 트랜지스터 Trr을 오프시키고, MOS 트랜지스터 Trs를 온시킨다.

도 8은 도 7의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

이 기입에 있어서는, 비트선 프리차지 전압 Vb를 플레이트선 PL에 인가하는 펄스 전압 VPL의 약 1/2의 진폭을 갖는 전압으로 함으로써 저전압 기입을 행한다.

동작에 대하여 설명하면, 우선 도 8에 도시한 바와 같이 비트선 BL을 비트선 프리차지 전압 Vb(약 1/2VPL)로 프리차지한 상태에서, 워드선 전압 Vw1을 구동시켜서 워드선 WL을 선택한다. 이에 따라, FeRAM 셀(10)의 분극점은 워드선 WL 선택 후의 기간(k)에는 도 2의 분극점 i가 된다. 그 후, 플레이트선 PL에 펄스 전압 VPL을 1회 이상 인가한다. 이 때, 펄스 전압 VPL이 비트선 전압 Vb와 동일하게 되었을 때(l), FeRAM 셀(10)의 분극점은 도 2의 분극점 j가 된다. 그리고, FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(m)에는 도 2의 분극점 g가 되고, 펄스 전압 VPL이 비트선 전압 Vb와 동일하게 되었을 때(n)는 도 2의 분극점 h가 된다.

이와 같이, 비트선 BL에 고정 전압 약 1/2 VPL의 고정 전압을 인가한 상태에서, 플레이트선 PL에 펄스 전압 VPL을 1회 이상 인가함으로써, 통상 기입 시의 약 1/2의 전압으로 FeRAM 셀(10)에의 데이터 기입이 행해지기 때문에, 강유전체 커패시터에 있어서의 분극량은 통상 기입 시의 분극량보다 작은 분극량이 된다.

도 9는 도 7의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 데이터 기입을 행하는 저전압 기입 동작의 다른 예를 나타내는 타이밍 신호도이다.

이 저전압 기입에 있어서는, 플레이트선 PL에 인가하는 펄스 전압 VPL을 비트선 BL에 인가하는 펄스 전압 Vb의 약 1/2의 진폭을 갖는 전압으로 함으로써 저전압 기입을 행한다.

동작에 대하여 설명하면, 우선 도 9에 도시한 바와 같이 플레이트선 PL을 플레이트선 프리차지 전압 VPL(약 1/2Vb)에 프리차지한 상태에서, 워드선 전압 Vw1을 구동시켜서 워드선 WL을 선택한다. 이에 따라, FeRAM 셀(10)의 분극점은 워드선 WL 선택 후의 기간(k)에는 도 2의 분극점 g가 된다. 그 후, 비트선 BL에 펄스 전압 Vb를 1회 이상 인가한다. 이 때, 펄스 전압 Vb가 펄스 전압 VPL과 같게 되었을 때(l)에는 FeRAM 셀(10)의 분극점은 도 2의 분극점 h가 된다. 그리고, FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(m)에는 도 2의 분극점 i가 되고, 펄스 전압 Vb가 펄스 전압 VPL과 같게 되었을 때(n)에는 도 2의 분극점 j가 된다.

이와 같이, 플레이트선 PL에 약 1/2Vb의 고정 전압을 인가한 상태에서, 비트선 BL에 펄스 전압 Vb를 1회 이상 인가함으로써, 통상 기입 시의 1/2의 전압으로 FeRAM 셀(10)에의 데이터 기입이 행해지기 때문에, 강유전체 커패시터에 있어서의 분극량은 통상 기입 시의 분극량보다 작은 분극량이 된다.

〈본 발명의 제1 컨셉트에 기초한 제4실시예〉

도 10은 복수(본 실시예에서는 8개)의 단위 셀(10)로 이루어지는 셀 블록을 나타내는 회로도이다. 도 10에서는, 대표적으로 4개의 단위 셀만을 나타내고 있다.

각 FeRAM 셀(10)의 셀 선택용 MOS 트랜지스터 Tst의 드레인은 비트선 BL 또는 /BL에 접속되고, 각 FeRAM 셀(10)의 셀 선택용 MOS 트랜지스터 Tst의 게이트는 각 대응하는 워드선 WL0∼WL7에 접속되며, 각 FeRAM 셀(10)의 강유전체 커패시터 Cm의 일단(플레이트 전극)은 각각 대응하는 플레이트선 PL0, PL1, … PL7에 접속되어 있다.

도 11은 본 발명의 제1 컨셉트에 기초한 제4 실시예에 따른 FeRAM의 일부 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도이다.

WL0∼WL7은 워드선, PL0∼PL7은 플레이트선, BL 및 /BL은 상보적인 한 쌍의 비트선, S/A는 한 쌍의 비트선 BL, /BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다.

참조 부호(111, 112)는 한 쌍의 비트선 BL, /BL에 통상 기입 동작용 프리차지 전압(접지 전위) Vss를 선택적으로 접속하기 위한 Vss 프리차지용 MOS 트랜지스터, 참조 부호(113)는 한 쌍의 비트선 BL, /BL 사이에 접속되어 있는 Vss 이퀄라이즈용 MOS 트랜지스터, 참조 부호(114)는 상기 Vss 프리차지용 MOS 트랜지스터(111, 112) 및 Vss 이퀄라이즈용 MOS 트랜지스터(113)의 각 게이트에 프리차지/이퀄라이즈 신호 Eqr을 공급하기 위한 이퀄라이즈 신호선이다. Vss 프리차지용 MOS 트랜지스터(111, 112), Vss 이퀄라이즈용 MOS 트랜지스터(113), 및 이퀄라이즈 신호선(114)은 한 쌍의 비트선 BL, /BL에 Vss를 선택적으로 인가하는 통상 기입 회로를 형성하고 있다.

참조 부호(119)는 통상 기입 전압 Vaa 및 접지 전위 Vss를 받아 Vaa/2 전압을 발생하는 Vaa/2 발생 회로, 참조 부호(115, 116)는 각각 비트선 BL, /BL에 저전압 기입 동작용 프리차지 전압 Vaa/2를 선택적으로 접속하기 위한 Vaa/2 프리차지용 MOS 트랜지스터, 참조 부호(117)는 한 쌍의 비트선 BL, /BL 사이에 접속되어 있는 Vaa/2 이퀄라이즈용 MOS 트랜지스터, 참조 부호(118)는 상기 Vaa/2 프리차지용 MOS 트랜지스터(115, 116) 및 Vaa/2 이퀄라이즈용 MOS 트랜지스터(117)의 각 게이트에 프리차지/이퀄라이즈 신호 Eqs를 공급하기 위한 프리차지/이퀄라이즈 신호선이다. Vaa/2 발생 회로(119), Vaa/2 프리차지용 MOS 트랜지스터(115, 116), Vaa/2 이퀄라이즈용 MOS 트랜지스터(117), 및 프리차지/이퀄라이즈 신호선(118)은 한 쌍의 비트선 BL, /BL에 Vaa/2 전압을 선택적으로 인가하는 저전압 기입 회로를 형성하고 있다.

참조 부호(120)는 상기 통상 기입 회로 및 저전압 기입 회로와 셀 블록(20) 과의 사이에서 각 비트선 BL, /BL에 직렬로 삽입되고, 게이트 제어 신호 Φi에 의해 제어되는 트랜스퍼 게이트용 MOS 트랜지스터이다.

통상 기입 시에 한 쌍의 비트선 BL을 Vss로 프리차지하기 위해서는, 프리차지/이퀄라이즈 신호 Eqs를 비활성화하여 저전압 기입 회로의 각 트랜지스터(115, 116, 117)를 오프시키는 한편, 프리차지/이퀄라이즈 신호 Eqr을 활성화하여 통상 기입 회로의 각 트랜지스터(111, 112, 113)를 온시킨다.

저전압 기입 동작 시에 한 쌍의 비트선 BL을 Vaa/2에 프리차지하기 위해서는, 프리 차지/이퀄라이즈 신호 Eqr을 비활성화하여 통상 기입 회로의 각 트랜지스터(111, 112, 113)를 오프시키는 한편, 프리차지/이퀄라이즈 신호 Eqs를 활성화하여 저전압 기입 회로의 각 트랜지스터(115, 116, 117)를 온시킨다.

〈본 발명의 제1 컨셉트에 기초한 제5 실시예〉

도 12는 본 발명의 제1 컨셉트에 기초한 제5 실시예에 따른 FeRAM의 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도이다.

이 회로는 도 11을 참조하여 상술한 회로와 비교하여, 저전압 기입 회로가 다르고, 그 외에는 동일하기 때문에, 동일한 부분에는 도 11에서의 것과 동일한 부호를 부여하고 있다.

Trr은 프리차지/이퀄라이즈 신호 Eqr이 공급되는 통상 기입 회로의 이퀄라이즈 신호선(114)을 접지 전위 Vss에 선택적으로 접속하기 위한 통상 동작용 NMOS 트랜지스터이다.

Vaa/2 발생 회로(121)는 통상 기입 전압 Vaa를 저항 R, R로 분할하여 Vaa/2 전압을 생성하는 저항 분압 회로가 이용되고 있다. Trs는 상기 이퀄라이즈 신호선(114) 및 한 쌍의 비트선 BL, /BL에 상기 Vaa/2 전압을 선택적으로 접속하기 위한 NMOS 트랜지스터이다. Vaa/2 발생 회로(121) 및 NMOS 트랜지스터 Trs는 저전압 기입 회로를 형성한다.

통상 기입 시에 한 쌍의 비트선 BL, /BL을 Vss로 프리차지하기 위해서는, 저전압 기입 회로의 NMOS 트랜지스터 TL을 오프시키는 한편, 통상 동작용 NMOS 트랜지스터 Trr은 온시키고, 또한 프리차지/이퀄라이즈 신호 Eqr를 활성화함으로써, 기입 회로의 각 트랜지스터(111, 112, 113)를 온시킨다.

저전압 기입 동작 시에 한 쌍의 비트선 BL, /BL을 Vaa/2로 프리차지하기 위해서는, 통상 동작용 NMOS 트랜지스터 Trr은 오프시키는 한편, 저전압 기입 회로의 NMOS 트랜지스터 Trs를 온시키며, 각 트랜지스터(111, 112, 113)를 온시킨다.

도 13은 도 11의 제4 실시예에 따른 FeRAM, 또는 도 12의 제5 실시예에 따른 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도이다.

워드선 WL0∼WL7 중에서 선택 셀에 대응하는 1개(예를 들면, 워드선 WL0)만 "H" 레벨로 설정되고, 그 외의 워드선은 "L" 레벨로 설정된다. 따라서, 선택 워드선 WL0에 접속된 셀, 즉 선택 셀의 MOS 트랜지스터가 온 상태로 되고, 한편 비선택 워드선 WL1∼WL7에 접속된 셀, 즉 비선택 셀의 MOS 트랜지스터는 오프 상태로 된다. 그에 따라, 게이트가 선택 워드선 WL0에 접속된 셀의 셀 커패시터가 비트선 BL, /BL과 플레이트선 PL0과의 사이에 접속된다.

그리고, FeRAM에 열 공정이 가해지기 직전, 예를 들면 웨이퍼 단계에서의 선별 테스트 종료 후 어셈블링 공정 전, 또는 제품 출하 전의 선별 테스트 종료 후 제품 출하 전에, 셀 어레이의 모든 셀 블록에 걸치는 동일 행(예를 들면, 워드선 WL0의 행)의 셀을 동시에 선택한 상태에서 플레이트선 PL0 또는 모든 비트선 BL에 상기한 바와 같은 저전압 기입 회로에 의해 저전압 Vx를 인가한다.

선택 워드선 WL0이 "H" 레벨로 설정된 상태에서, 플레이트선 PL0에 펄스 전압 VPL(=Vx)을 인가한 경우에는, 작은 분극량을 갖는 "0" 데이터가 설정된다. 이에 대하여, 비트선 BL, /BL에 펄스 전압 Vb(=Vx)를 인가한 경우에는 작은 분극량을 갖는 "1" 데이터가 설정된다.

또, 워드선 WL0이 "H" 레벨로 설정되어 있는 기간 내에서 상기 저전압 펄스 Vx를 도 13에 도시한 바와 같이 복수회 인가함으로써, 상술한 작은 분극량을 갖는 데이터를 보다 확실하게 설정할 수 있다.

이러한 동작에 의해, 셀 어레이의 모든 셀 블록에 걸치는 동일행의 셀을 동시에 선택할 수 있기 때문에, 메모리 용량이 커져도 테스트 시간이 짧게 끝난다.

〈본 발명의 제1 컨셉트에 기초한 제6 실시예〉

도 14는 본 발명의 제1 컨셉트에 기초한 제6 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도이다. 이 회로는 도 3을 참조하여 상술한 제1 실시예의 회로와 비교하여, FeRAM 셀의 구성이 다르고, 그 외에는 동일하므로, 동일한 부분에는 도 3에서의 것과 동일한 부호를 부여하고 있다.

도 15는 도 14의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 데이터 기입을 행하는 저전압 기입 동작의 일례를 나타내는 타이밍 신호도이다.

도 14에서, 참조 부호(10)는 FeRAM 셀, Tst는 셀 선택 트랜지스터, ST는 셀 선택 신호선, BL은 비트선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 선택적으로 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다.

FeRAM 셀(10)은 TC 병렬 접속형 단위 셀로서, 강유전체 커패시터 Cm에 스위치용 MOS 셀 트랜지스터 Tm이 병렬로 접속되어 있다. TC 병렬 접속형 단위 셀에 대해서는 예를 들면 미국 특허 공보 제5, 903, 492(Daisaburo Takashilma)에 상세히 기재되어 있다.

스위치용 MOS 트랜지스터 Tm의 소스(강유전체 커패시터 Cm의 플레이트 전극측)는 플레이트선 PL에 접속되고, 스위치용 MOS 트랜지스터 Tm의 드레인(강유전체 커패시터 Cm의 스토리지 전극측)은 셀 선택용 트랜지스터 Tst를 통해 비트선 BL에 접속되어 있다. 스위치용 MOS 트랜지스터 Tm의 게이트는 워드선 WL에 접속되어 있다. 셀 선택용 트랜지스터 Tst의 게이트는 셀 선택 신호선 ST에 접속되어 있다.

통상 기입 시에 감지 증폭기 S/A를 통해 비트선 BL에 Vaa 전압을 인가하기 위해서는 PMOS 트랜지스터 Trs를 오프시키고, PMOS 트랜지스터 Trp를 온시킨다.

저전압 기입 동작 시에 감지 증폭기 S/A를 통해 비트선 BL에 Vaa/2의 펄스 전압을 인가하기 위해서는 PMOS 트랜지스터 Trp를 오프시키고, PMOS 트랜지스터 Trs를 온시킨다.

도 15는 도 14의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

이 저전압 기입에 있어서는, 비트선 BL에 인가하는 펄스 전압 Vb를 플레이트선 PL에 인가하는 전압 VPL의 약 1/2의 진폭을 갖는 저전압 Vx로 하고, 또한 Vx는 항 전압 Vc보다 큰 값으로 설정한다.

동작에 대하여 설명하면, 우선 도 15에 도시한 바와 같이 비트선 BL을 0V로 프리차지한 상태에서, 워드선 WL을 "L" 레벨로 설정하여 셀(10)의 트랜지스터 Tm을 오프 상태로 한다. 한편, 셀 선택 신호선 ST를 "H" 레벨로 설정하여 셀 선택 트랜지스터 Tst를 온 상태로 한다. 다음으로, 플레이트선 PL에 펄스 전압 VPL을 인가한다. 이에 따라, 초기의 데이터에 관계없이, FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(k)에 도 2의 분극점 d가 되고, 펄스 전압 VPL의 인가 종료 시점(l)에서 도 2의 분극점 e가 되어, 통상의 분극량을 갖는 데이터 "0"이 된다.

이 후, 비트선 BL에 펄스 전압 Vb(=Vx)를 인가한다. FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(m)에 도 2의 분극점 i가 되고, 펄스 전압 Vb의 인가 종료 시점(n)에서 도 2의 분극점 j가 되어, 작은 분극량을 갖는 데이터 "1"이 된다.

이 때, 펄스 전압 Vb를 인가한 비트선 BL에 연결되는 모든 셀(10)의 셀 선택 신호선 ST를 선택하면, 이들 셀이 전부 동시에 액세스되기 때문에, 모든 셀의 분극에 필요한 시간이 단축된다.

〈본 발명의 제1 컨셉트에 기초한 제7 실시예〉

도 16은 본 발명의 제1 컨셉트에 기초한 제7 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다. 이 회로는 도 5를 참조하여 상술한 제2 실시예의 회로와 비교하여 FeRAM 셀의 구성이 다르고, 그 외에는 동일하므로, 동일한 부분에는 도 5에서와 동일 부호를 부여하고 있다.

도 17은 도 16의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

참조 부호(10)는 FeRAM 셀, BL은 비트선, Tst는 셀 선택 트랜지스터, ST는 셀 선택 신호선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전압 Vss를 접속하기 위한 NMOS 트랜지스터이다.

FeRAM 셀(10)은 TC 병렬 접속형 단위 셀로서, 강유전체 커패시터 Cm에 스위치용 MOS 셀 트랜지스터 Tm이 병렬로 접속되어 있다.

스위치용 MOS 트랜지스터 Tm의 소스(강유전체 커패시터 Cm의 플레이트 전극측)는 플레이트선 PL에 접속되고, 스위치용 MOS 트랜지스터 Tm의 드레인(강유전체 커패시터 Cm의 스토리지 전극측)은 셀 선택용 트랜지스터(Tst)를 통해 비트선 BL에 접속되어 있다. 스위치용 MOS 트랜지스터 Tm의 게이트는 워드선 WL에 접속되어 있다. 셀 선택용 트랜지스터 Tst의 게이트는 셀 선택 신호선 ST에 접속되어 있다.

참조 부호(51)는 플레이트선 선택용 플레이트선 디코더 회로, 참조 부호(52)는 플레이트선 디코더 회로(51)의 출력에 의해 구동되는 것으로, 플레이트선 PL에 플레이트 전압 VPL을 공급하기 위한 플레이트선 구동 회로, Trr은 플레이트선 구동 회로(52)에 통상 기입 전압 Vaa를 선택적으로 접속하기 위한 PMOS 트랜지스터이다. 참조 부호(53)는 통상 기입 전압 Vaa를 받아 Vaa/2 전압을 발생하는 Vaa/2 발생 회로, Trs는 플레이트선 구동 회로(52)에 상기 Vaa/2 전압을 선택적으로 접속하기 위한 PMOS 트랜지스터이다. Vaa/2 발생 회로(53) 및 PMOS 트랜지스터 Trs는 플레이트선 PL에 Vaa/2 전압을 선택적으로 인가하는 저전압 기입 회로를 형성한다.

통상 기입 시에, 플레이트선 PL에 Vaa 전압을 인가하기 위해서는, PMOS 트랜지스터 Trs를 오프시키고, PMOS 트랜지스터 Trr을 온시킨다.

저전압 기입 동작 시에, 플레이트선 PL에 Vaa/2의 펄스 전압을 인가하기 위해서는, PMOS 트랜지스터 Trr을 오프시키고, PMOS 트랜지스터 Trs를 온시킨다.

이 저전압 기입에 있어서는, 플레이트선 PL에 인가하는 펄스 전압 VPL을 비트선 BL에 인가하는 전압 Vb의 약 1/2의 진폭을 갖는 저전압 Vx로 하고, 또한 Vx를 항 전압 Vc보다 큰 값으로 설정하는 것이 바람직하다.

동작에 대하여 설명하면, 우선 도 17에 도시한 바와 같이 플레이트선 PL을 0V로 한 상태에서 워드선 WL을 "L" 레벨로 설정하여 셀(10)의 트랜지스터 Tm을 오프 상태로 한다. 한편, 셀 선택 신호선 ST를 "H" 레벨로 설정하여 셀 선택 트랜지스터 Tst를 온 상태로 한다. 다음으로, 비트선 BL에 펄스 전압 Vb를 인가한다. 이에 따라, 초기의 데이터에 관계없이, FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(k)에 도 2의 분극점 f가 되고, 도 16의 펄스 전압 Vb의 인가 종료 시점(l)에서 도 2의 분극점 c가 되어, 통상의 분극량을 갖는 데이터 "1"이 된다.

이 후, 플레이트선 PL에 펄스 전압 VPL(=Vx)을 인가한다. FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(m)에 도 2의 분극점 g가 되고, 펄스 전압 VPL의 인가 종료 시점(n)에서 도 2의 분극점 h가 되어, 작은 분극량을 갖는 데이터 "0"이 된다.

〈본 발명의 제1 컨셉트에 기초한 제8 실시예〉

도 18은 본 발명의 제1 컨셉트에 기초한 제8 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다. 이 회로는 도 7을 참조하여 상술한 제3 실시예의 회로와 비교하여 FeRAM 셀의 구성이 다르고, 그 외에는 동일하므로, 동일한 부분에는 도 7에서의 것과 동일한 부호를 부여하고 있다. 도 19는 도 18의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도이다.

참조 부호(10)는 FeRAM 셀, BL은 비트선, Tst는 셀 선택 트랜지스터, ST는 셀 선택 신호선, WL은 워드선, PL은 플레이트선이다. S/A는 비트선 BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa 또는 Vaa/2 전압을 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다. PMOS 트랜지스터 Trp 및 NMOS 트랜지스터 Trn은 감지 증폭기 S/A를 통해 비트선 BL에 통상 기입 전압 Vaa 또는 저전압 기입 전압 Vaa/2를 인가하는 회로를 형성한다.

참조 부호(71)는 플레이트선 선택용 플레이트선 디코더 회로, 참조 부호(72)는 플레이트선 디코더 회로(71)의 출력에 의해 구동되는 것으로, 플레이트선 PL에 플레이트 전압 VPL을 공급하기 위한 플레이트선 구동 회로이다.

Vaa/2 발생 회로(73), MOS 트랜지스터 Trs 및 Trr, 전압 비교 회로(74), MOS 트랜지스터 Trf 및 플레이트선 구동 회로(72)는 플레이트선 PL에 통상 기입 전압 Vaa 또는 저전압 기입 전압 Vaa/2를 선택적으로 인가하는 회로를 형성한다.

통상 기입 시에 플레이트선 PL에 Vaa 전압을 인가하기 위해서는, MOS 트랜지스터 Trs를 오프시키고, MOS 트랜지스터 Trr을 온시킨다.

도 19는 도 18의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 예를 나타내는 타이밍 신호도이다.

이 기입에 있어서는, 비트선 프리차지 전압 Vb를 플레이트선 PL에 인가하는 펄스 전압 VPL의 약 1/2의 진폭을 갖는 전압으로 함으로써, 저전압 기입을 행한다.

동작에 대하여 설명하면, 우선 도 19에 도시한 바와 같이, 비트선 BL을 비트선 프리차지 전압 Vb(약 VPL/2)로 프리차지한 상태에서, 워드선 전압 Vw1 을 "L" 레벨로 설정하여 셀(10)의 트랜지스터 Tm을 오프 상태로 한다. 한편, 셀 선택 신호선 ST를 "H" 레벨로 설정하여 셀 선택 트랜지스터 Tst를 온 상태로 한다. 이에 따라, FeRAM 셀(10)의 분극점은 워드선 WL의 선택 후의 기간(k)에는 도 2의 분극점 i가 된다. 그 후, 플레이트선 PL에 펄스 VPL을 1회 이상 인가한다. 이 때, 펄스 전압 VPL이 비트선 전압 Vb와 같게 되었을 때(l), FeRAM 셀(10)의 분극점은 도 2의 분극점 j가 된다. 그리고, FeRAM 셀(10)의 분극점은 펄스 전압 VPL의 인가 기간(m)에는 도 2의 분극점 g가 되고, 펄스 전압 VPL이 비트선 전압 Vb와 동등하게 되었을 때(n)에는 도 2의 분극점 h가 된다.

이와 같이, 비트선 BL에 고정 전압 VPL/2를 인가한 상태에서, 플레이트선 PL에 펄스 전압 VPL을 1회 이상 인가함으로써, 통상 기입 시의 약 1/2의 전압으로 FeRAM 셀(10)에의 데이터 기입이 행해지기 때문에, 강유전체 커패시터에 있어서의 분극량은 통상 기입 시의 분극량보다 작은 분극량이 된다.

도 20은 도 18의 FeRAM의 저전압 기입 회로를 이용하여 FeRAM 셀에 저전압 기입을 행하는 동작의 다른 예를 나타내는 타이밍 신호도이다.

이 저전압 기입에 있어서는, 플레이트선 PL에 인가하는 펄스 전압 VPL을 비트선 BL에 인가하는 펄스 전압 Vb의 약 1/2의 진폭을 갖는 전압으로 함으로써, 저전압 기입을 행한다.

동작에 대하여 설명하면, 우선 도 20에 도시한 바와 같이, 플레이트선 PL을 플레이트선 프리차지 전압 VPL(약 Vb/2)로 프리차지한 상태에서, 워드선 전압 Vw1을 "L" 레벨로 설정하여 셀(10)의 트랜지스터 Tm을 오프 상태로 한다. 한편, 셀 선택 신호선 ST를 "H" 레벨로 설정하여 셀 선택 트랜지스터 Tst를 온 상태로 한다. 이에 따라, FeRAM 셀(10)의 분극점은 워드선 WL의 선택 후의 기간(k)에는 도 2의 분극점 g가 된다. 그 후, 비트선 BL에 펄스 전압 Vb를 1회 이상 인가한다. 이 때, 펄스 전압 Vb가 펄스 전압 VPL과 같게 되었을 때는 FeRAM 셀(10)의 분극점은 도 2의 분극점 h가 된다. 그리고, FeRAM 셀(10)의 분극점은 펄스 전압 Vb의 인가 기간(m)에는 도 2의 분극점 i가 되고, 펄스 전압 Vb가 펄스 전압 VPL과 같게 되었을 때(n)에는 도 2의 분극점 j가 된다.

이와 같이, 플레이트선 PL에 고정 전압 Vb/2를 인가한 상태에서 비트선 BL에 펄스 전압 Vb를 1회 이상 인가함으로써, 통상 기입 시의 약 1/2의 전압으로 FeRAM 셀(10)에의 데이터 기입이 행해지기 때문에, 강유전체 커패시터에 있어서의 분극량은 통상 기입 시의 분극량보다 작은 분극량이 된다.

〈본 발명의 제1 컨셉트에 기초한 제9 실시예〉

도 21은 복수(본 실시예에서는 8개)의 TC 병렬 접속형 단위 셀로 이루어지는 셀 블록(20)을 나타내는 회로도이다. 도 21에서는, 대표적으로 5개의 TC 병렬 접속형 단위 셀만을 나타내고 있다.

FeRAM 셀은 TC 병렬 접속형 단위 셀로서, 강유전체 커패시터 Cm에 스위치용 MOS 셀 트랜지스터 Tm이 병렬로 접속되어 있다.

셀 블록(20)은 강유전체 커패시터 Cm에 스위치용 MOS 셀 트랜지스터 Tm이 병렬로 접속되어 이루어지는 단위 셀 8개가 직렬 접속되어 구성되어 있다. 직렬 접속된 셀의 일단은 플레이트선 PL에 접속되고, 타단은 블록 선택 트랜지스터 Tbs를 통해 비트선 BL에 접속되어 있다.

그리고, 각 단위 셀의 셀 트랜지스터 Tm의 게이트는 각각의 워드선 WL0∼WL7에 접속되고, 블록 선택 트랜지스터 Tbs의 게이트는 블록 선택선 BS에 접속되어 있다. 블록 선택선 BS에는 블록 선택 신호가 입력된다.

도 22는 본 발명의 제1 컨셉트에 기초한 제9 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다.

참조 부호(20)는 셀 블록, Tbs는 블록 선택 트랜지스터, WL0∼WL7은 워드선, PL은 플레이트선, BL 및 /BL은 상보적인 한 쌍의 비트선, S/A는 한 쌍의 비트선 BL, /BL에 접속되어 있는 감지 증폭기, Trp는 감지 증폭기 S/A에 통상 기입 전압 Vaa를 접속하기 위한 PMOS 트랜지스터, Trn은 감지 증폭기 S/A에 접지 전위 Vss를 접속하기 위한 NMOS 트랜지스터이다.

참조 부호(111, 112)는 한 쌍의 비트선 BL, /BL에 통상의 기입 동작용 프리차지 전압(접지 전위) Vss를 선택적으로 접속하기 위한 Vss 프리차지용 MOS 트랜지스터, 참조 부호(113)는 한 쌍의 비트선 BL, /BL 사이에 접속되어 있는 Vss 이퀄라이즈용 MOS 트랜지스터, 참조 부호(114)는 상기 Vss 프리차지용 MOS 트랜지스터(111, 112) 및 Vss 이퀄라이즈용 MOS 트랜지스터(113)의 각 게이트에 프리차지/이퀄라이즈 신호 Eqr을 공급하기 위한 이퀄라이즈 신호선이다. Vss 프리차지용 MOS 트랜지스터(111, 112), Vss 이퀄라이즈용 MOS 트랜지스터(113), 및 이퀄라이즈 신호선(114)은 한 쌍의 비트선 BL, /BL에 Vss를 선택적으로 인가하는 통상 기입 회로를 형성하고 있다.

참조 부호(119)는 통상 기입 전압 Vaa 및 접지 전위 Vss를 받아 Vaa/2 전압을 발생하는 Vaa/2 발생 회로, 참조 부호(115, 116)는 각각 비트선 BL, /BL에 저전압 기입 동작용 프리차지 전압 Vaa/2를 선택적으로 접속하기 위한 Vaa/2 프리차지용 MOS 트랜지스터, 참조 부호(117)는 한 쌍의 비트선 BL, /BL 사이에 접속되어 있는 Vaa/2 이퀄라이즈용 MOS 트랜지스터, 참조 부호(118)는 상기 Vaa/2 프리차지용 MOS 트랜지스터(115, 116) 및 Vaa/2 이퀄라이즈용 MOS 트랜지스터(117)의 각 게이트에 프리차지/이퀄라이즈 신호 Eqs를 공급하기 위한 프리차지/이퀄라이즈 신호선이다. Vaa/2 발생 회로(119), Vaa/2 프리차지용 MOS 트랜지스터(115, 116), Vaa/2 이퀄라이즈용 MOS 트랜지스터(117) 및 프리차지/이퀄라이즈 신호선(118)은 한 쌍의 비트선 BL, /BL에 Vaa/2 전압을 선택적으로 인가하는 저전압 기입 회로를 형성하고 있다.

통상 기입 시에 한 쌍의 비트선 BL을 Vss로 프리차지하기 위해서는, 프리차지 이퀄라이즈 신호 Eqs를 비활성화하여 저전압 기입 회로의 각 트랜지스터(115, 116, 117)를 오프시키는 한편, 프리차지 이퀄라이즈 신호 Eqr를 활성화하여 통상 기입 회로의 각 트랜지스터(111, 112, 113)를 온시킨다.

저전압 기입 동작 시에, 한 쌍의 비트선 BL을 Vaa/2로 프리차지하기 위해서는, 프리차지 이퀄라이즈 신호 Eqr를 비활성화하여 통상 기입 회로의 각 트랜지스터(111, 112, 113)를 오프시키는 한편, 프리차지 이퀄라이즈 신호 Eqs를 활성화하여 저전압 기입 회로의 각 트랜지스터(115, 116, 117)를 온시킨다.

〈본 발명의 제1 컨셉트에 기초한 제10 실시예〉

도 23은 본 발명의 제1 컨셉트에 기초한 제10 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 나타내는 회로도이다. 이 회로는 도 22를 참조하여 상술한 회로와 비교하여 저전압 기입 회로가 다르고, 그 외의 것은 동일하므로, 동일한 부분에는 도 22에서의 것과 동일한 부호를 부여하고 있다.

Trr은 프리차지 이퀄라이즈 신호 Eqr이 공급되는 통상 기입 회로의 이퀄라이즈 신호선(114)을 접지 전위 Vss에 선택적으로 접속하기 위한 통상 동작용 NMOS 트랜지스터이다.

통상 기입 시에 한 쌍의 비트선 BL, /BL을 Vss로 프리차지하기 위해서는, 저전압 기입 회로의 NMOS 트랜지스터 Trs를 오프시키는 한편, 통상 동작용 NMOS 트랜지스터 Trr은 온시키고, 또한 프리차지 이퀄라이즈 신호 Eqr을 활성화함으로써, 기입 회로의 각 트랜지스터(111, 112, 113)를 온시킨다.

저전압 기입 동작 시에 한 쌍의 비트선 BL, /BL을 Vaa/2로 프리차지하기 위해서는 통상 동작용 NMOS 트랜지스터 Trr은 오프시키고, 저전압 기입 회로의 NMOS 트랜지스터 Trs를 온시키며, 각 트랜지스터(111, 112, 113)를 온시킨다.

도 24는 도 22의 제9 실시예에서의 FeRAM 또는 도 23의 제10 실시예에서의 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도이다.

워드선 WL0∼WL7 중에서 선택 셀에 대응하는 1개(예를 들면, 워드선 WL0)만 "L" 레벨로 설정되고, 그 외의 워드선은 "H" 레벨로 설정된다. 따라서, 선택 워드선 WL0에 접속된 셀, 즉 선택 셀의 MOS 트랜지스터 Tm이 오프 상태로 되고, 한편 비선택 워드선 WL1∼WL7에 접속된 셀, 즉 비선택 셀의 MOS 트랜지스터 Tm은 온 상태로 된다. 그리고, 블록 선택선(예를 들면, BS0 )이 "H" 레벨로 설정되어, 이 "H" 레벨로 설정된 블록 선택선 BS0에 접속된 블록 선택 트랜지스터 Tbs가 온 상태로 된다. 그에 따라, 셀이 선택되고, 선택 셀의 셀 커패시터 Cm이 비트선 BL과 플레이트선 PL과의 사이에 접속되게 된다.

그리고, FeRAM에 열 공정이 가해지기 직전, 예를 들면 웨이퍼 단계에서의 선별 테스트 종료 후 어셈블링 공정 전, 또는 제품 출하 전의 선별 테스트 종료 후 제품 출하 전에, 셀 어레이의 모든 셀 블록에 걸친 동일 행(예를 들면 워드선 WL0의 행)의 셀을 동시에 선택하고, 모든 블록 선택선 BS를 "H" 레벨로 설정하여 모든 블록 선택 트랜지스터 Tbs를 온으로 한 상태에서, 모든 비트선 BL 또는 플레이트선 PL에 상기한 바와 같은 저전압 기입 회로에 의해 저전압 Vx를 인가한다.

선택 워드선 WL0이 "L" 레벨로 설정된 상태에서, 플레이트선 PL에 펄스 전압 VPL(=Vx)을 인가한 경우에는 작은 분극량을 갖는 "0" 데이터가 설정된다. 이에 대하여, 비트선 BL, /BL에 펄스 전압 Vb(=Vx)를 인가한 경우에는 작은 분극량을 갖는 "1" 데이터가 설정된다.

또, 워드선 WL0이 "L" 레벨로 설정되어 있는 기간 내에서, 상기 저전압 펄스 Vx를 도 24에 도시한 바와 같이 복수회 인가함으로써, 상술한 작은 분극량을 갖는 데이터를 보다 확실하게 설정할 수 있다.

또, 블록 선택 트랜지스터 Tbs가 온 상태로 되어 있는 기간 내에서, 상기 펄스 전압 VPL 또는 펄스 전압 Vb를 복수회 인가함으로써, 상술한 작은 분극량을 갖는 데이터를 보다 확실하게 설정할 수 있다.

이러한 동작에 의해, 셀 어레이의 모든 셀 블록에 걸친 동일행의 셀을 동시에 선택할 수 있기 때문에, 메모리 용량이 커지더라도 테스트 시간이 짧게 끝난다.

〈본 발명의 제2 컨셉트>

도 25는 본 발명의 제2 컨셉트에 기초한 FeRAM의 일부를 개략적으로 나타내는 블록도이고, 도 26은 그 히스테리시스 특성 곡선을 나타낸다.

제2 실시예에 따른 FeRAM에서는 메모리 셀 어레이의 셀 블록(20)과 감지 증폭기 S/A와의 사이에 분리용 MOS 트랜지스터(130)를 삽입하고 있다. 그리고, 저전압 기입 시에는, 분리용 MOS 트랜지스터(130)의 게이트에 공급되는 게이트 제어 신호 PHT를 높은 승압 전압 Vpp(통상 기입 전압)로부터 낮은 내부 전원 전압 Vaa로 낮추고, 그에 따라 셀 어레이측의 비트선의 /BL, BL에서의 "1" 데이터 기입 전압을 Vaa-Vt(Vt: 분리용 MOS 트랜지스터(130)의 임계치 전압)로 억제하여, 셀 어레이에 가해지는 열, 스트레스 등에 의한 임프린트 발생을 억제하고 있다.

〈본 발명의 제2 컨셉트에 기초한 제1 실시예〉

도 27은 본 발명의 제2 컨셉트에 기초한 제1 실시예에 따른 FeRAM의 회로도이다. 도 28은 도 27의 제1 실시예에 있어서의 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도이다.

셀 블록(20)은 셀 트랜지스터 Tm의 소스·드레인 사이에 강유전체 커패시터 Cm이 병렬 접속되어 이루어지는 병렬 접속형 단위 셀 8개가 직렬 접속되어 구성되어 있다. 대표적으로, 한 쌍의 비트선 BL 및 /BL 각각에 대하여 2개의 단위 셀이 도시되어 있다. 직렬 접속된 셀의 일단은 플레이트선 PL에 접속되고, 타단은 블록 선택 트랜지스터 Tbs를 통해 비트선 BL에 접속되어 있다.

본 실시예에서는, 도 27에 도시된 바와 같이 메모리 셀 어레이의 셀 블록(20)과 감지 증폭기 S/A와의 사이에서의 한 쌍의 비트선 BL, /BL의 각각에 분리용 MOS 트랜지스터(130)를 삽입하고 있다. 즉, 셀 블록(20)과 감지 증폭기 S/A와의 사이에서 비트선 BL에 분리용 MOS 트랜지스터(130)가 삽입되고, 또한 마찬가지로 셀 블록(20)과 감지 증폭기 S/A와의 사이에서 비트선 /BL에 분리용 MOS 트랜지스터(130)가 삽입되어 있다. 분리용 MOS 트랜지스터(130)에는 게이트 제어 신호선 PHT를 통해 그 게이트에 게이트 제어 신호가 입력된다. 그리고, 통상 동작에서는, 게이트 제어 신호 PHT는 "H" 레벨, 즉 높은 승압 전압 Vpp로, 셀 블록(20)과 감지 증폭기 S/A와는 전기적으로 접속된다.

그리고, 저전압 기입 시, 예를 들면, 패킹 공정 전에 있어서의 기입 시에는 분리용 MOS 트랜지스터(130)의 게이트에 공급되는 게이트 제어 신호 전압 PHT는 도 28에 도시된 바와 같이, 높은 승압 전압 Vpp(통상 기입 전압)로부터 낮은 내부 전원 전압 Vaa로 낮춰진다. 그에 따라, 감지 증폭기측의 비트선 /BL, BL의 전위가 접지 전위 Vss와 내부 전원 전압 Vaa와의 사이에서 진폭되는 상태가 유지되는 한편, 셀 어레이측의 비트선의 /BL, BL에서는 도 28에 도시된 바와 같이, "1" 데이터 기입 전압이 Vaa-Vt(Vt: 분리용 MOS 트랜지스터(130)의 임계치 전압)로 저감된다. 이와 같이, 저전압 기입 시에는 "1" 데이터 기입 전압이 Vaa-Vt로 저감되기 때문에, 셀 어레이에 가해지는 열, 스트레스 등에 의한 임프린트의 발생을 억제하고 있다. 한편, 감지 증폭기측의 비트선 /BL, BL의 전위는, 이 때, 셀 어레이측의 비트선의 /BL, BL의 전위와는 분리되고, 접지 전위 Vss와 내부 전원 전위 Vaa와의 사이에서 진폭되기 때문에, 기입 불량이 발생되지 않는다.

도 28에 도시한 저전압 기입 동작에 있어서 셀에 저장되어 있는 데이터가 "1" 데이터인 경우에는, 분극점은 분극점(c)으로부터 순차적으로 분극점(g), 분극점(i), 분극점(l)으로 변화하여, 작은 분극량을 갖는 데이터 "1"이 된다. 한편, 셀에 저장되어 있는 데이터가 "0" 데이터인 경우에는, 외부로부터 데이터 "1"을 기입함으로써, 분극점은 분극점(e)으로부터 순차적으로 분극점(d), 분극점(i), 분극점(l)으로 변화하여, 작은 분극량을 갖는 데이터 "1"이 된다. 이와 같이, 본 실시예에 있어서도, 상술한 실시예와 마찬가지로, 분극량을 작게 할 수 있어, 임프린트의 문제가 저감된다. 또한, 본 실시예에서는, 플레이트측과 비트선측의 전원을 구분할 필요도 없어 구성이 간단해진다. 또한, 본 실시예에서는, 저전압 기입을 실현하기 위해서 상술한 실시예에서 필요한 플레이트선 "H" 레벨측 전위, 비트선 "H" 레벨측 전위를 칩 내부에서 발생시킬 필요가 없다.

〈본 발명의 제2 컨셉트에 기초한 제2 실시예〉

도 29는 본 발명의 제2 실시예에 따른 강유전체 메모리의 일부의 회로로서, 도 30은 도 29의 제2 실시예에 있어서의 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도이다. 이 회로는 도 27을 참조하여 상술한 제1 실시예의 회로와 비교하여 FeRAM 셀의 구성이 다르고, 그 외의 것은 동일하므로, 동일한 부분에는 도 27에서의 것과 동일한 부호를 부여하고 있다.

FeRAM 셀(10)은 복수(예를 들면 8개)의 단위 셀로 이루어져 있다. 대표적으로, 한 쌍의 비트선 BL 및 /BL 각각에 대하여 2개의 단위 셀을 나타내고 있다.

각 FeRAM 셀(10)의 셀 선택용 트랜지스터 Tst의 드레인은 비트선 BL 또는 /BL에 접속되고, 각 FeRAM 셀(10)의 셀 선택용 트랜지스터 Tst의 게이트는 각각 대응하는 워드선 WL0∼WL에 접속되며, 각 FeRAM 셀(10)의 강유전체 커패시터 Cm의 일단(플레이트 전극)은 각각 대응하는 플레이트선 PL0∼PL에 접속되어 있다.

본 실시예에서는, 도 29에 도시된 바와 같이 메모리 셀 어레이의 셀 블록(20)과 감지 증폭기 S/A와의 사이에서의 한 쌍의 비트선 BL, /BL의 각각에 분리용 MOS 트랜지스터(130)를 삽입하고 있다. 즉, 셀 블록(20)과 감지 증폭기 S/A와의 사이에서 비트선 BL에 분리용 MOS 트랜지스터(130)가 삽입되고, 마찬가지로 셀 블록(20)과 감지 증폭기 S/A와의 사이에서 비트선/BL에 분리용 MOS 트랜지스터(130)가 삽입되어 있다. 분리용 MOS 트랜지스터(130)에는 게이트 제어 신호선 PHT를 통해 그 게이트에 게이트 제어 신호가 입력된다. 그리고 통상 동작에서는 게이트 제어 신호 PHT는 "H" 레벨, 즉 높은 승압 전압 Vpp로, 셀 블록(20)과 감지 증폭기 S/A는 전기적으로 접속된다.

그리고, 저전압 기입 시, 예를 들면 패킹 공정 전에 있어서의 기입 시에는, 분리용 MOS 트랜지스터(130)의 게이트에 인가되는 게이트 제어 신호 전압 PHT는 도 30에 도시된 바와 같이, 높은 승압 전압 Vpp(통상 기입 전압)로부터 낮은 내부 전원 전압 Vaa로 떨어진다. 그에 따라, 감지 증폭기측의 비트선 /BL, BL의 전위가 접지 전위 Vss와 내부 전원 전위 Vaa와의 사이에서 진폭되는 상태가 유지되는 한편, 셀 어레이측의 비트선의 /BL, BL에서는, 도 30에 도시된 바와 같이, "1" 데이터 기입 전압이 Vaa-Vt(Vt: 분리용 MOS 트랜지스터(130)의 임계치 전압)로 저감된다. 이와 같이 저전압 기입 시에는 "1" 데이터 기입 전압이 Vaa-Vt로 저감되기 때문에, 셀 어레이에 가해지는 열, 스트레스 등에 의한 임프린트의 발생을 억제하고 있다. 한편, 감지 증폭기 측의 비트선 /BL, BL의 전위는, 이 때 셀 어레이측의 비트선의 /BL, BL의 전위와는 분리되고, 접지 전위 Vss와 내부 전원 전위 Vaa 사이에서 진폭되기 때문에, 기입 불량이 발생되지 않는다.

도 30에 도시한 저전압 기입 동작에 있어서, 셀에 저장되어 있는 데이터가 "1" 데이터인 경우에는 분극점은 분극점(c)으로부터, 순차적으로 분극점(g), 분극점(i), 분극점(l)으로 변화하여, 작은 분극량을 갖는 데이터 "1"이 된다. 한편, 셀에 저장되어 있는 데이터가 "0" 데이터인 경우에는, 외부로부터 데이터 "1"을 기입함으로써, 분극점은 분극점(e)으로부터, 순차적으로 분극점(d), 분극점(i), 분극점(l)으로 변화하여, 작은 분극량을 갖는 데이터 "1"이 된다. 이와 같이, 본 실시예에 있어서도, 상술한 실시예와 마찬가지로, 분극량을 작게 할 수 있어 임프린트의 문제가 저감된다. 또한, 본 실시예에서는 플레이트측과 비트선측의 전원을 나눌 필요도 없어 구성이 간단해진다. 또한, 본 실시예에서는 저전압 기입을 실현하기 위해서 상술한 실시예에서 필요한 플레이트선 "H" 레벨측 전위, 비트선 "H" 레벨측 전위를 칩 내부에서 발생시킬 필요가 없다.

상술한 모든 실시예의 강유전체 메모리에 있어서도, 웨이퍼 단계에서의 선별 테스트 후의 어셈블링에 의한 열 스트레스나 출하 후의 땜납의 열 스트레스 등에 의한 FeRAM 셀의 열화나 소프트 에러의 발생이 방지되고, 그에 따라 임프린트의 가속이 억제된다.

도 1은 본 발명의 제1 컨셉트에 기초한 FeRAM의 일부를 개략적으로 나타내는 블록도.

도 2는 도 1의 FeRAM에 사용되고 있는 FeRAM 셀의 분극 상태의 일례를 나타내는 히스테리시스 특성 곡선도

도 3은 본 발명의 제1 컨셉트에 기초한 제1 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 4는 도 3의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 5는 본 발명의 제1 컨셉트에 기초한 제2 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 6은 도 5의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 7은 본 발명의 제1 컨셉트에 기초한 제3 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 8은 도 7의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 9는 도 7의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 다른 예를 나타내는 타이밍 신호도.

도 10은 복수의 단위 셀이 직렬 접속되어 이루어지는 셀 블록을 나타내는 회로도.

도 11은 본 발명의 제1 컨셉트에 기초한 제4 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 12는 본 발명의 제1 컨셉트에 기초한 제5 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 개략도.

도 13은 도 11 또는 도 12에 도시한 FeRAM의 저전압 회로 동작의 일례를 나타내는 타이밍 신호도.

도 14는 본 발명의 제1 컨셉트에 기초한 제6 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 15는 도 14의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 16은 본 발명의 제1 컨셉트에 기초한 제7 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 17은 도 16의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 18은 본 발명의 제1 컨셉트에 기초한 제8 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 19는 도 18의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 일례를 나타내는 타이밍 신호도.

도 20은 도 18의 저전압 기입 회로를 이용하여 저전압 기입을 행하는 동작의 다른 예를 나타내는 타이밍 신호도.

도 21은 복수의 단위 셀이 직렬 접속되어 이루어지는 셀 블록을 나타내는 회로도.

도 22는 본 발명의 제1 컨셉트에 기초한 제9 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 23은 본 발명의 제1 컨셉트에 기초한 제10 실시예에 따른 FeRAM의 일부를 나타내는 회로도로서, 특히 도 1의 셀 어레이(11)의 일부와 그에 관련된 저전압 기입 회로(12) 및 기입/판독 회로를 상세하게 나타내는 회로도.

도 24는 도 22 또는 도 23의 FeRAM의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도.

도 25는 본 발명의 제2 컨셉트에 따른 FeRAM의 일부를 개략적으로 나타내는 블록도.

도 26은 도 25의 FeRAM에 사용되고 있는 FeRAM 셀의 분극 상태의 일례를 나타내는 히스테리시스 특성 곡선도.

도 27은 본 발명의 제2 컨셉트에 기초한 제1 실시예에 따른 FeRAM의 일부를 나타내는 회로도.

도 28은 도 27의 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도.

도 29는 본 발명의 제2 컨셉트에 기초한 제2 실시예에 따른 FeRAM의 일부를 나타내는 회로도.

도 30은 도 29의 FeRAM에서의 저전압 기입 동작의 일례를 나타내는 타이밍 신호도.

도 31은 1트랜지스터·1커패시터(1T/1C)로 이루어지는 FeRAM 셀의 등가 회로도.

도 32는 FeRAM 셀에 사용되는 강유전체막의 인가 전계(인가 전압 V)와 분극량 P와의 관계(히스테리시스 곡선)를 나타내는 특성도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : FeRAM 셀

11 : 셀 어레이

12 : 저전압 기입 회로

Claims

각각 강유전체 기억 소자와 상기 강유전체 기억 소자에 직렬 접속된 셀 선택용 트랜지스터를 갖는 복수의 메모리 셀로 이루어지는 셀 어레이와,

상기 각 메모리 셀의 강유전체 기억 소자의 유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 설정하여, 임프린트의 발생을 억제하는 임프린트 억제 수단

을 포함하는 강유전체 메모리.
제1항에 있어서,

상기 임프린트 억제 수단은, 상기 강유전체 기억 소자에 통상 기입 시에 인가되는 전압보다 낮은 저전압을 인가함으로써, 상기 강유전체막의 분극량을 작게 하도록 기입을 행하는 저전압 기입 회로인 강유전체 메모리.
제1항에 있어서,

상기 임프린트 억제 수단은, 상기 강유전체 기억 소자에 상기 강유전체 기억 소자의 항 전압(coercive voltage: Vc)보다 크고, 또한 상기 강유전체 기억 소자의 상기 강유전체막의 분극량이 포화되는 포화 전압보다 낮은 저전압을 인가함으로써 기입을 행하는 저전압 기입 회로인 강유전체 메모리.
제2항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제3항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제2항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제3항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제2항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압한 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제1 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제2 회로

를 포함하는 강유전체 메모리.
제3항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압한 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제1 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제2 회로

를 포함하는 강유전체 메모리.
제2항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제3항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제2항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 비트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제3항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 비트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제1항에 있어서,

상기 각 메모리 셀은, 비트선과 플레이트 사이에 접속되어 있는 강유전체 메모리.
제1항에 있어서,

상기 셀 선택용 트랜지스터의 게이트는, 워드선에 접속되어 있는 강유전체 메모리.
제1항에 있어서,

상기 강유전체 기억 소자는, 강유전체 커패시터로 이루어지는 강유전체 메모리.
각각 강유전체 기억 소자와 상기 강유전체 기억 소자에 병렬 접속된 스위치용 트랜지스터를 갖는 복수의 메모리 셀로 이루어지는 셀 어레이와,

상기 각 메모리 셀의 강유전체 기억 소자의 강유전체막의 분극량을 통상 기입 시에 발생되는 분극량보다 작게 설정하여, 임프린트의 발생을 억제하는 임프린트 억제 수단

을 포함하는 강유전체 메모리.
제17항에 있어서,

상기 임프린트 억제 수단은, 상기 강유전체 기억 소자에 통상 기입 시에 인가되는 전압보다 낮은 저전압을 인가함으로써, 상기 강유전체막의 분극량을 작게 하도록 기입을 행하는 저전압 기입 회로인 강유전체 메모리.
제17항에 있어서,

상기 임프린트 억제 수단은, 상기 강유전체 기억 소자에 상기 강유전체 기억 소자의 항 전압(coercive voltage: Vc)보다 크고, 또한 상기 강유전체 기억 소자의 상기 강유전체막의 분극량이 포화되는 포화 전압보다 낮은 저전압을 인가함으로써 기입을 행하는 저전압 기입 회로인 된 강유전체 메모리.
제18항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제19항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제18항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제19항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제18항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압한 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제1 회로와.

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제2 회로

를 포함하는 강유전체 메모리.
제19항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압한 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제1 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 펄스 전압을 인가하는 제2 회로

를 포함하는 강유전체 메모리.
제18항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제19항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 비트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제18항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 비트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제19항에 있어서,

상기 저전압 기입 회로는,

통상 기입 시의 기입 전압을 분압하여 상기 저전압을 생성하는 저전압 생성 회로와,

상기 메모리 셀에 접속되어 있는 플레이트선에 대하여 상기 저전압의 진폭을 갖는 전압을 인가한 상태에서, 상기 메모리 셀에 접속되어 있는 비트선에 대하여 소정의 진폭을 갖는 펄스 전압을 인가하는 회로

를 포함하는 강유전체 메모리.
제17항에 있어서,

상기 각 메모리 셀은, 셀 선택 트랜지스터를 통해 비트선과 플레이트선과의 사이에 접속되어 있는 강유전체 메모리.
제30항에 있어서,

상기 스위치용 트랜지스터의 게이트는, 워드선에 접속되어 있는 강유전체 메모리.
제17항에 있어서,

상기 메모리 셀이 복수개 직렬로 접속되어 이루어지는 셀 블록이 구성되고, 상기 셀 블록을 선택하는 셀 블록 선택용 트랜지스터를 더 포함하고, 직렬 접속된 상기 메모리 셀은 상기 셀 블록 선택용 트랜지스터를 통해 상기 플레이트선과 상기 비트선 사이에 접속되어 있는 강유전체 메모리.
제32항에 있어서,

상기 셀 블록 선택용 트랜지스터의 게이트는, 셀 블록 선택선에 접속되어 있는 강유전체 메모리.
제17항에 있어서,

상기 강유전체 기억 소자는, 강유전체 커패시터로 이루어지는 강유전체 메모리.
비트선에 접속되고 상기 비트선에 판독된 데이터를 증폭하는 감지 증폭기와, 복수의 메모리 셀로 이루어지는 셀 블록과, 상기 감지 증폭기와 상기 셀 블록 사이에서 상기 비트선에 삽입된 분리용 트랜지스터를 포함하고, 상기 분리용 트랜지스터는, 기입 시에 게이트 제어 신호에 의해 제어되어 상기 셀 블록측의 비트선 전위를 상기 감지 증폭기측의 비트선 전위보다 낮게 하는 강유전체 메모리.
제35항에 있어서,

상기 셀 블록은, 강유전체 기억 소자와 상기 강유전체 기억 소자 셀에 직렬 접속된 셀 선택용 트랜지스터로 각각 이루어지는 복수의 단위 셀로 구성되는 강유전체 메모리.
제36항에 있어서,

상기 셀 선택용 트랜지스터의 게이트는, 워드선에 접속되어 있는 강유전체 메모리.
제36항에 있어서,

상기 각 단위 셀은, 비트선과 플레이트선 사이에 접속되어 있는 강유전체 메모리.
제35항에 있어서,

상기 셀 블록은, 강유전체 기억 소자와 상기 강유전체 기억 소자 셀에 병렬 접속된 스위치용 트랜지스터와, 상기 강유전체 기억 소자 및 상기 스위치용 트랜지스터에 직렬 접속된 셀 선택용 트랜지스터로 각각 이루어지는 복수의 단위 셀로 구성되는 강유전체 메모리.
제39항에 있어서,

상기 스위치용 트랜지스터의 게이트는, 워드선에 접속되어 있는 강유전체 메모리.
제39항에 있어서,

상기 셀 선택용 트랜지스터의 게이트는, 셀 선택선에 접속되어 있는 강유전체 메모리.
제39항에 있어서,

상기 직렬 접속된 복수의 단위 셀은, 셀 블록 선택용 트랜지스터를 통해 플레이트선과 상기 비트선과의 사이에 접속되어 있는 강유전체 메모리.
제42항에 있어서,

상기 셀 블록 선택용 트랜지스터의 게이트는, 셀 블록 선택선에 접속되어 있는 강유전체 메모리.