CN1220265C - 强电介质存储器 - Google Patents
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Abstract
本发明公开了一种强电介质存储器，其具有：单元阵列，由具有各强电介质存储元件和与所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成；印记抑制部，设定使各所述存储单元的强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量还要小，抑制印记发生。
Description
相关申请的交叉申请
本申请基于并主张2001年3月5日提交的在先日本专利申请2001-060422的优先权，此处参考引入其全部内容。
技术领域
本发明涉及强电介质存储器(ferroelectric random access memory)(FeRAM)；尤其是有关FeRAM存储单元(FeRAM单元)的印记(Imprint)限制。
背景技术
FeRAM作为低耗电的半导体存储装置，近年来得到迅速研究和开发，例如记载在美国专利US4,873,664(Eaton.Jr)和S.S.Eaton，Jr et al.“A FerroeletricDRAM Cell for High Desity NVRAMs”.ISSCC Digest of Technical Papers，pp.130-131，Feb.1988等中。
在FeRAM单元中使用的强电介质膜(ferroelectric insulation film)中，外加电场使电荷产生极化(polarization of charges)，呈现外加电压和极化关系的所谓磁滞特性(hysleresis characteristic)。
过去，提出各种构成的FeRAM单元方案，有在电极间使用强电介质膜的强电介质电容器C上连接单元选择用MOS晶体管T组成的1个晶体管和1个电容器(1T/1C)型构成的FeRAM单元，和以2个1T/1C型FeRAM单元为1组使用的2T/2C型构成的FeRAM单元等。
图31表示作为FeRAM单元一个例子，1个晶体管和1个电容器(1T/1C)型构成的等效电路。
在把该FeRAM单元多个配置成行列状的存储单元阵列中，各单元的单元选择用MOS晶体管Tst的漏极被连接到位线上，单元选择用MOS晶体管Tst的栅极被连接到字线WL上，强电介质电容器Cm的一端(板极)被连接到板极线PL上。
图32是表示FeRAM单元上使用的强电介质膜的外加电场(外加电压V)和极化量P之间关系(磁滞曲线)的特性图。
如从该磁滞特性了解到，在没有于FeRAM单元强电介质电容的强电介质膜上施加电场的状态下，即，在电容器电极间的外加电压V＝0的状态下，通过强电介质膜的残留极化Pr为“正”或为“负”确定的二进制数据被存储在FeRAM单元上。
这里，残留极化Pr的“正”、“负”表示在强电介质电容器的板极和位线侧电极之间极化向何方，朝向其一方向，将展现极化的状态定义为“1”，朝向其它的方向，将展现极化的状态定义为“0”。
但是，为了谋求如上所述的FeRAM的可靠性的提高，可例举提高FeRAM单元可改写次数，谋求数据的长其保存，谋求提高耐候性，印记的抑制等，但是改善难的一个是印记的抑制。
所谓印记是在FeRAM单元上写入数据的状态(强电介质膜极化状态)通过长时间放置，或在FeRAM单元上写入数据的状态下强电介质膜暴露在高温下的情况下，在极化磁畴周围使稳定极化的方向聚集可动的电荷，结果成为在强电介质膜上产生内部电场状态的现象。此外，在FeRAM单元的通常工作中，不发生印记。
在强电介质膜上产生的上述内部电场由于是暂时的，所以，尽管印记不是引起称为元件破坏和老化的硬故障的现象，但是，会引起不做与FeRAM单元的存储数据的极化方向相反方向的极化数据正确写入的软故障。
这里，具体地对FeRAM单元印记问题进行说明。
在FeRAM的制造过程中，例如在晶片阶段进行用于筛分基片区域是正常区域还是故障区域的筛分测试之后，将晶片切断成基片，把各基片封组成封装状态时，和在FeRAM上写入数据的状态下进行出厂测试后把FeRAM焊接在例如应用制品的电路板上时，常常在极化状态下的FeRAM单元上施加200至300℃的高温。在该情况下，产生印记。
在图32中，强电介质电容器的残留极化Pr朝向例如定义成存储数据“1”的方向的情况下的磁滞特性用实线表示，在这之后，产生印记情况的磁滞特性用虚线表示。产生印记情况下的磁滞特性偏离中心位置，使是否受到偏压。
在象这样的印记产生情况下的磁滞特性中，加速极化状态，转换成反向极化状态变难，反向极化状态读出信号变小，FeRAM单元特性降低。
即，在图32中，在读出数据“1”的情况下，表示强电介质电容器的容量C和外加电压V和电荷量Q之间关系(Q＝CV)的直线和磁滞特性的交叉点的读出电位，在磁滞特性为实线A的情况下是a，磁滞特性为虚线B的情况下为b。读出信号量变小。
问题在于如上所述的已有的FeRAM，强电介质膜经长时间放置，或暴露在高温下加快引起印记，发生软故障。
发明内容
根据本发明的一个方面，提供一种强电介质存储器，其具有：由具有强电介质存储元件和与所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成的单元阵列；和设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记发生的印记抑制部。
根据本发明的另一方面，提供一种强电介质存储器，其具有：由具有强电介质存储元件和与所述强电介质存储元件并联连接的开关用晶体管的多个存储单元组成的单元阵列；和设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记发生的印记抑制部。
根据本发明的再一方面，提供一种强电介质存储器，其具有：与位线连接，放大在所述位线上读出的数据的读出放大器；和由多个存储单元组成的单元块；和在所述读出放大器和所述单元块之间插入到所述位线中的分离用晶体管；所述分离用晶体管在写入时利用栅极控制信号进行控制，使所述单元块侧的位线电位比所述读出放大器侧的位线电位低。
附图说明
图1是表示本发明第1概念的FeRAM一部分的示意性方框图；
图2是表示在图1的FeRAM中使用的FeRAM单元的极化状态的例子的磁滞特性曲线图；
图3是表示本发明第1概念的第1实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图4是表示使用图3低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图5是表示本发明第1概念的第2实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图6是表示使用图5低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图7是表示本发明第1概念的第3实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图8是表示使用图7低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图9是表示使用图7低电压写入电路进行低电压写入的工作另一个例子的定时信号图；
图10是表示多个单位单元串联连接组成的单元块电路图；
图11是表示本发明第1概念的第4实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图12是表示本发明第1概念的第5实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图13是表示图11或图12的FeRAM低电压写入工作的一个例子的定时信号图；
图14是表示本发明第1概念的第6实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图15是表示使用图14低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图16是表示本发明第1概念的第7实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图17是表示使用图16低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图18是表示本发明第1概念的第8实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图19是表示使用图18低电压写入电路进行低电压写入的工作一个例子的定时信号图；
图20是表示使用图18低电压写入电路进行低电压写入的工作另一个例子的定时信号图；
图21是表示多个单位单元串联连接组成的单元块电路图；
图22是表示本发明第1概念的第9实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图23是表示本发明第1概念的第10实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图24是表示图22或图23的FeRAM低电压写入工作一个例子的的定时信号图；
图25是表示本发明第2概念的FeRAM一部分示意性方框图；
图26是表示图25的FeRAM中使用的FeRAM单元的极化状态的例子的磁滞特性曲线图；
图27是表示本发明第2概念的第1实施例的FeRAM一部分的电路图；
图28是表示图27的FeRAM的低电压写入工作一个例子的定时信号图；
图29是表示本发明第2概念的第2实施例的FeRAM一部分的电路图；
图30是表示图29的FeRAM的低电压写入工作一个例子的定时信号图；
图31是由1个晶体管和1个电容器(1T/1C)组成的FeRAM单元等效电路图；
图32是表示在FeRAM单元中使用的强电介质膜的外加电场(外加电压V)和极化量P之间关系(磁滞曲线)的特性图。
具体实施方式
下面参照附图详细说明本发明实施例。
(本发明的第1概念)
图1是表示本发明第1概念的FeRAM一部分的示意性方框图；图2是表示在图1的FeRAM中使用的FeRAM单元的极化状态的例子的磁滞特性曲线图。
首先参照图1及图2说明FeRAM构成及工作的概要。该FeRAM具有：以行列状配置由各强电介质存储元件和单元选择用MOS晶体管组成的FeRAM多个单元形成的单元阵列11；和设定成使各FeRAM单元的强电介质存储元件的强电介质膜极化量小于通常写入时产生的极化量，抑制印记产生的印记抑制部12。
作为印记抑制部12的一个例子，如后所述，根据在各FeRAM单元的强电介质电容器上施加的低电压Vx要低于通常写入时施加的电压，使用这样的低电压写入电路，在进行写入时使所述强电介质膜的极化量小于通常写入时产生的极化量。
所述低电压Vx要比图2中所示的强电介质电容器的强迫电压(coercivevoltage)Vc大，最好比强电介质电容器极化量饱和的饱和电压(saturation voltage)要低。在通常写入之后，如果是数据“1”，那么极化点为c；如果数据是“0”那么极化点为e，但是，在因低电压Vx产生的低电压写入之后，如果是数据“1”，那么极化点为j，如果数据为“0”，那么极化点为h。
所述低电压写入电路12是所要时期的驱动的电路，在FeRAM上施加热工序之前，要求驱动。
即，在FeRAM制造的晶片阶段，在FeRAM单元上写入数据产生的FeRAM单元的极化状态下，在用于基片区域是正常区域还是故障区域的筛分测试后，将晶片切断成基片，由于各基片组装成封装状态的工序中施加热，所以在晶片阶段中的筛分测试之后，在移动到下面的工序之前，最好进行低电压Vx写入。
并且，一般在封装状态下组装后，在FeRAM单元上再次写入数据，在以此产生的FeRAM单元极化状态下，进行筛分各封装的正品还是废品的筛分测试之后，作为选择正品作为制品出厂，但是，在出厂后的客户端，当将封装焊接在例如应用制品的电路衬底上时，在FeRAM单元上施加200至300℃的高温。而且，还可能封装状态的FeRAM在出厂到该客户端之前经长时间的高温中保存。因此，在封装阶段中筛分测试结束之后，在出厂之前，最好进行低电压Vx的写入。
(本发明第1概念的第1实施例)
图3是表示本发明第1概念的第1实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；
图4是表示使用图3低电压写入电路向FeRAM单元进行低电压写入的工作一个例子的定时信号图；
在图3中，10是FeRAM单元；BL是位线；WL是字线；PL是板极线。S/A是连接到位线BL的读出放大器；Trp是选择性把通常写入电压Vaa连接到读出放大器S/A上的PMOS晶体管；Trn是把接地电位Vss连接到读出放大器S/A上的NMOS晶体管。
31是用2个电阻R、R分配通常写入电压Vaa例如产生Vaa/2电压的电阻分压电路；Trs是用于把Vaa/2电压选择性连接到读出放大器S/A的PMOS晶体管。电阻分压电路31及PMOS晶体管Trs形成通过读出放大器S/A在位线BL上选择性施加Vaa/2电压的低电压写入电路。
在通常写入时，通过读出放大器S/A施加Vaa电压于位线BL上，使PMOS晶体管Trs关闭，使PMOS晶体管Trp导通。
为了在低电压写入时通过读出放大器S/A在位线BL上施加Vaa/2的脉冲电压，使PMOS晶体管Trp关闭，使PMOS晶体管Trs导通。
各FeRAM单元10是由串联连接的单元选择用MOS晶体管Tst以及强电介质电容器Cm组成的单位单元，单元选择用MOS晶体管Tst的漏极连接到位线BL上，单元选择用MOS晶体管Tst的栅极连接到字线WL上，强电介质电容器Cm的一端(板极)连接到板极线PL上。
图4是表示使用图3的FeRAM低电压在FeRAM单元上进行低电压写入的工作一个例子的定时信号图。
在该低电压写入中，把施加到位线BL上的脉冲电压Vb作为具有施加在板极线PL上的电压VPL的振幅1/2的低电压Vx，并且，Vx设定成比强迫电压Vc大的值。
说明有关其工作，首先，如图4所示，在规定位线BL为0V的预充电状态，选择字线WL，接着，在板极线PL上施加电压VPL。以此，与初期的数据无关，FeRAM单元10的极化点成为脉冲电压VPL施加期间(k)中图2的极化点d，在脉冲电压VPL施加结束时间点(1)中，成为图2中的极化点e，成为具有通常极化量的数据“0”。
这以后，在位线BL上施加脉冲电压Vb(＝Vx)。借助这一点，FeRAM单元10的极化点成为在脉冲电压Vb施加期间(m)图2中的极化点i，成为在脉冲电压Vb施加结束时刻(n)中图2中的极化点j，成为具有小极化量的数据“1”。
这时，如若选择连接到施加脉冲电压Vb的位线BL的所有单元10的字线WL，那么，由于那些单元全部同时存取，所以使极化效率提高。
(本发明第1概念的第2实施例)
图5是表示该发明第1概念的第2实施例的FeRAM一部分的电路图；尤其是图1中单元阵列11的一部分及其相关连的低电压写入电路12及写入/读出电路的电路图。
图6是表示使用图5的FeRAM低电压写入电路，进行在FeRAM单元上作低电压写入工作的一个例子的定时信号图。
10是FeRAM单元；BL是位线；WL是字线；PL是板极线。S/A是连接到位线BL的读出放大器；Trp是用于把通常写入电压Vaa连接到读出放大器S/A上的PMOS晶体管；Trp是用于把通常写入电压Vaa连接到读出放大器S/A上的PMOS晶体管；Trn是用于把接地电位Vss连接到读出放大器S/A上的NMOS晶体管。
51是板极线选择用的板极线解码器电路；52是通过板极线解码器电路51输出驱动，用于在板极线PL上供给板极电压VPL的板极线驱动电路；Trr是用于在板极线驱动电路52上选择性连接通常写入电压Vaa的PMOS晶体管。53是接受通常写入电压Vaa，产生Vaa/2电压的Vaa/2产生电路。Trs是用于在板极线驱动电路52上选择性连接上述Vaa/2的PMOS晶体管。Vaa/2产生电路53及PMOS晶体管Trs形成在板极线PL上选择性施加Vaa/2电压的低电压写入电路。
在通常写入时，为了在板极线PL上施加Vaa电压，使PMOS晶体管Trs关闭，使PMOS晶体管Trr导通。
在低电压写入工作时，为了在板极线PL上施加Vaa/2的脉冲电压，使PMOS晶体管Trr关闭，使PMOS晶体管Trs导通。
各FeRAM单元10是由串联连接的单元选择用MOS晶体管Tst及强电介质电容器Cm组成的单位单元，单元选择用MOS晶体管Tst的漏极被连接到位线BL上，单元选择用MOS晶体管Tst的栅极被连接到字线WL上，强电介质电容器Cm的一端(板极)被连接到板极线PL上。
图6是表示使用图5的FeRAM低电压写入电路，进行往FeRAM单元的低电压写入工作的一个例子的定时信号图。
在该低电压写入中，把施加在板极线PL上的脉冲电压VPL作为具有施加在位线BL上的电压Vb的约1/2振幅的低电压Vx。并且，最好设定成比强迫电压Vc大的值。
说明有关工作，首先，如图6所示，在规定板极线PL为0V的状态下，选择字线WL，接着，在位线BL上施加脉冲电压Vb。以此，与初期数据无关，FeRAM单元10的极化点成为脉冲电压Vb施加期间(k)的图2中的极化点f，在图6中的脉冲电压Vb施加结束的时刻(1)中成为图2中的极化点c，成为具有通常极化量的数据“1”。
其后，在板极线PL上施加脉冲电压VPL(＝Vx)。以此，FeRAM单元10的极化点成为在脉冲电压VPL施加期间(m)的图2中的极化点g，在脉冲电压VPL施加结束的时刻(n)中成为图2中的极化点h，成为具有小极化量的数据“0”。
(本发明第1概念的第3实施例)
图7是表示本发明第1概念的第3实施例的FeRAM一部分的电路图，尤其是，图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图。该电路具有在位线BL上选择性施加Vaa/2电压的电路和板极线PL上选择性施加Vaa/2电压的电路。图8是表示使用图7的FeRAM低电压写入电路，在FeRAM单元上进行低电压写入工作的一个例子的定时信号图。
10是FeRAM单元；BL是位线；WL是字线；PL是板极线。S/A是与位线BL连接的读出放大器；Trp是用于在读出放大器S/A上连接通常写入电压Vaa或Vaa/2电压的PMOS晶体管；Trn是在读出放大器S/A上连接接地电位Vss的NMOS晶体管。PMOS晶体管Trp及NMOS晶体管Trn形成通过读出放大器S/A在位线BL上施加通常写入电压Vaa或低压写入电压Vaa/2的电路。
71板极线选择用板极线解码电路；72是用板极线解码电路71的输出进行驱动，供给板极线PL板极电压VPL的板极线驱动电路。
73是分离通常写入电压Vaa产生Vaa/2电压的电阻分压电路(Vaa/2产生电路)；74是电压比较电路；Trr是在电压比较电路74的其一节点(+)上选择性连接通常写入电压Vaa的MOS晶体管；Trs是在电压比较电路74的其一节点(+)上选择性连接Vaa/2的MOS晶体管。
Trf是返回控制用MOS晶体管，通常写入电压Vaa被施加在源极上，栅极被连接在电压比较电路74的输出节点上，板极与电压比较电路74的其他输入节点(-)连接，同时，与板极线驱动电路72的工作电源节点连接。
Vaa/2产生电路73、MOS晶体管Trs及Trs、电压比较电路74、MOS晶体管Trf及板极线驱动电路72形成在板极线PL上选择性施加通常写入电压Vaa或低压写入电压Vaa/2的电路。
在通常写入时，为了在板极线PL上施加Vaa电压，使MOS晶体管Trs关闭，使MOS晶体管Trr导通。
而且，在低压写入时，为了在板极线PL上施加Vaa/2脉冲电压，使MOS晶体Trr关闭，使MOS晶体管Trs导通。
而且，在低压写入工作时，为了在板极线PL上施加Vaa/2脉冲电压，使MOS晶体管Trr关闭，使MOS晶体管Trs导通。
各FeRAM单元10是由串联连接的单元选择用MOS晶体管Tst及强电介质电容器Cm组成的单位单元，单元选择用MOS晶体管Tst的漏极与位线BL连接，单元选择用MOS晶体管Tst的栅极与字线WL连接，强电介质电容器Cm的一端(板极)与板极线PL连接。
图8是表示用图7的FeRAM低电压写入电路在FeRAM单元上作低电压写入的工作的一个例子的定时信号图。
在该写入中，把位线预充电电压Vb作为具有在板极线PL上施加的脉冲电压VPL的约1/2振幅的电压，以此，作低电压写入。
说明有关其工作，首先，如图8所示，在将位线BL预充电到位线充电电压Vb(约1/2VPL)的状态下，提高字线电压Vwl，选择字线WL。以此，FeRAM单元10的极化点在字线WL选择后的期间(k)成为图2中的极化点i。其后，在板极线PL上施加脉冲电压VPL一次以上。这时，当脉冲电压VPL等于位线电压Vb时(1)，FeRAM单元10的极化点为图2中的极化点j。然后，FeRAM单元10的极化点在脉冲电压VPL施加期间(m)为图2中的极化点g，在脉冲电压VPL等于位线电压Vb时(n)，为图2中的极化点h。
象这样，在位线BL上施加固定电压1/2VPL的状态下，通过在板极线PL上施加一次以上的脉冲电压VPL，由于用通常写入电压时的约1/2的电压进行往FeRAM单元10的数据写入，所以，强电介质电容的极化量要小于通常写入时的极化量。
图9是表示使用图7的FeRAM低电压写入电路，在FeRAM单元上写入数据的低电压写入工作的其他例子的定时信号图。
在该低电压写入中，通过把在板极线PL上施加的脉冲电压VPL作为具有在位线BL上施加的脉冲电压Vb的约1/2振幅的电压，进行低电压的写入。
下面说明有关工作，首先，如图9所示，在把板极线PL预充电到板极线预充电电压VPL(约1/2Vb)的状态下，字线电压Vwl提高选择字线WL，这样，FeRAM单元10的极化点在字线WL选择后的期间(k)为图2中的极化点g。其后，位线BL上施加脉冲电压Vb一次以上。这时，在脉冲电压Vb等于脉冲电压VPL时(1)，FeRAM单元10的极化点为图2中的h。然后，FeRAM单元10的极化点在脉冲电压Vb施加期间(m)中为图2中的极化点i，脉冲电压Vb等于脉冲电压VPL的点时(n)为图2中的极化点j。
象这样，在板极线PL上提供固定电压约1/2的状态下，通过在位线BL上施加脉冲电压Vb一次以上，由于用通常写入时的1/2电压进行往FeRAM单元10的数据写入，所以强电介质电容器的极化量成为小于通常写入时的极化量。
(本发明第1概念的第4实施例)
图10是表示由多个(该实施例中为8个)单位单元10组成的单元块的电路图。在图10中，具有代表性的只是4个单位单元。
各FeRAM单元10的单元选择用MOS晶体管Tst的漏极被连接到位线BL或/BL上，各FeRAM单元10的单元选择用MOS晶体管Tst的栅极连接到各对应的字线WL0～WL7上。各FeRAM单元10的强电介质电容器Cm的一端(板极)被连接到各对应的板极线PL0，PL1，…PL7上。
图11是本发明第1概念的第4实施例的FeRAM一部电路图，尤其是详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图。
WL0～WL7是字线，PL0～PL7是板线，BL及/BL是辅助的一对位线，S/A是与一对位线BL/BL连接的读出放大器，Trp是用于在读出放大器S/A上连接通常写入电压Vaa的PMOS晶体管，Trn是用于在读出放大器S/A上连接接地电压Vss的NMOS晶体管。
111及112是用于在一对位线BL./BL上选择性连接通常写入工作用的预充电电压(接地电位)Vss的Vss预充电用MOS晶体管，113是一对位线BL./BL间连接的Vss补偿用MOS晶体管，114是在上述Vss预充电用MOS晶体管111、112及Vss补偿用MOS晶体管113的各栅极上供给预充电/补偿信号Eqr的补偿信号线。Vss预充电用MOS晶体管111及112、补偿用MOS晶体管113及补偿信号线114形成在一对位线BL./BL上选择性施加Vss的通常写入电路。
119是接受通常写入电压Vaa及接地电位Vss，产生Vaa/2电压的Vaa/2产生电路，115及116是在各个位线BL./BL上选择性连接低电压写入工作用预充电电压Vaa的Vaa/2预充电用MOS晶体管，117是一对位线BL./BL之间连接的Vaa/2补偿用MOS晶体管，118是在Vaa/2预充电用MOS晶体管115、116及Vaa/2补偿用MOS晶体管117的各栅极上供给预充电/补偿信号Eqs的预充电/补偿信号线。Vaa/2发生电路119、Vaa/2补偿用MOS晶体管115及116、Vaa/2补偿用MOS晶体管117、及预充电/补偿信号线118形成在一对位线BL./BL上选择性施加Vaa/2的低电压写入电路。
120是在所述通常写入电路及低压写入电路和单元块20之间串联插在各位线BL上，利用栅极控制信号φi控制的传输门用MOS晶体管。
在通常写入时，为了使一对位线BL预充电到Vss，使预充电/补偿信号Eqs不被激活，使低压写入电路的各晶体管115、116、117关闭，另一方面激活预充电/补偿信号Eqr，使通常写入电路的各晶体管111、112、113导通。
为了在低电压写入工作时，使一对位线BL预充电到Vaa/2，使预充电/补偿信号Eqr非激活，关闭通常写入电路就各晶体管111、112、113，另一方面，激活预充电/补偿信号Eqs，导通低电压写入电路的各晶体管115、116、117。
(本发明第1概念的第5实施例)
图12是该发明的第1概念第5实施例的FeRAM电路，尤其是详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路图。
该电路参照图11，与所述的电路比较，低压写入电路不同，其他相同，所以在相同的部分用与图11相同的标号。
Trr是选择性地把供给预充电/补偿信号Eqr的通常写入电路的补偿信号线114连接到接地电位Vss的通常工作用的NMOS晶体管。
Vaa/2产生电路121使用通过电阻R、R分配通常写入电压Vaa，产生Vaa/2电压的电阻分压电路。Trs选择性地把所述Vaa/2电压连接到所述补偿信号线114及一对位线BL./BL上的NMOS晶体管。Vaa/2产生电路121及NMOS晶体管Trs形成低电压写入电路。
在通常写入时，为了把位线BL./BL预充电到Vss，使低电压写入电路的NMOS晶体管Trs关闭，另一方面，使通常工作用的NMOS晶体管Trr导通，并且，通过激活预充电/补偿信号Eqr，使写入电路的各晶体管111、112、113导通。
在低电压写入工作时，为了使一对位线BL./BL预充电到Vaa/2，使通常工作的NMOS晶体管Trr关闭，另一方面，使低电压写入电路的NMOS晶体管Trs导通，使各晶体国111、112、113导通。
图13是表示图11的第4实施例的FeRAM，或图12的第5实施例的FeRAM低电压写入工作一个例子的定时信号。
在字线WL0～WL7中，仅对应于1根(例如字线WL0)设定成“H”电平，这以外的字线设定成“L”电平。从而，与选择字线WL0连接的单元，即选择单元的MOS晶体管成导通状态，另一方面，与非选择的字线WL1～WL7连接的单元，即非选择单元的MOS晶体管成关闭状态。以此，栅极被连接到选择字线WL0的单元的单元电容器被连接在位线BL./BL和板极线PL0之间。
然后，对FeRAM施加热工序之前，例如在晶片阶段的筛分测试结束后的组装工序前，或，制品出厂前的筛分测试结束后制品出厂前，在同时选择有关单元阵列的全部单元块的同一行(例如字线WL0行)的单元的状态下，通过如前所述的低电压写入电路在板极线PL0或所有的位线BL上施加低电压Vx。
在把选择字线WL0设定成“H”电平的状态下，在板极线PL0上施加脉冲电压VPL(＝Vx)的情况下，设定具有小极化量的“0”数据。与此相反，当在位线BL./BL上施加脉冲电压Vb(＝Vx)的情况下，设定具有小的极化量的“1”数据。
此外，在把字线WL0设定成“H”电平的期间内，如图13所示，通过把所述低电压脉冲Vx施加多次，能更加可靠地设定具有上述小的极化量的数据。
根据这样的工作，由于可同时选择有关单元阵列的全部单元块的同一单元，所以，即使存储容量加大，只要测试时间缩短就行。
(本发明第1概念的第6实施例)
图14是表示该发明第1概念的第6实施例的FeRAM一部分的电路图，尤其是详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图。该电路与参照图3所述的第1实施例的电路相比较，FeRAM单元的构成不同，由于其他相同，所以相同的部分与在图3用同样的标号。
图15是表示使用图14的FeRAM的低电压写入电路，在FeRAM单元上进行数据写入的低电压写入工作的一个例子的定时信号图。
在图14中，10是FeRAM单元，Tst是单元选择晶体管，ST是单元选择信号线，BL是位线，WL是字线，PL是板极线。S/A是与位线BL连接的读出放大器，Trp是在读出放大器S/A上选择性连接通常写入电压Vaa的PMOS晶体管，Trn是在读出放大器S/A上连接接地电位Vss的NMOS晶体管。
FeRAM单元10是TC并联连接型单位单元，使开关用MOS单元晶体管Tm并联连接在强电介质电容器Cm上。TC并联连接型单位单元例如在美国专利US5,903,492(Daisaburo Takashima)中作了详细说明。
开关用MOS晶体管Tm的源极(强电介质电容器Cm的板极侧)被连接到板极线PL上，开关用MOS晶体管Tm的漏极(强电介质电容器Cm的存储器电极侧)通过单元选择用晶体根Tst被连接到位线BL上。开关用MOS晶体根Tm的栅极被连接到字线WL上。单元选择用晶体管Tst的栅极被连接到单元选择信号线ST上。
31是用2个电阻R、R分配的通常写入电压Vaa，例如产生Vaa/2电压的电阻分压电路，Trs是把Vaa/2电压选择性地连接到读出放大器S/A上的PMOS晶体管。电阻分压电路31及PMOS晶体管Trs形成通过读出放大器S/A选择性地在位线BL上施加Vaa/2电压的低电压写入电路。
在通常写入时，为了通过读出放大器S/A在位线BL上施加Vaa电压，使PMOS晶体管Trs关闭，使PMOS晶体管Trp导通。
在低电压写入工作时，为了通过读出放大器S/A在位线BL上施加Vaa/2的脉冲电压，使PMOS晶体管Trp关闭，使PMOS晶体管Trs导通。
图15是表示使用图14的FeRAM的低电压写入电路在FeRAM单元上进行低电压写入的工作一个例子的定时信号图。
在该低电压写入中，把位线BL上施加的脉冲电压Vb作为具有施加在板极线PL上的电压VPL的约1/2振幅的低电压Vx，并且，Vx设定成比反抗电压Vc大的值。
说明有关工作，首先，如图15所示，在把位线BL预充电到0V状态下，将字线WL设定成“L”电平，使单元10的晶体管Tm处于关闭状态。另一方面，把单元选择信号线ST设定成“H”电平，使单元选择晶体管Tst处于导通状态。接着，在板极线PL上施加脉冲电压VPL。这样，与初期的数据无关，FeRAM单元10的极化点在脉冲电压VPL施加期间(k)成为图2中的极化点d。在脉冲电压VPL施加结束的时刻(1)中，成为图2中的极化点e，成为具有通常极化量的数据(0)。
这以后，在位线BL上施加脉冲电压Vb(＝Vx)。FeRAM单元10的极化点在脉冲电压Vb施加期间(m)成为图2中的极化点i，脉冲电压Vb施加结束的时刻(n)中成为图2中的极化点j，成为具有小的极化量的数据“1”。
这时，如果选择连接施加脉冲电压Vb的位线BL的全部单元10的单元选择信号线ST，那么，由于这些单元全部同时存取，所以所有单元的极化所需时间缩短。
(本发明第1概念的第7实施例)
图16是表示该发明第1概念的第7实施例的FeRAM一部分的电路图，尤其是表示图1中的单元阵列11的一部分及其关连的低压写入电路12及写入/读出电路的电路图。该电路与参照图5所述的第2实施例的电路比较，FeRAM单元的构成不同，由于其他的相同，所以在相同的部分用与图5同样的标号。
图17是表示使用图16的FeRAM低电压写入电路在FeRAM单元上进行低电压写入的工作一个例子的定时信号图。
10是FeRAM单元，BL是位线，Tst是单元选择晶体管，ST是单元选择信号线，WL是字线，PL是板极线。S/A与位线BL连接的读出放大器，Trp是在读出放大器S/A上连接通常写入电压Vaa的PMOS晶体管，Trn是读出放大器S/A上连接接地电位Vss的NMOS晶体管。
FeRAM单元10是TC并联连接型单位单元，在强电介质电容器Cm上并联连接开关用MOS单元晶体管Tm。
开关用MOS晶体管Tm源极(强电介质电容器Cm的板电极侧)连接到板极线PL上，开关用MOS晶体管Tm的漏极(强电介质电容器Cm存储器电极侧)通过单元选择用晶体管Tst与位线BL连接。开关用MOS晶体管Tm的栅极被连接到字线WL上。单元选择用晶体管Tst的栅极与单元选择信号线ST连接。
51是板极线选择用板极线解码电路，52是用板极线解码电路51的输出驱动，把板极电压VPL供给板极线PL的板极线驱动电路，Trr是在板极线驱动电路52上选择性连接通常写入电压Vaa的PMOS晶体管。53是接受通常写入电压Vaa，产生Vaa/2电压的Vaa/2产生电路。Trs是在板极线驱动电路52上选择性连接Vaa/2电压的PMOS晶体管。Vaa/2产生电路53及PMOS晶体管Trs形成选择性施加Vaa/2电压于板极线PL上的低电压写入电路。
在通常写入时，为了在板极线PL上施加Vaa电压，使PMOS晶体管Trs关闭，使PMOS晶体管Trr导通。
在低压写入工作时，为了在板极线PL上施加Vaa/2脉冲电压，使PMOS晶体管Trr关闭，使PMOS晶体管Trs导通。
图17是表示使用图16的FeRAM低压写入电路，在FeRAM单元上进行低压写入工作的一个例子的定时信号图。
在该低电压写入中，把在板极线PL上施加的脉冲电压VPL作为具有在位线BL上施加的电压Vb的约1/2振幅的低电压Vx，并且，最好把Vx设定成比反抗电压Vc大的值。
说明有关其工作，首先，如图17所示，在规定板极线PL为0V的状态下，设定字线WL为“L”电平，使单元10的晶体管Tm处于关闭状态下。另一方面，将单元选择信号线ST设定为“H”电平，使单元选择晶体管Tst处于导通状态。接着，在位线BL上施加脉冲电压Vb。这样，与初期数据无关，FeRAM单元10的极化点在脉冲电压Vb施加期间(k)，成为图2中的极化点f，在图16中的脉冲电压Vb施加结束的时刻(1)中，成为图2中的极化点c，成为具有通常极化量的数据“1”。
这以后，在板极线PL上施加脉冲电压VPL(＝Vx)。FeRAM单元10极化点在脉冲电压VPL施加期间(m)成为图2中的极化点g，在脉冲电压VPL施加结束的时刻(n)中，成为图2中的极化点h，成为具有小的极化量的数据“0”。
(本发明第1概念的第8实施例)
图18是表示该发明第1概念的第8实施例的FeRAM一部分的电路，尤其是，表示图1中的单元陈列11的一部分及其关连的低压写入电路12及写入/读出电路的电路图。该电路与参照图7所述的第3实施例的电路相比较，FeRAM单元的构成不同，由于其他的相同，所以相同的部分用与图7相同的标号。图19是表示使用图18FeRAM的低压写入电路，在FeRAM单元上进行低压写入的工作的一个例子的定时信号图。
10是FeRAM单元，BL是位线，Tst是单元选择晶体管，ST是单元选择信号线，WL是字线，PL是板极线。S/A是与位线BL连接的读出放大器，Trp是在读出放大器S/A上连接通常写入电压Vaa或Vaa/2电压PMOS晶体管，Trn是在读出放大器S/A上接地电位Vss的NMOS晶体管。PMOS晶体管Trp及NMOS晶体管Trn形成通过读出放大器S/A在位线BL上施加通常写入电压Vaa或低电压写入电压Vaa/2的电路。
FeRAM单元10是TC并联型单位单元，在强电介质电容器Cm上并联连接开关用MOS单元晶体管Tm。
开关用MOS晶体管Tm的源极(强电介质电容器Cm的板极侧)被与板极线PL连接，开关用MOS晶体管Tm的漏极(强电介质电容器Cm的存储电极侧)通过单元选择用晶体管Tst与位线BL连接。开关用MOS晶体管Tm的栅极与字线WL连接。单元选择用晶体管Tst的栅极与单元选择信号线ST连接。
71是板极线选择用板极线解码器电路，72是由板极线解码器电路71的输出驱动，在板极线PL上供给板极电压VPL的板极线驱动电路。
73是分割通常写入电压Vaa，产生Vaa/2电压的电阻分压电路(Vaa/2产生电路)，74是电压比较电路，Trr在电压比较电路74中其一输入节点(+)上选择性连接通常写入电压Vaa的MOS晶体管，Trs是在电压比较电路74的其一节点(+)上选择性连接Vaa/2电压的MOS晶体管。
Trf返回控制用MOS晶体管，通常写入电压Vaa被施加在源极上，栅极与电压比较电路74的输出节点连接，漏极被连接到电压比较电路74的另一个输入节点(-)上，同时，与板极线驱动电路72的工作电源节点连接。
Vaa/2产生电路73、MOS晶体管Trs及Trs、电压比较电路74、MOS晶体管Trf及板极线驱动电路72形成在板极线PL上选择性施加通常写入电压Vaa或低电压写入电压Vaa/2的电路。
在通常写入时，为了在板极线PL上施加Vaa电压，使MOS晶体管Trs关闭，使MOS晶体管Trr导通。
而且，在低电压写入工作时，为了在板极线PL上施加Vaa/2脉冲电压，使MOS晶体管Trr关闭，使MOS晶体管Trs导通。
图19是表示使用图18的FeRAM低电压写入电路，在FeRAM单元上进行低电压写入工作的一个例子的定时信号图。
在该写入中，通过把位线预充电电压Vb作为在板极线PL上施加的脉冲电压VPL的约1/2振幅的电压，进行低电压写入。
说明有关工作，首先，如图19所示，在把位线BL预充电到位线充电电压Vb(约VPL/2)的状态下，把字线电压VW1设定成“L”电平，使单元10的晶体管Tm处于关闭状态。另一方面，把单元选择信号线ST设定成“H”电平，使单元选择晶体管Tst处于导通状态。借此，FeRAM单元10的极化点在单元选择后的期间(k)，成为图2中的极化点i。其后，板极线PL上施加一次以上脉冲电压VPL。这时，在脉冲电压VPL等于位线电压Vh的时候(1)，FeRAM单元10的极化点成为图2中的极化点j。然后，FeRAM单元10的极化点在脉冲电压VPL施加期间(m)成为图2中的极化点g，在脉冲电压VPL等于位线电压Vb的时候(n)，成为图2中的极化点h。
这样，在位线BL上提供固定电压VPL/2的状态下，通过在板极线PL上施加一次以上脉冲电压VPL，由于用通常写入时的约1/2的电压进行往FeRAM单元10的数据写入，所以，强电介质电容的极化量小于通常写入时的极化量。
图20是表示使用图18的FeRAM低电压写入电路，在FeRAM单元上进行低电压写入的工作的其他例子的定时信号图。
在该低电压写入中，通过把在板极线PL上施加的脉冲电压VPL作为具有在位线BL上施加的脉冲电压Vb的1/2振幅的电压，进行低电压写入。
说明其工作，首先，如图20所示，在把板极线PL预充电到板极线预充电电压VPL(约Vb/2)的状态下，把字线电压Vwl设定成“L”电平，使单元10晶体管Tm处于关闭状态。另一方面，把单元选择信号线ST设定成“H”电平，使单元选择晶体管Ts处于导通状态。借此，FeRAM单元10的极化点在字线WL选择后的期间(k)，成为图2中的极化点g。其后，在位线BL上施加一次以上脉冲电压Vb。这时，在脉冲电压Vb等于脉冲电压VPL时(1)，FeRAM单元10的极化点成为图2中的极化点h，然后，FeRAM单元10的极化点在脉冲电压Vb施加期间(m)，成为图2中的极化点i，在脉冲电压Vb等于脉冲电压VPL时(n)，成为图2中的极化点j。
象这样，在板极线PL上提供固定电压Vb/2的状态下，通过在位线BL上施加一次以上脉冲电压Vb，由于以通常写入时的约1/2电压往FeRAM单元10进行数据的写入，所以强电介质电容器的极化量要小于通常写入时的极化量。
(本发明第1概念的第9实施例)
图21是表示由多个(该实施例中为8个)的TC并联连接型单位单元组成的单元块20的电路图。图21中，仅表示具有代表性的5个TC并联连接型单位单元。
FeRAM单元是TC并联连接型单位单元，在强电介质电容器Cm上并联连接开关用MOS单元晶体管Tm。
单元块20在强电介质电容器Cm上并联开关用MOS晶体管Tm组成的单位单元8个被串联连接构成。串联连接的单元的一端被连接到板极线PL上，其他端通过块选择晶体管Tbs被连接到位线BL上。
然后，各单位单元的单元晶体管Tm的栅极分别连接在字线WL0～WL7上。块选择晶体管Tbs的栅极连接到块选择线BS上。在块选择线BS上输入块选择信号。
图22是表示该发明的第1概念的第9实施例的FeRAM一部分的电路图，尤其是，表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图。
20是单元块，Tbs是块选择晶体管，WL0～WL7是字线，PL是板极线，BL及/BL是相辅的一对位线，S/A是与一对位线BL./BL连接的晶体管，Trp是在读出放大器S/A上连接通常写入电压Vaa的PMOS晶体管，Trn是在读出放大器S/A接地电位Vss的NMOS晶体管。
111及112是在一对位线BL./BL上选择性连接通常写入工作用的预充电电压(接地电位)Vss的Vss预充电用MOS晶体管，113是在一对位线BL./BL之间连接的Vss补偿用的MOS晶体管，114是向Vss补偿用MOS晶体管111、112和Vss补偿用MOS晶体管113的各栅极上供给预充电/补偿信号Eqr的补偿信号线。Vss预充电用MOS晶体管111和112，Vss补偿用MOS晶体管113，及补偿信号线114形成在一对位线BL./BL上选择性施加Vss的通常写入电路。
119是接受通常写入电压Vaa及接地电位Vss，产生Vaa/2电压的Vaa/2产生电路，115及116是在各个位线BL./BL上选择性连接低电压写入工作用的预充电电压Vaa/2的Vaa/2预充电用MOS晶体管，117是在一对位线BL./BL之间连接的Vaa/2补偿用MOS晶体管，118是上述Vaa/2预充电用MOS晶体管115、116及Vaa/2补偿用MOS晶体管117的各栅极上供给预充电/补偿信号Eqs的预充电/补偿信号线。Vaa/2产生电路119，Vaa/2预充电用MOS晶体定115及116，Vaa/2补偿用MOS晶体管117及预充电/补偿信号线118形成在一对位线BL./BL上选择性施加Vaa/2电压的低电压写入电路。
120是在所述通常写入电路及低电压写入电路和单元块20之间，串联插入各位线BL./BL中，利用栅极控制信号φi控制的传输门用MOS晶体管。
为了使在通常写入时的一对位线BL预充电至Vss，不激活预充电及补偿信号Eqr，使低电压写入电路各晶体管115、116、117关闭，另一方面，激活预充电及补偿信号Eqs，使通常写入电路的各晶体管111、112、113导通。
为了使在低电压写入工作时的一对位线BL预充电到Vaa/2，不激活预充电及补偿信号Eqs，使通常写入电路的各晶体管111、112、113关闭，另一方面，激活预充电及补偿信号Eqr，使低电压写入电路的各晶体管115、116、117导通。
(本发明第1概念的第10实施例)
图23是表示该发明第1概念的第10实施例的FeRAM一部分的电路图，尤其是图1中的单元阵列11一部分及其关连的低电压写入电路12及写入/读出电路的电路图。该电路与参照图22所述的电路相比较，低电压写入电路不同，由于其他相同，所以相同的部分标与图22相同的符号。
Trr是选择性使供给预充电和补偿信号Eqr的通常写入电路的补偿信号线114连接到地电位Vss的通常工作用NMOS晶体管。
Vaa/2产生电路121使用通过电阻R、R分离通常写入电压Vaa产生Vaa/2电压的电阻分压电路。Trs选择性使Vaa/2电压连接到所述补偿信号线114及一对位线BL./BL上的NMOS晶体管。Vaa/2产生电路121及NMOS晶体管Trs形成低电压写入电路。
为了在通常写入时将一对位线BL./BL预充电到Vss，使低电压写入电路的NMOS晶体管Trs关闭，另一方面，导通通常工作用的NMOS晶体管Trr，并且，通过激活预充电和补偿信号Eqr，使写入电路的各晶体管111、112、113导通。
为了在低电压写入工作时把一对位线BL./BL预充电到Vaa/2，使通常工作用NMOS晶体管Trr关闭，使低电压写入电路的NMOS晶体管Trs导通，使各晶体管111、112、113导通。
图24是表示图22的第9实施例的FeRAM或图23的第10实施例的FeRAM低电压写入工作一个例子的定时信号图。
仅把在字线WL0～WL7内对应选择单元的1条(例如字线WL0)设定成“L”电平，此外的字线被设定成“H”电平。从而，由选择字线WL0连接的单元，即选择单元的MOS晶体管Tm成关闭状态，另一方面，由非选择字线WL0～WL7连接的单元，即，非选择单元的MOS晶体管Tm成导通状态。然后，把块选择线(例如BS0)被设定成“H”电平，由设定成该“H”电平的块选择线BS0连接的块选择晶体管Tbs处于导通状态。这样，选择单元，在选择单元的单元电容器Cm被连接在位线BL和板极线PL之间。
然后，在施加FeRAM热工序之前，例如在晶片阶段的筛分测试结束后封装工序之前，或制品出厂前的筛分测试结束后制品出厂前，在单元阵列所有单元块范围内的同一行(例如字线WL0的行)的单元同时被选择，所有的块选择线BS设定成“H”电平，在所有的块选择晶体管Tbs处于导通状态下，通过如所述的低电压写入电路给所有位线BL或板极线PL施加低电压Vx。
在选择字线WL0被设定成“L”电平的状态下，当板极线PL上施加脉冲电压VPL(＝Vx)的情况下，设定具有小极化量的“0”数据。与此相反，当在位线BL./BL上施加脉冲电压Vb(＝Vx)的情况下，设定具有小极化量的“1”的数据。
此外，在字线WL0被设定成“L”电平的期间，如图24所示，通过施加多次所述低电压脉冲Vx，可更可靠地设定具有上述小的极化量的数据。
此外，在块选择晶体管Tbs处于导通状态期间，通过多次施加所述脉冲VPL或脉冲电压Vb，可更可靠地设定具有所述小极化量的数据。
根据这样的工作，由于可同时选择在单元阵列的全部单元块的范围内的同一行的单元，所以即使存储容量加大，只要缩短测试时间就行。
(本发明的第2概念)
图25是示意性表示本发明的第2概念的FeRAM一部分的方框图，图26表示其磁滞特性曲线。
在该第2实施例的FeRAM中，存储单元阵列的单元块20和读出放大器S/A之间，插入分离用MOS晶体管130。然后在低压写入时，将提供给分离用MOS晶体管130的栅极的栅极控制信号PHT从高的升压电压Vpp(通常写入电压)降至低的内部电源电压Vaa，利用这一点，把单元阵列侧的位线的/BL、BL的“1”数据写入电压控制在Vaa-Vt(Vt：分离用MOS晶体管130的阈值电压)抑制往单元阵列的热应力等的形成的印记的发生。
(本发明第2概念的第1实施例)
图27是该发明第2概念的第1实施例的FeRAM电路图。图28是表示第27的第1实施例的FeRAM的低电压写入工作的一个例子的定时信号图。
单元块20的构成是，在单元晶体管Tm的源极和漏极之间并联连接强电介质电容器Cm组成的并联连接型单位单元8个被串联连接。具有代表性的是，对于一对位线BL及/BL的每个，表示2个单位单元。串联连接的单元的一端被连接到位线PL上，另一端通过块选择晶体管Tbs被连接到位线BL上。
然后，各单位单元的单元晶体管Tm的栅极被连接到各字线WL0～WL7上。块选择选择晶体管Tbs的栅极连接到块选择线BS。块选择线BS上输入块选择信号。
在该实施例中，如图27所示，在存储单元阵列的单元块20和读出放大器S/A之间的一对位线BL./BL的每个上插入分离用MOS晶体管130。即，在单元块20和读出放大器S/A之间，在位线BL上插入分离用MOS晶体管130，并且，同样，在单元块20和读出放大器S/A之间，在位线/BL上插入分离用MOS晶体管130。在分离用MOS晶体管130上通过栅极控制信号线PHT在其栅极上输入栅极控制信号。然后，在通常工作中，栅极控制信号PHT是“H”电平，即高升压电压Vpp，使单元块20和读出放大器S/A作电连接。
并且，在低电压写入时，例如，在后续工序前的写入时，分配给分离用MOS晶体管130的栅极的栅极控制信号电压PHT如图28所示，从高的升压电压Vpp(通常的写入电压)下降到低内部电源电压Vaa。这样，以读出放大器侧的位线/BL.BL的电位在接地电位Vss和内部电源电位Vaa之间维持振幅状态，另一方面，在单元阵列侧的位线的/BL.BL中，如图28所示，“1”数据写入电压被降低到Vaa-Vt(Vt：分离用MOS晶体管130的阈值电压)。象这样，在低电压写入时，由于“1”数据写入被降到Vaa-Vt，所以，控制到单元阵列的热、应力等产生的印记。另一方面，读出放大器侧的位线/BL.BL电位在这时，单元阵列侧的位线的/BL.BL电位被分开，由于接地电位Vss和内部电源电位Vss之间产生振幅，所以不发生写入故障。
在图28中所示的低电压写入工作中，在单元中存储的数据为“1”的情况下，从极化点(c)依次向极化点(g)、极化点(i)、极化点(1)变化，成为具有小的极化量的数据“1”。另一方面，单元中存储的数据为“0”数据的情况下，通过从外部写入数据“1”，极化点从极化点(e)依次向极化点(d)、极化点(i)、极化点(1)变化，成为具有小的极化量的数据“1”。象这样，即使在该实施例中，也与上述实施例一样，可缩小极化量，减少印记问题。还有在该实施例中，不必分开板极侧和位线侧的电源，使构成简单。并且，在该实施例中不必在芯片内部产生为了实现低电压写入的上述实施例中所必需的板极线“H”电平侧电位、位线“H”电平侧电位。
(本发明第2概念的第2实施例)
图29是本发明第2实施例的强电介质存储器的一部分电路，图30是表示图29的第2实施例FeRAM的低电压写入工作一个例子的定时信号图。与该电路参照图27所述的第1实施例相比较，FeRAM单元构成不同，由于其他的相同，所以，相同的部分标注与图27的相同的符号。
FeRAM单元10由多个(例如8个)单位单元组成。具有代表性的是分别相对一对位线BL及/BL，表示2个单位单元。
各FeRAM单元10的单元选择用晶体管Tst的漏极与位线BL或/BL连接，各FeRAM单元10的单元选择用晶体管Tst的栅极与各对应的字线WL0～WL连接，各FeRAM单元10的强电介质电容器Cm的一端(板电极)与各对应的板极线PL0～PL连接。
在该实施例中，如图29所示，在存储单元阵列的单元块20和读出放大器S/A之间的一对位线BL./BL的每个插入分离用MOS晶体管130。即，在单元块20和读出放大器S/A之间，在位线BL上插入分离用MOS晶体管130，并且，同样，在单元块20和读出放大器S/A之间，在位线BL上插入分离用MOS晶体管130。在分离用MOS晶体管130上通过栅极控制信号PHT，在其栅极中输入栅极控制信号。然后，在通常工作中，栅极控制信号PHT是“H”电平，即高的升压电压Vpp，单元块20和读出放大器S/A作电连接。
并且，在低电压写入时，例如，在封装工序前的写入时，分配给分离用MOS晶体管130的栅极极的栅极控制信号电压PHT如图30所示，从高的升压电压Vpp(通常写入电压)下降到低的内部电源电压Vaa。借此，在维持，在读出放大器侧位线/BL.BL的电位在接地电位Vss和内部电源电压Vaa之间作振幅的状态下，另一方面，在单元阵列侧的位线的/BL.BL中，如图30所示，“1”数据写入电压降低到Vaa-Vt(Vt：分离用MOS晶体管130的阈值电压)。这样，在低电压写入时，“1”数据写入电压由于降低到Vaa-Vt，所以，控制元阵列的热、应力等产生的印记。另一方面，读出放大器侧的位线/BL.BL电位，在这时，与单元阵列侧的位线的/BL.BL电位分离，在接地电位Vss和内部电源电位Vaa之间作振幅，所以不产生写入故障。
在图30所示的低电压工作中，在单元中存储的数据为“1”数据的情况下，极化点从极化点(c)依次向极化点(g)、极化点(i)、极化点(1)变化，成为具有小的极化量的数据“1”。另一方面，单元中存储的数据为“0”数据的情况下，通过从外部读入数据“1”，极化点从极化点(e)依次向极化点(d)、极化点(i)、极化点(1)变化，成为具有小的极化量的数据“1”。象这样，即使在该实施例中，也与上述实施例一样，可使极化量减少，降低印记问题。再有在该实施例中，板极侧和位线侧的电源不必分开，构成简单。而且，在该实施例中，为了实现低电压写入，不必在芯片内部产生在上述实施例中所必须的板极线“H”电平侧电位、位线“H”电平侧电位。
即便在上述任一个实施例的强电介质存储器中，可防止在晶片阶段的筛分测试后的组装产生的热应力和出厂后的焊接的热应力等产生的FeRAM单元变差和软故障发生，这样可抑制印记的加速。
Claims (43)
1.一种强电介质存储器，包括：
单元阵列，由具有强电介质存储元件和与所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成；
印记抑制部，设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记的发生。
2.根据权利要求1所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比在通常写入时施加的电压低的电压进行写入，以使所述强电介质膜的极化量小。
3.根据权利要求1所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比所述强电介质存储元件的反抗电压大，并且，施加比所述强电介质存储元件的所述强电介质膜的极化量饱和的饱和电压低的电压进行写入。
4.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。
5.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。
6.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
7.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路具有：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
8.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；
施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
9.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；
施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
10.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定的振幅的脉冲电压。
11.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定的振幅的脉冲电压。
12.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。
13.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。
14.根据权利要求1所述的强电介质存储器，其特征是，各所述存储单元连接到位线和板极线之间。
15.根据权利要求1所述的强电介质存储器，其特征是，所述单元选择用晶体管的栅极被连接到字线。
16.根据权利要求1所述的强电介质存储器，其特征是，所述强电介质存储元件由强电介质电容器组成。
17.一种强电介质存储器，包括：
单元阵列，由具有强电介质存储元件和与所述强电介质存储元件并联连接的开关用晶体管的多个存储单元组成；
印记抑制部，设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记的发生。
18.根据权利要求17所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比在通常写入时施加的电压低的电压进行写入，以使所述强电介质膜的极化量小。
19.根据权利要求17所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比所述强电介质存储元件的反抗电压大，并且，施加比所述强电介质存储元件的所述强电介质膜的极化量饱和的饱和电压低的电压进行写入。
20.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。
21.根据权利要求19所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。
22.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
23.根据权利要求19所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
24.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；
施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
25.根据权利要求19所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；
施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。
26.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定振幅的脉冲电压。
27.根据权利要求19所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定振幅的脉冲电压。
28.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。
29.根据权利要求19所述的强电介质存储器，其特征是，所述低电压写入电路包括：
低电压产生电路，使通常写入时的写入电压分压产生所述低电压；
施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。
30.根据权利要求17所述的强电介质存储器，其特征是，各所述存储单元通过单元选择晶体管被连接在位线和板极线之间。
31.根据权利要求30所述的强电介质存储器，其特征是，所述开关用晶体管的栅极被连接到字线上。
32.根据权利要求17所述的强电介质存储器，其特征是，构成多个串联连接所述存储单元组成的单元块，还具有选择所述单元块的单元块选择用晶体管，串联连接的所述存储单元通过所述单元块选择用晶体管被连接在所述板极线和所述位线之间。
33.根据权利要求32所述的强电介质存储器，其特征是，所述单元块选择用晶体管的栅极被连接在单元块选择线上。
34.根据权利要求17所述的强电介质存储器，其特征是，所述强电介质元件由强电介质电容器组成。
35.一种强电介质存储器，包括：读出放大器，连接到位线上，使在所述位线上读出的数据放大；和单元块，由多个存储单元组成；和分离用晶体管，在所述读出放大器和所述单元块之间插入所述位线；所述分离用晶体管在写入时由栅极控制信号控制，使所述单元块侧的位线电位比所述读出放大器侧的位线电位低。
36.根据权利要求35所述的强电介质存储器，其特征是，所述单元块由多个单位单元组成，所述多个单位单元由强电介质元件和与所述强电介质存储元件单元串联连接的单元选择用晶体管分别组成。
37.根据权利要求36所述的强电介质存储器，其特征是，所述单元选择用晶体管的栅极连接在字线上。
38.根据权利要求36所述的强电介质存储器，其特征是，各所述单位单元被连接在位线和板极线之间。
39.根据权利要求35所述的强电介质存储器，其特征是，所述单元块由多个单位单元组成，每个所述单位单元包括：强电介质存储元件、与所述强电介质存储元件单元并联连接的开关用晶体管、和与所述强电介质存储元件及所述开关用晶体管串联连接的单元选择用晶体管。
40.根据权利要求39所述的强电介质存储器，其特征是，所述开关用晶体管的栅极连接在字线上。
41.根据权利要求39所述的强电介质存储器，其特征是，所述单元选择用晶体管的栅极连接在单元选择线上。
42.根据权利要求39所述的强电介质存储器，其特征是，所述串联连接的多个单位单元通过单元块选择用晶体管被连接在板极线和所述位线之间。
43.根据权利要求42所述的强电介质存储器，其特征是，所述单元块选择用晶体管的栅极连接在单元块选择线上。
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| Date | Code | Title | Description |
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| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
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Granted publication date: 20050921 Termination date: 20150305 |
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| EXPY | Termination of patent right or utility model |