CN100338774C - 半导体存储器 - Google Patents

Abstract

脉冲发生器响应读出命令产生多个列脉冲。地址计数器连续地输出与读出命令一起提供的外部地址之后的地址作为内部地址。列解码器与列脉冲同步地连续选择列选择线。响应单个读出命令RD从存储单元读出的数据的多个位通过列开关连续地传送到公共数据总线。这可以将数据总线的数目减少到最小，防止芯片尺寸的增加。因为单个数据总线可以传送数据的多个位，使得能够使响应读出命令而启动的存储区域的面积达到最小。因此，这允许功耗的减少。

Description

半导体存储器

技术领域

本发明涉及一种半导体存储器，尤其涉及一种用于减少功耗而维持高速操作的技术。

背景技术

一般地，半导体存储器具有页面操作功能，其中从连接到字线的多个存储单元同时读取的数据连续地输出。页面操作功能可以加速存储块启动之后的操作，数据传送速率提高。

为了进一步提高的数据传送速率，最近已经研制一种半导体存储器，它具有高速的页面操作功能，其中数据的多个位响应单个读出命令同时读取并保留于寄存器等中。

图1显示一种具有这种高速页面操作功能的半导体存储器的概观。

该半导体存储器具有四个存储块BLK1-BLK4。存储块BLK1-BLK4具有用于根据列地址选择列选择线CL1-CL4的列解码器CDEC1-CDEC4，具有位线BL和/BL的预充电电路的预充电部件PRE1-PRE4，具有读出放大器SA的读出放大器部件SA1-SA4，具有存储单元MC的存储单元阵列ARY1-ARY4，具有读出放大器和写入放大器的放大器部件AMP1-AMP4，以及具有锁存电路的锁存器LTCH1-LTCH4。字线WL布置为四个存储块BLK1-BLK4公共。

在这种半导体存储器中，所有存储块BLK1-BLK4根据读出命令来启动。预先确定的字线WL根据与读出命令一起提供的行地址来选择。接下来，读出放大器部件SA1-SA4的读出放大器SA启动，将从存储单元MC读出到位线BL和/BL的数据放大。也就是，四个存储块BLK1-BLK4都根据读出命令来启动。

然后，列选择线CL1-CL4根据列地址同时选择，导通四个列开关CSW。由读出放大器SA放大的数据通过列开关CSW分别传送到局部数据总线LDB1-LDB4。并行读出数据从局部数据总线LDB1-LDB4传送到全局数据总线GDB1-GDB4，并且进一步由放大器部件AMP1-AMP4的读出放大器放大。

由读出放大器放大的并行数据由并行/串行转换电路转换成串行数据，并且连续地输出到数据终端。，数据响应单个读出命令输出到数据终端的次数称作脉冲串长度。在本实例中，脉冲串长度是“4”。每次半导体存储器接收读出命令，它重复上述操作来执行读出操作。

图2显示另一种具有高速页面操作功能的半导体存储器的概观。与图1中相同的部件由相同的数字标明。

该半导体存储器具有四个存储块BLK1-BLK4。字线WL由四个存储块BLK中的每个布置。然后，根据与读出命令一起提供的行地址，存储块BLK1-BLK4中任意一个被选择(在本实例中，BLK1)，并且所选存储块BLK中的字线WL被选择。接下来，存储块BLK1中读出放大器部件SA1的读出放大器SA启动，将从存储单元MC中读出到位线BL和/BL的数据放大。也就是，在这种半导体存储器中，四个存储块BLK1-BLK4中任意一个响应读出命令来启动。

接下来，在所选存储块BLK1中，列选择线CL1-CL4根据列地址来选择，使得四个列开关CSW同时导通。由读出放大器SA放大的数据通过列开关CSW分别传送到存储块BLK1中的局部数据总线LDB1-LDB4。并行读出数据从局部数据总线LDB1-LDB4传送到存储块BLK1中的全局数据总线GDB1-GDB4，并且进一步由放大器部件AMP1的读出放大器放大。

如图1中，由读出放大器放大的并行数据由并行/串行转换电路转换成串行数据，并且连续地输出到数据终端。在本实例中，脉冲串长度也是“4”。每次半导体存储器接收读出命令，它重复上述操作来执行读出操作。

在图1所示的半导体存储器中，出现所有存储块BLK在读出操作过程中启动会增加功耗的问题。

在图2所示的半导体存储器中，单个存储块BLK在读出操作中启动。然而，全局数据总线GDB1-GDB4必须布置在每个存储块BLK中。除图中所示的以外，存储块BLK也具有电源供给线等。因此，如果全局数据总线GDB1-GDB4的布线区域在版图设计阶段不能保证在存储块BLK之内，那么通过例如减小电源供给线的布线宽度来保证全局数据总线GDB1-GDB4的布线区域是必要的。在这种情况下，电源噪音可能因电源电阻的增加而出现。当电源供给线的布线宽度不改变时，各个存储块BLK必须扩大，与全局数据总线GDB1-GDB4的布线区域相适应。这导致增加半导体存储器芯片尺寸。

发明内容

本发明的一个目的在于提供一种具有高速页面操作功能的半导体存储器，其实现操作功耗减小而维持高速操作。

本发明的另一个目的在于提供一种具有高速页面操作功能的半导体存储器，其实现操作功耗减小而不增加芯片尺寸。

根据本发明半导体存储器的一个方面，脉冲发生器响应从外部提供的读出命令产生多个列脉冲。地址计数器接收与读出命令一起提供的外部地址，并且连续输出该外部地址和该外部地址之后的地址作为内部地址。列解码器与列脉冲同步地连续选择分别与内部地址相对应的列选择线。通过选择列选择线，列开关连续地导通。从存储单元读出到位线的数据通过列开关连续地传送到公共数据总线。也就是，响应单个读出命令从存储单元读出的数据的多个位可以通过单个数据总线来传送。结果，数据总线的数目可以减少到最小值，从而避免芯片尺寸的增加。而且，因为单个数据总线可以传送数据的多个位，能够使响应读出指令而启动的存储区域的尺寸最小。因此，这允许功耗减少。

响应单个读出命令和与读出命令一起提供的外部地址，多个列脉冲在半导体存储器内部自动地产生。因为读出操作可以用从外部供给的最小数目的信号来执行，因此能够减少功耗而维持高速操作。

根据本发明半导体存储器的另一个方面，由脉冲发生器产生的列脉冲的数目可以由第一模式设置电路自由地设置。这使得能够使用单一类型的芯片来配置具有不同数据输出规范的多种类型的半导体存储器。结果，半导体存储器可以在研制效率上提高，而研制成本降低。

根据本发明半导体存储器的另一个方面，数目控制电路接收用于指示列脉冲数目的第一模式信号，并且输出使能信号直到所指示数目的列脉冲全部输出，第一模式信号从第一模式设置电路输出。脉冲发生器仅需要当使能信号输出时产生列脉冲。这实现脉冲发生器的简单配置。

根据本发明半导体存储器的另一个方面，第一模式设置电路根据通过外部终端提供的第一设置信号来设置列脉冲的数目。因此，能够根据半导体存储器安装于其上的系统的规范来设置列脉冲的数目。换句话说，半导体存储器的用户可以自由地设置列脉冲的数目。

根据本发明半导体存储器的另一个方面，第一编程电路将第一内部设置信号输出到第一模式设置电路，该信号用于将列脉冲的数目初始地设置到第一模式设置电路中多个预先确定值中的任意一个。因此，列脉冲的数目可以确切地由第一编程电路初始化，使得避免半导体存储器不正常工作。

根据本发明半导体存储器的另一个方面，第一编程电路具有第一熔丝，并且根据第一熔丝的编程来输出第一内部设置信号。因此能够根据待发货的半导体存储器的产品规范(操作频率，功耗，等)来设置列脉冲的数目。

根据本发明半导体存储器的另一个方面，第一编程电路具有由导电图构成的第一开关，导电图形成于半导体衬底上，与半导体制造工艺中使用的光掩模的图案结构相一致。第一内部设置信号根据导电图目标处的电压来设置。因此能够根据待发货的半导体存储器的产品规范(操作频率，功耗，等)来设置列脉冲的数目。

根据本发明半导体存储器的另一个方面，列脉冲产生周期可以由第二模式设置电路自由地设置。因此具有不同同步规范的多种类型的半导体存储器可以使用单一芯片来制造。结果，半导体存储器可以在研制效率上提高，而研制成本降低。

根据本发明半导体存储器的另一个方面，周期调节电路根据用于指示产生周期的周期设置信号来调节产生周期，周期设置信号从第二模式设置电路输出。因此周期调节电路可以简单地配置。

根据本发明半导体存储器的另一个方面，周期调节电路的宽度调节电路调节每个列脉冲的脉冲宽度。也就是，列脉冲产生周期可以通过调节脉冲宽度自由地设置。

根据本发明半导体存储器的另一个方面，周期调节电路的间隔调节电路调节列脉冲的脉冲间隔。也就是，列脉冲产生周期可以通过调节脉冲间隔自由地设置。

根据本发明半导体存储器的另一个方面，当产生周期短时读出放大器具有比产生周期长时更高的放大功率。因此，读出放大器可以可靠地放大数据总线上的数据，即使列脉冲产生周期和周期时间都短。

根据本发明半导体存储器的另一个方面，当产生周期短时预充电电路具有比产生周期长时更高的驱动性能。因此预充电电路可以可靠地将位线预充电到预先确定的电压，即使列脉冲产生周期和周期时间都短。

根据本发明半导体存储器的另一个方面，第二模式设置电路根据通过外部终端提供的第二设置信号来设置产生周期。因此能够根据半导体存储器安装于其中的系统的规范来设置列脉冲产生周期。换句话说，半导体存储器的用户可以自由地设置列脉冲产生周期。

根据本发明半导体存储器的另一个方面，第二编程电路将第二内部设置信号输出到第二模式设置电路，该信号用于将列脉冲产生周期初始地设置到第二模式设置电路中多个预先确定值中的任意一个。因此，列脉冲产生周期可以确切地由第二编程电路来初始化，使得避免半导体存储器不正常工作。

根据本发明半导体存储器的另一个方面，第二编程电路具有第二熔丝，并且根据第二熔丝的编程来输出第二内部设置信号。因此能够根据待发货的半导体存储器的产品规范(操作频率，功耗，等)来设置列脉冲产生周期。这对于将使用相同光掩模和制造工艺制造的半导体存储器根据它们的实际功耗(或者操作频率)分类成多种产品来发货特别有用。

根据本发明半导体存储器的另一个方面，第二编程电路具有由导电图构成的第二开关。导电图形成于半导体衬底上，与在半导体制造工艺中使用的光掩模的图案结构相一致。第二内部设置信号根据导电图目标处的电压来输出。因此能够根据待发货的半导体存储器的产品规范(操作频率，功耗，等)来设置列脉冲产生周期。这对于通过转换光掩模将使用相同光掩模和制造工艺制造的并且功耗(或操作频率)具有足够容限的半导体存储器由功耗(或操作频率)区分成多种不同产品来发货也是有用的。

根据本发明半导体存储器的另一个方面，每个列开关具有晶体管，这些晶体管的栅极分别连接到位线，并且它们漏极和源极中的任意一个连接到数据总线。因为它们的栅极连接到位线，晶体管具有放大位线电压的功能。这种系统一般称作直接读出系统。因为直接读出系统的列开关，位线和数据总线在读出操作中没有直接连接。这避免位线电压因数据总线的电压而变动。也就是，即使多个列脉冲连续地产生以连续地导通列开关，用于恢复存储单元中数据的时间将不会延长，从而能够防止读周期时间的增加。

根据本发明半导体存储器的另一个方面，字线连接到存储单元，并且当访问存储单元时被选择。字控制电路响应随读出命令而产生的列脉冲的最后一个取消选定字线。因此，字线可以在最优的时间取消选定，而不依赖于列脉冲输出的数目或列脉冲产生周期。结果，可以使周期时间最小。

根据本发明半导体存储器的另一个方面，复位电路在选择字线之后预先确定的时间输出用于取消选定字线的复位信号。字控制电路响应后到达的最后列脉冲和复位信号中任意一个来取消选定字线。因此，对预先确定的时间，数据恢复操作总是可以可靠地在存储单元上执行，即使列脉冲输出的数目小。结果，数据可以确切地保留于存储单元中。

根据本发明半导体存储器的另一个方面，脉冲发生器将响应读出命令而产生的第二和随后的列脉冲的脉冲宽度设置到比第一列脉冲的脉冲宽度小的值。一般地，在响应读出命令的读出操作中，位线的电压逐渐地放大。因此，当多个列开关连续地导通时，与第一个导通的列开关相对应的数据最难读出。将第一列脉冲的宽度设置到足够的值，使得能够可靠地读出第一数据。而且，缩短第二和随后的列脉冲的脉冲宽度能够减小与单个读出操作相对应的周期时间。

根据本发明半导体存储器的另一个方面，预充电控制电路响应随读出命令而产生的列脉冲的最后一个开始将位线预充电。因此，位线可以在最优时间预充电，而不管列脉冲输出的数目或者列脉冲产生周期。结果，可以使周期时间最小。

根据本发明半导体存储器的另一个方面，多个存储块每个都具有位线，列开关，数据总线和列选择线。第三模式设置电路设置低功率模式或高速模式。地址转换电路根据第三模式设置电路的设置值将内部地址转换成第二内部地址。在低功率模式中由从地址转换电路输出的第二内部地址指定的存储块的数目小于高速模式中的数目。单一类型的半导体存储器依赖于在第三模式设置电路中设置的操作模式可以是具有低功耗或者具有高操作速度的不同产品。这允许半导体存储器研制成本和制造成本的减小。

根据本发明半导体存储器的另一个方面，第三模式设置电路根据通过外部终端提供的第三设置信号来设置低功率模式或高速模式。因此，半导体存储器可以根据半导体存储器安装于其上的系统的规范设置到低功率模式或高速模式。换句话说，半导体存储器的用户可以自由地设置操作模式。

根据本发明半导体存储器的另一个方面，第三编程电路将第三内部设置信号输出到第三模式设置电路，该信号用于将第三模式设置电路初始地设置到低功率模式或高速模式。因此，第三编程电路可以确切地初始化半导体存储器的操作模式，从而避免半导体存储器不正常工作。

根据本发明半导体存储器的另一个方面，第三编程电路具有第三熔丝，并且根据第三熔丝的编程来输出第三内部设置信号。这允许半导体存储器的操作模式根据待发货的半导体存储器的规范设置到低功率模式或高速模式。这对于将使用相同光掩模和制造工艺制造的半导体存储器根据它们的实际功耗分类成多种产品来发货特别有用。

根据本发明半导体存储器的另一个方面，第三编程电路具有由导电图构成的第三开关，该导电图形成于半导体衬底上，与半导体制造工艺中使用的光掩模的图案结构相一致，并且第三编程电路根据导电图目标处的电压来输出第三内部设置信号。因此半导体存储器的操作模式可以根据待发货的半导体存储器的规范设置到低功率模式或高速模式。这对于通过转换光掩模将使用相同制造工艺制造的并且功耗具有足够容限的半导体存储器由功耗区分成多种不同产品来发货也是有用的。

附图简述

当结合附图一起读时，本发明的本质，原理和应用将从下面的详述中变得更加明白，在附图中，相似部分由相同的参考数字来标明，其中：

图1是显示具有传统高速页面操作功能的半导体存储器概观的框图；

图2是显示具有传统高速页面操作功能的另一种半导体存储器概观的框图；

图3是显示本发明第一实施方案的框图；

图4是显示图3中所示间隔调节电路细节的电路图；

图5是显示图4中所示间隔调节电路操作的时间图；

图6是显示图3中所示脉冲发生器细节的电路图；

图7是显示图6中所示脉冲发生器操作的时间图；

图8是显示图3中所示存储磁心基本部分概观的框图；

图9是显示图8中所示存储块基本部分概观的电路图；

图10是显示图9中所示预充电电路细节的电路图；

图11是显示图8中所示放大器部件细节的电路图；

图12是显示图3中所示锁存器细节的电路图；

图13是显示第一实施方案中读出操作的一个实例的时间图；

图14是显示图13中所示读出操作中数据的输出的时间图；

图15是显示第一实施方案中读出操作的另一个实例的时间图；

图16是显示图15中所示读出操作中数据的输出的时间图；

图17是显示第一实施方案中读出操作的另一个实例的时间图；

图18是显示本发明第二实施方案的框图；

图19是显示本发明第三实施方案的框图；

图20是显示第三实施方案中读出操作的一个实例的时间图；

图21是显示第三实施方案中读出操作的另一个实例的时间图；

图22是显示本发明第四实施方案的框图；

图23是显示第四实施方案中读出操作的一个实例的时间图；

图24是显示本发明第五实施方案的框图；

图25是显示图24中所示地址转换电路操作的说明图；

图26是显示第五实施方案的存储磁心在高速模式中操作的说明图；

图27是显示本发明第六实施方案的框图；

具体实施方式

以下，本发明的实施方案将参考附图来描述。

图3显示本发明半导体存储器的第一实施方案。在该图中，每个粗线表示由多个位组成的信号线。在图中左边显示的双环表示外部终端。以“Z”结尾的信号是正逻辑。具有开头“/”的信号是负逻辑。

该半导体存储器通过使用CMOS工艺作为FCRAM(快速RAM)形成于硅衬底上。

FCRAM具有命令解码器10，模式设置电路12，编程电路14，地址输入电路16，数据输入/输出电路18，地址计数器20，列计数器22，间隔调节电路24，脉冲发生器26，字复位控制电路28，字控制电路30，预充电控制电路32，读出放大器控制电路34，和存储磁心36。

命令解码器10将提供到控制终端的控制信号CNT(命令信号)解码，以便操作FCRAM。依赖于解码结果，命令解码器10输出有效信号ACTZ，读控制信号RDZ等等。当用于执行读出操作(读出命令)的控制信号被提供时，当用于执行写入操作(写入命令)的控制信号被提供时，以及当用于执行刷新操作(刷新命令)的控制信号被提供时，产生有效信号ACTZ。当读出命令被提供时，产生读控制信号RDZ。当写入命令被提供时，产生写控制信号WRZ。

模式设置电路12设置FCRAM的操作模式。模式设置电路12设立第一模式和第二模式。在第一模式中，设置响应读出命令或写入命令从脉冲发生器26输出的列脉冲CLPZ的次数。在第二模式中，设置列脉冲CLPZ的产生周期(脉冲宽度和脉冲间隔)。也就是，模式设置电路12起到用于设置列脉冲CLPZ数目的第一模式设置电路和用于设置列脉冲CLPZ产生周期的第二模式设置电路的作用。

待产生的列脉冲CLPZ的数目根据地址信号AD(第一设置信号)的值来设置，该信号在FCRAM通电之后通过地址终端与指示模式设置命令的控制信号CNT一起提供。类似地，列脉冲CLPZ的脉冲宽度和脉冲间隔根据地址信号AD(第二设置信号)的值来设置，该信号在FCRAM通电之后通过地址终端与指示模式设置命令的控制信号CNT一起提供。此外，第一模式和第二模式根据熔丝信号FUS1-2的逻辑电平来初始化，熔丝信号在FCRAM通电时从编程电路14输出。

模式设置电路12输出与设立的操作模式相对应的模式信号MD(MD11-12，MD21-26)。特别地，模式设置电路12根据设立的第一模式将第一模式信号MD11-12中的任意一个改变到高电平，以及根据设立的第二模式将第二模式信号MD21-23中的任意一个和第二模式信号MD24-26中的任意一个改变到高电平。列脉冲CLPZ输出的次数由第一模式信号MD11-12来调节。列脉冲CLPZ的脉冲间隔和脉冲宽度分别由第二模式信号MD21-23和MD24-26来调节。

编程电路14，如上所述，将用于确定模式设置电路12的初始状态的熔丝信号FUS1-2输出到模式设置电路12。编程电路14具有用于指示列脉冲CLPZ数目初始值的第一熔丝FS1，以及用于指示列脉冲CLPZ产生周期的多个第二熔丝FS2。然后，编程电路14根据第一熔丝FS1的编程输出熔丝信号FUS1(第一内部设置信号)，并且根据第二熔丝FS2的编程输出熔丝信号FUS2(第二内部设置信号)。

也就是，编程电路14起到用于输出指示列脉冲CLPZ数目初始值的熔丝信号(第一内部设置信号)FUS1的第一编程电路，以及用于输出指示列脉冲CLPZ产生周期(脉冲宽度和脉冲间隔)初始值的熔丝信号(第二内部设置信号)FUS2的第二编程电路的作用。

地址输入电路16通过地址终端接收地址信号AD，并且输出接收的信号AD作为行地址信号RAD和列地址信号CAD。在本FCRAM中，行地址信号RAD和列地址信号CAD同时提供到地址终端(地址不多路复用)。

数据输入/输出电路18将读出操作中从存储磁32读出的并传送到公共数据总线CDB的读数据(CDB上的并行数据)转换成串行数据，并且将其连续地输出到数据终端DQ。数据输入/输出电路20也将写入操作中通过数据终端DQ连续提供的串行写入数据转换成并行数据，并且通过公共数据总线CDB将其输出到存储磁心32。数据终端DQ由八位(DQ0-7)组成。应该注意的是，下面的描述将涉及与数据信号DQ的单个位相对应的电路和操作。实际的电路对于数据信号DQ的八位而形成。

地址计数器20输出列地址信号CAD的低位(低位列地址信号CAD)作为内部列地址信号CAD2。而且，地址计数器20与内部读控制信号IRDZ同步地将低位列地址信号CAD加1，并且连续地输出加1的信号作为内部列地址信号CAD2。例如，低位列地址信号CAD由两位组成。

当二进制的低位列地址信号CAD“00”与读出命令一起提供时，内部列地址信号CAD2“00”，“01”，“10”和“11”连续地输出。当二进制的低位列地址信号CAD“10”与读出命令一起提供时，内部列地址信号CAD2“10”，“ 11”，“00”和“01”连续地输出。也就是，地址计数器20具有二进制计数器的功能。

列计数器22接收列脉冲CLPZ和模式信号MD(第一模式信号MD11-12)，并且输出列使能信号CLEN，直到由模式信号MD指定数目的列脉冲CLPZ被输出。也就是，列计数器22起到用于控制脉冲发生器26输出的列脉冲CLPZ数目的数目控制电路的作用。

间隔调节电路24在列使能信号CLEN的有效时期(高电平时期)操作，与列脉冲CLPZ的下降沿同步地输出内部读控制信号IRDZ。列脉冲CLPZ的下降沿和内部读控制信号IRDZ的上升沿之间的间隔(＝列脉冲CLPZ的脉冲间隔)根据模式信号MD(第二模式信号MD21-23)来调节。

脉冲发生器26在列使能信号CLEN的有效时期操作，与读控制信号RDZ和内部读控制信号IRDZ同步地产生列脉冲CLPZ。列脉冲CLPZ的脉冲宽度根据模式信号MD(第二模式信号MD24-26)来调节。也就是，脉冲发生器26起到用于调节列脉冲CLPZ的脉冲宽度的宽度调节电路的作用。

列脉冲CLPZ的脉冲间隔和脉冲宽度可以调节，从而调节列脉冲CLPZ的产生周期。也就是，间隔调节电路24和脉冲发生器26构成用于调节列脉冲CLPZ产生周期的周期调节电路。

字复位控制电路28与响应读出命令或写入命令而产生的列脉冲CLPZ中最后一个列脉冲CLPZ同步地输出结束信号ENDZ(脉冲信号)。

字控制电路30响应有效信号ACTZ来设置字脉冲WLPZ，并且响应结束信号ENDZ来复位字脉冲WLPZ。字脉冲WLPZ是用于确定随后描述的字线WL的选择时间的定时信号。字线WL与字脉冲WLPZ的高电平时期同步地启动(选择)。也就是，字控制电路30响应随读出命令或写入命令而产生的列脉冲CLPZ中最后一个列脉冲CLPZ来取消选定所选择的字线WL。

预充电控制电路与字脉冲WLPZ的下降沿同步地将预充电信号PREZ改变到高电平。预充电信号PREZ到达高电平将位线BL和/BL预充电到预充电电压。

读出放大器控制电路34与字脉冲WLPZ的启动同步地启动读出放大器起动信号PSA和NSA。

存储磁心36具有字解码器部件WDEC，读出放大器部件SA，预充电部件PRE，存储单元阵列ARY，列解码器部件CDEC，放大器部件AMP，和锁存器LTCH。

字解码器部件WDEC具有多个根据行地址信号RAD操作的字解码器。在访问存储单元MC过程中，由行地址信号RAD启动的字解码器与字脉冲WLPZ同步地选择字线WL。

读出放大器部件SA具有多个读出放大器，它们根据读出放大器起动信号PSA和NSA操作，将位线BL和/BL之间的电压差放大。读出放大器部件SA也具有多个列开关CSW(随后看到在图9中描述)，它们根据由列地址信号CAD和CAD2选择的列选择线来操作。列开关CSW与列脉冲CLPZ同步地导通。

预充电部件PRE具有多个根据预充电信号PREZ操作的预充电电路。每个预充电电路的驱动性能根据第二模式信号MD21-26来调节，并且当列脉冲CLPZ的产生周期短时，它具有高驱动性能，而当产生周期长时，具有低驱动性能。

存储单元阵列ARY具有多个以矩阵排列的易失性存储单元MC，以及连接到存储单元MC的多个字线WL和多个位线BL，/BL。存储单元MC与典型的DRAM存储单元(动态存储单元)相同，每个都具有用于以电荷形式保持数据的电容器，以及布置在这个电容器和位线BL(或/BL)之间的传递晶体管。传递晶体管的栅极连接到字线WL。每个位线BL，/BL连接到读出放大器和预充电电路。

列解码器部件CDEC具有多个根据列地址信号CAD和CAD2操作的列解码器。在访问存储单元MC过程中，列解码器与列脉冲CLPZ同步地连续选择与各个列地址信号CAD和CAD2(内部地址)相对应的列选择线CL(随后看到在图8中描述)。

放大器部件AMP具有多个读出放大器和多个写入放大器。读出放大器与放大器使能信号AMPEN同步地，将读出操作中从存储单元阵列ARY输出的各个串行读数据片放大。放大器使能信号AMPEN与列脉冲CLPZ同步地产生。每个读出放大器的放大功率根据第二模式信号MD21-26来调节。当列脉冲CLPZ的产生周期短时，读出放大器具有高放大功率，而当产生周期长时，它具有低放大功率。写入放大器将写操作中从数据终端DQ连续供给的各个写数据片放大。

锁存器LTCH连接到公共数据总线CDB。锁存器LTCH根据列地址信号CAD2将从放大器部件AMP的读出放大器输出的串行读数据分别锁存。锁存的数据根据列地址信号CAD输出到公共数据总线CDB作为并行数据。

图4显示图3所示间隔调节电路24的细节。

间隔调节电路24具有逻辑电路24a，24b，24c，24d和24e。逻辑电路24a与列脉冲CLPZ的下降沿同步地产生脉冲PLS。当第二模式信号MD21处于高电平时，逻辑电路24b启动，输出比列脉冲CLPZ延迟时间T1的信号。当模式信号MD22处于高电平时，逻辑电路24c启动，输出比列脉冲CLPZ延迟时间T2的信号。当模式信号MD23处于高电平时，逻辑电路24d启动，输出比列脉冲CLPZ延迟时间T3的信号。时间T1，T2和T3根据逻辑电路24b，24c和24d中反相器的数目来分别设置。

逻辑电路24e具有在逻辑电路24b-24d的输出上执行OR操作的负逻辑OR电路，以及当列使能信号CLEN处于高电平时启动，将OR电路的输出作为内部读控制信号IRDZ输出的AND电路。

图5显示图4中所示间隔调节电路24的操作。

当图3中所示的模式设置电路12输出高电平的第二模式信号MD21和低电平的第二模式信号MD22和MD23时，列脉冲CLPZ和内部读控制信号IRDZ之间的间隔是时间T1。类似地，当高电平的第二模式信号MD22和低电平的第二模式信号MD21和MD23时，列脉冲CLPZ和内部读控制信号IRDZ之间的间隔是比时间T1短的时间T2。当高电平的第二模式信号MD23和低电平的第二模式信号MD21和MD22时，列脉冲CLPZ和内部读控制信号IRDZ之间的间隔是比时间T2短的时间T3。

脉冲发生器26与内部读控制信号IRDZ同步地产生列脉冲CLPZ。因此，列脉冲CLPZ的脉冲间隔由第二模式信号MD21-23来调节。

图6显示图3中所示脉冲发生器26的细节。

脉冲发生器26具有逻辑电路26a，26b，26c，26d，26e和26f。当第二模式信号MD24处于高电平时，逻辑电路26a启动，输出比列脉冲CLP0Z延迟时间T4的信号。当第二模式信号MD25处于高电平时，逻辑电路26b启动，输出比列脉冲CLP0Z延迟时间T5的信号。当第二模式信号MD26处于高电平时，逻辑电路26c启动，输出比列脉冲CLP0Z延迟时间T6的信号。时间T4，T5，T6根据逻辑电路26a，26b和26c中的反相器的数目来设置。

当逻辑电路26a，26b和26c的输出从低电平变化到高电平时，逻辑电路26d将列复位信号CLRES从高电平改变到低电平。逻辑电路26e具有RS触发器。RS触发器与读控制信号RDZ或内部读控制信号IRDZ的上升沿同步地设置，将列脉冲CLP0Z改变到高电平，并且与列复位信号CLRES的下降沿同步地设置，将列脉冲CLP0Z改变到低电平。当列使能信号CLEN处于高电平时，逻辑电路26f启动，输出列脉冲CLP0Z作为列脉冲CLPZ。

图7显示图6中所示脉冲发生器26的操作。

当图3中所示的模式设置电路12输出高电平的模式信号MD24和低电平的模式信号MD25和MD26时，列脉冲CLPZ的脉冲宽度是时间T4。类似地，当高电平的模式信号MD25和低电平的模式信号MD24和MD26时，列脉冲CLPZ的脉冲宽度是比时间T4短的时间T5。当高电平的模式信号MD26和低电平的模式信号MD24和MD25时，列脉冲CLPZ的脉冲宽度是比时间T5短的时间T6。也就是，列脉冲CLPZ的脉冲宽度由模式信号MD24-26来调节。

图8显示图3中所示存储磁心36基本部分的概观。

存储磁心36具有四个存储块BLK(BLK1-BLK4)。存储块BLK1具有列解码器部件CDEC1，预充电部件PRE1，读出放大器部件SA1，存储单元阵列ARY1，放大器部件AMP1，和锁存器LTCH1。类似地，存储块BLK2-BLK4分别具有列解码器部件CDEC2-CDEC4，预充电部件PRE2-PRE4，读出放大器部件SA2-SA4，存储单元阵列ARY2-ARY4，放大器部件AMP2-AMP4，和锁存器LTCH2-LTCH4。换句话说，图3中所示的列解码器部件CDEC，预充电部件PRE，读出放大器部件SA，存储单元阵列ARY，放大器部件AMP，和锁存器LTCH每个都由四个块组成。

存储块BLK1-BLK4由行地址信号RAD的较高两位标识。存储块BLK1-BLK4具有相同的结构。

存储块BLK1-BLK4每个具有分别连接到位线对BL，/BL的多个列开关CSW，用于控制列开关CSW的列选择线CL1，CL2，CL3，CL4，...，通过列开关CSW连接到位线对BL，/BL的局部数据总线LDB，以及连接到局部数据总线LDB的全局数据总线GDB。

图9显示图8中所示存储块BLK基本部分的细节。

存储块BLK具有为各个互补的位线对BL，/BL而形成的读出放大器和预充电电路。同一字线WL(例如WL0)与连接到位线BL和/BL的存储单元MC中任意一些相连接。

读出放大器具有锁存器，其由输入和输出彼此连接的两个CMOS反相器组成，pMOs晶体管，其用于将CMOS反相器的pMOS晶体管的源极根据读出放大器起动信号PSA连接到电源供给线，以及nMOS晶体管，其用于将CMOS反相器的nMOS晶体管的源极根据读出放大器起动信号NSA连接到地线。

每个列开关CSW具有由串连的两个nMOS晶体管组成的开关38a，38b，38c和38d。

开关38a将位线BL连接到读局部数据总线/RLDB。开关38b将位线/BL连接到读局部数据总线RLDB。开关38c将位线BL连接到写局部数据总线WLDB。开关38d将位线/BL连接到写局部数据总线/WLDB。

开关38a的一个nMOS晶体管其源极连接到读控制信号RCLX的信号线，并且其栅极连接到列选择线CL(CL1，CL2，CL3，CL4，...中的任何一个)。开关38a的另一个nMOS晶体管其栅极连接到位线BL，并且其漏极连接到读局部数据总线/RLDB。类似地，开关38b的一个nMOS晶体管其源极连接到读控制信号RCLX的信号线，并且其栅极连接到列选择线CL(CL1，CL2，CL3，CL4，...中的任何一个)。开关38b的另一个nMOS晶体管其栅极连接到位线/BL，并且其漏极连接到读局部数据总线RLDB。读控制信号RCLX在读出操作中根据行地址信号RAD或列地址信号CAD来启动。

位线BL(或/BL)连接到晶体管栅极的系统称作直接读出系统。直接读出系统的列开关CSW具有将位线BL(或/BL)电压放大的功能。因为直接读出系统的列开关CSW在读出操作过程中在位线和数据总线之间不建立直接的连接，所以位线BL和/BL避免因读局部数据总线RLDB和/RLDB的电压变化而在电压上变动。也就是，即使多个列脉冲CLPZ连续地产生，以连续地导通列开关CSW，读周期时间可以避免增加，因为将数据再存入存储单元MC所花的时间不会变长。

开关38c的一个nMOS晶体管其源极连接到位线BL，并且其栅极连接到列选择线CL(CL1，CL2，CL3，CL4，...中的任何一个)。开关38c的另一个nMOS晶体管其栅极连接到写控制信号WCLZ，并且其漏极连接到写局部数据总线WLDB。类似地，开关38d的一个nMOS晶体管其源极连接到位线/BL，并且其栅极连接到列选择线CL(CL1，CL2，CL3，CL4，...中的任何一个)。开关38d的另一个nMOS晶体管在其栅极连接到写控制信号WCLZ，并且其漏极连接到写局部数据总线/WLDB。写控制信号WCLZ根据列地址信号CAD在写操作过程中启动。

图10显示图9中所示预充电电路的细节。

预充电电路具有解码电路40a，第一预充电电路40b，第二预充电电路40c，以及第三预充电电路40d。解码电路40a接收第二模式信号MD21-26，并且将第一到第三预充电信号PRE1-PRE3中任意一个改变到高电平。解码电路40a将第一预充电信号PRE1改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期长时。解码电路40a将第二预充电信号PRE2改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期正常时。解码电路40a将第三预充电信号PRE3改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期短时。

第一到第三预充电电路40b，40c和40d每个都具有用于分别将位线BL和/BL连接到预充电电压线VPR的nMOS晶体管，以及用于均衡位线BL和/BL的nMOS晶体管。第一到第三预充电电路40b，40c和40d的nMOS晶体管，它们的栅极宽度比例为1∶5∶25。对nMOS晶体管给出的数字表示栅极宽度的比例。第一到第三预充电电路40b，40c和40d的nMOS晶体管具有相同的沟道长度。

当第一预充电信号PRE1处于高电平时，第一预充电电路40b与预充电信号PREZ同步地将位线BL和/BL连接到预充电电压线VPR。当第二预充电信号PRE2处于高电平时，第二预充电电路40c与预充电信号PREZ同步地将位线BL和/BL连接到预充电电压线VPR。当第三预充电信号PRE3处于高电平时，第三预充电电路40d与预充电信号PREZ同步地将位线BL和/BL连接到预充电电压线VPR。也就是，列脉冲CLPZ的产生周期越短，预充电操作执行得越快。

图11显示图8中所示放大器部件AMP中的读出放大器的细节。

读出放大器具有复位电路42a，放大器电路42b，解码电路42c，和第一到第三源电路42d，42e和42f。复位电路42a具有用于当复位信号RST处于高电平时将全局位线GDB和/GDB连接到复位电压线VT的nMOS晶体管，以及用于当复位信号RST处于高电压时均衡全局位线GDB和/GDB的nMOS晶体管。放大器电路42b具有一对nMOS晶体管，其栅极分别连接到全局位线GDB和/GDB，其漏极通过负载电阻分别连接到电源供给线，并且其源极连接到源电路42d，42e和42f。nMOS晶体管的输出(漏极)连接到锁存器LTCH。

解码电路42c接收第二模式信号MD21-26，并且将第一到第三驱动信号DRV1-DRV3中的任意一个改变到高电平。解码电路42c将第一驱动信号DRV1改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期长时。解码电路42c将第二驱动信号DRV2改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期正常时。解码电路42c将第三驱动信号DRV3改变到高电平，当从第二模式信号MD21-26的逻辑电平确定列脉冲CLPZ的产生周期短时。

第一到第三源电路42d，42e和42f每个都具有用于将放大器电路42b的nMOS晶体管的源极连接到地线的nMOS晶体管。第一到第三源电路42d，42e和42f的nMOS晶体管，它们的栅极宽度比例为1∶5∶25。对nMOS晶体管给出的数字表示栅极宽度的比例。第一到第三源电路42d，42e和42f的nMOS晶体管具有相同的沟道长度。

当第一驱动信号DRV1处于高电平时，第一源电路42d与放大器使能信号AMPEN同步地将放大器电路42b连接到地线。当第二驱动信号DRV2处于高电平时，第二源电路42e与放大器使能信号AMPEN同步地将放大器电路42b连接到地线。当第三驱动信号DRV3处于高电平时，第三源电路42f与放大器使能信号AMPEN同步地将放大器电路42b连接到地线。也就是，列脉冲CLPZ的产生周期越短，放大器电路42b的放大操作执行得越快。

注意，虽然在图中没有显示，写入放大器，与读出放大器一样，具有用于根据第二模式信号MD21-26输出预先确定的驱动信号的解码电路，以及放大功率根据驱动信号而变化的放大器电路。也就是，列脉冲CLPZ的产生周期越短，写入放大器的放大操作执行得越快。

图12显示图3中所示锁存器LTCH的细节。

锁存器LTCH具有与图11中所示的放大器部件AMP的放大器电路42b相对应的开关电路43a，锁存电路43b，开关电路43c，以及缓冲电路43d。

开关电路43a具有四个CMOS传输门，其根据列地址信号CAD2连续导通，将全局数据总线GDB2(或/GDB2)连接到锁存电路43b。锁存电路43b具有四个锁存器，每个由输入和输出彼此连接的两个反相器组成，并且锁存通过开关电路43a传送的数据。开关电路43c具有四个CMOS传输门，其根据列地址信号CAD(低位)连续导通，连续地将锁存电路43b中锁存器的输出连接到缓冲电路43d。

缓冲电路43d具有在电源供给线和地线之间串联的pMOS晶体管和nMOS晶体管，使得从开关电路43c输出的数据根据列地址信号CAD(高位)输出。

图13显示第一实施方案中读出操作的一个实例。

在本实例中，模式设置电路12具有列脉冲CLPZ的数目设置为“4”的第一模式，和列脉冲CLPZ的脉冲宽度和脉冲间隔设置为“长”的第二模式。因此模式设置电路12输出高电平的第一模式信号MD11和高电平的第二模式信号MD24和MD21。这表示一种状态，其中当FCRAM通电时，模式设置电路12基于编程电路14的熔丝FS1-2的信息来初始化。如上，FCRAM的初始模式可以根据熔丝FS1-2的编程来自由地设置。

最初，FCRAM接收读出命令RD和读地址AD1。读地址AD1是待连续读出的4位数据的顶端地址。图3中所示的命令解码器10响应读出命令而输出有效信号ACTZ和读控制信号RDZ(图13(a))。字控制电路30响应有效信号ACTZ将字脉冲WLPZ改变到高电平(图13(b))。与读地址AD1相对应的字线WL响应字脉冲WLPZ而选择，使得读数据从连接到字线WL的多个存储单元MC输出(随后看到在图14中描述)。

列计数器22响应读控制信号RDZ将列使能信号CLEN改变到高电平(图13(c))。脉冲发生器26响应读控制信号RDZ输出第一列脉冲CLPZ(图13(d))。脉冲发生器26根据高电平的第二模式信号MD24产生具有更长脉冲宽度(图7中所示的T4)的列脉冲CLPZ。

与读地址AD1相对应的列选择线CL响应列脉冲CLPZ而选择，使得读数据通过局部数据总线RLDB和全局数据总线GDB输出到全局数据总线GDB2和/GDB2(图13(e))。这里，图11中所示的读出放大器根据第一驱动信号DRV1导通源电路42d。因此，读数据从放大器电路42b输出到全局数据总线GDB2和/GDB2的输出时间是TD1，比源电路42e和42f中任意一个导通时长。结果，读出放大器的放大时间比源电路42e和42f中任意一个导通时长。

读出放大器的功耗比源电路42e和42f中任意一个导通时低。如上，当FCRAM的功耗需要减少时，第二模式信号MD21和MD24被选择，使得列脉冲CLPZ的产生周期延长以减少读出放大器的功耗。顺便提及，在本实施方案中，全局数据总线GDB2和/GDB2的复位时间TR设置成固定值，而不管操作模式，因为它对周期时间没有影响。

间隔调节电路24响应列脉冲CLPZ的下降沿输出内部读控制信号IRDZ(图13(f))。间隔调节电路24根据高电平的第二模式信号MD21来启动图4中所示的逻辑电路24b，从而延长列脉冲CLPZ的下降沿和内部读控制信号IRDZ之间的间隔(图5中所示的T1)。

脉冲发生器26响应内部读控制信号IRDZ输出第二列脉冲CLPZ(图13(g))。列脉冲CLPZ的脉冲间隔根据高电平的第二模式信号MD21变得更长。这使得列脉冲CLPZ的产生周期达到最大。然后，第三和第四列脉冲CLPZ输出(图13(h，i))。也就是，响应单个读出命令RD，FCRAM自动地产生列脉冲CLPZ多次，而没有外部信号的供给。

列计数器22接收第四列脉冲CLPZ并将列使能信号CLEN改变到低电平(图13(j))。脉冲发生器26由低电平的列使能信号CLEN停止活动，停止产生列脉冲CLPZ。

字复位控制电路28接收低电平的列脉冲CLPZ和低电平的列使能信号CLEN，并且输出结束信号ENDZ(图13(k))。字控制信号30响应结束信号ENDZ将字脉冲WLPZ改变到低电平(图13(l))。然后，字线WL取消选定，以完成与单个读出命令RD相对应的读出操作。因为字线WL响应最后列脉冲CLPZ而取消选定，字线WL的选择时期可以最优地设置。结果，读数据可以可靠地从数据单元中读出，并且读出到位线BL和/BL的数据可以确切地再存入存储单元MC中。

图14显示图13中所示读出操作中数据的输出。

位线BL1-4表示与图8的存储块BLK1中列选择线CL1-4相对应的位线对BL，/BL。位线BL1-4共同地由单个波形来表示，因为当存储单元MC保持相同逻辑的数据时，它们波形的变化将彼此相同。

当读出命令RD被提供以选择字线WL时，数据读出到位线BL1-4(图14(a))。随后，读出放大器起动信号PSA和NSA改变以启动读出放大器，将位线BL1-4上的数据放大(图14(b))。接下来，列选择线CL1-4与图13中所示的列脉冲CLPZ同步地连续选择，使得位线BL1-4上的数据传送到局部数据总线LDB(图14(c，d，e，f))。

传送到局部数据总线LDB上的数据由放大器部件AMP放大，并且与列地址信号CAD2同步地连续锁存到锁存器LTCH中。如图12中所描述的，锁存到锁存器LTCH中的数据输出到公共数据总线CDB，并且根据从FCRAM外部连续提供的列地址信号CAD通过数据终端DQ输出。也就是，页面操作被执行。注意，图14并没有显示与列选择线CL2，CL3和CL4一起供给到锁存器LTCH的列地址信号。

在预充电信号PREZ被输出以将位线BL1-4预充电(图14(g))之前，结束信号ENDZ(在前面图13(k)看到)被输出以取消选定字线WL。这里，当第二模式信号MD21和MD24处于高电平时，具有最小尺寸晶体管的第一预充电电路40b操作，如图10中所描述。因此，位线BL1-4预充电的时间TP1比当第二或第三预充电电路40c，40d操作时长。结果，与当第二和第三预充电电路40c和40d中任意一个操作时相比较，预充电部件PRE的功耗降低了。

顺便提及，因为在本实施方案中采用直接读出系统，数据可以可靠地读出，即使位线BL1-4上的数据没有足够地放大，如图14(c，d)所示。此外，当列选择线CL1-4被选择时，位线BL1-4不受局部数据总线LDB的影响。图中括号中所示的是，使用非直接读出系统的列开关，它们的源极和漏极连接到位线和局部数据总线的情况下，位线BL1-4的波形。在这种情况下，当列选择线CL1-4被选择时，位线BL1-4在局部数据总线LDB的影响下电压波动。因此，列选择线CL1-4必须在位线BL1-4足够放大之后选择，这意味着周期时间的增加。

图15显示第一实施方案中读出操作的另一个实例。与图13中相同操作的描述将省略。

在本实例中，模式设置电路12具有列脉冲CLPZ的数目设置为“4”的第一模式，和列脉冲CLPZ的脉冲宽度和脉冲间隔设置为“短”的第二模式。因此模式设置电路12输出高电平的第一模式信号MD11和高电平的第二模式信号MD26和MD23。这表示一种状态，其中在FCRAM通电之后，模式设置电路12响应与模式设置命令一起提供的地址信号AD而再次设置。

在本实例中，脉冲发生器26根据高电平的第二模式信号MD26产生较短脉冲宽度(图7中所示的T6)的列脉冲CLPZ。间隔调节电路根据高电平的第二模式信号MD23将列脉冲CLPZ的下降沿和内部读控制信号IRDZ之间的间隔设置得较短(图5中所示的T3)。因此，列脉冲CLPZ的脉冲间隔根据高电平的第二模式信号MD23而减小。这使得列脉冲CLPZ的产生周期达到最小。

图11中所示的读出放大器根据第三驱动信号DRV3来导通源电路42f。因此，从放大器电路42b输出到全局数据总线GDB2和/GDB2的读数据的输出时间TD3变得比源电路42d和42e中任意一个导通时短。因此，虽然其功耗增加，读出放大器的放大时间可以减少。如上，FCRAM周期时间的减少通过选择第二模式信号MD23和MD26以减少列脉冲CLPZ的产生周期和减少读出放大器的放大时间来实现。

图16显示图15中所示的读出操作中数据的输出。与图14中相同操作的描述将省略。

在本实例中，列选择线CL1-3被选择的周期减小，因为列脉冲的产生周期短。如图10中所描述，在读出操作之后的预充电操作由具有最大尺寸晶体管的第三预充电电路40d来执行。因此，位线BL1-4预充电的时间TP3变得比当第一或第二预充电电路40b，40c操作时短。因此，虽然预充电部件PRE的功耗增加，预充电操作可以加速。因此能够减少读出操作的周期时间。

图17显示第一实施方案中读出操作的另一个实例。与图13中相同操作的描述将省略。

在本实例中，模式设置电路12具有列脉冲CLPZ的数目设置为“2”的第一模式，和列脉冲CLPZ的脉冲宽度和脉冲间隔设置为“长”的第二模式。因此模式设置电路12输出高电平的第一模式信号MD12和高电平的第二模式信号MD24和MD21。

图3中所示的列计数器22接收高电平的第一模式信号MD12，并且与第二列脉冲CLPZ的上升沿同步地将列使能信号CLEN改变到低电平(图17(a))。因此，结束信号ENDZ在列脉冲CLPZ产生两次之后输出。字脉冲WLPZ与结束信号ENDZ同步地改变到低电平(图17(b))。因此，两个数据片D1和D2输出到全局数据总线GDB2和/GDB2。

结束信号ENDZ总是响应最后列脉冲CLPZ而产生。因此，字线WL的取消选定时间是最优的，即使列脉冲输出的次数改变。

如上，在第一实施方案中，列脉冲CLPZ响应单个读信号RD而产生多次。列地址信号CAD2从与读出命令RD一起提供的地址信号AD产生。结果，列选择线CL可以在FCRAM内部自动地连续选择。从存储单元MC读出到位线BL和/BL的数据通过列开关CSW连续地传送到公共局部数据总线LDB。因此，响应单个读出命令RD而从存储单元MC读出的读数据的多个位可以通过单个局部数据总线LDB来传送。因此，能够使局部数据总线LDB和全局数据总线GDB的数目达到最小，并且防止FCRAM芯片尺寸的增加。而且，因为数据的多个位可以通过单个局部数据总线LDB来传送，响应读出命令RD而启动的存储块的数目可以减少，而且FCRAM操作过程中的功耗减小。

因为列脉冲CLPZ和列地址信号CAD2在FCRAM内部自动地产生多次，为了读出操作而从FCRAM外部提供的信号可以最小化。结果，能够降低连接到外部终端的输入电路等的操作频率，允许减少功耗而维持高速操作。

关于脉冲发生器26产生的列脉冲CLPZ，脉冲输出的数目，脉冲宽度和脉冲间隔可以由模式设置电路12自由地设置。因此，具有不同数据输出规范的多种类型的FCRAM可以使用单个类型的芯片来制造。结果，FCRAM可以提高研制效率，降低研制成本。

因为列脉冲CLPZ由间隔调节电路24和根据从列计数器22输出的列使能信号CLEN而操作的脉冲发生器26输出，间隔调节电路24和脉冲发生器26可以简单地配置。

因为采用直接读出系统的列开关CSW，用于将数据再存入存储单元MC的时间将不会变长，即使多个列脉冲CLPZ连续产生以连续导通列开关CSW。这可以避免读周期时间的增加。

字线WL响应随读出命令RD而产生的列脉冲CLPZ中最后一个列脉冲CLPZ而取消选定。因此，字线WL可以在最优的时间取消选定，而不管列脉冲CLPZ的输出数目或产生周期。结果，能够使读出操作中的周期时间达到最小。

类似地，位线BL和/BL的预充电响应随读出命令RD而产生的列脉冲CLPZ中最后一个列脉冲CLPZ而开始。因此位线BL和/BL可以在最优的时间预充电，而不管列脉冲CLPZ的输出数目或产生周期。结果，能够使读出操作中的周期时间达到最小。

列脉冲CLPZ的输出数目，脉冲宽度和脉冲间隔可以由熔丝信号FUS1-2来初始化。因此，列脉冲CLPZ的输出数目，脉冲宽度和脉冲间隔可以在FCRAM发货之前根据FCRAM的产品规范(操作频率，功耗等)来设置。这对于将使用相同光掩模和制造工艺制造的FCRAM根据它们的实际功耗(或操作频率)分类成多种产品来发货特别有用。

列脉冲CLPZ的输出数目，脉冲宽度和脉冲间隔不仅可以由熔丝信号FUS1-2来初始化，而且可以根据通过地址终端提供的地址信号AD来设置。因此能够根据安装FCRAM的系统的规范来设置列脉冲的数目，脉冲宽度和脉冲间隔。换句话说，FCRAM的用户可以根据用户说明来自由地设置列脉冲的数目，脉冲宽度和脉冲间隔。

放大器部件AMP的读出放大器当列脉冲CLPZ的产生周期短时比当产生周期长时具有更高的放大功率。因此，读出放大器可以可靠地放大数据总线LDB，GDB上的数据，即使产生周期和周期时间都短。

类似地，预充电部件PRE的预充电电路当列脉冲CLPZ的产生周期短时比当产生周期长时具有更高的驱动性能。因此，预充电电路可以可靠地将位线BL和/BL预充电到预先确定的电压，即使产生周期和周期时间都短。

图18显示本发明半导体存储器的第二实施方案。与第一实施方案中所描述相同的部件将由相同的参考数字或符号来标明。在这里将省略其细节的描述。

在本实施方案中，编程电路14A代替第一实施方案的编程电路14。其余配置与第一实施方案中相同。

编程电路14A具有第一开关SW1和第二开关SW2，它们由形成于半导体衬底上，与在FCRAM的半导体制造工艺中使用的光掩模的图案结构相一致的导电图组成。

第一开关SW1输出用于指示列脉冲CLPZ数目初始值的图案信号PAT1(第一内部设置信号)。第二开关SW2输出用于指示列脉冲CLPZ产生周期初始值的图案信号PAT2(第二内部设置信号)。也就是，编程电路14A根据第一和第二开关SW1和SW2输出图案信号PAT1和PAT2，其中第一和第二开关SW1和SW2根据导电图目标处的电压来设置。

第一和第二开关SW1和SW2的连接规范，或在制造FCRAM中所使用的光掩模，根据FCRAM的产品规范(操作频率，功耗等)来确定。

当FCRAM通电时，模式设置电路12根据来自编程电路14A的图案信号PAT1和PAT2的逻辑电平来初始化。在初始状态中，列脉冲CLPZ输出的次数设置为“4”，并且列脉冲CLPZ的产生周期(脉冲宽度和脉冲间隔)设置为最大值。如在第一实施方案中一样，模式设置电路12可以由模式设置命令来复位。

如上，本实施方案可以提供与上述第一实施方案相同的效果。而且，在本实施方案中，列脉冲的输出数目和产生周期可以根据FCRAM的产品规范(操作频率，功耗等)通过简单地改变布线层的光掩模来设置。这对于通过改变光掩模将使用相同制造工艺制造的FCRAM由功耗(或操作频率)区分成多种不同产品来发货特别有用。

图19显示本发明半导体存储器的第三实施方案。与第一实施方案中描述相同的部件将由相同的参考数字或符号来标明。这里将省略其细节的描述。

在本实施方案中，命令解码器10B和字控制电路30B代替第一实施方案的命令解码器10和字控制电路30。其余配置与第一实施方案中相同。

当接收读出命令，写入命令，刷新命令时，命令解码器10B输出有效信号ACTZ。在输出之后预先确定的时间，它取消选定字线WL，以输出用于将位线BL和/BL预充电的预充电信号PRZ(脉冲信号)。也就是，预充电信号PRZ是用于取消选定字线WL的复位信号。命令解码器10B起到用于输出复位信号(PRZ)的复位电路的作用。

字控制电路30B响应有效信号ACTZ将字脉冲WLPZ改变到高电平，并且响应后到达的结束信号ENDZ和预充电信号PRZ中任意一个将字脉冲WLPZ改变到低电平。

图20显示第三实施方案中读出操作的一个实例。与在前面图16中所看到(第一实施方案)相同的操作的描述将省略。

在本实施方案中，预充电信号PRZ在读出命令RD供给之后的时间PRE1输出(图20(a))。图19中所示的字控制电路30B在接收预充电信号PRZ之后接收结束信号ENDZ。因此，字脉冲WLPZ的复位时间(下降沿)与结束信号ENDZ同步地设置(图20(b))。

图21显示第三实施方案中读出操作的另一个实例。与在前面图16中所看到(第一实施方案)相同的操作的描述将省略。

在本实例中，高电平的第一模式信号MD12被输出以将列脉冲输出的次数设置为“2”。字控制电路30B在接收预充电信号PRZ之前接收结束信号ENDZ。因此，字脉冲WLPZ的复位时间(下降沿)与预充电信号PRZ同步地设置(图21(a))。

字线WL在位线BL1-4的电压足够放大之后取消选定(图21(b))。因此，位线BL1-4上的数据确切地再存入存储单元MC中(图21(c))。

另一方面，图中实线波形表示，字脉冲WLPZ与结束信号ENDZ同步地停止。这里，位线BL1-4在位线BL1-4的电压足够放大之前预充电(图21(d))。结果，位线BL1-4上的数据再存入存储单元MC中，唯一不足的是刷新特性的退化。换句话说，由存储单元MC保持的数据可能在刷新操作执行之前消失。

如上，本实施方案可以提供与上述第一实施方案相同的效果。此外，在本实施方案中，字线的取消选定时间和预充电操作的开始时间总是设置在读出命令RD之后预先确定的时间PRE1。因此，再存入操作可以确切地在存储单元MC上执行，使得数据可靠地保存在存储单元MC中。

图22显示本发明半导体存储器的第四方案。与第一实施方案中所描述相同的部件将由相同的参考数字或符号来标明。这里将省略其细节的描述。

在本实施方案中，间隔调节电路23C和脉冲发生器26C代替第一实施方案的间隔调节电路23和脉冲发生器26。其余配置与第一实施方案中相同。

间隔调节电路24C将第二和随后的列脉冲CLPZ的脉冲间隔设置成比第一第二列脉冲CLPZ之间的脉冲间隔短。脉冲发生器26C将第二和随后的列脉冲CLPZ的脉冲宽度设置成比第一列脉冲CLPZ的脉冲宽度短。

图23显示第四实施方案中读出操作的一个实例。与在前面图13和14中所看到(第一实施方案)相同的操作的描述将省略。

在本实施方案中，如上所描述的，第二和随后的列脉冲CLPZ的脉冲宽度L2比第一列脉冲CLPZ的脉冲宽度L1短。而且，第二和随后的列脉冲CLPZ的脉冲间隔L4比第一第二列脉冲CLPZ之间的脉冲间隔L3短。

第一列脉冲CLPZ在位线BL1-4上的数据开始放大之后立刻输出。因此，为了可靠地读出数据，与列脉冲CLPZ相对应的列选择线CL的选择时间必须增加，以延长列开关CSW的ON时期。

另一方面，第二和随后的列脉冲CLPZ在位线BL1-4上的数据足够放大之后输出。因此，数据可以可靠地读出，即使与列脉冲CLPZ相对应的列选择线CL的选择时间减少以缩短列开关CSW的ON时期。此外，第二和随后列脉冲CLPZ产生的周期减小，从而缩短读出操作的周期时间。

如上，本实施方案可以提供与上述第一实施方案相同的效果。而且，在本实施方案中，第二和随后的列脉冲CLPZ的产生周期(脉冲宽度和脉冲间隔)可以减少，以缩短与单个读出操作相对应的周期时间。

图24显示本发明半导体存储器的第五实施方案。与第一实施方案中所描述相同的部件将由相同的参考数字或符号来标明。这里将省略其细节的描述。

在本实施方案中，模式设置电路12D，编程电路14D和地址计数器20D代替第一实施方案的模式设置电路12，编程电路14和地址计数器20。另外，地址转换电路44在地址计数器20D和列解码器部件CDEC之间给出。其余配置与第一实施方案中相同。

如在第一实施方案中一样，模式设置电路12D根据熔丝信号FUS1-2以及提供到地址终端AD的第一和第二设置信号，将第一模式信号MD11-12中的任意一个改变到高电平，并且将第二模式信号MD21-23中的任意一个和第二模式信号MD24-26中的任意一个改变到高电平。模式设置电路12D也根据熔丝信号FUS3和提供到地址终端的地址信号AD(第三设置信号)，将第三模式信号MD31-32中的任意一个改变到高电平。当第三模式信号MD31处于高电平时，FCRAM进入低功率模式，而当第三模式信号MD32处于高电平时，进入高速模式。

也就是，模式设置电路12D起到用于设置列脉冲CLPZ数目的第一模式设置电路，用于设置列脉冲CLPZ产生周期的第二模式设置电路，以及用于将FCRAM的操作模式设置为低功率模式或高速模式的第三模式设置电路的作用。

编程电路14D具有与第一实施方案中相同的第一和第二熔丝FS1和FS2，以及将FCRAM的操作模式设置为低功率模式或高速模式的第三熔丝FS3。然后，编程电路14D根据第一熔丝FS1的编程输出熔丝信号FUS1(第一内部设置信号)，根据第二熔丝FS2的编程输出熔丝信号FUS2(第二内部设置信号)，以及根据第三熔丝FS3的编程输出熔丝信号FUS3(第三内部设置信号)。

也就是，编程电路14D起到用于分别输出熔丝信号FUS1-2的第一和第二编程电路，以及用于输出指示FCRAM操作模式初始状态的熔丝信号FUS3的第三编程电路的作用。

地址计数器20D接收比第一实施方案中更大位计数的列地址信号CAD。象第一实施方案的地址计数器20一样，地址计数器20D具有与内部读控制信号IRDZ同步地将列地址信号CAD加1的地址计数器功能。

地址转换电路44从地址计数器20D接收列地址信号CAD2(内部地址)，根据第三模式信号MD31-32交换列地址信号CAD2的位，并且输出结果作为列地址信号CAD3(第二内部地址)。

图25是显示图24中所示地址转换电路44操作的说明图。为便于说明，将给出都具有8位存储区域(存储单元)的两个存储块BLK1-2的描述。在实际的FCRAM中，存储磁心36具有与前面图8中所看到相同的结构。存储块BLK1-2和这些块BLK1-2的存储区域由列地址的四位A3-0来标识。

当第三模式信号MD31和MD32分别处于高电平和低电平时(低功率模式)，存储块BLK1-2由最重要的地址A3来标识。例如，当与读出命令RD一起提供的地址信号AD(顶端地址)具有“00”的较低两位A1-0时，数据以图中方框(a)中数字的顺序从存储区域读出。当顶端地址具有“10”的较低两位A1-0时，数据以图中方框(b)中数字的顺序从存储区域读出。如上，在低功率模式中，仅单个存储块BLK1(或BLK2)响应读出命令RD而启动。因为待启动的存储块数目小，执行同时操作的电路，例如读出放大器，可以在数目上减少。这意味着功耗的减少。

存储磁心36在低功率模式中的操作在上面的图8中显示。在低功率模式中，如图8中所示，在相同存储块(在本实例中，BLK1)中的列选择线CL1-4响应单个读出操作RD连续地选择，使得读数据通过公共局部数据总线LDB和全局数据总线GDB连续地输出。

现在，当第三模式信号MD31和MD32分别处于低电平和高电平时(高速模式)，存储块BLK1-2由地址A1标识。例如，当与读出命令RD一起提供的地址信号AD(顶端地址)具有“00”的较低两位A1-0时，数据以图中方框(c)中数字的顺序从存储区域读出。当顶端地址具有“01”的较低两位A1-0时，数据以图中方框(d)中数字的顺序从存储区域读出。如上，在高速模式中，两个存储块BLK1-2响应读出命令RD而启动。因为多个存储块BLK1-2可以分别启动以从存储块BLK1-2读出数据，周期时间可以减少，虽然功耗增加。也就是，读出操作可以高速执行。

顺便提及，在本实施方案中，待启动的存储块BLK的数目依赖于操作模式而改变。虽然在图24和25中没有详述，待启动的存储磁心36的区域不仅依赖于行地址信号RAD而且依赖于列地址信号CAD。例如，如图25中所示，单个存储块BLK的读出放大器部件在低功率模式中启动。在高速模式中，两个存储块BLK的读出放大器部件被启动。对于预充电部件，放大器部件和锁存器也是一样的。

图26显示存储磁心36在高速模式中的操作。

在高速模式中，相应的两个存储块(在本实例中，BLK1-2)的列选择线CL1-2和CL3-4响应单个读出命令RD连续地选择。换句话说，列选择线CL1和CL3，和列选择线CL2和CL4，同时选择。然后，在每个存储块BLK1-2中，读数据通过公共局部数据总线LDB和全局数据总线GDB连续地输出。

如上，本实施方案可以提供和上述第一实施方案相同的效果。此外，在本实施方案中，FCRAM由模式设置电路12D设置到低功率模式或高速模式。在低功率模式中为读出操作而启动的存储块BLK的数目小于在高速模式中为读出操作而启动的存储块BLK的数目。因此，单个类型的FCRAM可以制造成低功耗的产品或高操作速度的产品，允许FCRAM研制成本和制造成本的减少。

低功率模式或高速模式由熔丝信号FUS3初始地设置，并且也可以根据通过地址终端提供的地址信号AD来设置。因此，FCRAM的产品规范(操作频率，功耗等)可以在FCRAM发货之前最优化。这当将通过使用相同光掩模和制造工艺制造的FCRAM根据它们的实际功耗(或操作频率)分类成多种产品来发货时特别有用。

低功率模式或高速模式可以根据通过地址终端提供的地址信号AD(第三设置信号)来设置。因此，在FCRAM发货之后，FCRAM可以根据FCRAM安装于其上的系统的规范而设置成低功率模式或高速模式。这提高FCRAM的可用性。

图27显示本发明半导体存储器的第六实施方案。与第一，第二，和第五实施方案中所描述相同的部件将由相同的参考数字或符号来标明。这里将省略其细节的描述。

在本实施方案中，编程电路14E代替第五实施方案的编程电路14D。其余配置与第五实施方案中相同。

编程电路14E具有第一开关SW1，第二开关SW2，和第三开关SW3，它们由形成于半导体衬底上，与在FCRAM的半导体制造工艺中使用的光掩模的图案结构相一致的导电图组成。因为第一开关SW1和第二开关SW2的功能与第二实施方案中相同，这里将省略其描述。

第三开关SW3输出用于指示FCRAM操作模式(低功率模式或高速模式)的图案信号PAT3(第三内部设置信号)。也就是，编程电路14E根据第一，第二和第三开关SW1，SW2和SW3来输出图案信号PAT1，PAT2和PAT3，其中第一，第二和第三开关SW1，SW2和SW3根据导电图目标处的电压来设置。

第一，第二和第三开关SW1，SW2和SW3的连接规范，或者在制造FCRAM过程中使用的光掩模，根据FCRAM的产品规范(操作频率，功耗等)来确定。

当FCRAM通电时，模式设置电路12D根据来自编程电路14E的图案信号PAT1，PAT2和PAT3的逻辑电平来初始化。在初始状态中，列脉冲CLPZ输出的次数设置为“4”，并且列脉冲CLPZ的产生周期(脉冲宽度和脉冲间隔)设置为最大值。操作模式设置为低功率模式。如在第一和第五实施方案中一样，模式设置电路12D可以由模式设置命令来复位。

如上，本实施方案可以提供与上述第一，第二和第五实施方案相同的效果。

顺便提及，前面的实施方案已经涉及本发明应用于FCRAM的情况。但是本发明不局限于这些实施方案。例如，本发明可以应用于DRAM。

本发明不局限于上面的实施方案，可以不背离本发明的本质和范畴做各种改变。部分或所有部件中可以做任意改进。

Claims (28)

1.一种半导体存储器，包括：

多个位线，分别连接到存储单元；

多个列开关，分别连接到所述位线；

数据总线，对所述位线公用并且通过所述列开关连接到所述位线；

多个列选择线，分别连接到所述列开关；

脉冲发生器，用于响应从外部提供的读出命令，产生一个初始列脉冲并同步于一个延迟于所述初始列脉冲的信号而产生下一个列脉冲；

地址计数器，用于接收与所述读出命令一起提供的外部地址，并且连续输出所述外部地址和所述外部地址之后的地址作为内部地址；

列解码器，用于与所述列脉冲同步地连续选择所述列选择线，以连续导通所述列开关，所述列选择线分别与所述内部地址相对应。

2.根据权利要求1的半导体存储器，包括

第一模式设置电路，用于设置由所述脉冲发生器产生的所述列脉冲的数目。

3.根据权利要求2的半导体存储器，包括

数目控制电路，用于接收指示所述脉冲发生器输出的所述列脉冲数目的第一模式信号，并且用于输出使能信号直到指定数目的列脉冲全部输出，第一模式信号从所述第一模式设置电路输出，并且其中

当所述使能信号输出时，所述脉冲发生器产生所述列脉冲。

4.根据权利要求2的半导体存储器，其中

所述第一模式设置电路根据通过外部终端提供的第一设置信号来设置所述列脉冲的数目。

5.根据权利要求4的半导体存储器，包括

第一编程电路，用于将第一内部设置信号输出到所述第一模式设置电路，所述第一内部设置信号将所述时钟脉冲的数目初始地设置到所述第一模式设置电路中多个预先确定的值中任意一个。

6.根据权利要求5的半导体存储器，其中

所述第一编程电路具有第一熔丝，用于根据所述第一熔丝的编程来输出所述第一内部设置信号。

7.根据权利要求5的半导体存储器，其中

所述第一编程电路具有由导电图形构成的第一开关，并且根据所述导电图形目标处的电压输出所述第一内部设置信号，所述导电图形形成于半导体衬底上，与在半导体制造工艺中使用的光掩模的图案结构相一致。

8.根据权利要求2的半导体存储器，包括

第二模式设置电路，用于输出一个指示所述列脉冲产生于其中的周期的周期设置信号。

9.根据权利要求8的半导体存储器，包括

周期调节电路，用于根据所述周期设置信号来调节所述周期。

10.根据权利要求9的半导体存储器，其中

所述周期调节电路具有用于调节每个所述列脉冲的脉冲宽度的宽度调节电路。

11.根据权利要求9的半导体存储器，其中

所述周期调节电路具有用于调节所述列脉冲的脉冲间隔的间隔调节电路。

12.根据权利要求9的半导体存储器，包括

读出放大器，用于将所述数据总线上的数据放大，当所述周期短时具有比所述周期长时更高的放大功率。

13.根据权利要求9的半导体存储器，包括

预充电电路，用于将所述位线预充电到预先确定的电压，当所述周期短时具有比所述周期长时更高的驱动性能。

14.根据权利要求8的半导体存储器，其中

所述第二模式设置电路根据通过外部终端提供的第二设置信号来设置所述周期。

15.根据权利要求14的半导体存储器，包括

第二编程电路，用于将第二内部设置信号输出到所述第二模式设置电路，所述第二内部设置信号将所述周期初始地设置成所述第二模式设置电路中多个预先确定的值中任意一个，所述周期在所述第二模式设置电路中设置。

16.根据权利要求15的半导体存储器，其中

所述第二编程电路具有第二熔丝，并且根据所述第二熔丝的编程输出所述第二内部设置信号。

17.根据权利要求15的半导体存储器，其中

所述第二编程电路具有由导电图形构成的第二开关，并且根据所述导电图形目标处的电压输出所述第一内部设置信号，所述导电图形形成于半导体衬底上，与在半导体制造工艺中使用的光掩模的图案结构相一致。

18.根据权利要求1的半导体存储器，其中

所述列开关每个都具有晶体管，它们的栅极分别连接到所述位线，并且它们的漏极和源极中的任意一个连接到所述数据总线。

19.根据权利要求1的半导体存储器，包括：

字线，连接到所述存储单元，并且当访问所述存储单元时被选择；

字控制电路，用于响应随所述读出命令而产生的所述列脉冲中最后一个来取消选定所述字线。

20.根据权利要求19的半导体存储器，包括

复位电路，用于在选择所述字线之后预先确定的时间输出复位信号，复位信号取消选定所述字线，并且其中

所述字控制电路响应后到达的最后列脉冲和所述复位信号中任意一个来取消选定所述字线。

21.根据权利要求1的半导体存储器，其中

所述脉冲发生器将第二和随后的所述列脉冲的宽度设置成比所述列脉冲中第一个宽度小的值。

22.根据权利要求1的半导体存储器，包括

预充电控制电路，用于响应所述列脉冲中最后一个来开始将所述位线预充电。

23.根据权利要求1的半导体存储器，进一步包括

锁存电路，连接到所述数据总线，用于响应所述读出命令，锁存通过所述位线连续传送的读数据。

24.根据权利要求1的半导体存储器，包括

多个存储块，每个都具有所述位线，所述列开关，所述数据总线，和所述列选择线；

第三模式设置电路，用于将半导体存储器的操作模式设置成低功率模式和高速模式中的一个；以及

地址转换电路，用于将所述内部地址根据所述第三模式设置电路中的设置值转换成第二内部地址，其中

在所述低功率模式中由所述第二内部地址指定的所述存储块的数目比在所述高速模式中的小，所述第二内部地址从所述地址转换电路输出。

25.根据权利要求24的半导体存储器，其中

所述第三模式设置电路根据通过外部终端提供的第三设置信号来设置所述低功率模式和所述高速模式中的一个。

26.根据权利要求24的半导体存储器，包括：

第三编程电路，用于将第三内部设置信号输出到所述第三模式设置电路，第三内部设置信号将所述第三模式设置电路的设置初始地设置成所述低功率模式和所述高速模式中的一个。

27.根据权利要求26的半导体存储器，其中

所述第三编程电路具有第三熔丝，并且根据所述第三熔丝的编程输出所述第三内部设置信号。

28.根据权利要求26的半导体存储器，其中

所述第三编程电路具有由导电图形构成的第三开关，并且根据所述导电图形目标处的电压输出所述第三内部设置信号，导电图形形成于半导体衬底上，与在半导体制造工艺中使用的光掩模的图案结构相一致。

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