KR20040019859A

KR20040019859A - 반도체 메모리

Info

Publication number: KR20040019859A
Application number: KR1020030020257A
Authority: KR
Inventors: 사사키주니치; 시노자키나오하루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-08-29
Filing date: 2003-03-31
Publication date: 2004-03-06
Also published as: DE60336787D1; JP4246977B2; EP1398785A3; EP2166540A1; TWI254939B; JP2004095002A; TW200403679A; KR100942739B1; EP2166540B1; EP1398785B1; EP1398785A2; US6963518B2; CN1479378A; CN100338774C; US20040042334A1

Abstract

본 발명은 칩 사이즈를 증가시키는 일없이 고속 동작을 유지하면서 반도체 메모리의 동작시의 소비 전력을 저감시키는 것을 과제로 한다.

펄스 생성 회로는 판독 커맨드에 응답하여 컬럼 펄스를 복수회 생성한다. 어드레스 카운터는 판독 커맨드에 대응하여 공급되는 외부 어드레스에 연속하는 어드레스를 내부 어드레스로서 순차적으로 출력한다. 컬럼 디코더는 컬럼 선택선을 컬럼 펄스에 동기하여 순차적으로 선택한다. 1회의 판독 커맨드에 응답하여 메모리 셀로부터 판독되는 복수 비트의 데이터는 컬럼 스위치를 통해 순차적으로 공통의 데이터 버스선에 전달된다. 이 결과, 데이터 버스선의 갯수를 최소한으로 할 수 있어 칩 사이즈가 증가하는 것을 방지할 수 있다. 하나의 데이터 버스선으로 복수 비트의 데이터를 전달할 수 있기 때문에, 판독 커맨드에 응답하여 활성화하는 메모리 영역을 최소한으로 할 수 있다. 이 결과, 소비 전력을 삭감할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리에 관한 것으로, 특히 고속 동작을 유지하면서 소비 전력을 저감시키는 기술에 관한 것이다.

일반적으로, 반도체 메모리는 워드선에 접속된 복수의 메모리 셀로부터 동시에 판독된 데이터를 연속해서 출력하는 페이지 동작 기능을 갖고 있다. 페이지 동작 기능에 의해, 메모리 블록을 활성화한 후의 동작을 고속으로 할 수 있기 때문에, 데이터 전송 레이트가 향상된다.

최근, 데이터 전송 레이트를 더욱 향상시키기 위해서, 1회의 판독 커맨드에 응답하여 복수 비트의 데이터를 동시에 판독하여 레지스터 등에 유지하여, 고속 페이지 동작 기능을 갖는 반도체 메모리가 개발되어 있다.

도 26은 이런 종류의 고속 페이지 동작 기능을 갖는 반도체 메모리의 개요를나타내고 있다.

반도체 메모리는 4개의 메모리 블록(BLK1-BLK4)을 갖고 있다. 메모리 블록(BLK1-BLK4)은 컬럼 어드레스에 따라서 컬럼 선택선(CL1-CL4)을 선택하는 컬럼 디코더(CDEC1-CDEC4), 비트선(BL, /BL)의 프리차지 회로를 갖는 프리차지부(PRE1-PRE4), 감지 증폭기(SA)를 갖는 감지 증폭기부(SA1-SA4), 메모리 셀(MC)을 갖는 메모리 셀 어레이(ARY1-ARY4), 판독 증폭기 및 기록 증폭기를 갖는 증폭기부(AMP1-AMP4) 및 래치 회로를 갖는 래치부(LTCH1-LTCH4)를 갖고 있다. 워드선(WL)은 4개의 메모리 블록(BLK1-BLK4)에 공통으로 배선되어 있다.

이 반도체 메모리에서는, 판독 커맨드에 따라서, 모든 메모리 블록(BLK1-BLK4)이 활성화되고, 판독 커맨드와 동시에 공급되는 로우 어드레스에 따라서, 소정의 워드선(WL)이 선택된다. 다음에, 감지 증폭기부(SA1-SA4)의 감지 증폭기(SA)가 활성화되어, 메모리 셀(MC)로부터 비트선(BL, /BL)에 판독된 데이터는 증폭된다. 즉, 판독 커맨드에 응답하여 4개의 메모리 블록(BLK1-BLK4)이 전부 활성화된다.

이 후, 컬럼 어드레스에 따라서 컬럼 선택선(CL1-CL4)이 동시에 선택되어, 4개의 컬럼 스위치(CSW)가 온으로 된다. 감지 증폭기(SA)에서 증폭된 데이터는 컬럼 스위치(CSW)를 통해 지역 데이터 버스선(LDB1-LDB4)에 각각 전달된다. 병렬의 판독 데이터는 지역 데이터 버스선(LDB1-LDB4)으로부터 전역 데이터 버스선(GDB1-GDB4)에 전달되어, 증폭기부(AMP1-AMP4)의 판독 증폭기에서 더욱 증폭된다.

판독 증폭기에서 증폭된 병렬 데이터는 병렬 직렬 변환 회로에서 직렬 데이터로 변환되어 데이터 단자에 순차적으로 출력된다. 1회의 판독 커맨드에 응답하여 데이터 단자에 출력되는 데이터의 출력 횟수는 버스트 길이라 불리고 있다. 이 예에서는, 버스트 길이는 "4"이다. 반도체 메모리는 판독 커맨드를 수신할 때마다 상기 동작을 반복하여, 판독 동작을 실행한다.

도 27은 고속 페이지 동작 기능을 갖는 다른 반도체 메모리의 개요를 나타내고 있다. 도 26과 동일한 요소에 대해서는 동일한 부호를 붙이고 있다.

반도체 메모리는 4개의 메모리 블록(BLK1-BLK4)을 갖고 있다. 워드선(WL)은 4개의 메모리 블록(BLK)마다 배선되어 있다. 그리고, 판독 커맨드와 동시에 공급되는 로우 어드레스에 따라서, 메모리 블록(BLK1-BLK4) 중 어느 하나가 선택되고(이 예에서는 BLK1), 선택된 메모리 블록(BLK1)의 워드선(WL)이 선택된다. 다음에, 메모리 블록(BLK1)의 감지 증폭기부(SA1)의 감지 증폭기(SA)가 활성화되어, 메모리 셀(MC)로부터 비트선(BL, /BL)에 판독된 데이터는 증폭된다. 즉, 이 반도체 메모리에서는 판독 커맨드에 응답하여 4개의 메모리 블록(BLK1-BLK4) 중 어느 하나가 활성화된다.

다음에, 선택된 메모리 블록(BLK1)에 있어서, 컬럼 선택선(CL1-CL4)이 컬럼 어드레스에 따라서 선택되어, 4개의 컬럼 스위치(CSW)가 동시에 온으로 된다. 감지 증폭기(SA)에서 증폭된 데이터는 컬럼 스위치(CSW)를 통해 메모리 블록(BLK1) 내의 지역 데이터 버스선(LDB1-LDB4)에 각각 전달된다. 병렬의 판독 데이터는 지역 데이터 버스선(LDB1-LDB4)으로부터 메모리 블록(BLK1) 내의 전역 데이터 버스선(GDB1-GDB4)에 전달되어, 증폭기부(AMP1)의 판독 증폭기에서 더욱 증폭된다.

판독 증폭기에서 증폭된 병렬 데이터는 도 26과 같이, 병렬 직렬 변환 회로에서 직렬 데이터로 변환되어 데이터 단자에 순차적으로 출력된다. 이 예에서도, 버스트 길이는 "4"이다. 반도체 메모리는 판독 커맨드를 수신할 때마다 상기 동작을 반복하여, 판독 동작을 실행한다.

도 26에 도시한 반도체 메모리에서는 판독 동작시에 모든 메모리 블록(BLK)이 활성화되기 때문에, 소비 전력이 증가한다고 하는 문제가 있었다.

도 27에 도시한 반도체 메모리에서는 판독 동작시에 활성화되는 메모리 블록(BLK)은 하나이다. 그러나, 각 메모리 블록(BLK) 내에 전역 데이터 버스선(GDB1-GDB4)을 배선하지 않으면 안된다. 메모리 블록(BLK)에는 도시한 것 이외에도, 전원선 등이 배선되어 있다. 이 때문에, 레이아웃 설계에 있어서, 전역 데이터 버스선(GDB1-GDB4)의 배선 영역을 메모리 블록(BLK) 내에 확보할 수 없는 경우, 전원선의 배선 폭을 가늘게 하는 방법 등에 의해서 전역 데이터 버스선(GDB1-GDB4)의 배선 영역을 확보할 필요가 있다. 이 경우, 전원 저항이 증가하기 때문에, 전원 노이즈가 발생하기 쉽게 된다. 전원선의 배선 폭을 바꾸지 않는 경우, 각 메모리 블록(BLK)을 전역 데이터 버스선(GDB1-GDB4)의 배선 영역에 맞춰 크게 할 필요가 있다. 이 결과, 반도체 메모리의 칩 사이즈가 커져 버린다.

본 발명의 목적은 고속 페이지 동작 기능을 갖는 반도체 메모리에 있어서, 고속 동작을 유지하면서, 동작시의 소비 전력을 저감하는 데에 있다.

본 발명의 다른 목적은 고속 페이지 동작 기능을 갖는 반도체 메모리에 있어서, 칩 사이즈를 증가시키는 일없이 동작시의 소비 전력을 저감하는 데에 있다.

도 1은 본 발명의 제1 실시예를 도시하는 블럭도.

도 2는 도 1에 도시한 간격 조정 회로를 상세히 도시하는 회로도.

도 3은 도 2에 도시한 간격 조정 회로의 동작을 도시하는 타이밍도.

도 4는 도 1에 도시한 펄스 생성 회로를 상세히 도시하는 회로도.

도 5는 도 4에 도시한 펄스 생성 회로의 동작을 도시하는 타이밍도.

도 6은 도 1에 도시한 메모리 코어의 주요부의 개요를 도시하는 블럭도.

도 7은 도 6에 도시한 메모리 블록의 주요부를 상세히 도시하는 회로도.

도 8은 도 7에 도시한 프리차지 회로를 상세히 도시하는 회로도.

도 9는 도 6에 도시한 증폭기부를 상세히 도시하는 회로도.

도 10은 도 1에 도시한 래치부를 상세히 도시하는 회로도.

도 11은 제1 실시예의 판독 동작의 일례를 도시하는 타이밍도.

도 12는 도 11에 도시한 판독 동작에 있어서의 데이터의 출력을 도시하는 타이밍도.

도 13은 제1 실시예의 판독 동작의 다른 일례를 도시하는 타이밍도.

도 14는 도 13에 도시한 판독 동작에 있어서의 데이터의 출력을 도시하는 타이밍도.

도 15는 제1 실시예의 판독 동작의 다른 일례를 도시하는 타이밍도.

도 16은 본 발명의 제2 실시예를 도시하는 블럭도.

도 17은 본 발명의 제3 실시예를 도시하는 블럭도.

도 18은 제3 실시예의 판독 동작의 일례를 도시하는 타이밍도.

도 19는 제3 실시예의 판독 동작의 다른 일례를 도시하는 타이밍도.

도 20은 본 발명의 제4 실시예를 도시하는 블럭도.

도 21은 제4 실시예의 판독 동작의 일례를 도시하는 타이밍도.

도 22는 본 발명의 제5 실시예를 도시하는 블럭도.

도 23은 도 22에 도시한 어드레스 변환 회로의 동작을 도시하는 설명도.

도 24는 제5 실시예에 있어서의 고속 모드시의 메모리 코어의 동작을 도시하는 설명도.

도 25는 본 발명의 제6 실시예를 도시하는 블럭도.

도 26은 종래의 고속 페이지 동작 기능을 갖는 반도체 메모리의 개요를 도시하는 블럭도.

도 27은 종래의 고속 페이지 동작 기능을 갖는 다른 반도체 메모리의 개요를 도시하는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

10, 10B : 커맨드 디코더

12, 12D : 모드 설정 회로

14, 14A, 14D, 14E : 프로그램 회로

16 : 어드레스 입력 회로

18 : 데이터 입출력 회로

20, 20D : 어드레스 카운터

22 : 컬럼 카운터

24, 24C : 간격 조정 회로

26, 26C : 펄스 생성 회로

28 : 워드 리셋 제어 회로

30, 30B : 워드 제어 회로

32 : 프리차지 제어 회로

34 : 감지 증폭기 제어 회로

36 : 메모리 코어

44 : 어드레스 변환 회로

ACTZ : 액티브 신호

AD : 어드레스 신호

AMP : 증폭기부

AMPEN : 증폭기 인에이블 신호

ARY : 메모리 셀 어레이

BL, /BL : 비트선

BLK1-BLK4 : 메모리 블록

CAD : 컬럼 어드레스 신호

CAD2 : 내부 컬럼 어드레스 신호

CDB : 공통 데이터 버스선

CDEC : 컬럼 디코더부

CLEN : 컬럼 인에이블 신호

CLPZ : 컬럼 펄스

CNT : 제어 신호

CSW : 컬럼 스위치

DQ : 데이터 단자

ENDZ : 종료 신호

FUS1-FUS3 : 퓨즈 신호

GDB : 전역 데이터 버스선

IRDZ : 내부 판독 제어 신호

LDB : 지역 데이터 버스선

LTCH : 래치부

MC : 메모리 셀

MD : 모드 신호

PAT1-PAT3 : 패턴 신호

PRE : 프리차지부

PREZ : 프리차지 신호

PSA, NSA : 감지 증폭기 활성화 신호

RAD : 로우 어드레스 신호

RDZ : 판독 제어 신호

SA : 감지 증폭기부

WDEC : 워드 디코더부

WL : 워드선

WLPZ : 워드 펄스

WRZ : 기록 제어 신호

청구항 1의 반도체 메모리에서는, 펄스 생성 회로는 외부로부터 공급되는 판독 커맨드에 응답하여 컬럼 펄스를 복수회 생성한다. 어드레스 카운터는 판독 커맨드에 대응하여 공급되는 외부 어드레스를 수신하여, 이 외부 어드레스 및 외부 어드레스에 연속하는 어드레스를 내부 어드레스로서 순차적으로 출력한다. 컬럼 디코더는 내부 어드레스에 각각 대응하는 컬럼 선택선을 컬럼 펄스에 동기하여 순차적으로 선택한다. 컬럼 선택선의 선택에 의해, 컬럼 스위치는 순차적으로 온으로 된다. 메모리 셀로부터 비트선에 판독된 데이터는 컬럼 스위치를 통해 순차적으로 공통의 데이터 버스선에 전달된다. 즉, 1회의 판독 커맨드에 응답하여 메모리 셀로부터 판독되는 복수 비트의 데이터를 하나의 데이터 버스선에 의해 전달할 수 있다. 이 결과, 데이터 버스선의 갯수를 최소한으로 할 수 있어, 칩 사이즈가 증가하는 것을 방지할 수 있다. 또한, 하나의 데이터 버스선으로 복수 비트의 데이터를 전달할 수 있기 때문에, 판독 커맨드에 응답하여 활성화하는 메모리 영역을 최소한으로 할 수 있다. 이 결과, 소비 전력을 삭감할 수 있다.

1회의 판독 커맨드 및 판독 커맨드에 대응하여 공급되는 외부 어드레스에 응답하여, 컬럼 펄스는 반도체 메모리의 내부에서 복수회 자동적으로 생성된다. 외부로부터의 신호의 공급 횟수를 최소한으로 하여 판독 동작을 실행할 수 있기 때문에, 고속 동작을 유지하면서 소비 전력을 삭감할 수 있다.

청구항 2의 반도체 메모리에서는, 펄스 생성 회로가 생성하는 컬럼 펄스의횟수를 제1 모드 설정 회로에 의해 자유롭게 설정할 수 있다. 이 때문에, 한 종류의 칩으로, 데이터 출력 사양이 다른 복수 종의 반도체 메모리를 구성할 수 있다. 이 결과, 반도체 메모리의 개발 효율을 향상시킬 수 있고, 개발 비용을 삭감할 수 있다.

청구항 3의 반도체 메모리에서는, 제2 모드 설정 회로에 의해, 컬럼 펄스의 생성 주기를 자유롭게 설정할 수 있다. 이 때문에, 하나의 칩으로, 타이밍 사양이 다른 복수 종의 반도체 메모리를 구성할 수 있다. 이 결과, 반도체 메모리의 개발 효율을 향상시킬 수 있고, 개발 비용을 삭감할 수 있다.

청구항 4의 반도체 메모리에서는, 주기 조정 회로는 제2 모드 설정 회로에서 출력되는 생성 주기를 나타내는 주기 설정 신호에 따라서 생성 주기를 조정한다. 이 때문에, 주기 조정 회로를 간이하게 구성할 수 있다.

청구항 5의 반도체 메모리에서는, 주기 조정 회로의 폭 조정 회로는 컬럼 펄스의 펄스 폭을 조정한다. 즉, 펄스 폭을 조정함으로써 컬럼 펄스의 생성 주기를 자유롭게 설정할 수 있다.

청구항 6의 반도체 메모리에서는, 주기 조정 회로의 간격 조정 회로는 컬럼 펄스의 펄스 간격을 조정한다. 즉, 펄스 간격을 조정함으로써 컬럼 펄스의 생성 주기를 자유롭게 설정할 수 있다.

청구항 7의 반도체 메모리에서는, 컬럼 스위치는 게이트가 비트선에 각각 접속되고, 드레인 및 소스의 한쪽이 데이터 버스선에 접속된 트랜지스터를 갖고 있다. 트랜지스터는 게이트를 비트선에 접속되어 있기 때문에, 비트선의 전압을 증폭하는 기능을 갖고 있다. 이 방식은 일반적으로 직접 감지 방식이라 불린다. 직접 감지 방식의 컬럼 스위치에서는 판독 동작시에 비트선과 데이터 버스선이 직접 접속되지 않기 때문에, 데이터 버스선의 전압에 의해 비트선의 전압이 변동되는 것이 방지된다. 즉, 복수의 컬럼 펄스를 연속해서 생성하여 컬럼 스위치를 연속해서 온으로 하더라도, 메모리 셀에 데이터를 재저장하는 시간이 연장되는 일은 없어, 판독 사이클 시간이 증가하는 것을 방지할 수 있다.

청구항 8의 반도체 메모리에서는, 워드선은 메모리 셀에 접속되어, 메모리 셀의 액세스시에 선택된다. 워드 제어 회로는 판독 커맨드에 응답하여 생성되는 컬럼 펄스 중 최후의 컬럼 펄스에 응답하여 워드선을 비선택으로 한다. 이 때문에, 컬럼 펄스의 출력 횟수 또는 컬럼 펄스의 생성 주기에 상관없이, 워드선을 최적의 타이밍에 비선택으로 할 수 있다. 이 결과, 사이클 시간을 최단으로 할 수 있다.

청구항 9의 반도체 메모리에서는, 펄스 생성 회로는 판독 커맨드에 응답하여 생성되는 컬럼 펄스 중 2번째 이후의 컬럼 펄스의 펄스 폭을 최초의 컬럼 펄스의 펄스 폭보다 짧게 설정한다. 일반적으로, 판독 커맨드에 응답하는 판독 동작에 있어서, 비트선의 전압은 서서히 증폭되어 간다. 이 때문에, 복수의 컬럼 스위치를 순차적으로 온으로 하는 경우, 최초에 온으로 하는 컬럼 스위치에 대응하는 데이터가 가장 판독하기 어렵다. 최초의 컬럼 펄스의 폭을 충분히 확보함으로써, 최초의 데이터를 확실하게 판독할 수 있다. 또한, 2번째 이후의 컬럼 펄스의 펄스 폭을 짧게 함으로써, 1회의 판독 동작에 대응하는 사이클 시간을 단축할 수 있다.

청구항 10의 반도체 메모리에서는, 복수의 메모리 블록은 비트선, 컬럼 스위치, 데이터 버스선 및 컬럼 선택선을 각각 갖고 있다. 제3 모드 설정 회로는 저전력 모드 또는 고속 모드를 설정한다. 어드레스 변환 회로는 내부 어드레스를 제3 모드 설정 회로의 설정치에 따라서 제2 내부 어드레스로 변환한다. 저전력 모드 중에 어드레스 변환 회로가 출력하는 제2 내부 어드레스에 의해 선택되는 메모리 블록의 수는 고속 모드 중에 선택되는 메모리 블록의 수에 비해 적다. 제3 모드 설정 회로에 설정되는 동작 모드에 따라서, 한 종류의 반도체 메모리를 소비 전력이 낮은 제품 또는 동작 속도가 빠른 제품으로 할 수 있다. 따라서, 반도체 메모리의 개발 비용 및 제조 비용을 삭감할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 도면에서, 굵은 선으로 도시한 신호선은 복수 비트로 구성되어 있다. 도면의 좌측의 이중 동그라미는 외부 단자를 나타내고 있다. 끝에 "Z"이 붙어 있는 신호는 정논리를 나타내고, 앞에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다.

이 실시예는 청구항 1∼청구항 8에 대응하고 있다. 이 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 FCRAM(Fast Cycle RAM)로서 형성되고 있다.

FCRAM은 커맨드 디코더(10), 모드 설정 회로(12), 프로그램 회로(14), 어드레스 입력 회로(16), 데이터 입출력 회로(18), 어드레스 카운터(20), 컬럼 카운터(22), 간격 조정 회로(24), 펄스 생성 회로(26), 워드 리셋 제어 회로(28), 워드 제어 회로(30), 프리차지 제어 회로(32), 감지 증폭기 제어 회로(34) 및 메모리 코어(36)를 갖고 있다.

커맨드 디코더(10)는 FCRAM을 동작시키기 위해서 제어 단자에 공급되는 제어 신호(CNT)(커맨드 신호)를 디코딩하여, 디코딩 결과에 따라서 액티브 신호(ACTZ) 및 판독 제어 신호(RDZ) 등을 출력한다. 액티브 신호(ACTZ)는 판독 동작을 실행하기 위한 제어 신호(판독 커맨드)가 공급되었을 때, 기록 동작을 실행할 때의 제어 신호(기록 커맨드)가 공급되었을 때 및 리프레시 동작을 실행하기 위한 제어 신호(리프레시 커맨드)가 공급되었을 때에 생성된다. 판독 제어 신호(RDZ)는 판독 커맨드가 공급되었을 때에 생성된다. 기록 제어 신호(WRZ)는 기록 커맨드가 공급되었을 때에 생성된다.

모드 설정 회로(12)는 FCRAM의 동작 모드를 설정한다. 모드 설정 회로(12)에 의해 제1 모드 및 제2 모드가 설정된다. 제1 모드에서는, 판독 커맨드 및 기록 커맨드에 응답하여 펄스 생성 회로(26)로부터 출력되는 컬럼 펄스(CLPZ)의 횟수가 설정된다. 제2 모드에서는 컬럼 펄스(CLPZ)의 생성 주기(펄스 폭 및 펄스 간격)가 설정된다. 즉, 모드 설정 회로(12)는 컬럼 펄스(CLPZ)의 횟수를 설정하는 제1 모드 설정 회로 및 컬럼 펄스(CLPZ)의 생성 주기를 설정하는 제2 모드 설정 회로로서 동작한다.

컬럼 펄스(CLPZ)의 생성 횟수는 FCRAM의 전원 투입후, 모드 설정 커맨드를 나타내는 제어 신호(CNT)와 함께 어드레스 단자를 통해 공급되는 어드레스 신호(AD)(제1 설정 신호)의 값에 따라서 설정된다. 마찬가지로, 컬럼 펄스(CLPZ)의 펄스 폭 및 펄스 간격은 FCRAM의 전원 투입후, 모드 설정 커맨드를 나타내는 제어신호(CNT)와 함께 어드레스 단자를 통해 공급되는 어드레스 신호(AD)(제2 설정 신호)의 값에 따라서 설정된다. 또한, 제1 모드 및 제2 모드는 FCRAM의 전원 투입시에 프로그램 회로(14)로부터 출력되는 퓨즈 신호(FUS1, FUS2)의 논리 레벨에 따라서 초기화된다.

모드 설정 회로(12)는 설정된 동작 모드에 대응하는 모드 신호(MD)(MD11, MD12, MD21-MD26)를 출력한다. 구체적으로는, 모드 설정 회로(12)는 설정된 제1 모드에 따라서 제1 모드 신호(MD11, MD12) 중 어느 하나를 하이 레벨로 변화시키고, 설정된 제2 모드에 따라서 제2 모드 신호(MD21-MD23) 중 어느 하나 및 제2 모드 신호(MD24-MD26) 중 어느 하나를 하이 레벨로 변화시킨다. 제1 모드 신호(MD11, MD12)에 의해서 컬럼 펄스(CLPZ)의 출력 횟수가 조정되고, 제2 모드 신호(MD21-MD23, MD24-MD26)에 의해서 컬럼 펄스(CLPZ)의 펄스 간격 및 펄스 폭이 각각 조정된다.

프로그램 회로(14)는 전술한 바와 같이, 모드 설정 회로(12)의 초기 상태를 결정하기 위한 퓨즈 신호(FUS1, FUS2)를 모드 설정 회로(12)에 출력한다. 프로그램 회로(14)는 컬럼 펄스(CLPZ)의 횟수의 초기값을 나타내는 제1 퓨즈(FS1) 및 컬럼 펄스(CLPZ)의 생성 주기를 나타내는 복수의 제2 퓨즈(FS2)를 갖고 있다. 그리고, 프로그램 회로(14)는 제1 퓨즈(FS1)의 프로그램 상태에 따라서 퓨즈 신호(FUS1)(제1 내부 설정 신호)를 출력하고, 제2 퓨즈(FS2)의 프로그램 상태에 따라서 퓨즈 신호(FUS2)(제2 내부 설정 신호)를 출력한다.

즉, 프로그램 회로(14)는 컬럼 펄스(CLPZ)의 횟수의 초기값을 나타내는 퓨즈신호(제1 내부 설정 신호)(FUS1)를 출력하는 제1 프로그램 회로 및 컬럼 펄스(CLPZ)의 생성 주기(펄스 폭 및 펄스 간격)의 초기값을 나타내는 퓨즈 신호(제2 내부 설정 신호)(FUS2)를 출력하는 제2 프로그램 회로로서 동작한다.

어드레스 입력 회로(16)는 어드레스 단자를 통해 어드레스 신호(AD)를 수신하여, 수신한 어드레스 신호(AD)를 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)로서 출력한다. 이 FCRAM에서는 로우 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)는 동시에 어드레스 단자에 공급된다(어드레스 비다중화).

데이터 입출력 회로(18)는 판독 동작시에 메모리 코어(32)로부터 판독되어 공통 데이터 버스선(CDB) 상에 전달된 판독 데이터(CDB 상에서는 병렬 데이터)를 직렬 데이터로 변환하여, 데이터 단자(DQ)에 순차적으로 출력한다. 또한, 데이터 입출력 회로(20)는 기록 동작시에 데이터 단자(DQ)를 통해 순차적으로 공급되는 직렬의 기록 데이터를 병렬 데이터로 변환하여, 공통 데이터 버스(CDB)를 통해 메모리 코어(32)에 출력한다. 데이터 단자(DQ)는 8비트(DQ0-7)로 구성되어 있다. 또한, 이하에서는 1비트의 데이터 신호(DQ)에 대응하는 회로 및 동작에 관해서 설명한다. 실제의 회로는 8비트의 데이터 신호(DQ)에 대응하여 형성되어 있다.

어드레스 카운터(20)는 컬럼 어드레스 신호(CAD)의 하위 비트(하위 컬럼 어드레스 신호(CAD))를 내부 컬럼 어드레스 신호(CAD2)로서 출력한다. 또한, 어드레스 카운터(20)는 내부 판독 제어 신호(IRDZ)에 동기하여, 하위 컬럼 어드레스 신호(CAD)를 1씩 증가시키고, 증가시킨 신호를 내부 컬럼 어드레스 신호(CAD2)로서 순차적으로 출력한다. 예컨대, 하위 컬럼 어드레스 신호(CAD)는 2비트로 구성된다.

판독 커맨드에 대응하여 2진수로 "00"의 하위 컬럼 어드레스 신호(CAD)가 공급되었을 때, 내부 컬럼 어드레스 신호(CAD2)로서 2진수의 "00", "01", "10", "11"이 순차적으로 출력된다. 또한, 판독 커맨드에 대응하여 2진수로 "10"의 하위 컬럼 어드레스 신호(CAD)가 공급되었을 때, 내부 컬럼 어드레스 신호(CAD2)로서 2진수의 "10", "11", "00", "01"이 순차적으로 출력된다. 즉, 어드레스 카운터(20)는 2진 카운터의 기능을 갖고 있다.

컬럼 카운터(22)는 판독 제어 신호(RDZ) 및 모드 신호(MD)(제2 모드 신호(MD11, MD12))를 수신하여, 모드 신호(MD)가 나타내는 횟수의 컬럼 펄스(CLPZ)가 출력될 때까지 컬럼 인에이블 신호(CLEN)를 출력한다. 즉, 컬럼 카운터(22)는 펄스 생성 회로(26)가 출력하는 컬럼 펄스(CLPZ)의 횟수를 제어하는 횟수 제어 회로로서 동작한다.

간격 조정 회로(24)는 컬럼 인에이블 신호(CLEN)의 활성화 기간(하이 레벨 기간)에 동작하고, 컬럼 펄스(CLPZ)의 하강 엣지에 동기하여 내부 판독 신호(IRDZ)를 출력한다. 컬럼 펄스(CLPZ)의 하강 엣지로부터 내부 판독 신호(IRDZ)의 상승 엣지까지의 간격(=컬럼 펄스(CLPZ)의 펄스 간격)은 모드 신호(MD)(제2 모드 신호(MD21-MD23))에 따라서 조정된다.

펄스 생성 회로(26)는 컬럼 인에이블 신호(CLEN)의 활성화 기간에 동작하고, 판독 신호(IRDZ) 및 내부 판독 신호(IRDZ)에 동기하여 컬럼 펄스(CLPZ)를 생성한다. 컬럼 펄스(CLPZ)의 펄스 폭은 모드 신호(MD)(제2 모드 신호(MD24-MD26))에 따라서 조정된다. 즉, 펄스 생성 회로(26)는 컬럼 펄스(CLPZ)의 펄스 폭을 조정하는폭 조정 회로로서 동작한다.

컬럼 펄스(CLPZ)의 펄스 간격 및 펄스 폭을 조정함으로써, 컬럼 펄스(CLPZ)의 생성 주기를 조정할 수 있다. 즉, 컬럼 펄스(CLPZ)의 생성 주기를 조정하는 주기 조정 회로가 간격 조정 회로(24) 및 펄스 생성 회로(26)에 의해 구성되어 있다.

워드 리셋 제어 회로(28)는 판독 커맨드 및 기록 커맨드에 응답하여 생성되는 컬럼 펄스(CLPZ) 중 최후의 컬럼 펄스(CLPZ)에 동기하여 종료 신호(ENDZ)(펄스 신호)를 출력한다.

워드 제어 회로(30)는 액티브 신호(ACTZ)에 응답하여 워드 펄스(WLPZ)를 상승시키고, 종료 신호(ENDZ)에 응답하여 워드 펄스(WLPZ)를 하강시킨다. 워드 펄스(WLPZ)는 후술하는 워드선(WL)의 선택 기간을 결정하는 타이밍 신호이다. 워드선(WL)은 워드 펄스(WLPZ)의 하이 레벨 기간에 동기하여 활성화(선택)된다. 즉, 워드 제어 회로(30)는 판독 커맨드 및 기록 커맨드에 응답하여 생성되는 컬럼 펄스(CLPZ) 중 최후의 컬럼 펄스(CLPZ)에 응답하여, 선택되어 있는 워드선(WL)을 비선택으로 한다.

프리차지 제어 회로(32)는 워드 펄스(WLPZ)의 하강 엣지에 동기하여 프리차지 신호(PREZ)를 하이 레벨로 변화시킨다. 프리차지 신호(PREZ)의 하이 레벨로의 변화에 의해, 비트선(BL, /BL)은 프리차지 전압으로 프리차지된다.

감지 증폭기 제어 회로(34)는 워드 펄스(WLPZ)의 활성화에 동기하여 감지 증폭기 활성화 신호(PSA, NSA)를 활성화한다.

메모리 코어(36)는 워드 디코더부(WDEC), 감지 증폭기부(SA),프리차지부(PRE), 메모리 셀 어레이(ARY), 컬럼 디코더부(CDEC), 증폭기부(AMP) 및 래치부(LTCH)를 갖고 있다.

워드 디코더부(WDEC)는 로우 어드레스 신호(RAD)에 따라서 동작하는 복수의 워드 디코더를 갖고 있다. 메모리 셀(MC)의 액세스시에 로우 어드레스 신호(RAD)에 의해 활성화되는 워드 디코더는 워드 펄스(WLPZ)에 동기하여 워드선(WL)을 선택한다.

감지 증폭기부(SA)는 감지 증폭기 활성화 신호(PSA, NSA)에 따라서 동작하고, 비트선(BL, /BL)의 전압차를 증폭하는 복수의 감지 증폭기를 갖고 있다. 또한, 감지 증폭기부(SA)는 컬럼 어드레스 신호(CAD, CAD2)에 따라서 선택된 컬럼 선택선에 따라서 동작하는 복수의 컬럼 스위치(CSW)(후술하는 도 7에서 설명)를 갖고 있다. 컬럼 스위치(CSW)는 컬럼 펄스(CLPZ)에 동기하여 온으로 된다.

프리차지부(PRE)는 프리차지 신호(PREZ)에 따라서 동작하는 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로의 구동 능력은 제2 모드 신호(MD21-26)에 따라서 조정되며, 컬럼 펄스(CLPZ)의 생성 주기가 짧을 때에 높아지고, 생성 주기가 길 때에 낮아진다.

메모리 셀 어레이(ARY)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선(BL ,/BL)을 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL)(또는 /BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에접속되어 있다. 각 비트선(BL, /BL) 쌍은 감지 증폭기 및 프리차지 회로에 접속되어 있다.

컬럼 디코더부(CDEC)는 컬럼 어드레스 신호(CAD, CAD2)에 따라서 동작하는 복수의 컬럼 디코더를 갖고 있다. 컬럼 디코더는 메모리 셀(MC)의 액세스시에 컬럼 어드레스 신호(CAD, CAD2)(내부 어드레스)에 각각 대응하는 컬럼 선택선(CL)(후술하는 도 6에서 설명)을 컬럼 펄스(CLPZ)에 동기하여 순차적으로 선택한다.

증폭기부(AMP)는 복수의 판독 증폭기 및 복수의 기록 증폭기를 갖고 있다. 판독 증폭기는 판독 동작시에 메모리 셀 어레이(ARY)로부터 출력되는 직렬의 판독 데이터를 증폭기 인에이블 신호(AMPEN)에 동기하여 각각 증폭한다. 증폭기 인에이블 신호(AMPEN)는 컬럼 펄스(CLPZ)에 동기하여 생성된다. 판독 증폭기의 증폭 능력은 제2 모드 신호(MD21-26)에 따라서 조정되며, 컬럼 펄스(CLPZ)의 생성 주기가 짧을 때에 높아지고, 생성 주기가 길 때에 낮아진다. 기록 증폭기는 기록 동작시에 데이터 단자(DQ)로부터 순차적으로 공급되는 기록 데이터를 각각 증폭한다.

래치부(LTCH)는 공통 데이터 버스선(CDB)에 접속되어 있다. 래치부(LTCH)는 증폭기부(AMP)의 판독 증폭기로부터 출력되는 직렬의 판독 데이터를 컬럼 어드레스 신호(CAD2)를 따라서 각각 래치한다. 래치된 데이터는 컬럼 어드레스 신호(CAD)에 따라서 병렬 데이터로서 공통 데이터 버스선(CDB)에 출력된다.

도 2는 도 1에 도시한 간격 조정 회로(24)를 상세히 나타내고 있다.

간격 조정 회로(24)는 논리 회로(24a, 24b, 24c, 24d, 24e)를 갖고 있다. 논리 회로(24a)는 컬럼 펄스(CLPZ)의 하강 엣지에 동기하여 펄스(PLS)를 생성한다.논리 회로(24b)는 제2 모드 신호(MD21)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPZ)를 시간 T1만큼 늦춘 신호를 출력한다. 논리 회로(24c)는 모드 신호(MD22)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPZ)를 시간 T2만큼 늦춘 신호를 출력한다. 논리 회로(24d)는 모드 신호(MD23)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPZ)를 시간 T3만큼 늦춘 신호를 출력한다. 시간 T1, T2, T3은 논리 회로(24b, 24c, 24d)의 인버터의 수에 대응하여 설정된다.

논리 회로(24e)는 논리 회로(24b∼24d)의 출력을 OR 연산하는 부논리의 OR 회로와, 컬럼 인에이블 신호(CLEN)가 하이 레벨일 때에 활성화되어 OR 회로의 출력을 내부 판독 제어 신호(IRDZ)로서 출력하는 AND 회로를 갖고 있다.

도 3은 도 2에 도시한 간격 조정 회로(24)의 동작을 나타내고 있다.

도 1에 도시한 모드 설정 회로(12)가 하이 레벨의 제2 모드 신호(MD21) 및 로우 레벨의 제2 모드 신호(MD22, MD23)를 출력할 때, 컬럼 펄스(CLPZ)와 내부 판독 제어 신호(IRDZ)의 간격은 시간 T1이 된다. 마찬가지로, 제2 모드 신호(MD22)가 하이 레벨, 제2 모드 신호(MD21, MD23)가 로우 레벨일 때, 컬럼 펄스(CLPZ)와 내부 판독 제어 신호(IRDZ)의 간격은 시간 T1보다 짧은 시간 T2가 된다. 제2 모드 신호(MD23)가 하이 레벨, 제2 모드 신호(MD21, MD22)가 로우 레벨일 때, 컬럼 펄스(CLPZ)와 내부 판독 제어 신호(IRDZ)의 간격은 시간 T2보다 짧은 시간 T3이 된다.

펄스 생성 회로(26)는 내부 판독 제어 신호(IRDZ)에 동기하여 컬럼 펄스(CLPZ)를 생성한다. 이 때문에, 제2 모드 신호(MD21-MD23)에 의해, 컬럼펄스(CLPZ)의 펄스 간격이 조정된다.

도 4는 도 1에 도시한 펄스 생성 회로(26)를 상세히 나타내고 있다.

펄스 생성 회로(26)는 논리 회로(26a, 26b, 26c, 26d, 26e, 26f)를 갖고 있다. 논리 회로(26a)는 모드 신호(MD24)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPOZ)를 시간 T4만큼 늦춘 신호를 출력한다. 논리 회로(26b)는 모드 신호(MD25)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPOZ)를 시간 T5만큼 늦춘 신호를 출력한다. 논리 회로(26c)는 모드 신호(MD26)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPOZ)를 시간 T6만큼 늦춘 신호를 출력한다. 시간 T4, T5, T6은 논리 회로(26a, 26b, 26c)의 인버터의 수에 대응하여 설정된다.

논리 회로(26d)는 논리 회로(26a, 26b, 26c)의 출력이 로우 레벨에서 하이 레벨로 변화되었을 때에, 컬럼 리셋 신호(CLRES)를 하이 레벨에서 로우 레벨로 변화시킨다. 논리 회로(26e)는 RS 플립플롭을 갖고 있다. RS 플립플롭은 판독 제어 신호(RDZ) 또는 내부 판독 제어 신호(IRDZ)의 상승에 동기하여 셋트되어, 컬럼 펄스(CLPOZ)를 하이 레벨로 변화시키고, 컬럼 리셋 신호(CLRES)의 하강 엣지에 동기하여 리셋되어, 컬럼 펄스(CLPOZ)를 로우 레벨로 변화시킨다. 논리 회로(26f)는 컬럼 인에이블 신호(CLEN)가 하이 레벨일 때에 활성화되어, 컬럼 펄스(CLPOZ)를 컬럼 펄스(CLPZ)로서 출력한다.

도 5는 도 4에 도시한 펄스 생성 회로(26)의 동작을 나타내고 있다.

도 1에 도시한 모드 설정 회로(12)가 하이 레벨의 모드 신호(MD24) 및 로우 레벨의 모드 신호(MD25, MD26)를 출력할 때, 컬럼 펄스(CLPZ)의 펄스 폭은 시간 T4가 된다. 마찬가지로, 모드 신호(MD25)가 하이 레벨, 모드 신호(MD24, MD26)가 로우 레벨일 때, 컬럼 펄스(CLPZ)의 펄스 폭은 시간 T4보다 짧은 시간 T5가 된다. 모드 신호(MD26)가 하이 레벨, 모드 신호(MD24, MD25)가 로우 레벨일 때, 컬럼 펄스(CLPZ)의 펄스 폭은 시간 T5보다 짧은 시간 T6이 된다. 즉, 모드 신호(MD24-MD26)에 의해, 컬럼 펄스(CLPZ)의 펄스 폭이 조정된다.

도 6은 도 1에 도시한 메모리 코어(36)의 주요부의 개요를 나타내고 있다.

메모리 코어(36)는 4개의 메모리 블록(BLK)(BLK1-BLK4)을 갖고 있다. 메모리 블록(BLK1)은 컬럼 디코더부(CDEC1), 프리차지부(PRE1), 감지 증폭기부(SA1), 메모리 셀 어레이(ARY1), 증폭기부(AMP1) 및 래치부(LTCH1)를 갖고 있다. 마찬가지로, 메모리 블록(BLK2-BLK4)은 컬럼 디코더부(CDEC2-CDEC4), 프리차지부(PRE2-PRE4), 감지 증폭기부(SA2-SA4), 메모리 셀 어레이(ARY2-ARY4), 증폭기부(AMP2-AMP4) 및 래치부(LTCH2-LTCH4)를 각각 갖고 있다. 바꾸어 말하면, 도 1에 도시한 컬럼 디코더부(CDEC), 프리차지부(PRE), 감지 증폭기부(SA), 메모리 셀 어레이(ARY), 증폭기부(AMP) 및 래치부(LTCH)는 각각 4개의 블록으로 구성되어 있다.

메모리 블록(BLK1-BLK4)은 로우 어드레스 신호(RAD)의 상위 2비트에 의해 식별된다. 메모리 블록(BLK1-BLK4)의 구조는 서로 동일하다.

각 메모리 블록(BLK1-BLK4)은 비트선쌍(BL, /BL)에 각각 접속된 복수의 컬럼 스위치(CSW), 컬럼 스위치(CSW)를 제어하는 컬럼 선택선(CL1, CL2, CL3, CL4, …), 컬럼 스위치(CSW)를 통해 비트선쌍(BL, /BL)에 접속되는 지역 데이터 버스선(LDB) 및 지역 데이터 버스선(LDB)에 접속된 전역 데이터 버스선(GDB)을 갖고 있다.

도 7은 도 6에 도시한 메모리 블록(BLK)의 주요부를 상세히 나타내고 있다.

메모리 블록(BLK)에는 상보의 비트선쌍(BL, /BL)마다 감지 증폭기 및 프리차지 회로가 형성되어 있다. 동일한 워드선(WL)(예컨대 WL0)에는 비트선(BL, /BL)에 각각 접속된 메모리 셀(MC)의 한쪽이 접속되어 있다.

감지 증폭기는 입력과 출력이 서로 접속된 2개의 CMOS 인버터로 이루어지는 래치와, CMOS 인버터의 pMOS 트랜지스터의 소스를 감지 증폭기 활성화 신호(PSA)에 따라서 전원선에 접속시키는 pMOS 트랜지스터와, CMOS 트랜지스터의 nMOS 트랜지스터의 소스를 감지 증폭기 활성화 신호(NSA)에 따라서 접지선에 접속시키는 nMOS 트랜지스터를 갖고 있다.

각 컬럼 스위치(CSW)는 직렬로 접속된 2개의 nMOS 트랜지스터로 이루어지는 스위치(38a, 38b, 38c, 38d)를 갖고 있다.

스위치(38a)는 비트선(BL)을 판독 지역 데이터 버스선(/RLDB)에 접속시킨다. 스위치(38b)는 비트선(/BL)을 판독 지역 데이터 버스선(RLDB)에 접속시킨다. 스위치(38c)는 비트선(BL)을 기록 지역 데이터 버스(WLDB)에 접속시킨다. 스위치(38d)는 비트선(/BL)을 기록 지역 데이터 버스(/WLDB)에 접속시킨다.

스위치(38a)의 nMOS 트랜지스터의 한쪽은 소스가 판독 제어 신호(RCLX)의 신호선에 접속되고, 게이트가 컬럼 선택선(CL)(CL1, CL2, CL3, CL4, … 중 어느 하나)에 접속되어 있다. 스위치(38a)의 nMOS 트랜지스터의 다른 쪽은 게이트가 비트선(BL)에 접속되고, 드레인이 판독 지역 데이터 버스선(/RLDB)에 접속되어 있다. 마찬가지로, 스위치(38b)의 nMOS 트랜지스터의 한쪽은 소스가 판독 제어신호(RCLX)의 신호선에 접속되고, 게이트가 컬럼 선택선(CL)(CL1, CL2, CL3, CL4, … 중 어느 하나)에 접속되어 있다. 스위치(38b)의 nMOS 트랜지스터의 다른 쪽은 게이트가 비트선(/BL)에 접속되고, 드레인이 판독 지역 데이터 버스선(RLDB)에 접속되어 있다. 판독 제어 신호(RCLX)는 판독 동작시에 로우 어드레스 신호(RAD) 또는 컬럼 어드레스 신호(CAD)에 따라서 활성화된다.

비트선(BL)(또는 /BL)을 트랜지스터의 게이트에 접속하는 방식을 직접 감지 방식이라 부르고 있다. 직접 감지 방식의 컬럼 스위치(CSW)는 비트선(BL)(또는 /BL)의 전압을 증폭하는 기능을 갖고 있다. 직접 감지 방식의 컬럼 스위치(CSW)에서는 판독 동작시에 비트선과 데이터 버스선이 직접 접속되지 않기 때문에, 판독 지역 데이터 버스선(RLDB, /RLDB)의 전압 변화에 의해 비트선(BL, /BL)의 전압이 변동되는 것이 방지된다. 즉, 복수의 컬럼 펄스(CLPZ)를 연속해서 생성하여 컬럼 스위치(CSW)를 연속해서 온으로 하더라도, 메모리 셀(MC)에 데이터를 재저장하는 시간이 연장되는 일은 없어, 판독 사이클 시간이 증가하는 것을 방지할 수 있다.

스위치(38c)의 nMOS 트랜지스터의 한쪽은 소스가 비트선(/BL)에 접속되고, 게이트가 컬럼 선택선(CL)(CL1, CL2, CL3, CL4, … 중 어느 하나)에 접속되어 있다. 스위치(38c)의 nMOS 트랜지스터의 다른 쪽은 게이트가 기록 제어 신호(WCLZ)에 접속되고, 드레인이 기록 지역 데이터 버스선(WLDB)에 접속되어 있다. 마찬가지로, 스위치(38d)의 nMOS 트랜지스터의 한쪽은 소스가 비트선(/BL)에 접속되고, 게이트가 컬럼 선택선(CL)(CL1, CL2, CL3, CL4, … 중 어느 하나)에 접속되어 있다. 스위치(38d)의 nMOS 트랜지스터의 다른 쪽은 게이트가 기록 제어 신호(WCLZ)에 접속되고, 드레인이 지역 데이터 버스선(/WLDB)에 접속되어 있다. 기록 제어 신호(WCLZ)는 기록 동작시에 컬럼 어드레스 신호(CAD)에 따라서 활성화된다.

도 8은 도 7에 도시한 프리차지 회로를 상세히 나타내고 있다.

프리차지 회로는 디코딩 회로(40a), 제1 프리차지 회로(40b), 제2 프리차지 회로(40c) 및 제3 프리차지 회로(40d)를 갖고 있다. 디코딩 회로(40a)는 제2 모드 신호(MD21-MD26)를 수신하여, 제1∼제3 프리차지 신호(PRE1-PRE3) 중 어느 하나를 하이 레벨로 변화시킨다. 디코딩 회로(40a)는 제2 모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 길다고 판단했을 때에, 제1 프리차지 신호(PRE1)를 하이 레벨로 변화시킨다. 디코딩 회로(40a)는 제2 모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 표준이라고 판단했을 때에, 제2 프리차지 신호(PRE2)를 하이 레벨로 변화시킨다. 디코딩 회로(40a)는 제2 모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 짧다고 판단했을 때에, 제3 프리차지 신호(PRE3)를 하이 레벨로 변화시킨다.

각 제1∼제3 프리차지 회로(40b, 40c, 40d)는 비트선(BL, /BL)을 프리차지 전압선(VPR)에 각각 접속시키는 nMOS 트랜지스터와, 비트선(BL, /BL)을 이퀄라이징하는 nMOS 트랜지스터를 갖고 있다. 제1∼제3 프리차지 회로(40b, 40c, 40d)에 있어서의 nMOS 트랜지스터의 게이트 폭의 비는 1:5:25로 설정되어 있다. nMOS 트랜지스터에 나타낸 수치는 게이트 폭의 비를 나타내고 있다. 제1∼제3 프리차지 회로(40b, 40c, 40d)에 있어서의 nMOS 트랜지스터의 채널 길이는 서로 동일하다.

제1 프리차지 회로(40b)는 제1 프리차지 신호(PRE1)가 하이 레벨일 때에, 프리차지 신호(PREZ)에 동기하여 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속시킨다. 제2 프리차지 회로(40c)는 제2 프리차지 신호(PRE2)가 하이 레벨일 때에, 프리차지 신호(PREZ)에 동기하여 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속시킨다. 제3 프리차지 회로(40d)는 제3 프리차지 신호(PRE3)가 하이 레벨일 때에, 프리차지 신호(PREZ)에 동기하여 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속시킨다. 즉, 프리차지 동작은 컬럼 펄스(CLPZ)의 생성 주기가 짧을수록 고속으로 실행된다.

도 9는 도 6에 도시한 증폭기부(AMP)에 있어서의 판독 증폭기를 상세히 나타내고 있다.

판독 증폭기는 리셋 회로(42a), 증폭기 회로(42b), 디코딩 회로(42c) 및 제1∼제3 소스 회로(42d, 42e, 42f)를 갖고 있다. 리셋 회로(42a)는 리셋 신호(RST)의 하이 레벨시에 전역 데이터 비트선(GDB, /GDB)을 리셋 전압선(VT)에 접속시키는 nMOS 트랜지스터와, 리셋 신호(RST)의 하이 레벨시에 전역 비트선(GDB, /GDB)을 이퀄라이징하는 nMOS 트랜지스터를 갖고 있다. 증폭기 회로(42b)는 게이트가 전역 데이터 비트선(GDB, /GDB)에 각각 접속되고, 드레인이 부하 저항을 통해 전원선에 각각 접속되며, 소스가 소스 회로(42d, 42e, 42f)에 접속된 한쌍의 nMOS 트랜지스터를 갖고 있다. nMOS 트랜지스터의 출력(드레인)은 래치부(LTCH)에 접속되어 있다.

디코딩 회로(42c)는 제2 모드 신호(MD21-MD26)를 수신하여, 제1∼제3 구동 신호(DRV1-DRV3) 중 어느 하나를 하이 레벨로 변화시킨다. 디코딩 회로(42c)는 제2모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 길다고 판단했을 때에, 제1 구동 신호(DRV1)를 하이 레벨로 변화시킨다. 디코딩 회로(42c)는 제2 모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 표준이라고 판단했을 때에, 제2 구동 신호(DRV2)를 하이 레벨로 변화시킨다. 디코딩 회로(42c)는 제2 모드 신호(MD21-MD26)의 논리 레벨에 기초하여 컬럼 펄스(CLPZ)의 생성 주기가 짧다고 판단했을 때에, 제3 구동 신호(DRV3)를 하이 레벨로 변화시킨다.

각 제1∼제3 소스 회로(42d, 42e, 42f)는 증폭기 회로(42b)의 nMOS 트랜지스터의 소스를 접지선에 접속시키는 nMOS 트랜지스터를 갖고 있다. 제1∼제3 소스 회로(42d, 42e, 42f)에 있어서의 nMOS 트랜지스터의 게이트 폭의 비는 1:5:25로 설정되어 있다. nMOS 트랜지스터에 나타낸 수치는 게이트 폭의 비를 나타내고 있다. 제1∼제3 소스 회로(42d, 42e, 42f)에 있어서의 nMOS 트랜지스터의 채널 길이는 서로 동일하다.

제1 소스 회로(42d)는 제1 구동 신호(DRV1)가 하이 레벨일 때에, 증폭기 인에이블 신호(AMPEN)에 동기하여 증폭기 회로(42b)를 접지선에 접속시킨다. 제2 소스 회로(42e)는 제2 구동 신호(DRV2)가 하이 레벨일 때에, 증폭기 인에이블 신호(AMPEN)에 동기하여 증폭기 회로(42b)를 접지선에 접속시킨다. 제3 소스 회로(42f)는 제3 구동 신호(DRV3)가 하이 레벨일 때에, 증폭기 인에이블 신호(AMPEN)에 동기하여 증폭기 회로(42b)를 접지선에 접속시킨다. 즉, 증폭기 회로(42b)의 증폭 동작은 컬럼 펄스(CLPZ)의 생성 주기가 짧을수록 고속으로 실행된다.

한편, 특별히 도시하지 않지만, 기록 증폭기도 판독 증폭기와 마찬가지로, 제2 모드 신호(MD21-MD26)에 따라서 소정의 구동 신호를 출력하는 디코딩 회로와, 구동 신호에 따라서 증폭 능력이 변화되는 증폭기 회로를 갖고 있다. 즉, 기록 증폭기의 증폭 동작은 컬럼 펄스(CLPZ)의 생성 주기가 짧을수록 고속으로 실행된다.

도 10은 도 1에 도시한 래치부(LTCH)를 상세히 나타내고 있다.

래치부(LTCH)는 도 9에 도시한 증폭기부(AMP)의 증폭기 회로(42b)에 대응하여, 스위치 회로(43a), 래치 회로(43b), 스위치 회로(43c) 및 버퍼 회로(43d)를 각각 갖고 있다.

스위치 회로(43a)는 컬럼 어드레스 신호(CAD2)에 따라서 순차적으로 온으로 되어 전역 데이터 버스선(GDB2)(또는 /GDB2)을 래치 회로(43b)에 접속시키는 4개의 CMOS 전달 게이트를 갖고 있다. 래치 회로(43b)는 2개의 인버터의 입력과 출력을 접속시켜 구성되며, 스위치 회로(43a)를 통해 전달되는 데이터를 각각 래치하는 4개의 래치를 갖고 있다. 스위치 회로(43c)는 컬럼 어드레스 신호(CAD)(하위 비트)에 따라서 순차적으로 온으로 되어 래치 회로(43b)의 래치의 출력을 버퍼 회로에 순차적으로 접속시키는 4개의 CMOS 전달 게이트를 갖고 있다.

버퍼 회로(43d)는 스위치 회로(43c)에서 출력되는 데이터를 컬럼 어드레스 신호(CAD)(상위 비트)에 따라서 출력하기 위해서 전원선과 접지선 사이에 직렬로 접속된 pMOS 트랜지스터 및 nMOS 트랜지스터를 갖고 있다.

도 11은 제1 실시예의 판독 동작의 일례를 나타내고 있다.

이 예에서는, 모드 설정 회로(12)에는 제1 모드(컬럼 펄스(CLPZ)의 횟수)로서 "4"가 설정되고, 제2 모드(컬럼 펄스(CLPZ)의 펄스 폭 및 펄스 간격)로서 "길다", "길다"가 설정되어 있다. 이 때문에, 모드 설정 회로(12)는 하이 레벨의 제1 모드 신호(MD11) 및 하이 레벨의 제2 모드 신호(MD24, MD21)를 출력한다. 이 상태는 FCRAM에 전원이 투입되었을 때에, 모드 설정 회로(12)가 프로그램 회로(14)의 퓨즈(FS1, FS2)의 정보에 기초하여 초기 설정된 상태이다. 이와 같이, 퓨즈(FS1, FS2)의 프로그램 상태에 따라서 FCRAM의 초기 모드를 자유롭게 설정할 수 있다.

우선, FCRAM은 판독 커맨드(RD) 및 판독 어드레스(AD1)를 수신한다. 판독 어드레스(AD1)는 연속해서 판독되는 4비트 데이터의 선두 어드레스를 나타내고 있다. 도 1에 도시한 커맨드 디코더(10)는 판독 커맨드(RD)에 응답하여 액티브 신호(ACTZ) 및 판독 제어 신호(RDZ)를 출력한다(도 11(a)). 워드 제어 회로(30)는 액티브 신호(ACTZ)에 응답하여 워드 펄스(WLPZ)를 하이 레벨로 변화시킨다(도 11(b)). 워드 펄스(WLPZ)에 응답하여 판독 어드레스(AD1)에 대응하는 워드선(WL)이 선택되어, 워드선(WL)에 접속된 복수의 메모리 셀(MC)로부터 판독 데이터가 출력된다(후술하는 도 12에서 설명).

컬럼 카운터(22)는 판독 제어 신호(RDZ)에 응답하여 컬럼 인에이블 신호(CLEN)를 하이 레벨로 변화시킨다(도 11(c)). 펄스 생성 회로(26)는 판독 제어 신호(RDZ)에 응답하여 최초의 컬럼 펄스(CLPZ)를 출력한다(도 11(d)). 펄스 생성 회로(26)는 하이 레벨의 제2 모드 신호(MD24)에 따라서, 펄스 폭이 긴 컬럼 펄스(CLPZ)(도 5에 도시한 T4)를 생성한다.

컬럼 펄스(CLPZ)에 응답하여 판독 어드레스(AD1)에 대응하는 컬럼 선택선(CL)이 선택되어, 판독 데이터가 지역 데이터 버스선(RLDB) 및 전역 데이터 버스선(GDB)을 통해 전역 데이터 버스선(GDB2, /GDB2)에 출력된다(도 11(e)). 이 때, 도 9에 도시한 판독 증폭기는 제1 구동 신호(DRV1)에 따라서 소스 회로(42d)를 온으로 한다. 이 때문에, 증폭기 회로(42b)로부터 전역 데이터 버스선(GDB2, /GDB2)에 출력되는 판독 데이터의 출력 시간은 소스 회로(42e, 42f)가 각각 온으로 되었을 때보다도 긴 TD1이 된다. 이 결과, 판독 증폭기의 증폭 시간은 소스 회로(42e, 42f)가 각각 온으로 되었을 때에 비해 길게 된다.

판독 증폭기의 소비 전력은 소스 회로(42e, 42f)가 각각 온으로 되었을 때에 비해 작아진다. 이와 같이, FCRAM의 소비 전력을 작게 하고 싶을 때, 컬럼 펄스(CLPZ)의 생성 주기를 길게 하고, 판독 증폭기의 소비 전력을 작게 하기 위해서 제2 모드 신호(MD21, MD24)가 선택된다. 또한, 이 실시예에서는, 전역 데이터 버스선(GDB2, /GDB2)의 리셋 시간(TR)은 사이클 시간에 영향을 받지 않기 때문에, 동작 모드에 상관없이 일정하게 되고 있다.

간격 조정 회로(24)는 컬럼 펄스(CLPZ)의 하강 엣지에 응답하여 내부 판독 제어 신호(IRDZ)를 출력한다(도 11(f)). 간격 조정 회로(24)는 하이 레벨의 제2 모드 신호(MD21)에 따라서, 도 2에 도시한 논리 회로(24b)를 활성화하여, 컬럼 펄스(CLPZ)의 하강 엣지로부터 내부 판독 제어 신호(IRDZ)까지의 간격(도 3에 도시한 T1)을 길게 한다.

펄스 생성 회로(26)는 내부 판독 제어 신호(IRDZ)에 응답하여 2번째의 컬럼펄스(CLPZ)를 출력한다(도 11(g)). 컬럼 펄스(CLPZ)의 펄스 간격은 하이 레벨의 제2 모드 신호(MD21)에 따라서 길게 된다. 따라서, 컬럼 펄스(CLPZ)의 생성 주기는 가장 길어진다. 이 후, 3회째 및 4번째의 컬럼 펄스(CLPZ)가 출력된다(도 11(h, i)). 즉, FCRAM은 1회의 판독 커맨드(RD)에 응답하여 컬럼 펄스(CLPZ)를 외부 신호의 공급을 받는 일없이 자동적으로 복수회 생성한다.

컬럼 카운터(22)는 4번째의 컬럼 펄스(CLPZ)를 수신하여, 컬럼 인에이블 신호(CLEN)를 로우 레벨로 변화시킨다(도 11(j)). 펄스 생성 회로(26)는 로우 레벨의 컬럼 인에이블 신호(CLEN)에 의해 비활성화되어, 컬럼 펄스(CLPZ)의 생성을 정지시킨다.

워드 리셋 제어 회로(28)는 로우 레벨의 컬럼 펄스(CLPZ) 및 로우 레벨의 컬럼 인에이블 신호(CLEN)를 수신하여, 종료 신호(ENDZ)를 출력한다(도 11(k)) . 워드 제어 회로(30)는 종료 신호(ENDZ)에 응답하여 워드 펄스(WLPZ)를 로우 레벨로 변화시킨다(도 11(l)). 그리고, 워드선(WL)이 비선택으로 되어, 1회의 판독 커맨드(RD)에 대응하는 판독 동작이 완료된다. 최후의 컬럼 펄스(CLPZ)에 응답하여 워드선(WL)이 비선택으로 되기 때문에, 워드선(WL)의 선택 기간을 알맞게 설정할 수 있다. 이 결과, 판독 데이터를 메모리 셀로부터 확실하게 판독할 수 있는 동시에, 비트선(BL, /BL)에 판독된 데이터를 메모리 셀(MC)에 확실하게 재저장할 수 있다.

도 12는 도 11에 도시한 판독 동작에 있어서의 데이터의 출력을 나타내고 있다.

비트선(BL1-BL4)은 도 6의 메모리 블록(BLK1)에 있어서의 컬럼 선택선(CL1-CL4)에 대응하는 비트선쌍(BL, /BL)을 나타내고 있다. 메모리 셀(MC)에 동일한 논리의 데이터가 유지되어 있는 경우, 비트선(BL1-BL4)의 파형 변화는 동일하게 되기 때문에, 통합하여 1개의 파형으로 나타내고 있다.

판독 커맨드(RD)가 공급되어 워드선(WL)이 선택되면, 비트선(BL1-BL4)에 데이터가 판독된다(도 12(a)). 이 후, 감지 증폭기 활성화 신호(PSA, NSA)가 변화되어 감지 증폭기가 활성화되어, 비트선(BL1-BL4) 상의 데이터가 증폭되어 간다(도 12(b)). 다음에, 도 11에 도시한 컬럼 펄스(CLPZ)에 동기하여 컬럼 선택선(CL1-CL4)이 순차적으로 선택되어, 비트선(BL1-BL4) 상의 데이터는 지역 데이터 버스선(LDB)에 전달된다(도 12(c, d, e, f)).

지역 데이터 버스선(LDB)에 전달된 데이터는 증폭기부(AMP)에서 증폭되어, 컬럼 어드레스 신호(CAD2)에 동기하여 래치부(LTCH)에 순차적으로 래치된다. 래치부(LTCH)에 래치된 데이터는 도 10에서 설명한 바와 같이, FCRAM의 외부로부터 순차적으로 공급되는 컬럼 어드레스 신호(CAD)에 따라서, 공통 데이터 버스선(CDB)에 출력되어, 데이터 단자(DQ)로부터 출력된다. 즉, 페이지 동작이 실행된다. 한편, 도 12에서는, 컬럼 선택선(CL2, CL3, CL4)에 대응하여 래치부(LTCH)에 공급되는 컬럼 어드레스 신호(CAD)는 나타내고 있지 않다.

종료 신호(ENDZ)(전술한 도 11(k))가 출력되고, 워드선(WL)이 비선택으로 된 후, 프리차지 신호(PREZ)가 출력되어, 비트선(BL1-BL4)은 프리차지된다(도 12(g)). 이 때, 제2 모드 신호(MD21, MD24)가 하이 레벨일 때, 도 8에서 설명한 바와 같이,트랜지스터 사이즈가 가장 작은 제1 프리차지 회로(40b)가 동작한다. 따라서, 비트선(BL1-BL4)이 프리차지되는 시간(TP1)은 제2, 제3 프리차지 회로(40c, 40d)가 동작할 때보다도 길어진다. 이 결과, 프리차지부(PRE)의 소비 전력은 제2, 제3 프리차지 회로(40c, 40d)가 각각 동작할 때에 비해 작아져, FCRAM의 소비 전력은 작아진다.

한편, 이 실시예에서는, 직접 감지 방식을 채용하고 있기 때문에, 도 12(c, d)에 도시한 바와 같이, 비트선(BL1-BL4)의 데이터가 충분히 증폭되고 있지 않은 경우에도, 데이터를 확실하게 판독할 수 있다. 또한, 컬럼 선택선(CL1-CL4)이 선택되었을 때에, 비트선(BL1-BL4)이 지역 데이터 버스선(LDB)의 영향을 받는 일은 없다. 도면 중의 괄호 속은 직접 감지 방식이 아닌 nMOS 트랜지스터의 소스 ·드레인에 비트선과 지역 데이터 버스선을 접속시킨 컬럼 스위치를 채용했을 때의 비트선(BL1-BL4)의 파형을 나타내고 있다. 이 경우, 비트선(BL1-BL4)의 전압은 컬럼 선택선(CL1-CL4)이 선택되었을 때에 지역 데이터 버스선(LDB)의 영향을 받아 변동한다. 이 때문에, 컬럼 선택선(CL1-CL4)은 비트선(BL1-BL4)이 충분히 증폭된 후에 선택할 필요가 있어, 사이클 시간이 증가되어 버린다.

도 13은 제1 실시예의 판독 동작의 다른 일례를 나타내고 있다. 도 11과 동일한 동작에 관하여는 설명을 생략한다.

이 예에서는, 모드 설정 회로(12)에는 제1 모드(컬럼 펄스(CLPZ)의 횟수)로서 "4"가 설정되고, 제2 모드(컬럼 펄스(CLPZ)의 펄스 폭 및 펄스 간격)로서 "짧다", "짧다"가 설정되어 있다. 이 때문에, 모드 설정 회로(12)는 하이 레벨의 제1모드 신호(MD11) 및 하이 레벨의 제2 모드 신호(MD26, MD23)를 출력한다. 이 상태는 FCRAM에 전원이 투입된 후, 모드 설정 회로(12)가 모드 설정 커맨드와 함께 공급되는 어드레스 신호(AD)에 따라서 재설정된 상태이다.

이 예에서는, 펄스 생성 회로(26)는 하이 레벨의 제2 모드 신호(MD26)에 따라서 펄스 폭이 짧은 컬럼 펄스(CLPZ)(도 5에 도시한 T6)를 생성한다. 간격 조정 회로(24)는 하이 레벨의 제2 모드 신호(MD26)에 따라서 컬럼 펄스(CLPZ)의 하강 엣지로부터 내부 판독 제어 신호(IRDZ)까지의 간격을 짧게 설정한다(도 3에 도시한 T3). 이 때문에, 컬럼 펄스(CLPZ)의 펄스 간격은 하이 레벨의 제2 모드 신호(MD26)에 따라서 짧아진다. 따라서, 컬럼 펄스(CLPZ)의 생성 주기는 가장 줄어든다.

도 9에 도시한 판독 증폭기는 제3 구동 신호(DRV3)에 따라서 소스 회로(42f)를 온으로 한다. 이 때문에, 증폭기 회로(42b)로부터 전역 데이터 버스선(GDB2, /GDB2)에 출력되는 판독 데이터의 출력 시간(TD3)은 소스 회로(42d, 42e)가 각각 온으로 되었을 때보다도 줄어든다. 이 결과, 판독 증폭기의 소비 전력은 커지지만, 판독 증폭기의 증폭 시간을 짧게 할 수 있다. 이와 같이, FCRAM의 사이클 시간을 단축하고 싶을 때, 컬럼 펄스(CLPZ)의 생성 주기를 짧게 하고, 판독 증폭기의 증폭 시간을 짧게 하기 위해서 제2 모드 신호(MD21, MD24)가 선택된다.

도 14는 도 13에 도시한 판독 동작에 있어서의 데이터의 출력을 나타내고 있다. 도 12와 동일한 동작에 관하여는 설명을 생략한다.

이 예에서는, 컬럼 펄스(CLPZ)의 생성 주기가 짧기 때문에, 컬럼 선택선(CL1-CL3)의 선택 주기는 줄어든다. 판독 동작후의 프리차지 동작은 도 8에서 설명한 바와 같이, 트랜지스터 사이즈가 가장 큰 제3 프리차지 회로(40d)에 의해 실행된다. 따라서, 비트선(BL1-BL4)이 프리차지되는 시간(TP3)은 제1, 제2 프리차지 회로(40b, 40c)가 동작할 때보다도 줄어든다. 이 결과, 프리차지부(PRE)의 소비 전력은 증가하지만, 프리차지 동작을 고속으로 할 수 있다. 따라서, 판독 동작시의 사이클 시간을 단축할 수 있다.

도 15는 제1 실시예의 판독 동작의 다른 일례를 나타내고 있다. 도 11과 동일한 동작에 대해서는 설명을 생략한다.

이 예에서는, 모드 설정 회로(12)에는 제1 모드(컬럼 펄스(CLPZ)의 횟수)로서 "2"가 설정되고, 제2 모드(컬럼 펄스(CLPZ)의 펄스 폭 및 펄스 간격)로서 "길다", "길다"가 설정되어 있다. 이 때문에, 모드 설정 회로(12)는 하이 레벨의 제1 모드 신호(MD12) 및 하이 레벨의 제2 모드 신호(MD24, MD21)를 출력한다.

도 1에 도시한 컬럼 카운터(22)는 하이 레벨의 제1 모드 신호(MD12)를 수신하여, 2번째의 컬럼 펄스(CLPZ)의 상승 엣지에 동기하여 컬럼 인에이블 신호(CLEN)를 로우 레벨로 변화시킨다(도 15(a)). 이 때문에, 종료 신호(ENDZ)는 컬럼 펄스(CLPZ)가 2회 생성된 후에 출력되고, 종료 신호(ENDZ)에 동기하여 워드 펄스(WLPZ)가 로우 레벨로 변화된다(도 15(b)). 따라서, 2개의 데이터(D1 , D2)가 전역 데이터 버스선(GDB2, /GDB2)에 출력된다.

종료 신호(ENDZ)는 항상 최후의 컬럼 펄스(CLPZ)에 응답하여 생성되기 때문에, 컬럼 펄스(CLPZ)의 출력 횟수가 변한 경우에도, 워드선(WL)의 비선택 타이밍은 알맞게 된다.

이상, 제1 실시예에서는, 1회의 판독 커맨드(RD)에 응답하여, 컬럼 펄스(CLPZ)를 복수회 생성하고, 판독 커맨드(RD)와 함께 공급되는 어드레스 신호(AD)로부터 컬럼 어드레스 신호(CAD2)를 생성함으로써, 컬럼 선택선(CL)을 FCRAM 내부에서 자동적으로 연속해서 선택할 수 있다. 메모리 셀(MC)에서 비트선(BL, /BL)으로 판독된 데이터는 컬럼 스위치(CSW)를 통해 순차적으로 공통의 지역 데이터 버스선(LDB)에 전달된다. 이 때문에, 1회의 판독 커맨드(RD)에 응답하여 메모리 셀(MC)로부터 판독되는 복수 비트의 판독 데이터를 하나의 지역 데이터 버스선(LDB)에 의해 전달할 수 있다. 이 결과, 지역 데이터 버스선(LDB) 및 전역 데이터 버스선(GDB)의 갯수를 최소한으로 할 수 있어, FCRAM의 칩 사이즈가 증가하는 것을 방지할 수 있다. 또한, 하나의 지역 데이터 버스선(LDB)으로 복수 비트의 데이터를 전달할 수 있기 때문에, 판독 커맨드(RD)에 응답하여 활성화하는 메모리 블록의 수를 줄일 수 있고, FCRAM의 동작시의 소비 전력을 삭감할 수 있다.

컬럼 펄스(CLPZ) 및 컬럼 어드레스 신호(CAD2)를 FCRAM의 내부에서 복수회 자동적으로 생성하기 때문에, 판독 동작을 위해 FCRAM의 외부로부터 공급되는 신호를 최소한으로 할 수 있다. 이 결과, 외부 단자에 접속된 입력 회로 등의 동작 빈도를 내릴 수 있어, 고속 동작을 유지하면서 소비 전력을 삭감할 수 있다.

펄스 생성 회로(26)가 생성하는 컬럼 펄스(CLPZ)의 출력 횟수, 펄스 폭 및 펄스 간격을 모드 설정 회로(12)에 의해 자유롭게 설정할 수 있다. 이 때문에, 1종류의 칩으로, 데이터 출력 사양이 다른 복수 종의 FCRAM을 구성할 수 있다. 이 결과, FCRAM의 개발 효율을 향상할 수 있고, 개발 비용을 삭감할 수 있다.

컬럼 카운터(22)로부터 출력되는 컬럼 인에이블 신호(CLEN)에 따라서, 간격 조정 회로(24) 및 펄스 생성 회로(26)를 동작시켜, 컬럼 펄스(CLPZ)를 출력하기 때문에, 간격 조정 회로(24) 및 펄스 생성 회로(26)를 간이하게 구성할 수 있다.

직접 감지 방식의 컬럼 스위치(CSW)를 채용했기 때문에, 복수의 컬럼 펄스(CLPZ)를 연속해서 생성하여 컬럼 스위치(CSW)를 연속해서 온으로 하더라도, 메모리 셀(MC)에 데이터를 재저장하는 시간이 연장되는 일은 없어, 판독 사이클 시간이 증가하는 것을 방지할 수 있다.

판독 커맨드(RD)에 응답하여 생성되는 컬럼 펄스(CLPZ) 중 최후의 컬럼 펄스(CLPZ)에 응답하여 워드선(WL)을 비선택으로 하기 위해서, 컬럼 펄스(CLPZ)의 출력 횟수 또는 생성 주기에 상관없이, 워드선(WL)을 항상 최적의 타이밍에 비선택으로 할 수 있다. 이 결과, 판독 동작시의 사이클 시간을 최단으로 할 수 있다.

마찬가지로, 판독 커맨드(RD)에 응답하여 생성되는 컬럼 펄스(CLPZ) 중 최후의 컬럼 펄스(CLPZ)에 응답하여 비트선(BL, /BL)의 프리차지를 시작하기 위해서, 컬럼 펄스(CLPZ)의 출력 횟수 또는 생성 주기에 상관없이, 비트선(BL, /BL)을 최적의 타이밍에 프리차지할 수 있다. 이 결과, 판독 동작시의 사이클 시간을 최단으로 할 수 있다.

컬럼 펄스(CLPZ)의 출력 횟수, 펄스 폭 및 펄스 간격을 퓨즈 신호(FUS1, FUS2)에 의해 초기 설정할 수 있기 때문에, FCRAM의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서, FCRAM의 출하전에 컬럼 펄스의 출력 횟수, 펄스 폭 및 펄스 간격을 설정할 수 있다. 특히, 동일한 포토마스크 및 제조 프로세스를 사용하여제조되는 FCRAM을 소비 전력(또는 동작 주파수)의 실력에 따라서 복수의 제품으로 분류하여 출하할 때에 유효하다.

컬럼 펄스(CLPZ)의 출력 횟수, 펄스 폭 및 펄스 간격은 퓨즈 신호(FUS1, FUS2)에 의해 초기화될 뿐만 아니라, 어드레스 단자를 통해 공급되는 어드레스 신호(AD)에 따라서 설정할 수 있다. 이 때문에, FCRAM을 탑재하는 시스템의 사양에 따라, 컬럼 펄스의 횟수, 펄스 폭 및 펄스 간격을 설정할 수 있다. 바꾸어 말하면, FCRAM의 사용자는 컬럼 펄스의 횟수, 펄스 폭 및 펄스 간격을 사용자 사양에 맞춰 자유롭게 설정할 수 있다.

증폭기부(AMP)의 판독 증폭기는 컬럼 펄스(CLPZ)의 생성 주기가 짧을 때의 증폭 능력을 생성 주기가 길 때의 증폭 능력보다 높게 한다. 이 때문에, 판독 증폭기는 생성 주기가 짧고, 사이클 시간이 짧을 때에도 데이터를 확실하게 증폭할 수 있다.

마찬가지로, 프리차지부(PRE)의 프리차지 회로는 컬럼 펄스(CLPZ)의 생성 주기가 짧을 때의 구동 능력을 생성 주기가 길 때의 구동 능력에 비해서 높게 한다. 이 때문에, 프리차지 회로는 생성 주기가 짧고, 사이클 시간이 짧을 때에도 비트선(BL, /BL)을 소정의 전압으로 확실하게 프리차지할 수 있다.

도 16은 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 8에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 프로그램 회로(14) 대신에 프로그램회로(14A)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 같다.

프로그램 회로(14A)는 FCRAM의 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제1 스위치(SW1) 및 제2 스위치(SW2)를 갖고 있다.

제1 스위치(SW1)는 컬럼 펄스(CLPZ)의 횟수의 초기값을 나타내는 패턴 신호(PAT1)(제1 내부 설정 신호)를 출력한다. 제2 스위치는 컬럼 펄스(CLPZ)의 생성 주기를 나타내는 패턴 신호(PAT2)(제2 내부 설정 신호)를 출력한다. 즉, 프로그램 회로(14A)는 도전 패턴의 접속처의 전압치에 따라서 설정되는 제1, 제2 스위치(SW1, SW2)에 따라 패턴 신호(PAT1, PAT2)를 출력한다.

제1, 제2 스위치(SW1, SW2)의 접속 사양, 즉 FCRAM의 제조시에 사용하는 포토마스크는 FCRAM의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서 결정할 수 있다.

모드 설정 회로(12)는 FCRAM의 전원의 상승시에, 프로그램 회로(14A)로부터의 패턴 신호(PAT1, PAT2)의 논리 레벨에 따라서 초기화된다. 초기 상태에서는, 컬럼 펄스(CLPZ)의 출력 횟수는 "4", 컬럼 펄스(CLPZ)의 생성 주기(펄스 폭 및 펄스 간격)는 가장 길게 설정되어 있다. 모드 설정 회로(12)는 제1 실시예와 마찬가지로, 모드 설정 커맨드에 의해 재설정 가능하다.

이상, 이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, FCRAM의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서, 배선층의 포토마스크를 전환하는 것만으로, 컬럼 펄스의 출력 횟수 및 생성주기를 설정할 수 있다. 특히, 동일한 제조 프로세스를 사용하여 제조된 FCRAM을 포토마스크의 전환에 의하여 소비 전력(또는 동작 주파수)에 따른 복수의 제품으로서 출하하는 경우에 유효하다.

도 17은 본 발명의 반도체 메모리의 제3 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 8에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 커맨드 디코더(10) 및 워드 제어 회로(30) 대신에 커맨드 디코더(10B) 및 워드 제어 회로(30B)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다.

커맨드 디코더(10B)는 판독 커맨드, 기록 커맨드 및 리프레시 커맨드를 수신했을 때에, 액티브 신호(ACTZ)를 출력하고, 그 후 소정 시간후에 워드선(WL)을 비선택으로 하여, 비트선(BL, /BL)을 프리차지하기 위한 프리차지 신호(PRZ)(펄스 신호)를 출력한다. 즉, 프리차지 신호(PRZ)는 워드선(WL)을 비선택으로 하기 위한 리셋 신호이며, 커맨드 디코더(10B)는 리셋 신호(PRZ)를 출력하는 리셋 회로로서 동작한다.

워드 제어 회로(30B)는 액티브 신호(ACTZ)에 응답하여 워드 펄스(WLPZ)를 하이 레벨로 변화시키고, 종료 신호(ENDZ) 또는 프리차지 신호(PRZ) 중 늦는 쪽에 응답하여 워드 펄스(WLPZ)를 로우 레벨로 변화시킨다.

도 18은 제3 실시예의 판독 동작의 일례를 나타내고 있다. 전술한 도 14(제1 실시예)와 동일한 동작에 대해서는 설명을 생략한다.

이 실시예에서는, 판독 커맨드(RD)의 공급으로부터 시간(PRE1) 후에 프리차지 신호(PRZ)가 출력된다(도 18(a)). 도 17에 도시한 워드 제어 회로(30B)는 프리차지 신호(PRZ)의 수신후에 종료 신호(ENDZ)를 수신한다. 이 때문에, 워드 펄스(WLPZ)의 리셋 타이밍(하강 엣지)은 종료 신호(ENDZ)에 동기하여 설정된다(도 18(b)).

도 19는 제3 실시예의 판독 동작의 다른 일례를 나타내고 있다. 전술한 도 14(제1 실시예)와 동일한 동작에 관하여는 설명을 생략한다.

이 예에서는, 하이 레벨의 제1 모드 신호(MD12)가 출력되며, 컬럼 펄스(CLPZ)의 출력 횟수는 "2"로 설정되어 있다. 워드 제어 회로(30B)는 프리차지 신호(PRZ)의 수신전에 종료 신호(ENDZ)를 수신한다. 이 때문에, 워드 펄스(WLPZ)의 리셋 타이밍(하강엣지)은 프리차지 신호(PRZ)에 동기하여 설정된다(도 19(a)).

워드선(WL)은 비트선(BL1-BL4)의 전압이 충분히 증폭된 후에 비선택된다(도 19(b)). 이 때문에, 비트선(BL1-BL4) 상의 데이터는 메모리 셀(MC)에 확실하게 재저장된다(도 19(c)).

한편, 도면 중의 파선의 파형은 워드 펄스(WLPZ)가 종료 신호(ENDZ)에 동기하여 비활성화된 경우를 나타내고 있다. 이 때, 비트선(BL1-BL4)은 비트선(BL1-BL4)의 전압이 충분히 증폭되기 전에 프리차지된다(도 19(d)). 이 결과, 비트선(BL1-BL4) 상의 데이터가 메모리 셀(MC)에 충분히 재저장되지 않아, 리프레시 특성이 나빠진다. 바꾸어 말하면, 리프레시 동작이 실행되기 전에, 메모리 셀(MC)에 유지되어 있는 데이터가 소실될 우려가 있다.

이상, 이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 워드선(WL)의 비선택 타이밍 및 프리차지 동작의 개시 타이밍을 항상 판독 커맨드(RD)로부터 소정 시간(PRE1) 후에 설정함으로써, 메모리 셀(MC)에의 재저장 동작을 확실하게 실행할 수 있어, 메모리 셀(MC)에 데이터를 확실하게 유지할 수 있다.

도 20은 본 발명의 반도체 메모리의 제4 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 9에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 간격 조정 회로(24) 및 펄스 생성 회로(26) 대신에 간격 조정 회로(24C) 및 펄스 생성 회로(26C)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 동일하다.

간격 조정 회로(24C)는 2번째 이후의 컬럼 펄스(CLPZ)의 펄스 간격을 최초의 2개의 컬럼 펄스(CLPZ)의 펄스 간격보다 짧게 설정한다. 펄스 생성 회로(26C)는 2번째 이후의 컬럼 펄스(CLPZ)의 펄스 폭을 최초의 컬럼 펄스(CLPZ)의 펄스 폭보다 짧게 설정한다.

도 21은 제4 실시예의 판독 동작의 일례를 나타내고 있다. 전술한 도 11 및 도 12(제1 실시예)와 동일한 동작에 관하여는 설명을 생략한다.

이 실시예에서는, 전술한 바와 같이, 2번째 이후의 컬럼 펄스(CLPZ)의 펄스 폭(L2)은 최초의 컬럼 펄스(CLPZ)의 펄스 폭(L1)보다 짧다. 또한, 2번째 이후의 컬럼 펄스(CLPZ)의 펄스 간격(L4)은 최초의 2개의 컬럼 펄스(CLPZ)의 펄스 간격(L3)보다 짧다.

최초의 컬럼 펄스(CLPZ)는 비트선(BL1-BL4)의 데이터의 증폭이 시작된 직후에 출력된다. 이 때문에, 데이터를 확실하게 판독하기 위해서, 컬럼 펄스(CLPZ)에 응답하는 컬럼 선택선(CL)의 선택 기간을 길게 하여, 컬럼 스위치(CSW)의 온 기간을 길게 할 필요가 있다.

한편, 2번째 이후의 컬럼 펄스(CLPZ)는 비트선(BL1-BL4)의 데이터가 충분히 증폭된 후에 출력된다. 이 때문에, 컬럼 펄스(CLPZ)에 응답하는 컬럼 선택선(CL)의 선택 기간을 짧게 하여 컬럼 스위치(CSW)의 온 기간을 짧게 하더라도, 데이터는 확실하게 판독된다. 또한, 2번째 이후의 컬럼 펄스(CLPZ)의 생성 주기를 짧게 함으로써, 판독 동작의 사이클 시간이 짧아진다.

이상, 이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 2번째 이후의 컬럼 펄스(CLPZ)의 생성 주기(펄스 폭 및 펄스 간격)를 짧게 함으로써, 1회의 판독 동작에 대응하는 사이클 시간을 단축할 수 있다.

도 22는 본 발명의 반도체 메모리의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 8, 청구항 10에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예의 모드 설정 회로(12), 프로그램 회로(14) 및 어드레스 카운터(20) 대신에 모드 설정 회로(12D), 프로그램 회로(14D) 및 어드레스 카운터(20D)가 형성되어 있다. 또한, 어드레스 카운터(20D)와 컬럼 디코더부(CDEC) 사이에 어드레스 변환 회로(44)가 형성되어 있다. 그 밖의 구성은 제1 실시예와 거의 동일하다.

모드 설정 회로(12D)는 제1 실시예와 마찬가지로, 퓨즈 신호(FUS1, FUS2) 및 어드레스 단자(AD)에 공급되는 제1 및 제2 설정 신호에 따라서, 제1 모드 신호(MDl1, MD12) 중 어느 하나를 하이 레벨로 변화시키고, 제2 모드 신호(MD21-MD23) 중 어느 하나 및 제2 모드 신호(MD24-MD26) 중 어느 하나를 하이 레벨로 변화시킨다. 또한, 모드 설정 회로(12D)는 퓨즈 신호(FUS3) 및 어드레스 단자에 공급되는 어드레스 신호(AD)(제3 설정 신호)에 따라서, 제3 모드 신호(MD31-MD32) 중 어느 하나를 하이 레벨로 변화시킨다. FCRAM은 제3 모드 신호(MD31)가 하이 레벨일 때, 저전력 모드로 이행되고, 제3 모드 신호(MD32)가 하이 레벨일 때, 고속 모드로 이행된다.

즉, 모드 설정 회로(12D)는 컬럼 펄스(CLPZ)의 횟수를 설정하는 제1 모드 설정 회로, 컬럼 펄스(CLPZ)의 생성 주기를 설정하는 제2 모드 설정 회로 및 FCRAM의 동작 모드를 저전력 모드 또는 고속 모드로 설정하는 제3 모드 설정 회로로서 동작한다.

프로그램 회로(14D)는 제1 실시예와 동일한 제1 및 제2 퓨즈(FS1, FS2)와, FCRAM의 동작 모드를 정전력 모드 또는 고속 모드로 설정하는 제3 퓨즈(FS3)를 갖고 있다. 그리고, 프로그램 회로(14)는 제1 퓨즈(FS1)의 프로그램 상태에 따라서 퓨즈 신호(FUS1)(제1 내부 설정 신호)를 출력하고, 제2 퓨즈(FS2)의 프로그램 상태에 따라서 퓨즈 신호(FUS2)(제2 내부 설정 신호)를 출력하고, 제3 퓨즈(FS3)의 프로그램 상태에 따라서 퓨즈 신호(FUS3)(제3 내부 설정 신호)를 출력한다.

즉, 프로그램 회로(14D)는 퓨즈 신호(FUS1, FUS2)를 각각 출력하는 제1 및 제2 프로그램 회로 및 FCRAM의 동작 모드의 초기 상태를 나타내는 퓨즈 신호(FUS3)를 출력하는 제3 프로그램 회로로서 동작한다.

어드레스 카운터(20D)는 제1 실시예보다 비트수가 많은 컬럼 어드레스 신호(CAD)를 수신한다. 어드레스 카운터(20D)는 제1 실시예의 어드레스 카운터(20)와 마찬가지로, 내부 판독 제어 신호(IRDZ)에 동기하여, 컬럼 어드레스 신호(CAD)를 1씩 증가시키는 어드레스 카운터의 기능을 갖고 있다.

어드레스 변환 회로(44)는 어드레스 카운터(20D)로부터 컬럼 어드레스 신호(CAD2)(내부 어드레스)를 수신하여, 제3 모드 신호(MD31, MD32)에 따라서 컬럼 어드레스 신호(CAD2)의 비트를 교체시켜, 컬럼 어드레스 신호(CAD3)(제2 내부 어드레스)로 하여 출력한다.

도 23은 도 22에 도시한 어드레스 변환 회로(44)의 동작을 도시하는 설명도이다. 설명을 간단히 하기 위해서, 8비트의 기억 영역(메모리 셀)을 각각 갖는 2개의 메모리 블록(BLK1-2)을 예로 들어 설명한다. 실제의 FCRAM의 메모리 코어(36)는 전술한 도 6과 동일한 구성이다. 메모리 블록(BLK1, BLK2) 및 이들 블록(BLK1, BLK2)의 기억 영역은 4비트의 컬럼 어드레스(A3-0)에 의해서 식별되어 있다.

제3 모드 신호(MD31, MD32)가 각각 하이 레벨, 로우 레벨인 경우(저전력 모드), 메모리 블록(BLK1, BLK2)은 최상위 어드레스(A3)에 의해 식별된다. 예컨대,판독 커맨드(RD)와 함께 공급되는 어드레스 신호(AD)(선두 어드레스)의 하위 2비트(A1-0)가 "00"일 때, 도면 중의 프레임(a)에 나타낸 숫자의 순으로 기억 영역으로부터 데이터가 판독된다. 선두 어드레스의 하위 2비트(A1-0)가 "10"일 때, 도면 중의 프레임(b)에 나타낸 숫자의 순으로 기억 영역으로부터 데이터가 판독된다. 이와 같이, 저전력 모드에서는 판독 커맨드(RD)에 응답하여 하나의 메모리 블록(BLK1)(또는 BLK2)만이 활성화된다. 활성화되는 메모리 블록의 수가 적기 때문에, 동시에 동작하는 감지 증폭기 등의 회로를 적게 할 수 있다. 이 결과, 소비 전력이 삭감된다.

저전력 모드일 때의 메모리 코어(36)의 동작은 전술한 도 6에 나타내어져 있다. 저전력 모드에서는, 도 6에 도시한 바와 같이, 1회의 판독 커맨드(RD)에 응답하여, 동일한 메모리 블록(이 예에서는 BLK1)의 컬럼 선택선(CL1-CL4)이 순차적으로 선택되어, 공통의 지역 데이터 버스선(LDB) 및 전역 데이터 버스선(GDB)을 통해, 판독 데이터가 순차적으로 출력된다.

한편, 제3 모드 신호(MD31, MD32)가 각각 로우 레벨, 하이 레벨인 경우(고속 모드), 메모리 블록(BLK1, BLK2)은 어드레스(A1)에 의해 식별된다. 예컨대, 판독 커맨드(RD)와 함께 공급되는 어드레스 신호(AD)(선두 어드레스)의 하위 2비트(A1-0)가 "00"일 때, 도면 중의 프레임(c)에 나타낸 숫자의 순으로 기억 영역에서 데이터가 판독된다. 선두 어드레스의 하위 2비트(A1-0)가 "01"일 때, 도면 중의 프레임(d)에 나타낸 숫자의 순으로 기억 영역에서 데이터가 판독된다. 이와 같이, 고속 모드에서는 판독 커맨드(RD)에 응답하여 2개의 메모리 블록(BLK1, BLK2)이 활성화된다. 복수의 메모리 블록(BLK1, BLK2)을 활성화함으로써, 메모리 블록(BLK1, BLK2)으로부터 각각 데이터를 판독할 수 있기 때문에, 소비 전력은 증가하지만, 사이클 시간을 단축할 수 있다. 즉, 판독 동작을 고속으로 실행할 수 있다.

또한, 본 실시예에서는, 동작 모드에 따라 활성화되는 메모리 블록(BLK)의 수가 다르다. 도 22 및 도 23에는 상세히 나타내고 있지 않지만, 메모리 코어(36)에 있어서 활성화되는 영역은 로우 어드레스 신호(RAD)뿐만 아니라, 컬럼 어드레스 신호(CAD)에 의해서도 변화된다. 예컨대, 도 23에 도시한 바와 같이, 저전력 모드에서는, 하나의 메모리 블록(BLK)의 감지 증폭기부가 활성화되고, 고속 모드에서는 2개의 메모리 블록(BLK)의 감지 증폭기부가 활성화된다. 프리차지부, 증폭기부 및 래치부에 관해서도 마찬가지이다.

도 24는 고속 모드일 때의 메모리 코어(36)의 동작을 나타내고 있다.

고속 모드에서는, 1회의 판독 커맨드(RD)에 응답하여, 2개의 메모리 블록(이 예에서는 BLK1, BLK2)의 컬럼 선택선(CL1, CL2, CL3, CL4)이 각각 순차적으로 선택된다. 바꾸어 말하면, 컬럼 선택선(CL1, CL3) 및 컬럼 선택선(CL2, CL4)은 각각 동시에 선택된다. 그리고, 각 메모리 블록(BLK1, BLK2)에 있어서, 공통의 지역 데이터 버스선(LDB) 및 전역 데이터 버스선(GDB)을 통해, 판독 데이터가 순차적으로 출력된다.

이상, 이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는 FCRAM은 모드 설정 회로(12D)에 의해 저전력 모드 또는 고속 모드로 설정되고, 저전력 모드에 있어서 판독 동작시에 활성화되는 메모리블록(BLK)의 수는 고속 모드에 있어서 판독 동작시에 활성화되는 메모리 블록(BLK)의 수보다 적다. 이 때문에, 1종류의 FCRAM을 소비 전력이 낮은 제품 또는 동작 속도가 빠른 제품으로 할 수 있어, FCRAM의 개발 비용 및 제조 비용을 삭감할 수 있다.

저전력 모드 또는 고속 모드는 퓨즈 신호(FUS3)에 의해 초기 설정될뿐만 아니라, 어드레스 단자를 통해 공급되는 어드레스 신호(AD)에 따라서 설정할 수 있다. 이 때문에, FCRAM의 제품 사양(동작 주파수 또는 소비 전력 등)을 FCRAM의 출하전에 알맞게 설정할 수 있다. 특히, 동일한 포토마스크 및 제조 프로세스를 사용하여 제조되는 FCRAM을 소비 전력(또는 동작 주파수)의 실력에 따라서 복수의 제품으로 분류하여 출하할 때에 유효하다.

저전력 모드 또는 고속 모드는 어드레스 단자를 통해 공급되는 어드레스 신호(AD)(제3 설정 신호)에 따라서 설정 가능하다. 이 때문에, FCRAM의 출하후에, FCRAM을 탑재하는 시스템의 사양에 따라서, FCRAM을 저전력 모드 또는 고속 모드로 설정할 수 있다. 이 때문에, FCRAM의 사용성이 향상된다.

도 25는 본 발명의 반도체 메모리의 제6 실시예를 나타내고 있다. 이 실시예는 청구항 1∼청구항 8, 청구항 10에 대응하고 있다. 제1, 제2 및 제5 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제5 실시예의 프로그램 회로(14D) 대신에 프로그램 회로(14E)가 형성되어 있다. 그 밖의 구성은 제5 실시예와 동일하다.

프로그램 회로(14E)는 FCRAM의 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제1 스위치(SW1), 제2 스위치(SW2) 및 제3 스위치(SW3)를 갖고 있다. 제1 스위치(SW1) 및 제2 스위치(SW2)의 기능은 제2 실시예와 동일하기 때문에, 설명을 생략한다.

제3 스위치(SW3)는 FCRAM의 동작 모드(저전력 모드 또는 고속 모드)를 나타내는 패턴 신호(PAT3)(제3 내부 설정 신호)를 출력한다. 즉, 프로그램 회로(14E)는 도전 패턴의 접속처의 전압치에 따라서 설정되는 제1, 제2, 제3 스위치(SW1, SW2, SW3)에 따라서 패턴 신호(PAT1, PAT2, PAT3)를 출력한다.

제1, 제2 스위치(SW1, SW2, SW3)의 접속 사양, 즉 FCRAM의 제조시에 사용하는 포토마스크는 FCRAM의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서 결정할 수 있다.

모드 설정 회로(12D)는 FCRAM의 전원의 상승시에, 프로그램 회로(14A)로부터의 패턴 신호(PAT1, PAT2, PAT3)의 논리 레벨에 따라서 초기화된다. 초기 상태에서는 컬럼 펄스(CLPZ)의 출력 횟수는 "4", 컬럼 펄스(CLPZ)의 생성 주기(펄스 폭 및 펄스 간격)는 가장 길게 설정되고, 동작 모드는 저전력 모드로 설정되어 있다. 모드 설정 회로(12D)는 제1, 및 제5 실시예와 마찬가지로, 모드 설정 커맨드에 의해 재설정 가능하다.

이상, 이 실시예에서도, 전술한 제1, 제2 및 제5 실시예와 동일한 효과를 얻을 수 있다.

한편, 전술한 실시예에서는, 본 발명을 FCRAM에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 DRAM에 적용하더라도 좋다.

이상의 실시예에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.

(부기 1) 메모리 셀에 각각 접속된 복수의 비트선과,

상기 비트선에 각각 접속된 복수의 컬럼 스위치와,

상기 컬럼 스위치를 통해 상기 비트선에 접속되고, 이들 비트선에 공통인 데이터 버스선과,

상기 컬럼 스위치에 각각 접속되는 컬럼 선택선과,

외부로부터 공급되는 판독 커맨드에 응답하여 컬럼 펄스를 복수회 생성하는 펄스 생성 회로와,

상기 판독 커맨드에 대응하여 공급되는 외부 어드레스를 수신하여, 이 외부 어드레스 및 외부 어드레스에 연속하는 어드레스를 내부 어드레스로서 순차적으로 출력하는 어드레스 카운터와,

상기 컬럼 스위치를 순차적으로 온으로 하기 위해서, 상기 내부 어드레스에 각각 대응하는 상기 컬럼 선택선을 상기 컬럼 펄스에 동기하여 순차적으로 선택하는 컬럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 2) 부기 1에 기재한 반도체 메모리에 있어서,

상기 펄스 생성 회로가 생성하는 상기 컬럼 펄스의 횟수를 설정하는 제1 모드 설정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 3) 부기 2에 기재한 반도체 메모리에 있어서,

상기 제1 모드 설정 회로로부터 출력되는 상기 컬럼 펄스의 횟수를 나타내는 제1 모드 신호를 수신하여, 상기 제1 모드 신호가 나타내는 횟수의 상기 컬럼 펄스가 출력될 때까지 인에이블 신호를 출력하는 횟수 제어 회로를 구비하며,

상기 펄스 생성 회로는 상기 인에이블 신호의 출력 중에 상기 컬럼 펄스를 생성하는 것을 특징으로 하는 반도체 메모리.

(부기 4) 부기 2에 기재한 반도체 메모리에 있어서,

상기 제1 모드 설정 회로는 외부 단자를 통해 공급되는 제1 설정 신호에 따라서 상기 컬럼 펄스의 횟수를 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 5) 부기 4에 기재한 반도체 메모리에 있어서,

상기 제1 모드 설정 회로로 설정되는 상기 컬럼 펄스의 횟수를 상기 복수의 값 중 어느 하나로 초기 설정하기 위한 제1 내부 설정 신호를 상기 제1 모드 설정 회로에 출력하는 제1 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 6) 부기 5에 기재한 반도체 메모리에 있어서,

상기 제1 프로그램 회로는 제1 퓨즈를 구비하고, 제1 퓨즈의 프로그램 상태에 따라서 상기 제1 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

(부기 7) 부기 5에 기재한 반도체 메모리에 있어서,

상기 제1 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제1 스위치를 구비하고, 상기 도전 패턴의 접속처의 전압치에 따라서 상기 제1 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

(부기 8) 부기 2에 기재한 반도체 메모리에 있어서,

상기 컬럼 펄스의 생성 주기를 설정하는 제2 모드 설정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 9) 부기 8에 기재한 반도체 메모리에 있어서,

상기 제2 모드 설정 회로로부터 출력되는 상기 생성 주기를 나타내는 주기 설정 신호에 따라서 상기 생성 주기를 조정하는 주기 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 10) 부기 9에 기재한 반도체 메모리에 있어서,

상기 주기 조정 회로는 상기 컬럼 펄스의 펄스 폭을 조정하는 폭 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 11) 부기 9에 기재한 반도체 메모리에 있어서,

상기 주기 조정 회로는 상기 컬럼 펄스의 펄스 간격을 조정하는 간격 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 12) 부기 9에 기재한 반도체 메모리에 있어서,

상기 데이터 버스선 상의 데이터를 증폭하는 동시에, 상기 생성 주기가 짧을 때의 증폭 능력을 상기 생성 주기가 길 때에 비해서 높게 하는 판독 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 13) 부기 9에 기재한 반도체 메모리에 있어서,

상기 비트선을 소정의 전압으로 프리차지하는 동시에, 상기 생성 주기가 짧을 때의 구동 능력을 상기 생성 주기가 길 때에 비해서 높게 하는 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 14) 부기 8에 기재한 반도체 메모리에 있어서,

상기 제2 모드 설정 회로는 외부 단자를 통해 공급되는 제2 설정 신호에 따라서 상기 생성 주기를 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 15) 부기 14에 기재한 반도체 메모리에 있어서,

상기 제2 모드 설정 회로에 설정되는 상기 생성 주기를 상기 복수의 값 중 어느 하나로 초기 설정하기 위한 제2 내부 설정 신호를 상기 제2 모드 설정 회로에 출력하는 제2 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 16) 부기 15에 기재한 반도체 메모리에 있어서,

상기 제2 프로그램 회로는 제2 퓨즈를 구비하고, 제2 퓨즈의 프로그램 상태에 따라서 상기 제2 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

(부기 17) 부기 15에 기재한 반도체 메모리에 있어서,

상기 제2 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제2 스위치를 구비하고, 상기 도전 패턴의 접속처의 전압치에 따라서 상기 제2 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

(부기 18) 부기 1에 기재한 반도체 메모리에 있어서,

상기 컬럼 스위치는 게이트가 상기 비트선에 각각 접속되고, 드레인 및 소스의 한쪽이 상기 데이터 버스선에 접속된 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 19) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀에 접속되어, 상기 메모리 셀의 액세스시에 선택되는 워드선과,

상기 판독 커맨드에 응답하여 생성되는 상기 컬럼 펄스 중 최후의 컬럼 펄스에 응답하여 상기 워드선을 비선택으로 하는 워드 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 20) 부기 19에 기재한 반도체 메모리에 있어서,

상기 워드선의 선택으로부터 소정 시간후에 상기 워드선을 비선택으로 하기 위한 리셋 신호를 출력하는 리셋 회로를 구비하며,

상기 워드 제어 회로는 상기 최후의 컬럼 펄스 및 상기 리셋 신호 중 늦는 쪽에 응답하여 상기 워드선을 비선택으로 하는 것을 특징으로 하는 반도체 메모리.

(부기 21) 부기 1에 기재한 반도체 메모리에 있어서,

상기 펄스 생성 회로는 상기 판독 커맨드에 응답하여 생성되는 상기 컬럼 펄스 중 2번째 이후의 컬럼 펄스의 펄스 폭을 최초의 컬럼 펄스의 펄스 폭보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 22) 부기 1에 기재한 반도체 메모리에 있어서,

상기 판독 커맨드에 응답하여 생성되는 상기 컬럼 펄스 중 최후의 컬럼 펄스에 응답하여 상기 비트선의 프리차지를 시작하는 프리차지 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 23) 부기 1에 기재한 반도체 메모리에 있어서,

상기 데이터 버스선에 접속되고, 상기 판독 커맨드에 응답하여, 상기 비트선을 통해 순차적으로 전달되는 판독 데이터를 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 24) 부기 1에 기재한 반도체 메모리에 있어서,

상기 비트선, 상기 컬럼 스위치, 상기 데이터 버스선 및 상기 컬럼 선택선을 갖는 복수의 메모리 블록과,

저전력 모드 또는 고속 모드를 설정하는 제3 모드 설정 회로와,

상기 내부 어드레스를 상기 제3 모드 설정 회로의 설정치에 따라서 제2 내부 어드레스로 변환하는 어드레스 변환 회로를 구비하고,

상기 저전력 모드 중에 상기 어드레스 변환 회로가 출력하는 상기 제2 내부 어드레스에 의해 선택되는 상기 메모리 블록의 수는 상기 고속 모드 중에 선택되는 상기 메모리 블록의 수에 비해 적은 것을 특징으로 하는 반도체 메모리.

(부기 25) 부기 24에 기재한 반도체 메모리에 있어서,

상기 제3 모드 설정 회로는 외부 단자를 통해 공급되는 제3 설정 신호에 따라서 상기 저전력 모드 또는 상기 고속 모드를 설정하는 것을 특징으로 하는 반도체 메모리.

(부기 26) 부기 24에 기재한 반도체 메모리에 있어서,

상기 제3 모드 설정 회로의 설정을 상기 저전력 모드 또는 상기 고속 모드로 초기 설정하기 위한 제3 내부 설정 신호를 상기 제3 모드 설정 회로에 출력하는 제3 프로그램 회로를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 27) 부기 26에 기재한 반도체 메모리에 있어서,

상기 제3 프로그램 회로는 제3 퓨즈를 구비하고, 제3 퓨즈의 프로그램 상태에 따라서 상기 제3 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

(부기 28) 부기 26에 기재한 반도체 메모리에 있어서,

상기 제3 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제3 스위치를 구비하고, 상기 도전 패턴의 접속처의 전압치에 따라서 상기 제3 내부 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리.

부기 3의 반도체 메모리에서는, 횟수 제어 회로는 제1 모드 설정 회로에서 출력되는 컬럼 펄스의 횟수를 나타내는 제1 모드 신호를 수신하여, 제1 모드 신호가 나타내는 횟수의 컬럼 펄스가 출력될 때까지 인에이블 신호를 출력한다. 펄스 생성 회로는 인에이블 신호의 출력 중에 컬럼 펄스를 생성하면 된다. 이 때문에, 펄스 생성 회로를 간이하게 구성할 수 있다.

부기 4의 반도체 메모리에서는, 제1 모드 설정 회로는 외부 단자를 통해 공급되는 제1 설정 신호에 따라서 컬럼 펄스의 횟수를 설정한다. 이 때문에, 반도체 메모리를 탑재하는 시스템의 사양에 따라서, 컬럼 펄스의 횟수를 설정할 수 있다.바꾸어 말하면, 반도체 메모리의 사용자는 컬럼 펄스의 횟수를 자유롭게 설정할 수 있다.

부기 5의 반도체 메모리에서는, 제1 프로그램 회로는 제1 모드 설정 회로로 설정되는 컬럼 펄스의 횟수를 복수의 값 중 어느 하나로 초기 설정하기 위한 제1 내부 설정 신호를 제1 모드 설정 회로에 출력한다. 이 때문에, 컬럼 펄스의 횟수를 제1 프로그램 회로에 의해 확실하게 초기 설정할 수 있어, 반도체 메모리의 오동작을 방지할 수 있다.

부기 6의 반도체 메모리에서는, 제1 프로그램 회로는 제1 퓨즈를 구비하고, 제1 퓨즈의 프로그램 상태에 따라서 제1 내부 설정 신호를 출력한다. 이 때문에, 출하되는 반도체 메모리의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서, 컬럼 펄스의 횟수를 설정할 수 있다.

부기 7의 반도체 메모리에서는, 제1 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제1 스위치를 갖고 있다. 제1 내부 설정 신호는 도전 패턴의 접속처의 전압치에 따라서 출력된다. 이 때문에, 출하되는 반도체 메모리의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서, 컬럼 펄스의 횟수를 설정할 수 있다.

부기 12의 반도체 메모리에서는, 판독 증폭기는 생성 주기가 짧을 때의 증폭 능력을 생성 주기가 길 때의 증폭 능력보다 높게 한다. 이 때문에, 판독 증폭기는 컬럼 펄스의 생성 주기가 짧고, 사이클 시간이 짧을 때에도 데이터 버스선 상의 데이터를 확실하게 증폭할 수 있다.

부기 13의 반도체 메모리에서는, 프리차지 회로는 생성 주기가 짧을 때의 구동 능력을 생성 주기가 길 때의 구동 능력에 비해서 높게 한다. 이 때문에, 프리차지 회로는 컬럼 펄스의 생성 주기가 짧고, 사이클 시간이 짧을 때에도 비트선을 소정의 전압으로 확실하게 프리차지할 수 있다.

부기 14의 반도체 메모리에서는, 제2 모드 설정 회로는 외부 단자를 통해 공급되는 제2 설정 신호에 따라서 생성 주기를 설정한다. 이 때문에, 반도체 메모리를 탑재하는 시스템의 사양에 따라서, 컬럼 펄스의 생성 주기를 설정할 수 있다. 바꾸어 말하면, 반도체 메모리의 사용자는 컬럼 펄스의 생성 주기를 자유롭게 설정할 수 있다.

부기 15의 반도체 메모리에서는, 제2 프로그램 회로는 제2 모드 설정 회로로 설정되는 컬럼 펄스의 생성 주기를 복수의 값 중 어느 하나에 초기 설정하기 위한 제2 내부 설정 신호를 제2 모드 설정 회로에 출력한다. 이 때문에, 컬럼 펄스의 생성 주기를 제2 프로그램 회로에 의해 확실하게 초기 설정할 수 있어, 반도체 메모리의 오동작을 방지할 수 있다.

부기 16의 반도체 메모리에서는, 제2 프로그램 회로는 제2퓨즈를 지니고, 제2 퓨즈의 프로그램 상태에 따라서 제2 내부 설정 신호를 출력한다. 이 때문에, 출하되는 반도체 메모리의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서 컬럼 펄스의 생성 주기를 설정할 수 있다. 특히, 동일한 포토마스크 및 제조 프로세스를 사용하여 제조되는 반도체 메모리를 소비 전력(또는 동작 주파수)의 실력에따라서 복수의 제품으로 분류하여 출하할 때에 유효하다.

부기 17의 반도체 메모리에서는, 제2 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제2 스위치를 갖고 있다. 제2 내부 설정 신호는 도전 패턴의 접속처의 전압치에 따라서 출력된다. 이 때문에, 출하되는 반도체 메모리의 제품 사양(동작 주파수 또는 소비 전력 등)에 따라서, 컬럼 펄스의 생성 주기를 설정할 수 있다. 또한, 동일한 제조 프로세스를 사용하여 제조되어, 소비 전력(또는 동작 주파수)에 충분히 여유가 있는 반도체 메모리를 포토마스크의 전환에 의하여 소비 전력(또는 동작 주파수)에 따른 복수의 제품으로서 출하하는 경우에 유효하다.

부기 20의 반도체 메모리에서는, 리셋 회로는 워드선의 선택으로부터 소정 시간후에 워드선을 비선택으로 하기 위한 리셋 신호를 출력한다. 워드 제어 회로는 최후의 컬럼 펄스 또는 리셋 신호가 느린 쪽에 응답하여 워드선을 비선택으로 한다. 이 때문에, 컬럼 펄스의 출력 횟수가 적은 경우에도 메모리 셀에의 데이터의 재저장 동작을 항상 소정 시간만큼 확실하게 실행할 수 있다. 이 결과, 메모리 셀에 데이터를 확실하게 유지할 수 있다.

부기 22의 반도체 메모리에서는, 프리차지 제어 회로는 판독 커맨드에 응답하여 생성되는 컬럼 펄스 중 최후의 컬럼 펄스에 응답하여 비트선의 프리차지를 시작한다. 이 때문에, 컬럼 펄스의 출력 횟수 또는 컬럼 펄스의 생성 주기에 상관없이, 비트선을 최적의 타이밍에 프리차지할 수 있다. 이 결과, 사이클 시간을 최단으로 할 수 있다.

부기 25의 반도체 메모리에서는, 제3 모드 설정 회로는 외부 단자를 통해 공급되는 제3 설정 신호에 따라서 저전력 모드 또는 고속 모드를 설정한다. 이 때문에, 반도체 메모리를 탑재하는 시스템의 사양에 따라서, 반도체 메모리를 저전력 모드 또는 고속 모드로 설정할 수 있다. 바꾸어 말하면, 반도체 메모리의 사용자가 동작 모드를 자유롭게 설정할 수 있다.

부기 26의 반도체 메모리에서는, 제3 프로그램 회로는 제3 모드 설정 회로를 저전력 모드 또는 고속 모드로 초기 설정하기 위한 제3 내부 설정 신호를 제3 모드 설정 회로에 출력한다. 이 때문에, 반도체 메모리의 동작 모드를 제3 프로그램 회로에 의해 확실하게 초기 설정할 수 있어, 반도체 메모리의 오동작을 방지할 수 있다.

부기 27의 반도체 메모리에서는, 제3 프로그램 회로는 제3 퓨즈를 구비하고, 제3 퓨즈의 프로그램 상태에 따라서 제3 내부 설정 신호를 출력한다. 이 때문에, 출하되는 반도체 메모리의 제품 사양에 따라서, 반도체 메모리의 동작 모드를 저전력 모드 또는 고속 모드로 설정할 수 있다. 특히, 동일한 포토마스크 및 제조 프로세스를 사용하여 제조되는 반도체 메모리를 소비 전력의 실력에 따라서 복수의 제품으로 분류하여 출하할 때에 유효하다.

부기 28의 반도체 메모리에서는, 제3 프로그램 회로는 반도체 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 반도체 기판 상에 형성되는 도전 패턴에 의해 구성되는 제3 스위치를 구비하여, 도전 패턴의 접속처의 전압치에 따라서 제3 내부 설정 신호를 출력한다. 이 때문에, 출하되는 반도체 메모리의 제품 사양에 따라서, 반도체 메모리의 동작 모드를 저전력 모드 또는 고속 모드로 설정할 수 있다. 또한, 동일한 제조 프로세스를 사용하여 제조되어, 소비 전력에 충분히 여유가 있는 반도체 메모리를 포토마스크의 전환에 의하여 소비 전력에 따른 복수의 제품으로서 출하하는 경우에 유효하다.

이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

청구항 1의 반도체 메모리에서는, 1회의 판독 커맨드에 응답하여 메모리 셀로부터 판독되는 복수 비트의 데이터를 하나의 데이터 버스선에 의해 전달할 수 있다. 이 결과, 데이터 버스선의 갯수를 최소한으로 할 수 있어, 칩 사이즈가 증가하는 것을 방지할 수 있다. 또한, 하나의 데이터 버스선으로 복수 비트의 데이터를 전달할 수 있기 때문에, 판독 커맨드에 응답하여 활성화하는 메모리 영역을 최소한으로 할 수 있다. 이 결과, 소비 전력을 삭감할 수 있다. 외부로부터의 신호의 공급 횟수를 최소한으로 하여 판독 동작을 실행할 수 있기 때문에, 고속 동작을 유지하면서 소비 전력을 삭감할 수 있다.

청구항 2의 반도체 메모리에서는, 한 종류의 칩으로, 데이터 출력 사양이 다른 복수 종의 반도체 메모리를 구성할 수 있다. 이 결과, 반도체 메모리의 개발 효율을 향상시킬 수 있어, 개발 비용을 삭감할 수 있다.

청구항 3의 반도체 메모리에서는, 하나의 칩으로 타이밍 사양이 다른 복수종의 반도체 메모리를 구성할 수 있다. 이 결과, 반도체 메모리의 개발 효율을 향상시킬 수 있어, 개발 비용을 삭감할 수 있다.

청구항 4의 반도체 메모리에서는, 주기 조정 회로를 간이하게 구성할 수 있다.

청구항 5의 반도체 메모리에서는, 펄스 폭을 조정함으로써 컬럼 펄스의 생성 주기를 자유롭게 설정할 수 있다.

청구항 6의 반도체 메모리에서는, 펄스 간격을 조정함으로써 컬럼 펄스의 생서 주기를 자유롭게 설정할 수 있다.

청구항 7의 반도체 메모리에서는, 복수의 컬럼 펄스를 연속해서 생성하여 컬럼 스위치를 연속해서 온으로 하더라도, 메모리 셀에 데이터를 재저장하는 시간이 늘어나는 일은 없어, 판독 사이클 시간이 증가하는 것을 방지할 수 있다.

청구항 8의 반도체 메모리에서는, 컬럼 펄스의 출력 횟수 또는 컬럼 펄스의 생성 주기에 상관없이 워드선을 최적의 타이밍에 비선택으로 할 수 있다. 이 결과, 사이클 시간을 최단으로 할 수 있다.

청구항 9의 반도체 메모리에서는, 최초의 컬럼 펄스의 폭을 충분히 확보함으로써, 최초의 데이터를 확실하게 판독할 수 있다. 또한, 2번째 이후의 컬럼 펄스의 펄스 폭을 짧게 함으로써, 1회의 판독 동작에 대응하는 사이클 시간을 단축할 수 있다.

청구항 10의 반도체 메모리에서는, 한 종류의 반도체 메모리를 소비 전력이 낮은 제품 또는 동작 속도가 빠른 제품으로 할 수 있다. 따라서, 반도체 메모리의개발 비용 및 제조 비용을 삭감할 수 있다.

Claims

메모리 셀에 각각 접속된 복수의 비트선과;

상기 비트선에 각각 접속된 복수의 컬럼 스위치와;

상기 컬럼 스위치를 통해 상기 비트선에 접속되고, 이들 비트선에 공통인 데이터 버스선과;

상기 컬럼 스위치에 각각 접속되는 컬럼 선택선과;

외부로부터 공급되는 판독 커맨드에 응답하여 컬럼 펄스를 복수회 생성하는 펄스 생성 회로와;

상기 판독 커맨드에 대응하여 공급되는 외부 어드레스를 수신하여, 이 외부 어드레스 및 외부 어드레스에 연속하는 어드레스를 내부 어드레스로서 순차적으로 출력하는 어드레스 카운터와;

상기 컬럼 스위치를 순차적으로 온하기 위해서, 상기 내부 어드레스에 각각 대응하는 상기 컬럼 선택선을 상기 컬럼 펄스에 동기하여 순차적으로 선택하는 컬럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 펄스 생성 회로가 생성하는 상기 컬럼 펄스의 횟수를 설정하는 제1 모드 설정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서, 상기 컬럼 펄스의 생성 주기를 설정하는 제2 모드 설정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제3항에 있어서, 상기 제2 모드 설정 회로로부터 출력되는 상기 생성 주기를 나타내는 주기 설정 신호에 따라서 상기 생성 주기를 조정하는 주기 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 주기 조정 회로는 상기 컬럼 펄스의 펄스 폭을 조정하는 폭 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 주기 조정 회로는 상기 컬럼 펄스의 펄스 간격을 조정하는 간격 조정 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 컬럼 스위치는 게이트가 상기 비트선에 각각 접속되고, 드레인 및 소스의 한쪽이 상기 데이터 버스선에 접속된 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 메모리 셀에 접속되어, 상기 메모리 셀의 액세스시에 선택되는 워드선과;

상기 판독 커맨드에 응답하여 생성되는 상기 컬럼 펄스 중 최후의 컬럼 펄스에 응답하여 상기 워드선을 비선택으로 하는 워드 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 펄스 생성 회로는 상기 판독 커맨드에 응답하여 생성되는 상기 컬럼 펄스 중 2번째 이후의 컬럼 펄스의 펄스 폭을 최초의 컬럼 펄스의 펄스 폭보다 짧게 설정하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 비트선, 상기 컬럼 스위치, 상기 데이터 버스선 및 상기 컬럼 선택선을 갖는 복수의 메모리 블록과;

저전력 모드 또는 고속 모드를 설정하는 제3 모드 설정 회로와;

상기 내부 어드레스를 상기 제3 모드 설정 회로의 설정치에 따라서 제2 내부 어드레스로 변환하는 어드레스 변환 회로를 구비하며,

상기 저전력 모드 중에 상기 어드레스 변환 회로가 출력하는 상기 제2 내부 어드레스에 의해 선택되는 상기 메모리 블록의 수는 상기 고속 모드 중에 선택되는 상기 메모리 블록의 수에 비해 적은 것을 특징으로 하는 반도체 메모리.