JP4531892B2 - 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路 - Google Patents
半導体集積回路、半導体集積回路の制御方法、および可変遅延回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを備えた半導体集積回路に関し、特に、クロック信号の周波数にかかわりなくデータのバス占有率を向上できる半導体集積回路および半導体集積回路の制御方法に関する。
また、本発明は、遅延時間を所定の値に設定可能な可変遅延回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等のロジックLSIの動作周波数は、年々向上しており、DRAM等のメモリLSIの動作周波数との格差はますます大きくなっている。
この格差を縮小するために、EDO DRAM（Extended Data Output DRAM）、SDRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate Synchronous DRAM）、Direct RDRAM（Rambus DRAM）等の高速DRAMが開発されている。
【０００３】
この種の高速DRAMは、同一のワード線に接続されるメモリセルを順次にアクセスすることで、これ等メモリセルに対するデータを高速に読み出し、書き込むことを可能にしている。そして、最高動作周波数が100MHzを超えるDRAMが開発されている。上記高速DRAMは、パーソナルコンピュータおよびワークステーションの主記憶向けに多用されている。
【０００４】
【発明が解決しようとする課題】
ところで、この種の高速DRAMは、パーソナルコンピュータ、ワークステーションだけではなく、マイクロコンピュータ応用製品等の部品としても使用される。その場合、動作周波数は、各製品の仕様に応じて決められる。このため、このような用途に使用される高速DRAMの動作周波数は、最高動作周波数が133MHzの場合、例えば、50MHzあるいは75MHzの場合がある。
【０００５】
このように、最高動作周波数より低い周波数で上記高速DRAMを動作した場合、以下の不具合が生じる。
図３１（ａ）は、CLK信号の周期が20ns（50MHz）の場合における読み出しタイミングを示している。
例えば、SDRAMは、ロウアドレス系の回路を活性化させるアクティブコマンドACTVを受け付けた後、コラムアドレス系の回路を活性化させる読み出しコマンドRDを受け付けることで、読み出し動作を実行する。なお、以降の説明では、各コマンドをACTVコマンド、RDコマンド等のように称する。
【０００６】
このSDRAMでは、tRCD（/RAS to /CAS Delay time）の最小時間は、18nsにされている。tRCDは、ACTVコマンドの受け付け後、RDコマンド等のコラム系コマンドを受け付けるまでの時間である。
また、tCAC（/CAS Accesses time from Clock）の最小時間は、14nsにされている。tCACは、コラム系コマンドの受け付け後、読み出しデータが出力されるまでの時間である。
【０００７】
tRCD、tCAC、および図３１（ｂ）に示すtACは、SDRAMを正しく動作させるために必要な規定であり、各値は、同一の製品であれば動作周波数には依存しない。
なお、以降の説明では、クロック信号CLKをCLK信号と称する。
【０００８】
50MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でRDコマンドを受け付けることができる。tRCDは、実際には20nsになる。また、tCACの最小時間（14ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、RDコマンドを受け付けたCLK信号の立ち上がりエッジからtCAC（14ns）後に読み出しデータQA0を出力する。この結果、ACTVコマンドの受け付けから読み出しデータQA0の出力までのアクセス時間tRAC（/RAS Access time from Clock）は、34ns（tCLK＋tCAC）になる。
【０００９】
一方、図３１（ｂ）は、CLK信号の周期が13ns（約75MHz）の場合における読み出しタイミングを示している。
ここで、tAC（Access time from Clock）の最大時間は、6nsにされている。tACは、クロック信号CLKの立ち上がりエッジから読み出しデータを出力するまでの時間である。
【００１０】
75MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（13ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（26ns）でRDコマンドを受け付ける。tRCDは、実際には26nsになる。また、tCACの最小時間（14ns）は、CLK信号の周期（13ns）より大きい。このため、SDRAMは、RDコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジからtAC（6ns）後に読み出しデータQA0を出力する。この結果、アクセス時間tRACは、45ns（3・tCLK＋tAC）になる。
【００１１】
このように、上記の読み出し動作では、CLK信号の周波数が高い方が、アクセス時間tRACが長くなってしまう。すなわち、CLK信号の周波数が高い方がデータのバス占有率が低くなるという問題があった。ここで、バス占有率は、所定の期間において有効なデータがデータバス上に伝達されている比率である。このため、バス占有率が低いと、システム全体の性能が低下してしまう。
【００１２】
図３２（ａ）は、クロック信号CLKの周期が20ns（50MHz）の場合におけるACTVコマンド後のプリチャージ動作を示している。プリチャージ動作は、ビット線を所定の電位にチャージし、ロウアドレス系の回路を非活性化する動作である。
このSDRAMでは、tRAS（/RAS active time）の最小時間は、24nsにされている。tRASは、ACTVコマンドの受け付け後、プリチャージコマンドPREを受け付けるまでの時間である。
【００１３】
また、tRP（/RAS Precharge time）の最小時間は、10nsにされている。tRPは、PREコマンドを受け付け後、次のACTVコマンドを受け付けるまでの時間である。tRAS、tRP、図３２（ｂ）に示すtDPLは、SDRAMを正しく動作させるために必要な規定であり、各値は、同一の製品であれば動作周波数には依存しない。
50MHzでSDRAMを動作させる場合、tRASの最小時間（24ns）は、CLK信号の周期（20ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（40ns）でPREコマンドを受け付ける。tRASは、実際には40nsになる。また、SDRAMは、PREコマンドの受け付け後、tRP（10ns）の期間内にプリチャージ動作を実行する。このため、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、60ns（3・tCLK）になる。
【００１４】
一方、図３２（ｂ）は、クロック信号CLKの周期が20ns（50MHz）の場合におけるプリチャージ動作を伴う書き込み動作を示している。
ここで、WRAコマンド（WRite with Auto-precharge）は、書き込み動作の後、SDRAMに自動的にプリチャージ動作を実行させるコマンドである。tRCDの最小時間は、通常の読み出しコマンドRD（図３１）および書き込みコマンドWR（図示せず）と同じ18nsにされている。tDPL（Data-in to Precharge Lead time）の最小時間は、10nsにされている。tDPLは、書き込みデータの受け付け後、プリチャージコマンドPREを受け付けるまでの時間である。
【００１５】
50MHzでSDRAMを動作させる場合、図３１（ａ）と同様に、tRCDの最小時間（18ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でWRAコマンドを受け付けることができる。
SDRAMは、WRAコマンドと同時に書き込みデータ（図示せず）を取り込み、取り込んだデータをtDPLの期間内にメモリセル書き込む。この後、SDRAMは、tRPの期間内にプリチャージ動作を実行する。tDPLとtRPの合計は20nsであり、CLK信号の１周期と同一である。このため、WRAコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（40ns）で、次のACTVコマンドを受け付けることができる。したがって、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、40ns（2・tCLK）になる。
【００１６】
このように、サイクル時間tRCは、プリチャージ動作を単独で実行するより、書き込み動作とともにプリチャージ動作を実行する方が短くなる。すなわち、複雑な動作の方が高速になるという問題があった。
図３３は、SDRAMのプリチャージ動作の別のタイミングを示している。
図３３（ａ）は、クロック信号CLKの周期が13ns（75MHz）の場合におけるACTVコマンド後のプリチャージ動作を示している。
【００１７】
75MHzでSDRAMを動作させる場合、tRASの最小時間（24ns）は、CLK信号の周期（13ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（26ns）でPREコマンドを受け付ける。tRASは、実際には26nsになる。また、SDRAMは、PREコマンドの受け付け後、tRP（10ns）の期間内にプリチャージ動作を実行する。このため、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、39ns（3・tCLK）になる。
【００１８】
一方、図３３（ｂ）は、クロック信号CLKの周期が13ns（75MHz）の場合におけるプリチャージ動作を伴う書き込み動作を示している。
75MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（13ns）より大きい。このため、SDRAMは、ACTVコマンドの受け付け後、２番目のCLK信号の立ち上がりエッジ（26ns）でWRAコマンドを受け付ける。また、SDRAMは、WRAコマンドと同時に書き込みデータ（図示せず）を取り込み、取り込んだデータをtDPLの期間内にメモリセル書き込む。この後、SDRAMは、tRPの期間内にプリチャージ動作を実行する。tDPLとtRPの合計は20nsであり、CLK信号の１周期より大きい。このため、WRAコマンドを受け付けた後、２番目のCLK信号の立ち上がりエッジ（52ns）で、次のACTVコマンドを受け付けることができる。したがって、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、52ns（4・tCLK）になる。
【００１９】
図３２（ｂ）および図３３（ｂ）のタイミングでは、CLK信号の周波数が高い方が、書き込み動作が遅くなるという問題があった。この結果、書き込み動作においても、CLK信号の周波数が高い方がバス占有率が低くなる。
また、周波数が高いときの動作タイミング（図３３）では、書き込み動作とともにプリチャージ動作を実行するサイクル時間tRCの方が、プリチャージ動作を単独で実行するサイクル時間tRCより長くなる。これは、周波数が低いときの動作タイミング（図３２）とは逆である。すなわち、各動作に必要なサイクル時間tRCは、周波数の高低に依存していない。このため、マイクロコンピュータ応用製品等に搭載されるこの種の高速DRAMを、その最高動作周波数より低い周波数で動作させる際、タイミング設計を行いにくいという問題があった。
【００２０】
本発明の目的は、動作周波数によらずデータのバス占有率を向上できる半導体集積回路および半導体集積回路の制御方法を提供することにある。
【００２１】
【課題を解決するための手段】
図１は、請求項１ないし請求項４に記載の発明の基本原理を示すブロック図である。
【００２２】
請求項１の半導体集積回路は、ワード線に接続された複数のメモリセルMC、行制御回路１、列制御回路３、コマンド制御回路２、およびタイミング調整回路４を備えている。
この半導体集積回路では、メモリセルMCの読み出し動作または書き込み動作を実行する場合、まず、行制御回路１が動作し、所定のワード線が活性化される。次に、コマンド制御回路２は、クロック信号に同期して列動作コマンドを受け、列制御回路３を動作させる。ここで、タイミング調整回路４は、列動作コマンドの受け付けから列制御回路３の動作を開始するまでの遅延時間を可変にする機能を有している。列制御回路３は、タイミング調整回路４の制御を受け、列動作コマンドの受け付けから所定の遅延時間後に動作を開始する。そして、ワード線の活性化により選択されたメモリセルMCの読み出し動作または書き込み動作が実行される。
【００２３】
このように、列制御回路３の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００２４】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路３が動作するため、読み出しサイクル時間および書き込みサイクル時間を短縮できる。
請求項２の半導体集積回路では、タイミング調整回路４は、レイテンシに応じて所定の遅延時間を設定する。ここで、レイテンシは、列動作コマンドの受け付けから読み出し動作または書き込み動作を実行するまでのクロック数であり、使用するクロック信号の周波数に応じて設定される。このため、列制御回路３は、クロック信号の周波数に応じて、最適のタイミングで読み出し動作および書き込み動作を実行できる。
【００２５】
また、タイミング調整回路４は、レイテンシに応じて遅延時間を変更すればよく、簡単な遅延回路等で構成される。
請求項３の半導体集積回路は、ビット線に接続された複数のメモリセル、プリチャージ回路５、コマンド制御回路２、およびタイミング調整回路４を備えている。
【００２６】
この半導体集積回路では、ビット線を所定の電位にするプリチャージ動作を実行する場合、まず、コマンド制御回路２は、クロック信号に同期してプリチャージコマンドを受け、プリチャージ回路５を動作させる。ここで、タイミング調整回路４は、プリチャージコマンドの受け付けからプリチャージ回路５の動作を開始するまでの遅延時間を可変にする機能を有している。プリチャージ回路５は、タイミング調整回路４の制御を受け、プリチャージコマンドの受け付けから所定の遅延時間後に動作を開始する。そして、プリチャージ動作を実行される。
【００２７】
このように、プリチャージ回路５の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数を増大できる。しがたって、読み出しデータおよび書き込みデータのバス占有率を向上することが可能になる。
【００２８】
また、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ回路５が動作するため、プリチャージサイクル時間を短縮できる。
請求項４の半導体集積回路の制御方法では、メモリセルMCの読み出し動作または書き込み動作を実行する場合、まず、行制御回路１が動作し、所定のワード線が活性化される。次に、クロック信号に同期して列動作コマンドを受け、列制御回路３が動作する。ここで、列動作コマンドの受け付けから列制御回路３の動作を開始するまでの遅延時間は可変にされている。このため、列動作コマンドの受け付けから所定の遅延時間後に、列制御回路３の動作が開始される。そして、ワード線の活性化により選択されたメモリセルMCの読み出し動作または書き込み動作が実行される。
【００２９】
このように、列制御回路３の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００３０】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路３が動作するため、読み出し動作および書き込み動作を高速に実行できる。
図２は、本発明に関連する回路の基本原理を示すブロック図である。可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。
【００３１】
第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。
検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。
【００３２】
選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。
この結果、入力信号を、第１タイミング信号の遷移エッジから第２タイミング信号の遷移エッジまでの時間だけ遅らせることができる。また、必要に応じて検出回路８を動作することで、入力信号の遅延時間を調整できる。すなわち、検出回路８による検出頻度を外部から制御することで消費電力を低減できる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
図３は、本発明の半導体集積回路および半導体集積回路の制御方法の第１の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。
【００３４】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。半導体集積回路は、入出力制御部１０、チップ制御部１２、およびメモリコア部１４を備えている。
入出力制御部１０は、複数の入力バッファ１６ａ、１６ｂ、１６ｃ、およびラッチ１８ａ、１８ｂを備えている。
【００３５】
入力バッファ１６ａは、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。入力バッファ１６ｂは、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力している。入力バッファ１６ｃは、アドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。
【００３６】
ラッチ１８ａは、内部クロック信号ICLKに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号を、ラッチコマンド信号LCMDとして出力している。ラッチ１８ｂは、内部クロック信号ICLKに同期して内部アドレス信号IADを取り込み、取り込んだ信号を、ラッチアドレス信号LADとして出力している。
なお、以降の説明では、“コマンド信号CMD”を“CMD信号”、“クロック信号CLK”を“CLK信号”というように、各信号名を略して表すことがある。
【００３７】
チップ制御部１２は、コマンドデコーダ２０、タイミング調整回路２２、タイミング制御回路２４、RASラッチ２６、CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３４、３６、バースト制御回路３８、タイミング調整回路４０、４２、およびタイミング制御回路４４を備えている。
コマンドデコーダ２０は、図１に示したコマンド制御回路２に対応している。RASラッチ２６、プリデコーダ３４、およびタイミング制御回路２４は、図１に示した行制御回路１に対応している。CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３６、およびタイミング制御回路４４は、図１に示した列制御回路３に対応している。
【００３８】
コマンドデコーダ２０は、ラッチコマンド信号LCMDを受け、コマンドを解読し、チップの基本動作を制御するコマンド信号ACT、RW、PCH等を生成している。ここで、ACT信号は、ワード線を活性化するためのCMD信号が供給されたときに生成される。RW信号は、読み出し動作および書き込み動作に対応するCMD信号が供給されたときに生成される。RW信号は、図１に示した列動作コマンドに対応する信号である。PCH信号は、プリチャージ動作に対応するCMD信号が供給されたときに生成される。PCH信号は、図１に示したプリチャージコマンドに対応する信号である。
【００３９】
タイミング調整回路２２は、レイテンシ信号CLおよびPCH信号を受け、このPCH信号をレイテンシ信号CLに応じて遅延させ、遅延プリチャージ信号PCH2として出力している。ここで、レイテンシ信号CLは、モードレジスタ（図示せず）等に設定されるCASレイテンシの値に対応している。CASレイテンシは、読み出しコマンドを受けてから読み出しデータを出力するまでのCLK信号のクロック数である。この実施形態では、50MHzのCLK信号を使用するときにCASレイテンシは“１”に設定され、このときCL信号はＬレベルになる。また、75MHzのCLK信号を使用するときにCASレイテンシは“２”に設定され、このときCL信号はＨレベルになる。
【００４０】
タイミング制御回路２４は、PCH2信号およびタイミング制御回路４４からのオートプリチャージ信号APCHを受け、行アドレス系の回路を制御する行タイミング信号RTIM1、RTIM2を出力している。
【００４１】
RASラッチ２６は、RTIM1信号に同期してLAD信号のうち行アドレス信号を取り込み、取り込んだ信号を行アドレス信号RASADとして出力している。
CASラッチ２８は、タイミング調整回路４０からのタイミング信号EXTPZに同期してLAD信号を取り込み、取り込んだ信号を列アドレス信号CASADとして出力している。
【００４２】
バーストラッチ３０は、タイミング調整回路４２からのタイミング信号INTPZに同期してバーストアドレスBADを取り込み、取り込んだ信号をCASAD信号として出力している。
バーストアドレス発生器３２は、CASAD信号を受け、受けたアドレス信号を１増加し、BAD信号として出力している。
【００４３】
プリデコーダ３４は、RASAD信号を受けてデコード信号を生成し、このデコード信号を、メモリコア部１４の行デコーダ４８に出力している。プリデコーダ３６は、CASAD信号を受けてデコード信号を生成し、このデコード信号を、メモリコア部１４の列デコーダ５２に出力している。
バースト制御回路３８は、ICLK信号に同期してRW信号を取り込み、バースト制御信号BCNを出力している。
【００４４】
タイミング調整回路４０は、CL信号およびRW信号を受け、このRW信号をCL信号に応じて遅延させ、タイミング信号EXTPZとして出力している。タイミング調整回路４２は、CL信号およびBCN信号を受け、このBCN信号をCL信号に応じて遅延させ、タイミング信号INTPZとして出力している。ここで、EXTPZ信号は、外部から供給されるコマンド信号に基づいて生成され、INTPZ信号は、内部で生成されるバースト制御信号BCNに基づいて生成される。
【００４５】
タイミング制御回路４４は、タイミング信号EXTPZ、INTPZを受け、オートプリチャージ信号APCHおよび列タイミング信号CTIM1を出力している。
メモリコア部１４は、複数のメモリセルMCを有するメモリセル部４６、行デコーダ４８、センスアンプ５０、および列デコーダ５２を備えている。また、メモリコア部１４は、図示しないビット線およびプリチャージ回路を有している。
【００４６】
行デコーダ４８は、RTIM2信号およびプリデコーダ３４からのプリデコード信号を受け、メモリセルに接続されたワード線（図示せず）を活性化する機能を有している。列デコーダ５２は、CTIM1信号およびプリデコーダ３６からのプリデコード信号を受け、ビット線に接続されたコラムスイッチ（図示せず）を制御する機能を有している。センスアンプ５０は、メモリセルMCからビット線を介して伝達されるデータを増幅し、増幅した信号を出力回路に出力している。
【００４７】
図４は、タイミング調整回路２２の回路の詳細を示している。
タイミング調整回路２２は、遅延回路５４、５６と組み合わせ回路５８とで構成されている。
遅延回路５４は、縦属接続された６つのインバータ５４ａの間に４つのCR時定数回路５４ｂを配置して構成されている。遅延回路５６は、縦属接続された４つのインバータ５６ａの間に２つのCR時定数回路５６ｂを配置して構成されている。CR時定数回路５４ｂ、５６ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路５４、５６は、ともにPCH信号を受け、遅延した信号を組み合わせ回路５８に出力している。
【００４８】
組み合わせ回路５８は、遅延回路５４および遅延回路５６の出力をそれぞれ接続する２入力のNANDゲート５８ａ、５８ｂと、NANDゲート５８ａ、５８ｂの出力の論理和をPCH2信号として出力する２入力のNANDゲート５８ｃと、インバータ５８ｄとで構成されている。NANDゲート５８ａには、インバータ５８ｄを介してCL信号の反転論理が供給されている。NANDゲート５８ｂには、CL信号が供給されている。
【００４９】
組み合わせ回路５８は、CL信号がＬレベルのときに、受けたPCH信号を遅延回路５４で遅延させPCH2信号として出力し、CL信号がＨレベルのときに、受けたPCH信号を遅延回路５６で遅延させPCH2信号として出力する回路である。この実施形態では、PCH2信号は、CL信号がＬレベルのときにPCH信号に対して４ns遅延し、CL信号がＨレベルのときにPCH信号に対して２ns遅延する。
【００５０】
図５は、タイミング調整回路４０、４２の回路の詳細を示している。
タイミング調整回路４０、４２は、遅延回路６０と組み合わせ回路５８とで構成されている。
遅延回路６０は、縦属接続された偶数個のインバータ６０ａの間に複数のCR時定数回路６０ｂを配置している。CR時定数回路６０ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路６０は、PCH信号を受け、遅延した信号を組み合わせ回路５８に出力している。
【００５１】
タイミング調整回路４０、４２は、CL信号がＬレベルのときに、受けたPCH信号を遅延せずにPCH2信号として出力し、CL信号がＨレベルのときに、受けたPCH信号を遅延回路６０で遅延させPCH2信号として出力する回路である。この実施形態では、タイミング調整回路４０、４２は、CL信号がＨレベルのとき、EXTPZ信号（またはINTPZ信号）は、RW信号（またはBCN信号）に対して５ns遅延する。
【００５２】
次に、上述したSDRAMの動作について説明する。
図６は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMの読み出し動作およびプリチャージ動作を示している。なお、この実施形態では、外部仕様であるtRCDEXの最小時間は、13nsにされ、内部仕様であるtRCDINの最小時間は、18nsにされている。ここで、外部仕様は、SDRAMを使用するユーザが守らなくてはならない値であり、内部仕様は、チップの実力値である。また、tCACの最小時間、tRPの最小時間は、それぞれ従来と同一の14ns、10nsにされている。また、50MHzの場合、CASレイテンシは、”１”であるため、CL信号はＬレベルにされている。
【００５３】
まず、図３に示したラッチ１８ａ、１８ｂは、CLK信号（ICLK信号）の立ち上がりエッジに同期して、ACTVコマンド、行アドレス信号AD（AR0）をそれぞれ取り込み、ラッチコマンド信号LCMD、ラッチアドレス信号LADとして出力する（図６(a)）。コマンドデコーダ２０は、LCMD信号を受けて、PCH信号を活性化する。そして、タイミング制御回路２４、RASラッチ２６、プリデコーダ３４が動作し、行デコーダが活性化される。
【００５４】
tRCDEXの最小時間（13ns）は、CLK信号の周期（tCK=20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でRDコマンドを受け付けることができる。
ラッチ１８ａ、１８ｂは、CLK信号（ICLK信号）の立ち上がりエッジ（20ns）に同期して、RDコマンド、列アドレス信号AD（AC0）をそれぞれ取り込み、ラッチコマンド信号LCMD、ラッチアドレス信号LADとして出力する（図６(b)）。コマンドデコーダ２０は、RDコマンドを受けて、RW信号を活性化する（図６(c)）。
【００５５】
図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を遅延せずにEXTPZ信号として出力する（図６(d)）。図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図６(e)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCから読み出されたデータは、センスアンプ５０で増幅され、出力回路を介してデータ入出力端子DQから読み出しデータDOUT0として出力される（図６(f)）。この結果、ACTVコマンドの受け付けから読み出しデータDOUT0の出力までのアクセス時間tRACは、従来と同じ34ns（tCLK＋tCAC）になる。
【００５６】
また、ラッチ１８ａ、１８ｂは、次のCLK信号の立ち上がりエッジ（40ns）に同期してPREコマンドを取り込む。コマンドデコーダ２０は、PREコマンドを受けて、PCH信号を活性化する（図６(g)）。
図４に示したタイミング調整回路２２は、PCH信号を４ns遅延させPCH2信号として出力する（図６(h)）。タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（60ns）に同期して次のACTVコマンドを取り込むことができる。
【００５７】
図７は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの読み出し動作およびプリチャージ動作を示している。tRCDEXの最小時間（13ns）、tRCDINの最小時間（18ns）、tRPの最小時間（10ns）は図６と同一である。また、tACの最大時間は、6nsにされている。75MHzの場合、CASレイテンシは、”２”であるため、CL信号はＨレベルにされている。
【００５８】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRCDEXの最小時間（13ns）は、CLK信号の周期（13ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（13ns）でRDコマンドを受け付けることができる。
【００５９】
そして図６と同様に、SDRAMは、RDコマンドを受けRW信号を活性化する（図７(a)）。図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を５ns遅延させEXTPZ信号として出力する（図７(b)）。タイミング調整回路４０によりEXTPZ信号を５nsの遅延させることで、CLK信号の１周期（tCK=13ns）より大きいtRCDIN（18ns）を満足できる。この後、図６と同様に、読み出しデータDOUT0が出力される（図７(c)）。
【００６０】
この結果、ACTVコマンドの受け付けから読み出しデータDOUT0の出力までのアクセス時間tRACは、従来より13ns早い32ns（tCLK＋tCAC）になる。tRACが短縮されるため、データのバス占有率が大幅に向上する。すなわち、SDRAMを使用するシステムの性能が向上する。
また、SDRAMは、次のCLK信号の立ち上がりエッジ（26ns）に同期してPREコマンドを受け、PCH信号を活性化する（図７(d)）。
【００６１】
図４に示したタイミング調整回路２２は、PCH信号を２ns遅延させPCH2信号として出力する（図７(e)）。タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
【００６２】
なお、PCH2信号を４nsおよび２ns遅延させる理由については、図８および図１２で説明する。
図８は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、この実施形態では、外部仕様であるtRASEXの最小時間は、20nsにされ、内部仕様であるtRASINの最小時間は、24nsにされている。
【００６３】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRASEXの最小時間（20ns）は、CLK信号の周期（20ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でPREコマンドを受け付けることができる。
【００６４】
そして、図６と同様に、SDRAMは、PREコマンドを受け、PCH信号を活性化する（図８(a)）。
図４に示したタイミング調整回路２２は、PCH信号を受け、受けた信号を４ns遅延させPCH2信号として出力する（図８(b)）。タイミング調整回路２２によりPCH2信号を４nsの遅延させることで、CLK信号の１周期（tCK=20ns）より大きいtRASIN（24ns）を満足できる。この後、図６と同様に、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（40ns）に同期して次のACTVコマンドを受けることができる。
【００６５】
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来より１クロック分少ない40ns（2・tCLK）になる。
図９は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、tRASEXおよびtRASINの最小時間は、図８と同様にぞれぞれ20nsおよび24nsにされている。
【００６６】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRASEXの最小時間（20ns）は、CLK信号の２周期（26ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号から２番目のCLK信号の立ち上がりエッジ（26ns）でPREコマンドを受け付けることができる。
【００６７】
そして図６と同様に、SDRAMは、PREコマンドを受け、PCH信号を活性化する（図９(a)）。
図４に示したタイミング調整回路２２は、PCH信号を2ns遅延させPCH2信号として出力する（図９(b)）。このため、PCH2信号の活性化タイミングは、tRASIN（24ns）を満足する。この後、図６と同様に、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。プリチャージ動作は、次のCLK信号の立ち上がりエッジ（39ns）までに完了する。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
【００６８】
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、タイミング調整回路２２を付加したにもかかわらず従来と同じ39ns（3・tCLK）になる。
図１０は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を伴う書き込み動作を示している。この実施形態では、tDPLの最小時間は、10nsにされている。なお、tDPLは、CLK信号の立ち上がりエッジからの規定であり、EXTPZ信号の立ち上がりエッジから実力値であるtDPLINは、７nsになる。図１０では、tDPLINを用いて説明する。
【００６９】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRCDEXの最小時間（18ns）は、CLK信号の周期（tCK=20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でWRAコマンドを受け付けることができる。
【００７０】
そして、SDRAMは、CLK信号（ICLK信号）の立ち上がりエッジ（20ns）に同期して、WRAコマンド、書き込みアドレス（AC0）および書き込みデータ（DIN0）を取り込む。コマンドデコーダ２０は、WRAコマンドを受けて、RW信号を活性化する（図１０(a)）。
図５に示したタイミング調整回路４０は、RW信号を遅延せずにEXTPZ信号として出力する（図１０(b)）。図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図１０(c)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCに書き込みデータDIN0が書き込まれる。
【００７１】
また、SDRAMは、EXTPZ信号の立ち上がりエッジからtDPLIN（7ns）の後に、プリチャージ動作を開始する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（40ns）に同期して次のACTVコマンドを取り込むことができる。
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来と同じ40ns（2・tCLK）になる。
【００７２】
図１１は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作を伴う書き込み動作を示している。
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
【００７３】
tRCDEXの最小時間（13ns）は、CLK信号の周期（13ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（13ns）でWRAコマンドを受け付けることができる。
そして図１０と同様に、SDRAMは、CLK信号（ICLK信号）の立ち上がりエッジ（13ns）に同期して、WRAコマンド、書き込みアドレス（AC0）および書き込みデータ（DIN0）を取り込む。SDRAMは、WRAコマンドを受けRW信号を活性化する（図１１(a)）。
【００７４】
図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を５ns遅延させEXTPZ信号として出力する（図１１(b)）。タイミング調整回路４０によりEXTPZ信号を５nsの遅延させることで、図７と同様に、tRCDIN（18ns）を満足できる。
この後、図１０と同様に、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化され、メモリセルMCに書き込みデータDIN0が書き込まれる。
【００７５】
また、SDRAMは、EXTPZ信号の立ち上がりエッジからtDPLIN（7ns）の後に、プリチャージ動作を開始する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを取り込むことができる。
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来より１クロック分少ない39ns（3・tCLK）になる。
【００７６】
この結果、バス占有率が大幅に向上し、SDRAMを使用するシステムの性能が向上する。
図１２は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの書き込み動作およびプリチャージ動作を示している。３番目のCLK信号（26ns）の立ち上がりエッジまでは、図１１のタイミングと同一であるため、説明を省略する。
【００７７】
SDRAMは、CLK信号の立ち上がりエッジ（26ns）に同期してPREコマンドを受け、PCH信号を活性化する（図１２(a)）。
図４に示したタイミング調整回路２２は、PCH信号を受け、受けた信号を２ns遅延させPCH2信号として出力する（図１２(b)）。タイミング調整回路４０によりPCH2信号を２ns遅延させることで、tDPLIN（7ns）を満足できる（図１２(c)）。
【００７８】
この後、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
すなわち、サイクル時間tRCは、図１１と同じ39ns（3・tCLK）になる。
【００７９】
図１３は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。EXTPZ信号が活性化されるまでは、図７のタイミングと同一であるため、説明を省略する。
図３に示したバースト制御回路３８は、RW信号のＨレベルを受け、読み出しデータを連続して出力する回数であるバースト長に対応する時間だけ活性化される。なお、バースト長は、予めモードレジスタ等（図示せず）に設定される。この例では、バースト長は“２”に設定されている。そして、バースト制御回路３８は、CLK信号に同期して、バースト長より１少ない回数だけバースト制御信号BCNを活性化する（図１３(a)）。
【００８０】
図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図１３(b)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCから読み出されたデータは、センスアンプ５０で増幅され、読み出しデータDOUT0として出力される（図１３(c)）。
【００８１】
また、図３に示したバーストアドレス発生器３２は、CASAD信号（AC0）を受け、受けたアドレス信号を１増加し、バンクアドレス信号BAD（AC1）として出力する（図１３(d)）。
タイミング調整回路４２は、BCN信号を受け、受けた信号を５ns遅延させINTPZ信号として出力する（図１３(e)）。バーストラッチ３０は、INTPZ信号に同期してBAD信号を取り込み、CASAD信号（AC1）として出力する（図１３(f)）。
【００８２】
タイミング制御回路４４は、INTPZ信号を受け、タイミング信号CTIM1を出力する。そして、CASAD信号（AC1）に対応する列デコーダが活性化され、メモリセルMCから読み出されたデータは、読み出しデータDOUT1として出力される（図１３(g)）。
また、SDRAMは、RDコマンドから２番目のCLK信号の立ち上がりエッジ（39ns）に同期して、PREコマンドを受け付けプリチャージ動作を実行する。また、次のCLK信号の立ち上がりエッジ（52ns）に同期して、次のACTVコマンドを受け付ける。なお、PREコマンドによる各回路の動作タイミングは、図７と同一であるため説明を省略する。
【００８３】
以上、本発明の半導体集積回路および半導体集積回路の制御方法では、列アドレス系のコマンド（RD、WRA）を受けてから列アドレス系回路の動作を開始するまでの遅延時間を、タイミング調整回路４０、４２により制御した。また、プリチャージコマンド（PRE）を受けてからプリチャージ動作を開始するまでの遅延時間を、タイミング調整回路２２により制御した。このため、クロック同期式のSDRAM等において、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングで読み出し動作、書き込み動作、またはプリチャージを実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００８４】
内部回路の動作タイミングに応じた最適のタイミングで列アドレス系回路が動作するため、読み出しサイクル時間、書き込みサイクル時間、およびプリチャージサイクル時間を短縮できる。
また、タイミング調整回路２２、４０、４２は、レイテンシに応じて遅延時間を変更した。このため、遅延時間を使用するクロック信号の周波数に応じて最適のタイミングで読み出し動作および書き込み動作を実行できる。タイミング調整回路２２、４０、４２は、簡単な遅延回路で構成できる。
【００８５】
タイミング調整回路２２に遅延回路５４、５６を形成したので、遅延回路５４、５６を切り替えるだけで、容易に所定の遅延時間を設定できる。同様に、タイミング調整回路４０、４２に遅延回路６０を形成したので、遅延回路６０の使用の有無により、容易に所定の遅延時間を設定できる。
図１４は、本発明の半導体集積回路および半導体集積回路の制御方法の第２の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００８６】
この実施形態では、チップ制御部６２は、第１の実施形態のチップ制御部１２のタイミング調整回路４０、４２およびバースト制御回路３８の代わりに、タイミング調整回路６４、ラッチ６６、バースト制御回路６８を有している。それ以外の構成は、第１の実施形態と同一である。
タイミング調整回路６４は、CL信号およびICLK信号を受け、このICLK信号をCL信号に応じて遅延させ、遅延内部クロック信号ICLKDとして出力している。
【００８７】
ラッチ６６は、ICLKD信号に同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として出力している。
バースト制御回路６８は、EXTPZ信号のＨレベルを受けて活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する回路である。
次に、第２の実施形態におけるSDRAMの動作について説明する。
【００８８】
図１５は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出しのタイミングを示している。tRCDEXの最小時間（13ns）等のタイミング仕様は、第１の実施形態と同一である。また、75MHzの場合、CASレイテンシは、“２”であるため、CL信号はＨレベルにされている。
まず、SDRAMは、ACTVコマンドを受け、図１４に示した行デコーダ４８を活性化する。タイミング調整回路６４は、CLK信号（ICLK信号）を約５ns遅延させ、ICLKD信号として出力する（図１５(a)）。
【００８９】
次に、SDRAMは、RDコマンドを受けRW信号を活性化する（図１５(b)）。ラッチ６６は、ICLKD信号の立ち上がりエッジに同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図１５(c)）。このように、タイミング調整回路６４によりICLKD信号をCLK信号に対して約５ns遅延させることで、CLK信号の１周期（tCK=13ns）より大きいtRCDIN（18ns）を満足できる。この後、第１の実施形態の図６と同様に、読み出しデータDOUT0が出力される（図１５(d)）。
【００９０】
バースト制御回路６８は、EXTPZ信号のＨレベルにより活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する。この例では、バースト長は“２”に設定されているため、INTPZ信号は、１回活性化される（図１５(e)）。
この後、バーストラッチ３０およびバーストアドレス発生器３２が動作し、図１３と同一のタイミングでバースト読み出しが実行される（図１５(f)）。
【００９１】
また、SDRAMは、RDコマンドから２番目のCLK信号の立ち上がりエッジ（39ns）に同期して、PREコマンドを受けプリチャージ動作を実行する。また、次のCLK信号の立ち上がりエッジ（52ns）に同期して、次のACTVコマンドを受け付ける。なお、PREコマンドによる各回路の動作タイミングは、図７と同一であるため説明を省略する。
【００９２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コマンド信号RWを遅延内部クロック信号ICLKDに同期して取り込むラッチ６６を備えた。EXTPZ信号およびINTPZ信号は、ICLKD信号に同期して生成されるため、そのタイミングのずれは最小限になる。したがって、行アドレス系回路のタイミング精度を向上できる。
【００９３】
また、タイミング調整回路６４を、EXTPZ信号およびINTPZ信号を生成するための遅延要素として共用できるため、回路規模を小さくできる。
図１６は、本発明の半導体集積回路、半導体集積回路の制御方法の第３の実施形態、および本発明に関連する可変遅延回路の一実施形態を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９４】
この実施形態では、チップ制御部７０が、第１の実施形態のチップ制御部１２と相違している。入力制御部１２およびメモリコア部１４は、第１の実施形態と同一である。
チップ制御部７０は、コマンドデコーダ２０、RAS制御部７２、CAS制御部７４、タイミング制御回路７６、７８、RASラッチ２６、CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３４、３６、およびタイミング制御回路８２、４４を備えている。
【００９５】
RAS制御部７２は、コマンドデコーダ２０からのコマンド信号PCH、タイミング制御回路７６からの行タイミング信号RTIM3、およびタイミング制御回路７８からの行タイミング信号RTIM5を受け、タイミング制御回路７６に遅延プリチャージ信号PCHD2を出力している。
CAS制御部７４は、ICLK信号、コマンドデコーダ２０からのRW信号、タイミング制御回路８２からのタイミング信号CLKA、およびタイミング制御回路７６からの行タイミング信号RTIM4を受け、タイミング信号EXTPZ、INTPZを出力している。
【００９６】
タイミング制御回路７６は、遅延プリチャージ信号PCHDおよびオートプリチャージ信号APCHを受け、行アドレス系の回路を制御する行タイミング信号RTIM1、RTIM2、RTIM3、RTIM4を出力している。ここで、RTIM3信号は、内部回路の実力値であるtRASINの時間経過後にＬレベルに変化するタイミング信号である。RTIM4は、内部回路の実力値であるtRCDINの時間経過後にＬレベルに変化するタイミング信号である。タイミング制御回路７８は、RTIM4信号を受け、受けた信号をtDPLに対応する時間だけ遅延させ、タイミング信号RTIM5として出力している。
【００９７】
タイミング制御回路８２は、ICLK信号、ACT信号、CL信号を受け、タイミング信号CLKA、CLKB、CLKDを出力している。
RAS制御部７２は、ラッチ８６、パルス生成回路８８、タイミング調整回路９０、スイッチSW1、ANDゲート７２ａ、ORゲート７２ｂ、７２ｃを有している。
ラッチ８６は、PCH信号を取り込み、取り込んだ信号をラッチコマンド信号LPCHとして出力している。ラッチ８６に取り込まれた信号は、リセット端子RSTにANDゲート７２ａからの遅延コマンド信号PCHDA（Ｈレベル）を受けたときにリセットされる。
【００９８】
パルス生成回路８８は、RTIM6信号の立ち下がりエッジを受けてＨパルス信号PLS2を出力する回路である。
タイミング調整回路９０は、PCH2信号、CLKD信号、およびRTIM6信号を受け、遅延コマンド信号PCHDBを出力している。
スイッチSW1は、RTIM6信号がＨレベルのときにPCH2信号を接地レベルにし、RTIM6信号がＬレベルのときにPCH信号をPCH2信号として伝達する機能を有している。スイッチSW1は、例えば、RTIM6信号をゲートで受けるCMOS伝達ゲートで形成されている。
【００９９】
ANDゲート７２ａは、LPCH信号とPLS2信号との論理積を遅延コマンド信号PCHDAとして出力している。ORゲート７２ｂは、PCHDA信号とPCHDB信号との論理和を遅延プリチャージ信号PCHDとして出力している。ORゲート７２ｃは、RTIM3信号とRTIM5信号との論理積をRTIM6信号として出力している。
【０１００】
CAS制御部７４は、バースト制御回路３８、ラッチ９２、パルス生成回路９４、タイミング調整回路９６、９８、スイッチSW2、ANDゲート７４ａ、７４ｂ、およびORゲート７４ｃを有している。
バースト制御回路３８は、ICLK信号に同期してRW信号を取り込み、バースト制御信号BCNを出力している。
【０１０１】
ラッチ９２は、コマンド信号RW1を取り込み、取り込んだ信号をラッチコマンド信号LRWとして出力している。ラッチ９２に取り込まれた信号は、リセット端子RSTにＨレベルのEXTPZ信号を受けたときにリセットされる。
パルス生成回路９４は、RTIM4信号の立ち下がりエッジを受けてＨパルス信号PLS1を出力する回路である。
【０１０２】
タイミング調整回路９６は、コマンド信号RW2、CLKA信号、およびRTIM4信号を受け、タイミング信号EXTPBZを出力している。タイミング調整回路９８は、バースト制御信号BCN、タイミング信号CLKA、および行タイミング信号RTIM1を受け、タイミング信号INTPZを出力している。
スイッチSW2は、CLKC信号がＨレベルのときにRW2信号を接地レベルにし、CLKC信号がＬレベルのときにRW信号をRW2信号として伝達する機能を有している。スイッチSW2は、例えば、CLKC信号をゲートで受けるCMOS伝達ゲートで形成されている。
【０１０３】
ANDゲート７４ａは、RW信号とRTIM4信号との論理積をRW1信号として出力している。ORゲート７２ｃは、ANDゲート７４ｂの出力信号およびEXPTBZ信号を受け、EXTPZ信号を出力している。
図１７は、タイミング制御回路８２の詳細を示している。
タイミング制御回路８２は、縦続接続されたDフリップフロップ回路８２ａ、８２ｂ、８２ｃ、２つのインバータを縦続接続したインバータ列８２ｄ、ORゲート８２ｅ、８２ｆ、およびセレクタ８２ｇで構成されている。
【０１０４】
初段のDフリップフロップ回路８２ａは、ICLK信号に同期してACT信号を取り込み、コマンド信号ACT2として出力している。次段のDフリップフロップ回路８２ｂは、ICLK信号に同期してACT2信号を取り込み、コマンド信号ACT3として出力している。最終段のDフリップフロップ回路８２ｃは、ICLK信号に同期してACT3信号を取り込みコマンド信号ACT4として出力している。
【０１０５】
インバータ列８２ｄは、ACT2信号を受け、受けた信号をCLKC信号として出力している。ORゲート８２ｅは、ACT2信号とACT3信号との論理和をCLKA信号として出力している。ORゲート８２ｆは、ACT3信号とACT4信号との論理和をタイミング信号CLKD0として出力している。
セレクタ８２ｇは、CL信号がＬレベルのときにCLKA信号をCLKD信号として出力し、CL信号がＨレベルのときにCLKD0信号をCLKD信号として出力する回路である。
【０１０６】
図１８は、タイミング制御回路８２の動作タイミングを示している。
まず、SDRAMは、ICLK信号の立ち上がりエッジに同期して、ACTVコマンドを取り込み、ACT信号を活性化する（図１８(a)）。
Dフリップフロップ回路８２ａは、ICLK信号の立ち上がりエッジに同期して、ACT信号を取り込み、ACT2信号を活性化する（図１８(a)）。また、ACT2信号の活性化により、CLKC信号およびCLKA信号が活性化される（図１８(c),(d)）。
【０１０７】
ここで、CL信号がＬレベルの場合、CLKA信号の活性化により、CLKD信号が活性化される（図１８(e)）。
Dフリップフロップ回路８２ｂは、ICLK信号の立ち上がりエッジに同期して、ACT2信号を取り込み、ACT3信号を活性化する（図１８(f)）。ここで、CL信号がＨレベルの場合、ACT3信号の活性化により、CLKD信号が活性化される（図１８(g)）。
【０１０８】
Dフリップフロップ回路８２ｃは、ICLK信号の立ち上がりエッジに同期して、ACT3信号を取り込み、ACT4信号を出力する（図１８(h)）。
CLKC信号は、ACTVコマンドの次のCLK信号の立ち上がりエッジからほぼ１クロックの期間活性化され、CLKA信号は、ACTVコマンドの次のCLK信号の立ち上がりエッジからほぼ２クロックの期間活性化される。また、CLKD信号は、CL信号のレベルに応じて、ACTVコマンドの次のCLK信号の立ち上がりエッジまたはACTVコマンド後の２番目のCLK信号の立ち上がりエッジからほぼ２クロックの期間活性化される。
【０１０９】
図１９は、タイミング調整回路９０、９６、９８の詳細を示している。タイミング調整回路９０、９６、９８は、同一の回路であるため、ここでは、タイミング調整回路９６について説明する。なお、タイミング調整回路９０、９８の各端子に接続される信号名を括弧内に示している。また、リセット信号/RESETは、図１６には示していないが、タイミング調整回路９０、９６、９８の動作前に活性化される信号である。
【０１１０】
タイミング調整回路９６は、縦続接続された複数の遅延設定部１００と、各遅延設定部１００の出力信号OUTを受けるNORゲート１０２とで構成されている。
遅延設定部１００は、遅延回路１００ａ、１００ｂ、NANDゲート１００ｃ、フリップフロップ回路１００ｄ、NANDゲート１００ｅ、およびNORゲート１００ｆで構成されている。ここで、遅延設定部１００は、図２に示した第２遅延回路７および第１遅延回路６に対応している。遅延回路１００ａ、遅延回路１００ｂは、図２に示した第２遅延段７ａ、第１遅延段６ａにそれぞれ対応している。NANDゲート１００ｃおよびフリップフロップ回路１００ｄは、図２に示した検出回路８に対応している。NANDゲート１００ｅおよびNORゲート１００ｆは、図２に示した選択回路９に対応している。
【０１１１】
遅延回路１００ａ、１００ｂは、縦属接続された２つのインバータの間にCR時定数回路を配置している。CR時定数回路は、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路１００ａ、１００ｂは、同一の回路である。
【０１１２】
各遅延設定部１００は、NANDゲート１００ｃでRTIM4信号を受けている。遅延回路１００ａは、CLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延設定部１００に出力している。遅延回路１００ｂは、RW2信号を受け、遅延した信号をNORゲート１００ｆおよび次段の遅延設定部１００に出力している。
フリップフロップ回路１００ｄは、一方の入力で/RESET信号を受け、他方の入力でNANDゲート１００ｃの出力を受けている。また、フリップフロップ回路１００ｄは、/RESET信号を受ける側の出力を前段のNANDゲート１００ｅの入力に接続し、NANDゲート１００ｃの出力を受ける側の出力を、自身のNANDゲート１００ｅの入力に接続している。
【０１１３】
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄの出力および次段のフリップフロップ回路１００ｄの出力を受けている。NORゲート１００ｆは、OUT信号を出力している。
図２０は、タイミング調整回路９６の伝搬遅延時間の設定動作を示している。
なお、タイミング調整回路９０、９８も同一のタイミングで動作する。
【０１１４】
まず、SDRAMは、ACTVコマンドを受けて/RESET信号を活性化する。各遅延設定回路１００のフリップフロップ回路１００ｄは、/RESET信号を受けてリセットされる。各NANDゲート１００ｅの出力は、フリップフロップ回路１００ｄのＬレベルおよび次段のフリップフロップ回路１００ｄのＨレベルを受けＨレベルに変化する（図２０(a)）。
【０１１５】
SDRAMは、ACTVコマンドを受けた後、行アドレス系回路の動作を開始する。ACTVコマンド後のICLK信号に同期してCLKA信号が活性化される（図２０(b)）。各遅延回路１００ａはCLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延回路１００ａに順次に伝達する（図２０(c)）。
NANDゲート１００ｃは、RTIM4信号がＨレベルの間、遅延回路１００ｃから受けた信号を反転し、フリップフロップ回路１００ｄに出力する。
【０１１６】
フリップフロップ回路１００ｄは、NANDゲート１００ｃのＬレベルを受けセットされる。このセットにより、フリップフロップ回路１００ｄは、自身のNANDゲート１００ｅにＨレベルを出力し、前段の遅延設定回路１００のNANDゲート１００ｅにＬレベルを出力する（図２０(d)）。
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄからのＨレベルおよび次段のフリップフロップ回路１００ｄからのＬレベルを受け、Ｌパルス信号を順次に出力する（図２０(e)）。
【０１１７】
所定時間の後、RTIM4信号がＬレベルに変化する（図２０(f)）。NANDゲート１００ｃは、RTIM4信号のＬレベルを受け非活性化され、遅延されたCLKA信号のフリップフロップ回路１００ｄへの伝達を禁止する。この結果、この時点でNANDゲート１００ｅのＬレベルを受けているNORゲート１００ｆのみが活性化される（図２０(g)）。すなわち、CLKA信号とRTIM4信号の遷移エッジの時間差が検出される。検出精度は、１つの遅延回路１００ａの伝搬遅延時間以下になる。このため、遅延回路１００ａの時定数を小さくすることで検出精度を向上できる。
【０１１８】
したがって、各遅延回路１００ｂに伝達されるRW2信号は、ｎ個の遅延回路１００ｂで遅延された後、NORゲート１０２からEXTP0Zとして出力される。遅延回路１００ａ、１００ｂは同一の回路であるため、ｎ個の遅延回路１００ｂの伝搬遅延時間は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち上がりエッジまでの時間と同一になる。
【０１１９】
図１９の太い矢印は、CLKA信号がｎ番目の遅延設定回路１００(n)に伝達され、ｎ番目のフリップフロップ回路１００ｄがセットされた直後にRTIM4信号がＬレベルに変化した場合におけるRW2信号の伝達経路を示している。このとき、遅延設定回路１００(n)のNANDゲート１００ｅの出力のみがＬレベルになっており、各遅延回路１００ｂから出力されるRW2信号の遅延信号のうち１つが選択されている。
【０１２０】
このように、タイミング調整回路９６は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定し、この時間だけRW2信号を遅らせ、EXTPBZ信号として出力する回路である。RTIM4信号は、チップの実力値であるtRCDINに対応して出力される信号である。このため、RW2信号は、電源電圧、温度等により変動する実際のtRCDINに応じて生成される。
【０１２１】
同様に、タイミング調整回路９０は、PCH2信号の立ち上がりエッジからRTIM6信号の立ち下がりエッジまでの時間を測定し、この時間だけPCH2信号を遅らせ、PCHD信号として出力する回路である。
タイミング調整回路９８は、CLKA信号の立ち上がりエッジからBCN信号の立ち下がりエッジまでの時間を測定し、この時間だけBCN信号を遅らせ、INTPZ信号として出力する回路である。
【０１２２】
次に、上述したSDRAMの動作について説明する。
図２１は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。ここでは、図１６に示したCAS制御部７４の動作について詳細に説明する。なお、CLK信号の周期が13nsの場合、バースト長は“２”に設定される。
【０１２３】
まず、SDRAMは、ACTVコマンドを受け、図１６に示した行デコーダ４８を活性化する。次に、タイミング制御回路８２は、２番目のCLK信号（13ns）に同期してCLKA信号、CLKC信号を活性化する（図２１(a),(b)）。また、SDRAMは、RDコマンドを受けRW信号を活性化する（図２１(c)）。
スイッチSW2は、CLKC信号がＨレベルの期間、接地線VSSに接続されているため、RW2信号はＬレベルを保持する（図２１(d)）。
【０１２４】
ANDゲート７４ａは、RW信号のＨレベルおよびRTIM4信号のＨレベルを受け、RW1信号をＨレベルにする（図２１(e)）。ラッチ９２は、RW1信号を取り込み、取り込んだ信号をLRW信号として出力する（図２１(f)）。
【０１２５】
ここで、タイミング調整回路９６は、ACTVコマンドを受けた後、図２０に示したように、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定する（遅延設定）。同時に、タイミング調整回路９０、９８も同様にして遅延設定を実行する。
この後、RTIM4信号がＬレベルに変化する（図２１(g)）。パルス生成回路９４は、RTIM4信号のＬレベルを受けてPLS1信号を生成する（図２１(h)）。ANDゲート７４ｂは、LRW信号のＨレベルおよびPLS1信号のＨレベルを受け、EXTPAZ信号をＨレベルにする（図２１(i)）。ORゲート７４ｃは、EXTPAZ信号をEXTPZ信号として出力する（図２１(j)）。ラッチ９２は、EXTPZ信号のＨレベルを受けてリセットされ、LRW信号をＬレベルにする（図２１(k)）。
【０１２６】
このように、ACTVコマンド後における最初の読み出し動作のためのEXTPZ信号は、RTIM4信号から生成される。
次に、バースト制御回路３８は、ICLK信号（26ns）に同期してBCN信号を出力する（図２１(l)）。タイミング調整回路９８は、BCN信号を所定時間遅延させ、INTPZ信号として出力する（図２１(m)）。そして、図１３と同様にしてバースト読み出し動作が実行される。
【０１２７】
次に、SDRAMは、CLK信号（39ns）に同期してRDコマンドを受け、RW信号を活性化する（図２１(n)）。スイッチSW2は、CLKC信号のＬレベルを受けてRW信号をRW2信号として出力する（図２１(o)）。タイミング調整回路９６は、RW2信号を所定時間遅延させ、EXTPBZ信号として出力する（図２１(p)）。ORゲート７４ｃは、EXTPBZ信号をEXTPZ信号として出力する（図２１(q)）。そして、読み出し動作が実行される。さらに、バースト読み出し動作が実行される（図２１(r)）。
【０１２８】
図２２は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、CLK信号の周期が20nsの場合、バースト長は“１”に設定される。ここでは、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１２９】
まず、SDRAMは、ACTVコマンドを受け、図１６に示した行デコーダ４８を活性化する。タイミング制御回路７６は、内部回路の実力値であるtRCDIN（この例では18ns）の時間経過後にRTIM4信号をＬレベルにし、内部回路の実力値であるtRASIN（この例では24ns）の時間経過後にRTIM3信号をＬレベルにする（図２２(a),(b)）。タイミング制御回路７８は、RTIM4信号およびCLKA信号のうち遅い信号からtDPL（10ns）だけ遅延させRTIM5信号として出力する（図２２(c)）。
【０１３０】
ORゲート７２ｃは、RTIM3信号とRTIM5信号との論理和をRTIM6信号として出力する（図２２(d)）。すなわち、RTIM6信号は、RTIM3信号およびRTIM5信号のうち立ち下がりエッジの遅い信号に合わせて出力される。
一方、タイミング制御回路８２は、２番目のCLK信号（20ns）に同期してCLKA信号、CLKD信号を活性化する（図２２(e)）。また、SDRAMは、PREコマンドを受けPCH信号を活性化する（図２２(f)）。
【０１３１】
ここで、タイミング調整回路９０は、図２０に示したタイミングと同様に、ACTVコマンドを受けた後、CLKD信号の立ち上がりエッジからRTIM6信号の立ち下がりエッジまでの時間を測定する（遅延設定）。
スイッチSW1は、RTIM6信号がＨレベルの期間、接地線VSSに接続されているため、PCH2信号はＬレベルを保持する（図２２(g)）。
【０１３２】
ラッチ８６は、PCH信号を取り込み、取り込んだ信号をLPCH信号として出力する（図２２(h)）。パルス生成回路８８は、RTIM6信号のＬレベルを受けてPLS2信号を生成する（図２２(i)）。ANDゲート７２ａは、LPCH信号のＨレベルおよびPLS2信号のＨレベルを受け、PCHDA信号をＨレベルにする（図２２(j)）。ラッチ８６は、PCHDA信号のＨレベルを受けてリセットされ、LPCH信号をＬレベルにする（図２２(k)）。ORゲート７２ｃは、PCHDA信号をPCHD信号として出力する（図２２(l)）。そして、プリチャージ動作が実行される。
【０１３３】
このように、ACTVコマンド後の次のCLK信号でPREコマンドを受けた場合、プリチャージ動作を実行するPCHD信号は、PCHDA信号から生成される。
図２３は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作の別の例を示している。図２３においても、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１３４】
この例では、SDRAMは、ACTVコマンドを受けた後、２番目のCLK信号（40ns）にに同期してPREコマンドを受ける。図中の記号(a)-(d)の動作は図２１と同一であるため、説明を省略する。
パルス生成回路８８は、RTIM6信号のＬレベルを受けてPLS2信号を生成する（図２３(e)）。このとき、PREコマンドはSDRAMに供給されていないため、ラッチ８６は、LPCH信号をＬレベルにしている。このため、PCHDA信号は活性化されない（図２３(f),(g)）。
【０１３５】
この後、SDRAMは、CLK信号の立ち上がりエッジ（40ns）に同期してPREコマンドを受け、PCH信号を活性化する。スイッチSW1は、RTIM6信号のＬレベルを受けてPCH信号をPCH2信号として出力する（図２３(h)）。タイミング調整回路９０は、PCH2信号を所定時間遅延させ、PCHDB信号として出力する（図２３(i)）。ORゲート７２ｂは、PCHDB信号をPCHD信号として出力する（図２３(j)）。そして、プリチャージ動作が実行される。
【０１３６】
なお、ラッチ８６は、PCH信号の活性化を受けて、LPCH信号をＨレベルにするが、PLS2信号が生成されないため、PCHDA信号は活性化されない（図２３(k)）。
図２４は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの書き込み動作およびプリチャージ動作を示している。ここでは、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１３７】
この例では、SDRAMは、CLK信号に同期して、ACTVコマンド、WRコマンド、PREコマンドを順次に受け取る。また、CLK信号の周期が13ns（75MHz）の場合、レイテンシは“２”に設定されるため、CLKD信号は、２番目のCLK信号（26ns）の立ち上がりエッジに同期してＨレベルになる。
また、タイミング調整回路９０は、図２２と同様にCLKD信号の立ち上がりエッジからRTIM5信号の立ち下がりエッジまでの時間を測定する（遅延設定）。
【０１３８】
図に示した記号(a)-(l)は、図２２の記号にそれぞれ対応しており、各回路は、図２２と同様に動作する。
図２５は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作の別の例を示している。
この例では、SDRAMは、ACTVコマンドを受けた後３番目のCLK信号（39ns）に同期してPREコマンドを受ける。図に示した記号(a)-(k)は、図２３の記号にそれぞれ対応しており、各回路は、図２３と同様に動作する。
【０１３９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、タイミング調整回路９６、９８の遅延時間を、内部回路の実力値であるtRCDIN後にＬレベルに変化するRTIM4信号を使用して設定した。このため、電源電圧、温度等により変動する実際の行アドレス系回路の動作タイミングに応じて遅延時間を設定できる。したがって、行アドレス系回路の動作タイミングに応じた最適のタイミングで列アドレス系回路を動作できる。
【０１４０】
また、ACTVコマンドを受ける毎に遅延時間を設定したので、遅延時間の設定頻度が高くすることができ、精度よく列アドレス系回路を動作できる。
各タイミング調整回路により２つの信号（例えば、CLKA信号とRTIM4信号）の遷移エッジの差に対応する時間を求め、この時間だけ入力信号（例えば、RW2信号）を遅延させた。このため、内部回路の動作タイミングの変動を確実に入力信号の遅延時間に反映できる。また、遅延回路１００ａ、１００ｂを同一にしたので、２つの信号の遷移エッジの差を、容易に入力信号の遅延時間に反映できる。
【０１４１】
図２６は、本発明の半導体集積回路、半導体集積回路の制御方法の第４の実施形態、および本発明に関連する可変遅延回路の一実施形態を示している。なお、第１および第３の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１４２】
この実施形態では、CAS制御部１０４が、第３の実施形態のCAS制御部７４と相違している。それ以外の構成は、第３の実施形態と同一である。
CAS制御部１０４は、タイミング調整回路１０６、パルス生成回路９４、１０８、ORゲート１０４ａ、ラッチ１１０、およびバースト制御回路６８を有している。
タイミング調整回路１０６は、図１６に示したタイミング調整回路９６と同一の回路である。タイミング調整回路１０６は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定し、この時間だけICLK信号を遅らせ、遅延内部クロック信号ICLKDとして出力する回路である。、
パルス生成回路１０８は、パルス生成回路９４と同一の回路である。パターン生成回路１０８は、ICLKD信号の立ち上がりエッジに同期してＨパルス信号CLKPを出力する。ORゲート１０４ａは、PLS1信号とCLKP信号との論理和をＨパルス信号PLS3として出力している。
【０１４３】
ラッチ１１０は、PLS3信号に同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として出力している。
バースト制御回路８８は、第２の実施形態と同様に、EXTPZ信号のＨレベルを受けて活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する回路である。
【０１４４】
図２７は、タイミング調整回路１０６の動作を示している。
まず、図２０と同様に、図１９に示した各遅延設定回路１００のフリップフロップ回路１００ｄは、/RESET信号を受けてリセットされる。
遅延回路１００ｂは、ICLK信号または前段の遅延回路１００ｂの出力信号を受け、遅延した信号を出力する（図２７(a)）。
【０１４５】
次に、ACTVコマンド後のICLK信号に同期してCLKA信号が活性化される（図２７(b)）。各遅延回路１００ａはCLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延回路１００ａに順次に伝達する（図２７(c)）。
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄのＨレベルおよび次段のフリップフロップ回路１００ｄのＬレベルを順次に受け、Ｌパルス信号を出力する（図２７(d)）。
【０１４６】
ここで、NANDゲート１００ｅの出力は、各遅延回路１００ｂから出力されるICLK信号の遅延信号のレベルの変化時に、いずれもＨレベルになっている。このため、遅延回路１００ｂの出力信号は、NORゲート１００ｆを通過できず、ICLKD信号は、Ｈレベルに保持される（図２７(e)）。
所定時間の後、RTIM4信号は、Ｌレベルに変化し、例えば、ｎ番目のNANDゲート１００ｅの出力がＬレベルに固定される（図２７(f)）。この固定により、ｎ番目のNORゲート１００ｆが活性化され、遅延回路１００ｂの出力信号をNORゲート１０２に伝達する。
【０１４７】
この後、ICLK信号は、遅延調整回路１０６に設定された遅延時間だけ遅れてICLKD信号として出力される（図２７(g)）。
図２８は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。ここでは、図２６に示したCAS制御部１０４の動作について詳細に説明する。
【０１４８】
まず、SDRAMは、ACTVコマンドを受け、図２６に示した行デコーダ４８を活性化する。次に、タイミング制御回路８２は、２番目のCLK信号（13ns）に同期してCLKA信号を活性化する（図２８(a)）。また、SDRAMは、RDコマンドを受けRW信号を活性化する（図２８(b)）。
タイミング調整回路９６は、上述したように、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定する（遅延設定）。タイミング調整回路９６は、遅延設定の後、所定の遅延時間だけ遅れたICLK信号を出力する（図２８(c)）。
【０１４９】
また、パルス生成回路９４は、RTIM4信号のＬレベルを受けてPLS1信号を生成する（図２８(d)）。ORゲート１０４ａは、PLS1信号をPLS3信号として出力する（図２８(e)）。
ラッチ１１０は、PLS3信号に同期してRW信号のＨレベルを取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図２８(f)）。PLS3信号の立ち上がり時にEXTPZ信号はＬレベルであるため、バースト制御回路６８は、INTPZ信号のＬレベルを保持する（図２８(g)）。
【０１５０】
そして、EXTPZ信号の活性化により、最初の読み出し動作が実行される。このように、ACTVコマンド後における最初の読み出し動作のためのEXTPZ信号は、RTIM4信号から生成される。
次に、パルス生成回路１０４は、ICLKD信号の立ち上がりエッジに同期してCLKP信号を出力する（図２８(h)）。ORゲート１０４ａは、CLKP信号をPLS3信号として出力する（図２８(i)）。
【０１５１】
バースト制御回路６８は、EXTPZ信号のＨレベルにより活性化され、バースト長より１少ない回数だけPLS信号をINTPZ信号として出力する。この例では、バースト長は“２”に設定されており、INTPZ信号は、１回活性化される（図２８(j)）。なお、PLS3信号の立ち上がり時にRW信号はＬレベルであるため、ラッチ１１０は、EXTPZ信号のＬレベルを保持する（図２８(k)）。そして、INTPZ信号の活性化により、バースト読み出し動作が実行される。
【０１５２】
次に、SDRAMは、CLK信号の立ち上がりエッジ（39ns）に同期してRDコマンドを受け、RW信号を活性化する（図２８(l)）。パルス生成回路１０４は、CLKP信号を出力し（図２８(m)）、ORゲート１０４ａは、PLS3信号を出力する（図２８(n)）。
【０１５３】
ラッチ１１０は、PLS3信号に同期してRW信号のＨレベルを取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図２８(o)）。
そして、EXTPZ信号の活性化により、読み出し動作が実行される。このように、２回目以降の読み出し動作のためのEXTPZ信号は、ICLK信号から生成される。
さらに、次のICLKD信号に同期してINTPZ信号が活性化され、バースト読み出し動作が実行される（図２８(p)）。
【０１５４】
この実施形態の半導体集積回路においても、上述した第２の実施形態および第３の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、各タイミング調整回路は、ACTVコマンドを受ける毎に遅延時間を設定した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、電源立ち上げ時のみ遅延時間を設定してもよく、モードレジスタまたは制御端子を使用し、外部からの要求に応じて遅延時間を設定してもよい。リフレッシュ動作時に遅延時間を設定してもよい。さらに、内部回路の非活性状態時にACTVコマンドを受けたときに遅延時間を設定してもよい。このようにすることで、遅延時間の設定頻度が下がり、消費電力が低減される。
【０１５５】
また、上述した実施形態では、本発明を１つのメモリコア部１４を有するSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を複数のメモリコア部１４を有する多バンク構成のSDRAMに適用してもよい。この場合、例えば、第１の実施形態では、各メモリコア部１４の行アドレス系回路に対応して、タイミング調整回路４０、４２をそれぞれ形成し、EXTPZ信号、INTPZ信号の遅延時間を制御すればよい。多バンク構成において、回路規模を低減するためにタイミング調整回路４０、４２を１つずつ形成する場合には、遅延時間を次のように設定すればよい。
【０１５６】
（ａ）電源立ち上げ時のみに遅延時間を設定する。
（ｂ）外部からの要求に応じて遅延時間を設定する。外部からの要求の受け付けは、モードレジスタに所定の値を書き込む、または制御端子に所定の制御信号を供給することで可能である。モードレジスタを使用することで、必要なときのみ遅延時間を設定できる。制御端子を使用することで、例えば、電源電圧が変動した際に直ちに遅延時間を設定できる。
【０１５７】
（ｃ）リフレッシュ動作時に遅延時間を設定する。具体的には、リフレッシュコマンドを受けたときに遅延時間を設定すればよい。また、電源の立ち上げ後の最初のリフレッシュコマンドを受けたときのみ、遅延時間を設定してもよい。
上記（ａ）-（ｃ）は、単独で適用してもよく、複数合わせて適用してもよい。また、どの形態でも遅延時間の設定頻度が下がるため、消費電力を低減できる。
【０１５８】
さらに、上述した第３の実施形態で使用したタイミング調整回路９０、９６、９８は、図１９に示した回路に限定されるものではない。タイミング調整回路の別の例を図２９に示す。
このタイミング調整回路は、活性化信号ENAの生成回路１１２と、縦続接続された複数の遅延設定部１１４とで構成されている。遅延設定部１１４は、図１９と同一の遅延回路１００ａ、NANDゲート１００ｃ、フリップフロップ回路１００ｄ、および３入力のNANDゲート１１４ａ、遅延回路１１４ｂで構成されている。ここで、各遅延回路１１４ｂは、図２に示した第１遅延段６ａに対応している。NANDゲート１１４ａは、図２に示した選択回路９に対応している。
【０１５９】
生成回路１１２は、インバータ、CMOS伝達ゲート、およびAND回路１１２ａを直列に接続している。この生成回路１１２では、CMOS伝達ゲートは、ICLK信号のＬレベル時にRTIM4信号の反転信号INVを取り込む。取り込まれたINV信号は、図示しないラッチ回路により保持される。そして、INV信号がＨレベルの期間、AND回路１１２ａの他方の入力から供給されるICLK信号またはRW2信号がイネーブル信号ENAとして出力される。
【０１６０】
また、遅延設定部１１４のNANDゲート１１４ａは、イネーブル信号ENA、自身のフリップフロップ回路１００ｄの出力、および後段のフリップフロップ回路１００ｄの出力を受けている。
遅延回路１１４ｂは、NANDゲートとインバータとの間にCR時定数回路を配置している。NANDゲートの一方の入力は、NANDゲート１１４ａの出力に接続され、他方の入力は、前段（図の右側）の遅延回路１１４ｂの出力に接続されている。
【０１６１】
なお、初段の遅延回路１１４ｂ（図示していないが、図の右側に位置している）の入力は、Ｈレベルに固定されている。
そして、初段の遅延設定部１１４の遅延回路１１４ａ（図の左側））から、所定時間遅延した遅延クロック信号CLKDまたはEXTPBZ信号が出力されている。
括弧内の信号名は、タイミング調整回路９６、９８に対応する信号名である。
【０１６２】
図３０は、図２９に示したタイミング調整回路において、ICLK信号を遅延する際のの伝搬遅延時間の設定動作を示している。ここでは、図２０と相違するタイミングのみ説明する。
まず、CMOS伝達ゲートは、ICLK信号がＬレベルの期間RTIM4信号の反転信号INVを保持する（図３０(a))。ICLK信号の立ち上がり時にINV信号はＬレベルであるため、ENA信号はＬレベルを保持する（図３０(b))。
【０１６３】
次に、ICLK信号のＬレベル期間にRTIM4信号がＬレベルに変化し、INV信号がＨレベルに変化する（図３０(c))。INV信号のＨレベルにより、AND回路１１２ａが活性化される。また、AND回路１１２ａが活性化される前に、図２０と同様に伝搬遅延時間が設定される（図３０(d))。
AND回路１１２ａは、次のICLK信号の立ち上がりを受けてENA信号をＨレベルにする（図３０(e))。そして、図２９に網掛けで示したNANDゲート１１４ａのみが活性化され、その出力がＬレベルに変化する（図３０(e))。
【０１６４】
この結果、図２９で太い波線で示した遅延回路１１４ｂが電気的に直列に接続される。ICLK信号は、その遅延時間の合計だけ遅れてCLKD信号として出力される（図３０(f))。すなわち、伝搬遅延時間が設定される。
【０１６５】
ここで、AND回路１１２ａに供給する信号をRW2信号にした場合には、図２１に示した(o)、(p)と同様の波形が得られる。
さらに、上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号に同期して動作するDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１６６】
そして、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記所定の遅延時間を設定する遅延回路を備えたことを特徴とする半導体集積回路。
【０１６７】
この半導体集積回路では、タイミング調整回路は、例えば複数の遅延回路を切り替えることで、容易に所定の遅延時間を設定できる。
（２）請求項１記載の半導体集積回路において、前記コマンド制御回路で受けた列動作コマンドを、前記タイミング調整回路で遅延させた前記クロック信号でラッチするラッチ回路を備えたことを特徴とする半導体集積回路。
【０１６８】
この半導体集積回路では、列制御回路の動作の開始を、遅延させたクロック信号に同期して遅らせるため、列制御回路および他の内部回路の動作を精度よく制御できる。
（３）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記行制御回路の動作タイミングに応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１６９】
この半導体集積回路では、タイミング調整回路は、電源電圧、温度等により変動する実際の行制御回路の動作タイミングに応じて遅延時間を設定する。このため、行制御回路の動作タイミングに応じた最適のタイミングで列制御回路を動作できる。
（４）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記行制御回路の動作毎に、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７０】
この半導体集積回路では、タイミング調整回路は、行制御回路の動作毎に、遅延時間を設定する。遅延時間の設定頻度が上げることで、精度よく列制御回路を動作できる。
（５）請求項１記載の半導体集積回路において、前記タイミング調整回路は、内部回路の非活性状態時に前記行制御回路が動作したときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７１】
この半導体集積回路では、タイミング調整回路は、内部回路の非活性状態時に行制御回路が動作したときに、遅延時間を設定する。このため、遅延時間の設定頻度が下がり、消費電力を低減できる。
（６）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記メモリセルをリフレッシュするリフレッシュコマンドを受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７２】
この半導体集積回路では、タイミング調整回路は、メモリセルをリフレッシュするリフレッシュコマンドを受けたときに、遅延時間を設定する。このため、遅延時間の設定頻度を適度に下げることができ、消費電力を低減できる。
（７）上記（６）項記載の半導体集積回路において、前記タイミング調整回路は、電源の立ち上げ後の最初の前記リフレッシュコマンドを受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７３】
この半導体集積回路では、タイミング調整回路は、電源の立ち上げ後の最初のリフレッシュコマンドを受けたときに、遅延時間を設定する。このため、遅延時間の設定頻度が下がり、消費電力を低減できる。
（８）請求項１記載の半導体集積回路において、前記タイミング調整回路は、外部から前記遅延時間の調整要求を受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７４】
この半導体集積回路では、タイミング調整回路は、外部から遅延時間の調整要求を受けたときに、遅延時間を設定する。このため、遅延時間の変更を電源電圧等の外部環境の変化に合わせて変更できる。この結果、必要なときのみ遅延時間を設定できる。
（９）請求項１記載の半導体集積回路において、外部から動作モードを設定するモードレジスタを備え、前記タイミング調整回路は、モードレジスタに設定される値に応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７５】
この半導体集積回路は、外部から動作モードを設定するモードレジスタを備えている。タイミング調整回路は、モードレジスタに設定される値に応じて前記遅延時間を設定する。モードレジスタを使用することで、必要なときのみ遅延時間を設定できる。
（１０）請求項１記載の半導体集積回路において、外部からの制御信号を受ける制御端子を備え、前記タイミング調整回路は、前記制御端子に供給される前記制御信号に応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７６】
この半導体集積回路では、タイミング調整回路は、制御端子に供給される制御信号に応じて遅延時間を設定する。このため、例えば、電源電圧が変動した際に直ちに遅延時間を設定できる。
（１１）請求項３記載の半導体集積回路において、前記タイミング調整回路は、動作コマンドの受け付けから読み出し動作または書き込み動作を実行するまでのクロック数であるレイテンシに応じて所定の前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７７】
この半導体集積回路では、タイミング調整回路は、レイテンシに応じて所定の遅延時間を設定する。レイテンシは、使用するクロック信号の周波数に応じて設定されため、プリチャージ回路は、クロック信号の周波数に応じて、最適のタイミングでプリチャージ動作を実行できる。
（１２）上記（１１）項記載の半導体集積回路において、前記タイミング調整回路は、前記所定の遅延時間を設定する遅延回路を備えたことを特徴とする半導体集積回路。
【０１７８】
この半導体集積回路では、タイミング調整回路は、例えば複数の遅延回路を切り替えることで、容易に所定の遅延時間を設定できる。
（１３）上記（１１）項記載の半導体集積回路において、前記コマンド制御回路で受けたプリチャージコマンドを、前記タイミング調整回路で遅延させた前記クロック信号でラッチするラッチ回路を備えたことを特徴とする半導体集積回路。
【０１７９】
この半導体集積回路では、プリチャージ動作の開始を、遅延させたクロック信号に同期して遅らせるため、プリチャージ動作を精度よく制御できる。
（１４）上記（１１）項記載の半導体集積回路において、所定の前記ワード線を活性化する行制御回路を備え、前記タイミング調整回路は、前記行制御回路の動作タイミングに応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１８０】
この半導体集積回路では、タイミング調整回路は、電源電圧、温度等により変動する実際の行制御回路の動作タイミングに応じて遅延時間を設定する。このため、行制御回路の動作タイミングに応じた最適のタイミングでプリチャージ回路を動作できる。
（１５）ビット線に接続された複数のメモリセルと、前記ビット線を所定の電位にするプリチャージ回路とを備え、前記プリチャージ回路を制御するプリチャージコマンドをクロック信号に同期して受けてから前記プリチャージ回路の動作を開始するまでの遅延時間を可変にすることを特徴とする半導体集積回路の制御方法。
【０１８１】
この半導体集積回路では、ビット線を所定の電位にするプリチャージ動作を実行する場合、クロック信号に同期してプリチャージコマンドを受け、プリチャージ回路が動作する。ここで、プリチャージコマンドの受け付けからプリチャージ回路の動作を開始するまでの遅延時間は可変にされている。このため、プリチャージコマンドの受け付けから所定の遅延時間後に、プリチャージ回路の動作が開始される。そして、プリチャージ動作が実行される。
【０１８２】
このように、プリチャージ回路の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数を増大できる。しがたって、読み出しデータおよび書き込みデータのバス占有率を向上することが可能になる。
【０１８３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎない。本発明はこれに限定されるものではなく、本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１８４】
【発明の効果】
請求項１の半導体集積回路および請求項４の半導体集積回路の制御方法では、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルの読み出し動作または書き込み動作を実行できる。
この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【０１８５】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路が動作するため、読み出し動作および書き込み動作を高速に実行できる。
請求項２の半導体集積回路では、クロック信号の周波数に応じて、最適のタイミングで読み出し動作および書き込み動作を実行できる。
【０１８６】
請求項３の半導体集積回路では、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行でき、単位時間あたりのコマンド受け付け回数を増大できる。
また、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ回路が動作するため、プリチャージ動作を高速に実行できる。
【図面の簡単な説明】
【図１】請求項１ないし請求項４に記載の発明の基本原理を示すブロック図である。
【図２】本発明に関連する回路の基本原理を示すブロック図である。
【図３】半導体集積回路および半導体集積回路の制御方法の第１の実施形態を示すブロック図である。
【図４】図３のタイミング調整回路を示す回路図である。
【図５】図３の別のタイミング調整回路を示す回路図である。
【図６】第１の実施形態におけるSDRAMの読み出し動作およびプリチャージ動作を示すタイミング図である。
【図７】第１の実施形態におけるSDRAMの読み出し動作およびプリチャージ動作の別の例を示すタイミング図である。
【図８】第１の実施形態におけるSDRAMのプリチャージ動作を示すタイミング図である。
【図９】第１の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図１０】第１の実施形態におけるSDRAMのプリチャージ動作を伴う書き込み動作を示すタイミング図である。
【図１１】第１の実施形態におけるSDRAMのプリチャージ動作を伴う書き込み動作の別の例を示すタイミング図である。
【図１２】第１の実施形態におけるSDRAMの書き込み動作およびプリチャージ動作を示すタイミング図である。
【図１３】第１の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図１４】半導体集積回路および半導体集積回路の制御方法の第２の実施形態を示すブロック図である。
【図１５】第２の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図１６】半導体集積回路および半導体集積回路の制御方法の第３の実施形態および可変遅延回路の一実施形態を示すブロック図である。
【図１７】図１６のタイミング制御回路を示す回路図である。
【図１８】図１６のタイミング制御回路の動作を示すタイミング図である。
【図１９】図１６のタイミング調整回路を示す回路図である。
【図２０】図１９のタイミング調整回路の動作を示すタイミング図である。
【図２１】第３の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図２２】第３の実施形態におけるSDRAMのプリチャージ動作を示すタイミング図である。
【図２３】第３の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図２４】第３の実施形態におけるSDRAMの書き込み動作およびプリチャージ動作を示すタイミング図である。
【図２５】第３の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図２６】半導体集積回路および半導体集積回路の制御方法の第４の実施形態および可変遅延回路の一実施形態を示すブロック図である。
【図２７】図２６のタイミング調整回路の動作を示すタイミング図である。
【図２８】第４の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図２９】タイミング調整回路の別の例を示す回路図である。
【図３０】図２９のタイミング調整回路の動作を示すタイミング図である。
【図３１】従来のSDRAMの読み出し動作を示すタイミング図である。
【図３２】従来のSDRAMのプリチャージ動作を示すタイミング図である。
【図３３】従来のSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【符号の説明】
１ 行制御回路
２ コマンド制御回路
３ 列制御回路
４ タイミング調整回路
５ プリチャージ回路
６ 第１遅延回路
７ 第２遅延回路
８ 検出回路
９ 選択回路
６ａ 第１遅延段
７ａ 第２遅延段
１０ 入出力制御部
１２ チップ制御部
１４ メモリコア部
１６ａ、１６ｂ、１６ｃ 入力バッファ
１８ａ、１８ｂ ラッチ
２０ コマンドデコーダ
２２ タイミング調整回路
２４ タイミング制御回路
２６ RASラッチ
２８ CASラッチ
３０ バーストラッチ
３２ バーストアドレス発生器
３４、３６ プリデコーダ
３８ バースト制御回路
４０、４２ タイミング調整回路
４４ タイミング制御回路
４６ メモリセル部
４８ 行デコーダ
５０ センスアンプ
５２ 列デコーダ
５４、５６ 遅延回路
５８ 組み合わせ回路
６０ 遅延回路
６２ チップ制御部
６４ タイミング調整回路
６６ ラッチ
６８ バースト制御回路
７０ チップ制御部
７２ RAS制御部
７４ CAS制御部
７６、７８ タイミング制御回路
８２ タイミング制御回路
８６ ラッチ
８８ パルス生成回路
９０ タイミング調整回路
９４ パルス生成回路
９６、９８ タイミング調整回路
１００ 遅延設定部
１００ａ、１００ｂ 遅延回路
１００ｅ フリップフロップ回路
１０２ NORゲート
１０４ CAS制御部
１０６ タイミング調整回路
１０８ パルス生成回路
１１０ ラッチ
ACT コマンド信号
AD アドレス信号
APCH オートプリチャージ信号
BCN バースト制御信号
CASAD 列アドレス信号
CL レイテンシ信号
CLK クロック信号
CLKA、CLKC、CLKD タイミング信号
CLKP、PLS3 Ｈパルス信号
CMD コマンド信号
CTIM1 列タイミング信号
EXTPZ タイミング信号
EXTPAZ、EXTPBZ タイミング信号
IAD 内部アドレス信号
ICLK 内部クロック信号
ICLKD 遅延内部クロック信号
ICMD 内部コマンド信号
INTPZ タイミング信号
LCMD ラッチコマンド信号
LPCH ラッチコマンド信号
LRW ラッチコマンド信号
MC メモリセル
PCH コマンド信号
PCH2 コマンド信号
PCHD 遅延プリチャージ信号
PCHD2 遅延プリチャージ信号
PCHDA、PCHDB 遅延コマンド信号
PLS1、PLS2 Ｈパルス信号
RW コマンド信号
RW1、RW2 コマンド信号
RASAD アドレス信号
RTIM1、RTIM2 行タイミング信号
RTIM3、RTIM4、RTIM5、RTIM6 行タイミング信号
SW1、SW2 スイッチ
【発明の属する技術分野】
本発明は、メモリセルを備えた半導体集積回路に関し、特に、クロック信号の周波数にかかわりなくデータのバス占有率を向上できる半導体集積回路および半導体集積回路の制御方法に関する。
また、本発明は、遅延時間を所定の値に設定可能な可変遅延回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等のロジックLSIの動作周波数は、年々向上しており、DRAM等のメモリLSIの動作周波数との格差はますます大きくなっている。
この格差を縮小するために、EDO DRAM（Extended Data Output DRAM）、SDRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate Synchronous DRAM）、Direct RDRAM（Rambus DRAM）等の高速DRAMが開発されている。
【０００３】
この種の高速DRAMは、同一のワード線に接続されるメモリセルを順次にアクセスすることで、これ等メモリセルに対するデータを高速に読み出し、書き込むことを可能にしている。そして、最高動作周波数が100MHzを超えるDRAMが開発されている。上記高速DRAMは、パーソナルコンピュータおよびワークステーションの主記憶向けに多用されている。
【０００４】
【発明が解決しようとする課題】
ところで、この種の高速DRAMは、パーソナルコンピュータ、ワークステーションだけではなく、マイクロコンピュータ応用製品等の部品としても使用される。その場合、動作周波数は、各製品の仕様に応じて決められる。このため、このような用途に使用される高速DRAMの動作周波数は、最高動作周波数が133MHzの場合、例えば、50MHzあるいは75MHzの場合がある。
【０００５】
このように、最高動作周波数より低い周波数で上記高速DRAMを動作した場合、以下の不具合が生じる。
図３１（ａ）は、CLK信号の周期が20ns（50MHz）の場合における読み出しタイミングを示している。
例えば、SDRAMは、ロウアドレス系の回路を活性化させるアクティブコマンドACTVを受け付けた後、コラムアドレス系の回路を活性化させる読み出しコマンドRDを受け付けることで、読み出し動作を実行する。なお、以降の説明では、各コマンドをACTVコマンド、RDコマンド等のように称する。
【０００６】
このSDRAMでは、tRCD（/RAS to /CAS Delay time）の最小時間は、18nsにされている。tRCDは、ACTVコマンドの受け付け後、RDコマンド等のコラム系コマンドを受け付けるまでの時間である。
また、tCAC（/CAS Accesses time from Clock）の最小時間は、14nsにされている。tCACは、コラム系コマンドの受け付け後、読み出しデータが出力されるまでの時間である。
【０００７】
tRCD、tCAC、および図３１（ｂ）に示すtACは、SDRAMを正しく動作させるために必要な規定であり、各値は、同一の製品であれば動作周波数には依存しない。
なお、以降の説明では、クロック信号CLKをCLK信号と称する。
【０００８】
50MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でRDコマンドを受け付けることができる。tRCDは、実際には20nsになる。また、tCACの最小時間（14ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、RDコマンドを受け付けたCLK信号の立ち上がりエッジからtCAC（14ns）後に読み出しデータQA0を出力する。この結果、ACTVコマンドの受け付けから読み出しデータQA0の出力までのアクセス時間tRAC（/RAS Access time from Clock）は、34ns（tCLK＋tCAC）になる。
【０００９】
一方、図３１（ｂ）は、CLK信号の周期が13ns（約75MHz）の場合における読み出しタイミングを示している。
ここで、tAC（Access time from Clock）の最大時間は、6nsにされている。tACは、クロック信号CLKの立ち上がりエッジから読み出しデータを出力するまでの時間である。
【００１０】
75MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（13ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（26ns）でRDコマンドを受け付ける。tRCDは、実際には26nsになる。また、tCACの最小時間（14ns）は、CLK信号の周期（13ns）より大きい。このため、SDRAMは、RDコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジからtAC（6ns）後に読み出しデータQA0を出力する。この結果、アクセス時間tRACは、45ns（3・tCLK＋tAC）になる。
【００１１】
このように、上記の読み出し動作では、CLK信号の周波数が高い方が、アクセス時間tRACが長くなってしまう。すなわち、CLK信号の周波数が高い方がデータのバス占有率が低くなるという問題があった。ここで、バス占有率は、所定の期間において有効なデータがデータバス上に伝達されている比率である。このため、バス占有率が低いと、システム全体の性能が低下してしまう。
【００１２】
図３２（ａ）は、クロック信号CLKの周期が20ns（50MHz）の場合におけるACTVコマンド後のプリチャージ動作を示している。プリチャージ動作は、ビット線を所定の電位にチャージし、ロウアドレス系の回路を非活性化する動作である。
このSDRAMでは、tRAS（/RAS active time）の最小時間は、24nsにされている。tRASは、ACTVコマンドの受け付け後、プリチャージコマンドPREを受け付けるまでの時間である。
【００１３】
また、tRP（/RAS Precharge time）の最小時間は、10nsにされている。tRPは、PREコマンドを受け付け後、次のACTVコマンドを受け付けるまでの時間である。tRAS、tRP、図３２（ｂ）に示すtDPLは、SDRAMを正しく動作させるために必要な規定であり、各値は、同一の製品であれば動作周波数には依存しない。
50MHzでSDRAMを動作させる場合、tRASの最小時間（24ns）は、CLK信号の周期（20ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（40ns）でPREコマンドを受け付ける。tRASは、実際には40nsになる。また、SDRAMは、PREコマンドの受け付け後、tRP（10ns）の期間内にプリチャージ動作を実行する。このため、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、60ns（3・tCLK）になる。
【００１４】
一方、図３２（ｂ）は、クロック信号CLKの周期が20ns（50MHz）の場合におけるプリチャージ動作を伴う書き込み動作を示している。
ここで、WRAコマンド（WRite with Auto-precharge）は、書き込み動作の後、SDRAMに自動的にプリチャージ動作を実行させるコマンドである。tRCDの最小時間は、通常の読み出しコマンドRD（図３１）および書き込みコマンドWR（図示せず）と同じ18nsにされている。tDPL（Data-in to Precharge Lead time）の最小時間は、10nsにされている。tDPLは、書き込みデータの受け付け後、プリチャージコマンドPREを受け付けるまでの時間である。
【００１５】
50MHzでSDRAMを動作させる場合、図３１（ａ）と同様に、tRCDの最小時間（18ns）は、CLK信号の周期（20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でWRAコマンドを受け付けることができる。
SDRAMは、WRAコマンドと同時に書き込みデータ（図示せず）を取り込み、取り込んだデータをtDPLの期間内にメモリセル書き込む。この後、SDRAMは、tRPの期間内にプリチャージ動作を実行する。tDPLとtRPの合計は20nsであり、CLK信号の１周期と同一である。このため、WRAコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（40ns）で、次のACTVコマンドを受け付けることができる。したがって、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、40ns（2・tCLK）になる。
【００１６】
このように、サイクル時間tRCは、プリチャージ動作を単独で実行するより、書き込み動作とともにプリチャージ動作を実行する方が短くなる。すなわち、複雑な動作の方が高速になるという問題があった。
図３３は、SDRAMのプリチャージ動作の別のタイミングを示している。
図３３（ａ）は、クロック信号CLKの周期が13ns（75MHz）の場合におけるACTVコマンド後のプリチャージ動作を示している。
【００１７】
75MHzでSDRAMを動作させる場合、tRASの最小時間（24ns）は、CLK信号の周期（13ns）より大きくなる。このため、SDRAMは、ACTVコマンドの受け付け後、２番目CLK信号の立ち上がりエッジ（26ns）でPREコマンドを受け付ける。tRASは、実際には26nsになる。また、SDRAMは、PREコマンドの受け付け後、tRP（10ns）の期間内にプリチャージ動作を実行する。このため、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、39ns（3・tCLK）になる。
【００１８】
一方、図３３（ｂ）は、クロック信号CLKの周期が13ns（75MHz）の場合におけるプリチャージ動作を伴う書き込み動作を示している。
75MHzでSDRAMを動作させる場合、tRCDの最小時間（18ns）は、CLK信号の周期（13ns）より大きい。このため、SDRAMは、ACTVコマンドの受け付け後、２番目のCLK信号の立ち上がりエッジ（26ns）でWRAコマンドを受け付ける。また、SDRAMは、WRAコマンドと同時に書き込みデータ（図示せず）を取り込み、取り込んだデータをtDPLの期間内にメモリセル書き込む。この後、SDRAMは、tRPの期間内にプリチャージ動作を実行する。tDPLとtRPの合計は20nsであり、CLK信号の１周期より大きい。このため、WRAコマンドを受け付けた後、２番目のCLK信号の立ち上がりエッジ（52ns）で、次のACTVコマンドを受け付けることができる。したがって、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、52ns（4・tCLK）になる。
【００１９】
図３２（ｂ）および図３３（ｂ）のタイミングでは、CLK信号の周波数が高い方が、書き込み動作が遅くなるという問題があった。この結果、書き込み動作においても、CLK信号の周波数が高い方がバス占有率が低くなる。
また、周波数が高いときの動作タイミング（図３３）では、書き込み動作とともにプリチャージ動作を実行するサイクル時間tRCの方が、プリチャージ動作を単独で実行するサイクル時間tRCより長くなる。これは、周波数が低いときの動作タイミング（図３２）とは逆である。すなわち、各動作に必要なサイクル時間tRCは、周波数の高低に依存していない。このため、マイクロコンピュータ応用製品等に搭載されるこの種の高速DRAMを、その最高動作周波数より低い周波数で動作させる際、タイミング設計を行いにくいという問題があった。
【００２０】
本発明の目的は、動作周波数によらずデータのバス占有率を向上できる半導体集積回路および半導体集積回路の制御方法を提供することにある。
【００２１】
【課題を解決するための手段】
図１は、請求項１ないし請求項４に記載の発明の基本原理を示すブロック図である。
【００２２】
請求項１の半導体集積回路は、ワード線に接続された複数のメモリセルMC、行制御回路１、列制御回路３、コマンド制御回路２、およびタイミング調整回路４を備えている。
この半導体集積回路では、メモリセルMCの読み出し動作または書き込み動作を実行する場合、まず、行制御回路１が動作し、所定のワード線が活性化される。次に、コマンド制御回路２は、クロック信号に同期して列動作コマンドを受け、列制御回路３を動作させる。ここで、タイミング調整回路４は、列動作コマンドの受け付けから列制御回路３の動作を開始するまでの遅延時間を可変にする機能を有している。列制御回路３は、タイミング調整回路４の制御を受け、列動作コマンドの受け付けから所定の遅延時間後に動作を開始する。そして、ワード線の活性化により選択されたメモリセルMCの読み出し動作または書き込み動作が実行される。
【００２３】
このように、列制御回路３の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００２４】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路３が動作するため、読み出しサイクル時間および書き込みサイクル時間を短縮できる。
請求項２の半導体集積回路では、タイミング調整回路４は、レイテンシに応じて所定の遅延時間を設定する。ここで、レイテンシは、列動作コマンドの受け付けから読み出し動作または書き込み動作を実行するまでのクロック数であり、使用するクロック信号の周波数に応じて設定される。このため、列制御回路３は、クロック信号の周波数に応じて、最適のタイミングで読み出し動作および書き込み動作を実行できる。
【００２５】
また、タイミング調整回路４は、レイテンシに応じて遅延時間を変更すればよく、簡単な遅延回路等で構成される。
請求項３の半導体集積回路は、ビット線に接続された複数のメモリセル、プリチャージ回路５、コマンド制御回路２、およびタイミング調整回路４を備えている。
【００２６】
この半導体集積回路では、ビット線を所定の電位にするプリチャージ動作を実行する場合、まず、コマンド制御回路２は、クロック信号に同期してプリチャージコマンドを受け、プリチャージ回路５を動作させる。ここで、タイミング調整回路４は、プリチャージコマンドの受け付けからプリチャージ回路５の動作を開始するまでの遅延時間を可変にする機能を有している。プリチャージ回路５は、タイミング調整回路４の制御を受け、プリチャージコマンドの受け付けから所定の遅延時間後に動作を開始する。そして、プリチャージ動作を実行される。
【００２７】
このように、プリチャージ回路５の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数を増大できる。しがたって、読み出しデータおよび書き込みデータのバス占有率を向上することが可能になる。
【００２８】
また、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ回路５が動作するため、プリチャージサイクル時間を短縮できる。
請求項４の半導体集積回路の制御方法では、メモリセルMCの読み出し動作または書き込み動作を実行する場合、まず、行制御回路１が動作し、所定のワード線が活性化される。次に、クロック信号に同期して列動作コマンドを受け、列制御回路３が動作する。ここで、列動作コマンドの受け付けから列制御回路３の動作を開始するまでの遅延時間は可変にされている。このため、列動作コマンドの受け付けから所定の遅延時間後に、列制御回路３の動作が開始される。そして、ワード線の活性化により選択されたメモリセルMCの読み出し動作または書き込み動作が実行される。
【００２９】
このように、列制御回路３の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００３０】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路３が動作するため、読み出し動作および書き込み動作を高速に実行できる。
図２は、本発明に関連する回路の基本原理を示すブロック図である。可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。
【００３１】
第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。
検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。
【００３２】
選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。
この結果、入力信号を、第１タイミング信号の遷移エッジから第２タイミング信号の遷移エッジまでの時間だけ遅らせることができる。また、必要に応じて検出回路８を動作することで、入力信号の遅延時間を調整できる。すなわち、検出回路８による検出頻度を外部から制御することで消費電力を低減できる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。
図３は、本発明の半導体集積回路および半導体集積回路の制御方法の第１の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。
【００３４】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。半導体集積回路は、入出力制御部１０、チップ制御部１２、およびメモリコア部１４を備えている。
入出力制御部１０は、複数の入力バッファ１６ａ、１６ｂ、１６ｃ、およびラッチ１８ａ、１８ｂを備えている。
【００３５】
入力バッファ１６ａは、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。入力バッファ１６ｂは、外部からクロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力している。入力バッファ１６ｃは、アドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。
【００３６】
ラッチ１８ａは、内部クロック信号ICLKに同期して内部コマンド信号ICMDを取り込み、取り込んだ信号を、ラッチコマンド信号LCMDとして出力している。ラッチ１８ｂは、内部クロック信号ICLKに同期して内部アドレス信号IADを取り込み、取り込んだ信号を、ラッチアドレス信号LADとして出力している。
なお、以降の説明では、“コマンド信号CMD”を“CMD信号”、“クロック信号CLK”を“CLK信号”というように、各信号名を略して表すことがある。
【００３７】
チップ制御部１２は、コマンドデコーダ２０、タイミング調整回路２２、タイミング制御回路２４、RASラッチ２６、CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３４、３６、バースト制御回路３８、タイミング調整回路４０、４２、およびタイミング制御回路４４を備えている。
コマンドデコーダ２０は、図１に示したコマンド制御回路２に対応している。RASラッチ２６、プリデコーダ３４、およびタイミング制御回路２４は、図１に示した行制御回路１に対応している。CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３６、およびタイミング制御回路４４は、図１に示した列制御回路３に対応している。
【００３８】
コマンドデコーダ２０は、ラッチコマンド信号LCMDを受け、コマンドを解読し、チップの基本動作を制御するコマンド信号ACT、RW、PCH等を生成している。ここで、ACT信号は、ワード線を活性化するためのCMD信号が供給されたときに生成される。RW信号は、読み出し動作および書き込み動作に対応するCMD信号が供給されたときに生成される。RW信号は、図１に示した列動作コマンドに対応する信号である。PCH信号は、プリチャージ動作に対応するCMD信号が供給されたときに生成される。PCH信号は、図１に示したプリチャージコマンドに対応する信号である。
【００３９】
タイミング調整回路２２は、レイテンシ信号CLおよびPCH信号を受け、このPCH信号をレイテンシ信号CLに応じて遅延させ、遅延プリチャージ信号PCH2として出力している。ここで、レイテンシ信号CLは、モードレジスタ（図示せず）等に設定されるCASレイテンシの値に対応している。CASレイテンシは、読み出しコマンドを受けてから読み出しデータを出力するまでのCLK信号のクロック数である。この実施形態では、50MHzのCLK信号を使用するときにCASレイテンシは“１”に設定され、このときCL信号はＬレベルになる。また、75MHzのCLK信号を使用するときにCASレイテンシは“２”に設定され、このときCL信号はＨレベルになる。
【００４０】
タイミング制御回路２４は、PCH2信号およびタイミング制御回路４４からのオートプリチャージ信号APCHを受け、行アドレス系の回路を制御する行タイミング信号RTIM1、RTIM2を出力している。
【００４１】
RASラッチ２６は、RTIM1信号に同期してLAD信号のうち行アドレス信号を取り込み、取り込んだ信号を行アドレス信号RASADとして出力している。
CASラッチ２８は、タイミング調整回路４０からのタイミング信号EXTPZに同期してLAD信号を取り込み、取り込んだ信号を列アドレス信号CASADとして出力している。
【００４２】
バーストラッチ３０は、タイミング調整回路４２からのタイミング信号INTPZに同期してバーストアドレスBADを取り込み、取り込んだ信号をCASAD信号として出力している。
バーストアドレス発生器３２は、CASAD信号を受け、受けたアドレス信号を１増加し、BAD信号として出力している。
【００４３】
プリデコーダ３４は、RASAD信号を受けてデコード信号を生成し、このデコード信号を、メモリコア部１４の行デコーダ４８に出力している。プリデコーダ３６は、CASAD信号を受けてデコード信号を生成し、このデコード信号を、メモリコア部１４の列デコーダ５２に出力している。
バースト制御回路３８は、ICLK信号に同期してRW信号を取り込み、バースト制御信号BCNを出力している。
【００４４】
タイミング調整回路４０は、CL信号およびRW信号を受け、このRW信号をCL信号に応じて遅延させ、タイミング信号EXTPZとして出力している。タイミング調整回路４２は、CL信号およびBCN信号を受け、このBCN信号をCL信号に応じて遅延させ、タイミング信号INTPZとして出力している。ここで、EXTPZ信号は、外部から供給されるコマンド信号に基づいて生成され、INTPZ信号は、内部で生成されるバースト制御信号BCNに基づいて生成される。
【００４５】
タイミング制御回路４４は、タイミング信号EXTPZ、INTPZを受け、オートプリチャージ信号APCHおよび列タイミング信号CTIM1を出力している。
メモリコア部１４は、複数のメモリセルMCを有するメモリセル部４６、行デコーダ４８、センスアンプ５０、および列デコーダ５２を備えている。また、メモリコア部１４は、図示しないビット線およびプリチャージ回路を有している。
【００４６】
行デコーダ４８は、RTIM2信号およびプリデコーダ３４からのプリデコード信号を受け、メモリセルに接続されたワード線（図示せず）を活性化する機能を有している。列デコーダ５２は、CTIM1信号およびプリデコーダ３６からのプリデコード信号を受け、ビット線に接続されたコラムスイッチ（図示せず）を制御する機能を有している。センスアンプ５０は、メモリセルMCからビット線を介して伝達されるデータを増幅し、増幅した信号を出力回路に出力している。
【００４７】
図４は、タイミング調整回路２２の回路の詳細を示している。
タイミング調整回路２２は、遅延回路５４、５６と組み合わせ回路５８とで構成されている。
遅延回路５４は、縦属接続された６つのインバータ５４ａの間に４つのCR時定数回路５４ｂを配置して構成されている。遅延回路５６は、縦属接続された４つのインバータ５６ａの間に２つのCR時定数回路５６ｂを配置して構成されている。CR時定数回路５４ｂ、５６ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路５４、５６は、ともにPCH信号を受け、遅延した信号を組み合わせ回路５８に出力している。
【００４８】
組み合わせ回路５８は、遅延回路５４および遅延回路５６の出力をそれぞれ接続する２入力のNANDゲート５８ａ、５８ｂと、NANDゲート５８ａ、５８ｂの出力の論理和をPCH2信号として出力する２入力のNANDゲート５８ｃと、インバータ５８ｄとで構成されている。NANDゲート５８ａには、インバータ５８ｄを介してCL信号の反転論理が供給されている。NANDゲート５８ｂには、CL信号が供給されている。
【００４９】
組み合わせ回路５８は、CL信号がＬレベルのときに、受けたPCH信号を遅延回路５４で遅延させPCH2信号として出力し、CL信号がＨレベルのときに、受けたPCH信号を遅延回路５６で遅延させPCH2信号として出力する回路である。この実施形態では、PCH2信号は、CL信号がＬレベルのときにPCH信号に対して４ns遅延し、CL信号がＨレベルのときにPCH信号に対して２ns遅延する。
【００５０】
図５は、タイミング調整回路４０、４２の回路の詳細を示している。
タイミング調整回路４０、４２は、遅延回路６０と組み合わせ回路５８とで構成されている。
遅延回路６０は、縦属接続された偶数個のインバータ６０ａの間に複数のCR時定数回路６０ｂを配置している。CR時定数回路６０ｂは、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路６０は、PCH信号を受け、遅延した信号を組み合わせ回路５８に出力している。
【００５１】
タイミング調整回路４０、４２は、CL信号がＬレベルのときに、受けたPCH信号を遅延せずにPCH2信号として出力し、CL信号がＨレベルのときに、受けたPCH信号を遅延回路６０で遅延させPCH2信号として出力する回路である。この実施形態では、タイミング調整回路４０、４２は、CL信号がＨレベルのとき、EXTPZ信号（またはINTPZ信号）は、RW信号（またはBCN信号）に対して５ns遅延する。
【００５２】
次に、上述したSDRAMの動作について説明する。
図６は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMの読み出し動作およびプリチャージ動作を示している。なお、この実施形態では、外部仕様であるtRCDEXの最小時間は、13nsにされ、内部仕様であるtRCDINの最小時間は、18nsにされている。ここで、外部仕様は、SDRAMを使用するユーザが守らなくてはならない値であり、内部仕様は、チップの実力値である。また、tCACの最小時間、tRPの最小時間は、それぞれ従来と同一の14ns、10nsにされている。また、50MHzの場合、CASレイテンシは、”１”であるため、CL信号はＬレベルにされている。
【００５３】
まず、図３に示したラッチ１８ａ、１８ｂは、CLK信号（ICLK信号）の立ち上がりエッジに同期して、ACTVコマンド、行アドレス信号AD（AR0）をそれぞれ取り込み、ラッチコマンド信号LCMD、ラッチアドレス信号LADとして出力する（図６(a)）。コマンドデコーダ２０は、LCMD信号を受けて、PCH信号を活性化する。そして、タイミング制御回路２４、RASラッチ２６、プリデコーダ３４が動作し、行デコーダが活性化される。
【００５４】
tRCDEXの最小時間（13ns）は、CLK信号の周期（tCK=20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でRDコマンドを受け付けることができる。
ラッチ１８ａ、１８ｂは、CLK信号（ICLK信号）の立ち上がりエッジ（20ns）に同期して、RDコマンド、列アドレス信号AD（AC0）をそれぞれ取り込み、ラッチコマンド信号LCMD、ラッチアドレス信号LADとして出力する（図６(b)）。コマンドデコーダ２０は、RDコマンドを受けて、RW信号を活性化する（図６(c)）。
【００５５】
図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を遅延せずにEXTPZ信号として出力する（図６(d)）。図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図６(e)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCから読み出されたデータは、センスアンプ５０で増幅され、出力回路を介してデータ入出力端子DQから読み出しデータDOUT0として出力される（図６(f)）。この結果、ACTVコマンドの受け付けから読み出しデータDOUT0の出力までのアクセス時間tRACは、従来と同じ34ns（tCLK＋tCAC）になる。
【００５６】
また、ラッチ１８ａ、１８ｂは、次のCLK信号の立ち上がりエッジ（40ns）に同期してPREコマンドを取り込む。コマンドデコーダ２０は、PREコマンドを受けて、PCH信号を活性化する（図６(g)）。
図４に示したタイミング調整回路２２は、PCH信号を４ns遅延させPCH2信号として出力する（図６(h)）。タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（60ns）に同期して次のACTVコマンドを取り込むことができる。
【００５７】
図７は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの読み出し動作およびプリチャージ動作を示している。tRCDEXの最小時間（13ns）、tRCDINの最小時間（18ns）、tRPの最小時間（10ns）は図６と同一である。また、tACの最大時間は、6nsにされている。75MHzの場合、CASレイテンシは、”２”であるため、CL信号はＨレベルにされている。
【００５８】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRCDEXの最小時間（13ns）は、CLK信号の周期（13ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（13ns）でRDコマンドを受け付けることができる。
【００５９】
そして図６と同様に、SDRAMは、RDコマンドを受けRW信号を活性化する（図７(a)）。図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を５ns遅延させEXTPZ信号として出力する（図７(b)）。タイミング調整回路４０によりEXTPZ信号を５nsの遅延させることで、CLK信号の１周期（tCK=13ns）より大きいtRCDIN（18ns）を満足できる。この後、図６と同様に、読み出しデータDOUT0が出力される（図７(c)）。
【００６０】
この結果、ACTVコマンドの受け付けから読み出しデータDOUT0の出力までのアクセス時間tRACは、従来より13ns早い32ns（tCLK＋tCAC）になる。tRACが短縮されるため、データのバス占有率が大幅に向上する。すなわち、SDRAMを使用するシステムの性能が向上する。
また、SDRAMは、次のCLK信号の立ち上がりエッジ（26ns）に同期してPREコマンドを受け、PCH信号を活性化する（図７(d)）。
【００６１】
図４に示したタイミング調整回路２２は、PCH信号を２ns遅延させPCH2信号として出力する（図７(e)）。タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
【００６２】
なお、PCH2信号を４nsおよび２ns遅延させる理由については、図８および図１２で説明する。
図８は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、この実施形態では、外部仕様であるtRASEXの最小時間は、20nsにされ、内部仕様であるtRASINの最小時間は、24nsにされている。
【００６３】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRASEXの最小時間（20ns）は、CLK信号の周期（20ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でPREコマンドを受け付けることができる。
【００６４】
そして、図６と同様に、SDRAMは、PREコマンドを受け、PCH信号を活性化する（図８(a)）。
図４に示したタイミング調整回路２２は、PCH信号を受け、受けた信号を４ns遅延させPCH2信号として出力する（図８(b)）。タイミング調整回路２２によりPCH2信号を４nsの遅延させることで、CLK信号の１周期（tCK=20ns）より大きいtRASIN（24ns）を満足できる。この後、図６と同様に、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（40ns）に同期して次のACTVコマンドを受けることができる。
【００６５】
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来より１クロック分少ない40ns（2・tCLK）になる。
図９は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、tRASEXおよびtRASINの最小時間は、図８と同様にぞれぞれ20nsおよび24nsにされている。
【００６６】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRASEXの最小時間（20ns）は、CLK信号の２周期（26ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号から２番目のCLK信号の立ち上がりエッジ（26ns）でPREコマンドを受け付けることができる。
【００６７】
そして図６と同様に、SDRAMは、PREコマンドを受け、PCH信号を活性化する（図９(a)）。
図４に示したタイミング調整回路２２は、PCH信号を2ns遅延させPCH2信号として出力する（図９(b)）。このため、PCH2信号の活性化タイミングは、tRASIN（24ns）を満足する。この後、図６と同様に、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。プリチャージ動作は、次のCLK信号の立ち上がりエッジ（39ns）までに完了する。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
【００６８】
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRC（/RAS Cycle time）は、タイミング調整回路２２を付加したにもかかわらず従来と同じ39ns（3・tCLK）になる。
図１０は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を伴う書き込み動作を示している。この実施形態では、tDPLの最小時間は、10nsにされている。なお、tDPLは、CLK信号の立ち上がりエッジからの規定であり、EXTPZ信号の立ち上がりエッジから実力値であるtDPLINは、７nsになる。図１０では、tDPLINを用いて説明する。
【００６９】
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
tRCDEXの最小時間（18ns）は、CLK信号の周期（tCK=20ns）より小さい。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（20ns）でWRAコマンドを受け付けることができる。
【００７０】
そして、SDRAMは、CLK信号（ICLK信号）の立ち上がりエッジ（20ns）に同期して、WRAコマンド、書き込みアドレス（AC0）および書き込みデータ（DIN0）を取り込む。コマンドデコーダ２０は、WRAコマンドを受けて、RW信号を活性化する（図１０(a)）。
図５に示したタイミング調整回路４０は、RW信号を遅延せずにEXTPZ信号として出力する（図１０(b)）。図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図１０(c)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCに書き込みデータDIN0が書き込まれる。
【００７１】
また、SDRAMは、EXTPZ信号の立ち上がりエッジからtDPLIN（7ns）の後に、プリチャージ動作を開始する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（40ns）に同期して次のACTVコマンドを取り込むことができる。
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来と同じ40ns（2・tCLK）になる。
【００７２】
図１１は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作を伴う書き込み動作を示している。
まず、図６と同様に、SDRAMは、ACTVコマンドを受け、図３に示した行デコーダ４８を活性化する。
【００７３】
tRCDEXの最小時間（13ns）は、CLK信号の周期（13ns）と同じである。このため、SDRAMは、ACTVコマンドを受け付けたCLK信号の次のCLK信号の立ち上がりエッジ（13ns）でWRAコマンドを受け付けることができる。
そして図１０と同様に、SDRAMは、CLK信号（ICLK信号）の立ち上がりエッジ（13ns）に同期して、WRAコマンド、書き込みアドレス（AC0）および書き込みデータ（DIN0）を取り込む。SDRAMは、WRAコマンドを受けRW信号を活性化する（図１１(a)）。
【００７４】
図５に示したタイミング調整回路４０は、RW信号を受け、受けた信号を５ns遅延させEXTPZ信号として出力する（図１１(b)）。タイミング調整回路４０によりEXTPZ信号を５nsの遅延させることで、図７と同様に、tRCDIN（18ns）を満足できる。
この後、図１０と同様に、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化され、メモリセルMCに書き込みデータDIN0が書き込まれる。
【００７５】
また、SDRAMは、EXTPZ信号の立ち上がりエッジからtDPLIN（7ns）の後に、プリチャージ動作を開始する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを取り込むことができる。
この結果、ACTVコマンドの受け付けから次のACTVコマンドの受け付けまでのサイクル時間tRCは、従来より１クロック分少ない39ns（3・tCLK）になる。
【００７６】
この結果、バス占有率が大幅に向上し、SDRAMを使用するシステムの性能が向上する。
図１２は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの書き込み動作およびプリチャージ動作を示している。３番目のCLK信号（26ns）の立ち上がりエッジまでは、図１１のタイミングと同一であるため、説明を省略する。
【００７７】
SDRAMは、CLK信号の立ち上がりエッジ（26ns）に同期してPREコマンドを受け、PCH信号を活性化する（図１２(a)）。
図４に示したタイミング調整回路２２は、PCH信号を受け、受けた信号を２ns遅延させPCH2信号として出力する（図１２(b)）。タイミング調整回路４０によりPCH2信号を２ns遅延させることで、tDPLIN（7ns）を満足できる（図１２(c)）。
【００７８】
この後、タイミング制御回路２４は、PCH2信号を受け、プリチャージ動作を制御する。プリチャージ動作は、tRP（10ns）の期間内に実行される。このため、SDRAMは、次のCLK信号の立ち上がりエッジ（39ns）に同期して次のACTVコマンドを受けることができる。
すなわち、サイクル時間tRCは、図１１と同じ39ns（3・tCLK）になる。
【００７９】
図１３は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。EXTPZ信号が活性化されるまでは、図７のタイミングと同一であるため、説明を省略する。
図３に示したバースト制御回路３８は、RW信号のＨレベルを受け、読み出しデータを連続して出力する回数であるバースト長に対応する時間だけ活性化される。なお、バースト長は、予めモードレジスタ等（図示せず）に設定される。この例では、バースト長は“２”に設定されている。そして、バースト制御回路３８は、CLK信号に同期して、バースト長より１少ない回数だけバースト制御信号BCNを活性化する（図１３(a)）。
【００８０】
図３に示したCASラッチ２８は、EXTPZ信号に同期してLAD信号を取り込み、取り込んだ信号をCASAD信号として出力する（図１３(b)）。そして、タイミング制御回路４４、プリデコーダ３６が動作し、列デコーダが活性化される。この後、メモリセルMCから読み出されたデータは、センスアンプ５０で増幅され、読み出しデータDOUT0として出力される（図１３(c)）。
【００８１】
また、図３に示したバーストアドレス発生器３２は、CASAD信号（AC0）を受け、受けたアドレス信号を１増加し、バンクアドレス信号BAD（AC1）として出力する（図１３(d)）。
タイミング調整回路４２は、BCN信号を受け、受けた信号を５ns遅延させINTPZ信号として出力する（図１３(e)）。バーストラッチ３０は、INTPZ信号に同期してBAD信号を取り込み、CASAD信号（AC1）として出力する（図１３(f)）。
【００８２】
タイミング制御回路４４は、INTPZ信号を受け、タイミング信号CTIM1を出力する。そして、CASAD信号（AC1）に対応する列デコーダが活性化され、メモリセルMCから読み出されたデータは、読み出しデータDOUT1として出力される（図１３(g)）。
また、SDRAMは、RDコマンドから２番目のCLK信号の立ち上がりエッジ（39ns）に同期して、PREコマンドを受け付けプリチャージ動作を実行する。また、次のCLK信号の立ち上がりエッジ（52ns）に同期して、次のACTVコマンドを受け付ける。なお、PREコマンドによる各回路の動作タイミングは、図７と同一であるため説明を省略する。
【００８３】
以上、本発明の半導体集積回路および半導体集積回路の制御方法では、列アドレス系のコマンド（RD、WRA）を受けてから列アドレス系回路の動作を開始するまでの遅延時間を、タイミング調整回路４０、４２により制御した。また、プリチャージコマンド（PRE）を受けてからプリチャージ動作を開始するまでの遅延時間を、タイミング調整回路２２により制御した。このため、クロック同期式のSDRAM等において、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングで読み出し動作、書き込み動作、またはプリチャージを実行できる。この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【００８４】
内部回路の動作タイミングに応じた最適のタイミングで列アドレス系回路が動作するため、読み出しサイクル時間、書き込みサイクル時間、およびプリチャージサイクル時間を短縮できる。
また、タイミング調整回路２２、４０、４２は、レイテンシに応じて遅延時間を変更した。このため、遅延時間を使用するクロック信号の周波数に応じて最適のタイミングで読み出し動作および書き込み動作を実行できる。タイミング調整回路２２、４０、４２は、簡単な遅延回路で構成できる。
【００８５】
タイミング調整回路２２に遅延回路５４、５６を形成したので、遅延回路５４、５６を切り替えるだけで、容易に所定の遅延時間を設定できる。同様に、タイミング調整回路４０、４２に遅延回路６０を形成したので、遅延回路６０の使用の有無により、容易に所定の遅延時間を設定できる。
図１４は、本発明の半導体集積回路および半導体集積回路の制御方法の第２の実施形態を示している。この実施形態は、請求項１ないし請求項４に対応している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００８６】
この実施形態では、チップ制御部６２は、第１の実施形態のチップ制御部１２のタイミング調整回路４０、４２およびバースト制御回路３８の代わりに、タイミング調整回路６４、ラッチ６６、バースト制御回路６８を有している。それ以外の構成は、第１の実施形態と同一である。
タイミング調整回路６４は、CL信号およびICLK信号を受け、このICLK信号をCL信号に応じて遅延させ、遅延内部クロック信号ICLKDとして出力している。
【００８７】
ラッチ６６は、ICLKD信号に同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として出力している。
バースト制御回路６８は、EXTPZ信号のＨレベルを受けて活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する回路である。
次に、第２の実施形態におけるSDRAMの動作について説明する。
【００８８】
図１５は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出しのタイミングを示している。tRCDEXの最小時間（13ns）等のタイミング仕様は、第１の実施形態と同一である。また、75MHzの場合、CASレイテンシは、“２”であるため、CL信号はＨレベルにされている。
まず、SDRAMは、ACTVコマンドを受け、図１４に示した行デコーダ４８を活性化する。タイミング調整回路６４は、CLK信号（ICLK信号）を約５ns遅延させ、ICLKD信号として出力する（図１５(a)）。
【００８９】
次に、SDRAMは、RDコマンドを受けRW信号を活性化する（図１５(b)）。ラッチ６６は、ICLKD信号の立ち上がりエッジに同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図１５(c)）。このように、タイミング調整回路６４によりICLKD信号をCLK信号に対して約５ns遅延させることで、CLK信号の１周期（tCK=13ns）より大きいtRCDIN（18ns）を満足できる。この後、第１の実施形態の図６と同様に、読み出しデータDOUT0が出力される（図１５(d)）。
【００９０】
バースト制御回路６８は、EXTPZ信号のＨレベルにより活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する。この例では、バースト長は“２”に設定されているため、INTPZ信号は、１回活性化される（図１５(e)）。
この後、バーストラッチ３０およびバーストアドレス発生器３２が動作し、図１３と同一のタイミングでバースト読み出しが実行される（図１５(f)）。
【００９１】
また、SDRAMは、RDコマンドから２番目のCLK信号の立ち上がりエッジ（39ns）に同期して、PREコマンドを受けプリチャージ動作を実行する。また、次のCLK信号の立ち上がりエッジ（52ns）に同期して、次のACTVコマンドを受け付ける。なお、PREコマンドによる各回路の動作タイミングは、図７と同一であるため説明を省略する。
【００９２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コマンド信号RWを遅延内部クロック信号ICLKDに同期して取り込むラッチ６６を備えた。EXTPZ信号およびINTPZ信号は、ICLKD信号に同期して生成されるため、そのタイミングのずれは最小限になる。したがって、行アドレス系回路のタイミング精度を向上できる。
【００９３】
また、タイミング調整回路６４を、EXTPZ信号およびINTPZ信号を生成するための遅延要素として共用できるため、回路規模を小さくできる。
図１６は、本発明の半導体集積回路、半導体集積回路の制御方法の第３の実施形態、および本発明に関連する可変遅延回路の一実施形態を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【００９４】
この実施形態では、チップ制御部７０が、第１の実施形態のチップ制御部１２と相違している。入力制御部１２およびメモリコア部１４は、第１の実施形態と同一である。
チップ制御部７０は、コマンドデコーダ２０、RAS制御部７２、CAS制御部７４、タイミング制御回路７６、７８、RASラッチ２６、CASラッチ２８、バーストラッチ３０、バーストアドレス発生器３２、プリデコーダ３４、３６、およびタイミング制御回路８２、４４を備えている。
【００９５】
RAS制御部７２は、コマンドデコーダ２０からのコマンド信号PCH、タイミング制御回路７６からの行タイミング信号RTIM3、およびタイミング制御回路７８からの行タイミング信号RTIM5を受け、タイミング制御回路７６に遅延プリチャージ信号PCHD2を出力している。
CAS制御部７４は、ICLK信号、コマンドデコーダ２０からのRW信号、タイミング制御回路８２からのタイミング信号CLKA、およびタイミング制御回路７６からの行タイミング信号RTIM4を受け、タイミング信号EXTPZ、INTPZを出力している。
【００９６】
タイミング制御回路７６は、遅延プリチャージ信号PCHDおよびオートプリチャージ信号APCHを受け、行アドレス系の回路を制御する行タイミング信号RTIM1、RTIM2、RTIM3、RTIM4を出力している。ここで、RTIM3信号は、内部回路の実力値であるtRASINの時間経過後にＬレベルに変化するタイミング信号である。RTIM4は、内部回路の実力値であるtRCDINの時間経過後にＬレベルに変化するタイミング信号である。タイミング制御回路７８は、RTIM4信号を受け、受けた信号をtDPLに対応する時間だけ遅延させ、タイミング信号RTIM5として出力している。
【００９７】
タイミング制御回路８２は、ICLK信号、ACT信号、CL信号を受け、タイミング信号CLKA、CLKB、CLKDを出力している。
RAS制御部７２は、ラッチ８６、パルス生成回路８８、タイミング調整回路９０、スイッチSW1、ANDゲート７２ａ、ORゲート７２ｂ、７２ｃを有している。
ラッチ８６は、PCH信号を取り込み、取り込んだ信号をラッチコマンド信号LPCHとして出力している。ラッチ８６に取り込まれた信号は、リセット端子RSTにANDゲート７２ａからの遅延コマンド信号PCHDA（Ｈレベル）を受けたときにリセットされる。
【００９８】
パルス生成回路８８は、RTIM6信号の立ち下がりエッジを受けてＨパルス信号PLS2を出力する回路である。
タイミング調整回路９０は、PCH2信号、CLKD信号、およびRTIM6信号を受け、遅延コマンド信号PCHDBを出力している。
スイッチSW1は、RTIM6信号がＨレベルのときにPCH2信号を接地レベルにし、RTIM6信号がＬレベルのときにPCH信号をPCH2信号として伝達する機能を有している。スイッチSW1は、例えば、RTIM6信号をゲートで受けるCMOS伝達ゲートで形成されている。
【００９９】
ANDゲート７２ａは、LPCH信号とPLS2信号との論理積を遅延コマンド信号PCHDAとして出力している。ORゲート７２ｂは、PCHDA信号とPCHDB信号との論理和を遅延プリチャージ信号PCHDとして出力している。ORゲート７２ｃは、RTIM3信号とRTIM5信号との論理積をRTIM6信号として出力している。
【０１００】
CAS制御部７４は、バースト制御回路３８、ラッチ９２、パルス生成回路９４、タイミング調整回路９６、９８、スイッチSW2、ANDゲート７４ａ、７４ｂ、およびORゲート７４ｃを有している。
バースト制御回路３８は、ICLK信号に同期してRW信号を取り込み、バースト制御信号BCNを出力している。
【０１０１】
ラッチ９２は、コマンド信号RW1を取り込み、取り込んだ信号をラッチコマンド信号LRWとして出力している。ラッチ９２に取り込まれた信号は、リセット端子RSTにＨレベルのEXTPZ信号を受けたときにリセットされる。
パルス生成回路９４は、RTIM4信号の立ち下がりエッジを受けてＨパルス信号PLS1を出力する回路である。
【０１０２】
タイミング調整回路９６は、コマンド信号RW2、CLKA信号、およびRTIM4信号を受け、タイミング信号EXTPBZを出力している。タイミング調整回路９８は、バースト制御信号BCN、タイミング信号CLKA、および行タイミング信号RTIM1を受け、タイミング信号INTPZを出力している。
スイッチSW2は、CLKC信号がＨレベルのときにRW2信号を接地レベルにし、CLKC信号がＬレベルのときにRW信号をRW2信号として伝達する機能を有している。スイッチSW2は、例えば、CLKC信号をゲートで受けるCMOS伝達ゲートで形成されている。
【０１０３】
ANDゲート７４ａは、RW信号とRTIM4信号との論理積をRW1信号として出力している。ORゲート７２ｃは、ANDゲート７４ｂの出力信号およびEXPTBZ信号を受け、EXTPZ信号を出力している。
図１７は、タイミング制御回路８２の詳細を示している。
タイミング制御回路８２は、縦続接続されたDフリップフロップ回路８２ａ、８２ｂ、８２ｃ、２つのインバータを縦続接続したインバータ列８２ｄ、ORゲート８２ｅ、８２ｆ、およびセレクタ８２ｇで構成されている。
【０１０４】
初段のDフリップフロップ回路８２ａは、ICLK信号に同期してACT信号を取り込み、コマンド信号ACT2として出力している。次段のDフリップフロップ回路８２ｂは、ICLK信号に同期してACT2信号を取り込み、コマンド信号ACT3として出力している。最終段のDフリップフロップ回路８２ｃは、ICLK信号に同期してACT3信号を取り込みコマンド信号ACT4として出力している。
【０１０５】
インバータ列８２ｄは、ACT2信号を受け、受けた信号をCLKC信号として出力している。ORゲート８２ｅは、ACT2信号とACT3信号との論理和をCLKA信号として出力している。ORゲート８２ｆは、ACT3信号とACT4信号との論理和をタイミング信号CLKD0として出力している。
セレクタ８２ｇは、CL信号がＬレベルのときにCLKA信号をCLKD信号として出力し、CL信号がＨレベルのときにCLKD0信号をCLKD信号として出力する回路である。
【０１０６】
図１８は、タイミング制御回路８２の動作タイミングを示している。
まず、SDRAMは、ICLK信号の立ち上がりエッジに同期して、ACTVコマンドを取り込み、ACT信号を活性化する（図１８(a)）。
Dフリップフロップ回路８２ａは、ICLK信号の立ち上がりエッジに同期して、ACT信号を取り込み、ACT2信号を活性化する（図１８(a)）。また、ACT2信号の活性化により、CLKC信号およびCLKA信号が活性化される（図１８(c),(d)）。
【０１０７】
ここで、CL信号がＬレベルの場合、CLKA信号の活性化により、CLKD信号が活性化される（図１８(e)）。
Dフリップフロップ回路８２ｂは、ICLK信号の立ち上がりエッジに同期して、ACT2信号を取り込み、ACT3信号を活性化する（図１８(f)）。ここで、CL信号がＨレベルの場合、ACT3信号の活性化により、CLKD信号が活性化される（図１８(g)）。
【０１０８】
Dフリップフロップ回路８２ｃは、ICLK信号の立ち上がりエッジに同期して、ACT3信号を取り込み、ACT4信号を出力する（図１８(h)）。
CLKC信号は、ACTVコマンドの次のCLK信号の立ち上がりエッジからほぼ１クロックの期間活性化され、CLKA信号は、ACTVコマンドの次のCLK信号の立ち上がりエッジからほぼ２クロックの期間活性化される。また、CLKD信号は、CL信号のレベルに応じて、ACTVコマンドの次のCLK信号の立ち上がりエッジまたはACTVコマンド後の２番目のCLK信号の立ち上がりエッジからほぼ２クロックの期間活性化される。
【０１０９】
図１９は、タイミング調整回路９０、９６、９８の詳細を示している。タイミング調整回路９０、９６、９８は、同一の回路であるため、ここでは、タイミング調整回路９６について説明する。なお、タイミング調整回路９０、９８の各端子に接続される信号名を括弧内に示している。また、リセット信号/RESETは、図１６には示していないが、タイミング調整回路９０、９６、９８の動作前に活性化される信号である。
【０１１０】
タイミング調整回路９６は、縦続接続された複数の遅延設定部１００と、各遅延設定部１００の出力信号OUTを受けるNORゲート１０２とで構成されている。
遅延設定部１００は、遅延回路１００ａ、１００ｂ、NANDゲート１００ｃ、フリップフロップ回路１００ｄ、NANDゲート１００ｅ、およびNORゲート１００ｆで構成されている。ここで、遅延設定部１００は、図２に示した第２遅延回路７および第１遅延回路６に対応している。遅延回路１００ａ、遅延回路１００ｂは、図２に示した第２遅延段７ａ、第１遅延段６ａにそれぞれ対応している。NANDゲート１００ｃおよびフリップフロップ回路１００ｄは、図２に示した検出回路８に対応している。NANDゲート１００ｅおよびNORゲート１００ｆは、図２に示した選択回路９に対応している。
【０１１１】
遅延回路１００ａ、１００ｂは、縦属接続された２つのインバータの間にCR時定数回路を配置している。CR時定数回路は、例えば、拡散抵抗とnMOSのソースとドレインとを接地線VSSに接続したMOS容量とで構成されている。遅延回路１００ａ、１００ｂは、同一の回路である。
【０１１２】
各遅延設定部１００は、NANDゲート１００ｃでRTIM4信号を受けている。遅延回路１００ａは、CLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延設定部１００に出力している。遅延回路１００ｂは、RW2信号を受け、遅延した信号をNORゲート１００ｆおよび次段の遅延設定部１００に出力している。
フリップフロップ回路１００ｄは、一方の入力で/RESET信号を受け、他方の入力でNANDゲート１００ｃの出力を受けている。また、フリップフロップ回路１００ｄは、/RESET信号を受ける側の出力を前段のNANDゲート１００ｅの入力に接続し、NANDゲート１００ｃの出力を受ける側の出力を、自身のNANDゲート１００ｅの入力に接続している。
【０１１３】
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄの出力および次段のフリップフロップ回路１００ｄの出力を受けている。NORゲート１００ｆは、OUT信号を出力している。
図２０は、タイミング調整回路９６の伝搬遅延時間の設定動作を示している。
なお、タイミング調整回路９０、９８も同一のタイミングで動作する。
【０１１４】
まず、SDRAMは、ACTVコマンドを受けて/RESET信号を活性化する。各遅延設定回路１００のフリップフロップ回路１００ｄは、/RESET信号を受けてリセットされる。各NANDゲート１００ｅの出力は、フリップフロップ回路１００ｄのＬレベルおよび次段のフリップフロップ回路１００ｄのＨレベルを受けＨレベルに変化する（図２０(a)）。
【０１１５】
SDRAMは、ACTVコマンドを受けた後、行アドレス系回路の動作を開始する。ACTVコマンド後のICLK信号に同期してCLKA信号が活性化される（図２０(b)）。各遅延回路１００ａはCLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延回路１００ａに順次に伝達する（図２０(c)）。
NANDゲート１００ｃは、RTIM4信号がＨレベルの間、遅延回路１００ｃから受けた信号を反転し、フリップフロップ回路１００ｄに出力する。
【０１１６】
フリップフロップ回路１００ｄは、NANDゲート１００ｃのＬレベルを受けセットされる。このセットにより、フリップフロップ回路１００ｄは、自身のNANDゲート１００ｅにＨレベルを出力し、前段の遅延設定回路１００のNANDゲート１００ｅにＬレベルを出力する（図２０(d)）。
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄからのＨレベルおよび次段のフリップフロップ回路１００ｄからのＬレベルを受け、Ｌパルス信号を順次に出力する（図２０(e)）。
【０１１７】
所定時間の後、RTIM4信号がＬレベルに変化する（図２０(f)）。NANDゲート１００ｃは、RTIM4信号のＬレベルを受け非活性化され、遅延されたCLKA信号のフリップフロップ回路１００ｄへの伝達を禁止する。この結果、この時点でNANDゲート１００ｅのＬレベルを受けているNORゲート１００ｆのみが活性化される（図２０(g)）。すなわち、CLKA信号とRTIM4信号の遷移エッジの時間差が検出される。検出精度は、１つの遅延回路１００ａの伝搬遅延時間以下になる。このため、遅延回路１００ａの時定数を小さくすることで検出精度を向上できる。
【０１１８】
したがって、各遅延回路１００ｂに伝達されるRW2信号は、ｎ個の遅延回路１００ｂで遅延された後、NORゲート１０２からEXTP0Zとして出力される。遅延回路１００ａ、１００ｂは同一の回路であるため、ｎ個の遅延回路１００ｂの伝搬遅延時間は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち上がりエッジまでの時間と同一になる。
【０１１９】
図１９の太い矢印は、CLKA信号がｎ番目の遅延設定回路１００(n)に伝達され、ｎ番目のフリップフロップ回路１００ｄがセットされた直後にRTIM4信号がＬレベルに変化した場合におけるRW2信号の伝達経路を示している。このとき、遅延設定回路１００(n)のNANDゲート１００ｅの出力のみがＬレベルになっており、各遅延回路１００ｂから出力されるRW2信号の遅延信号のうち１つが選択されている。
【０１２０】
このように、タイミング調整回路９６は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定し、この時間だけRW2信号を遅らせ、EXTPBZ信号として出力する回路である。RTIM4信号は、チップの実力値であるtRCDINに対応して出力される信号である。このため、RW2信号は、電源電圧、温度等により変動する実際のtRCDINに応じて生成される。
【０１２１】
同様に、タイミング調整回路９０は、PCH2信号の立ち上がりエッジからRTIM6信号の立ち下がりエッジまでの時間を測定し、この時間だけPCH2信号を遅らせ、PCHD信号として出力する回路である。
タイミング調整回路９８は、CLKA信号の立ち上がりエッジからBCN信号の立ち下がりエッジまでの時間を測定し、この時間だけBCN信号を遅らせ、INTPZ信号として出力する回路である。
【０１２２】
次に、上述したSDRAMの動作について説明する。
図２１は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。ここでは、図１６に示したCAS制御部７４の動作について詳細に説明する。なお、CLK信号の周期が13nsの場合、バースト長は“２”に設定される。
【０１２３】
まず、SDRAMは、ACTVコマンドを受け、図１６に示した行デコーダ４８を活性化する。次に、タイミング制御回路８２は、２番目のCLK信号（13ns）に同期してCLKA信号、CLKC信号を活性化する（図２１(a),(b)）。また、SDRAMは、RDコマンドを受けRW信号を活性化する（図２１(c)）。
スイッチSW2は、CLKC信号がＨレベルの期間、接地線VSSに接続されているため、RW2信号はＬレベルを保持する（図２１(d)）。
【０１２４】
ANDゲート７４ａは、RW信号のＨレベルおよびRTIM4信号のＨレベルを受け、RW1信号をＨレベルにする（図２１(e)）。ラッチ９２は、RW1信号を取り込み、取り込んだ信号をLRW信号として出力する（図２１(f)）。
【０１２５】
ここで、タイミング調整回路９６は、ACTVコマンドを受けた後、図２０に示したように、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定する（遅延設定）。同時に、タイミング調整回路９０、９８も同様にして遅延設定を実行する。
この後、RTIM4信号がＬレベルに変化する（図２１(g)）。パルス生成回路９４は、RTIM4信号のＬレベルを受けてPLS1信号を生成する（図２１(h)）。ANDゲート７４ｂは、LRW信号のＨレベルおよびPLS1信号のＨレベルを受け、EXTPAZ信号をＨレベルにする（図２１(i)）。ORゲート７４ｃは、EXTPAZ信号をEXTPZ信号として出力する（図２１(j)）。ラッチ９２は、EXTPZ信号のＨレベルを受けてリセットされ、LRW信号をＬレベルにする（図２１(k)）。
【０１２６】
このように、ACTVコマンド後における最初の読み出し動作のためのEXTPZ信号は、RTIM4信号から生成される。
次に、バースト制御回路３８は、ICLK信号（26ns）に同期してBCN信号を出力する（図２１(l)）。タイミング調整回路９８は、BCN信号を所定時間遅延させ、INTPZ信号として出力する（図２１(m)）。そして、図１３と同様にしてバースト読み出し動作が実行される。
【０１２７】
次に、SDRAMは、CLK信号（39ns）に同期してRDコマンドを受け、RW信号を活性化する（図２１(n)）。スイッチSW2は、CLKC信号のＬレベルを受けてRW信号をRW2信号として出力する（図２１(o)）。タイミング調整回路９６は、RW2信号を所定時間遅延させ、EXTPBZ信号として出力する（図２１(p)）。ORゲート７４ｃは、EXTPBZ信号をEXTPZ信号として出力する（図２１(q)）。そして、読み出し動作が実行される。さらに、バースト読み出し動作が実行される（図２１(r)）。
【０１２８】
図２２は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作を示している。なお、CLK信号の周期が20nsの場合、バースト長は“１”に設定される。ここでは、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１２９】
まず、SDRAMは、ACTVコマンドを受け、図１６に示した行デコーダ４８を活性化する。タイミング制御回路７６は、内部回路の実力値であるtRCDIN（この例では18ns）の時間経過後にRTIM4信号をＬレベルにし、内部回路の実力値であるtRASIN（この例では24ns）の時間経過後にRTIM3信号をＬレベルにする（図２２(a),(b)）。タイミング制御回路７８は、RTIM4信号およびCLKA信号のうち遅い信号からtDPL（10ns）だけ遅延させRTIM5信号として出力する（図２２(c)）。
【０１３０】
ORゲート７２ｃは、RTIM3信号とRTIM5信号との論理和をRTIM6信号として出力する（図２２(d)）。すなわち、RTIM6信号は、RTIM3信号およびRTIM5信号のうち立ち下がりエッジの遅い信号に合わせて出力される。
一方、タイミング制御回路８２は、２番目のCLK信号（20ns）に同期してCLKA信号、CLKD信号を活性化する（図２２(e)）。また、SDRAMは、PREコマンドを受けPCH信号を活性化する（図２２(f)）。
【０１３１】
ここで、タイミング調整回路９０は、図２０に示したタイミングと同様に、ACTVコマンドを受けた後、CLKD信号の立ち上がりエッジからRTIM6信号の立ち下がりエッジまでの時間を測定する（遅延設定）。
スイッチSW1は、RTIM6信号がＨレベルの期間、接地線VSSに接続されているため、PCH2信号はＬレベルを保持する（図２２(g)）。
【０１３２】
ラッチ８６は、PCH信号を取り込み、取り込んだ信号をLPCH信号として出力する（図２２(h)）。パルス生成回路８８は、RTIM6信号のＬレベルを受けてPLS2信号を生成する（図２２(i)）。ANDゲート７２ａは、LPCH信号のＨレベルおよびPLS2信号のＨレベルを受け、PCHDA信号をＨレベルにする（図２２(j)）。ラッチ８６は、PCHDA信号のＨレベルを受けてリセットされ、LPCH信号をＬレベルにする（図２２(k)）。ORゲート７２ｃは、PCHDA信号をPCHD信号として出力する（図２２(l)）。そして、プリチャージ動作が実行される。
【０１３３】
このように、ACTVコマンド後の次のCLK信号でPREコマンドを受けた場合、プリチャージ動作を実行するPCHD信号は、PCHDA信号から生成される。
図２３は、CLK信号の周期が20ns（50MHz）の場合におけるSDRAMのプリチャージ動作の別の例を示している。図２３においても、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１３４】
この例では、SDRAMは、ACTVコマンドを受けた後、２番目のCLK信号（40ns）にに同期してPREコマンドを受ける。図中の記号(a)-(d)の動作は図２１と同一であるため、説明を省略する。
パルス生成回路８８は、RTIM6信号のＬレベルを受けてPLS2信号を生成する（図２３(e)）。このとき、PREコマンドはSDRAMに供給されていないため、ラッチ８６は、LPCH信号をＬレベルにしている。このため、PCHDA信号は活性化されない（図２３(f),(g)）。
【０１３５】
この後、SDRAMは、CLK信号の立ち上がりエッジ（40ns）に同期してPREコマンドを受け、PCH信号を活性化する。スイッチSW1は、RTIM6信号のＬレベルを受けてPCH信号をPCH2信号として出力する（図２３(h)）。タイミング調整回路９０は、PCH2信号を所定時間遅延させ、PCHDB信号として出力する（図２３(i)）。ORゲート７２ｂは、PCHDB信号をPCHD信号として出力する（図２３(j)）。そして、プリチャージ動作が実行される。
【０１３６】
なお、ラッチ８６は、PCH信号の活性化を受けて、LPCH信号をＨレベルにするが、PLS2信号が生成されないため、PCHDA信号は活性化されない（図２３(k)）。
図２４は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMの書き込み動作およびプリチャージ動作を示している。ここでは、図１６に示したRAS制御部７２の動作について詳細に説明する。
【０１３７】
この例では、SDRAMは、CLK信号に同期して、ACTVコマンド、WRコマンド、PREコマンドを順次に受け取る。また、CLK信号の周期が13ns（75MHz）の場合、レイテンシは“２”に設定されるため、CLKD信号は、２番目のCLK信号（26ns）の立ち上がりエッジに同期してＨレベルになる。
また、タイミング調整回路９０は、図２２と同様にCLKD信号の立ち上がりエッジからRTIM5信号の立ち下がりエッジまでの時間を測定する（遅延設定）。
【０１３８】
図に示した記号(a)-(l)は、図２２の記号にそれぞれ対応しており、各回路は、図２２と同様に動作する。
図２５は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのプリチャージ動作の別の例を示している。
この例では、SDRAMは、ACTVコマンドを受けた後３番目のCLK信号（39ns）に同期してPREコマンドを受ける。図に示した記号(a)-(k)は、図２３の記号にそれぞれ対応しており、各回路は、図２３と同様に動作する。
【０１３９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、タイミング調整回路９６、９８の遅延時間を、内部回路の実力値であるtRCDIN後にＬレベルに変化するRTIM4信号を使用して設定した。このため、電源電圧、温度等により変動する実際の行アドレス系回路の動作タイミングに応じて遅延時間を設定できる。したがって、行アドレス系回路の動作タイミングに応じた最適のタイミングで列アドレス系回路を動作できる。
【０１４０】
また、ACTVコマンドを受ける毎に遅延時間を設定したので、遅延時間の設定頻度が高くすることができ、精度よく列アドレス系回路を動作できる。
各タイミング調整回路により２つの信号（例えば、CLKA信号とRTIM4信号）の遷移エッジの差に対応する時間を求め、この時間だけ入力信号（例えば、RW2信号）を遅延させた。このため、内部回路の動作タイミングの変動を確実に入力信号の遅延時間に反映できる。また、遅延回路１００ａ、１００ｂを同一にしたので、２つの信号の遷移エッジの差を、容易に入力信号の遅延時間に反映できる。
【０１４１】
図２６は、本発明の半導体集積回路、半導体集積回路の制御方法の第４の実施形態、および本発明に関連する可変遅延回路の一実施形態を示している。なお、第１および第３の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
【０１４２】
この実施形態では、CAS制御部１０４が、第３の実施形態のCAS制御部７４と相違している。それ以外の構成は、第３の実施形態と同一である。
CAS制御部１０４は、タイミング調整回路１０６、パルス生成回路９４、１０８、ORゲート１０４ａ、ラッチ１１０、およびバースト制御回路６８を有している。
タイミング調整回路１０６は、図１６に示したタイミング調整回路９６と同一の回路である。タイミング調整回路１０６は、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定し、この時間だけICLK信号を遅らせ、遅延内部クロック信号ICLKDとして出力する回路である。、
パルス生成回路１０８は、パルス生成回路９４と同一の回路である。パターン生成回路１０８は、ICLKD信号の立ち上がりエッジに同期してＨパルス信号CLKPを出力する。ORゲート１０４ａは、PLS1信号とCLKP信号との論理和をＨパルス信号PLS3として出力している。
【０１４３】
ラッチ１１０は、PLS3信号に同期してRW信号を取り込み、取り込んだ信号をEXTPZ信号として出力している。
バースト制御回路８８は、第２の実施形態と同様に、EXTPZ信号のＨレベルを受けて活性化され、バースト長より１少ない回数だけICLKD信号をINTPZ信号として出力する回路である。
【０１４４】
図２７は、タイミング調整回路１０６の動作を示している。
まず、図２０と同様に、図１９に示した各遅延設定回路１００のフリップフロップ回路１００ｄは、/RESET信号を受けてリセットされる。
遅延回路１００ｂは、ICLK信号または前段の遅延回路１００ｂの出力信号を受け、遅延した信号を出力する（図２７(a)）。
【０１４５】
次に、ACTVコマンド後のICLK信号に同期してCLKA信号が活性化される（図２７(b)）。各遅延回路１００ａはCLKA信号を受け、遅延した信号をNANDゲート１００ｃおよび次段の遅延回路１００ａに順次に伝達する（図２７(c)）。
NANDゲート１００ｅは、自身のフリップフロップ回路１００ｄのＨレベルおよび次段のフリップフロップ回路１００ｄのＬレベルを順次に受け、Ｌパルス信号を出力する（図２７(d)）。
【０１４６】
ここで、NANDゲート１００ｅの出力は、各遅延回路１００ｂから出力されるICLK信号の遅延信号のレベルの変化時に、いずれもＨレベルになっている。このため、遅延回路１００ｂの出力信号は、NORゲート１００ｆを通過できず、ICLKD信号は、Ｈレベルに保持される（図２７(e)）。
所定時間の後、RTIM4信号は、Ｌレベルに変化し、例えば、ｎ番目のNANDゲート１００ｅの出力がＬレベルに固定される（図２７(f)）。この固定により、ｎ番目のNORゲート１００ｆが活性化され、遅延回路１００ｂの出力信号をNORゲート１０２に伝達する。
【０１４７】
この後、ICLK信号は、遅延調整回路１０６に設定された遅延時間だけ遅れてICLKD信号として出力される（図２７(g)）。
図２８は、CLK信号の周期が13ns（75MHz）の場合におけるSDRAMのバースト読み出し動作を示している。ここでは、図２６に示したCAS制御部１０４の動作について詳細に説明する。
【０１４８】
まず、SDRAMは、ACTVコマンドを受け、図２６に示した行デコーダ４８を活性化する。次に、タイミング制御回路８２は、２番目のCLK信号（13ns）に同期してCLKA信号を活性化する（図２８(a)）。また、SDRAMは、RDコマンドを受けRW信号を活性化する（図２８(b)）。
タイミング調整回路９６は、上述したように、CLKA信号の立ち上がりエッジからRTIM4信号の立ち下がりエッジまでの時間を測定する（遅延設定）。タイミング調整回路９６は、遅延設定の後、所定の遅延時間だけ遅れたICLK信号を出力する（図２８(c)）。
【０１４９】
また、パルス生成回路９４は、RTIM4信号のＬレベルを受けてPLS1信号を生成する（図２８(d)）。ORゲート１０４ａは、PLS1信号をPLS3信号として出力する（図２８(e)）。
ラッチ１１０は、PLS3信号に同期してRW信号のＨレベルを取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図２８(f)）。PLS3信号の立ち上がり時にEXTPZ信号はＬレベルであるため、バースト制御回路６８は、INTPZ信号のＬレベルを保持する（図２８(g)）。
【０１５０】
そして、EXTPZ信号の活性化により、最初の読み出し動作が実行される。このように、ACTVコマンド後における最初の読み出し動作のためのEXTPZ信号は、RTIM4信号から生成される。
次に、パルス生成回路１０４は、ICLKD信号の立ち上がりエッジに同期してCLKP信号を出力する（図２８(h)）。ORゲート１０４ａは、CLKP信号をPLS3信号として出力する（図２８(i)）。
【０１５１】
バースト制御回路６８は、EXTPZ信号のＨレベルにより活性化され、バースト長より１少ない回数だけPLS信号をINTPZ信号として出力する。この例では、バースト長は“２”に設定されており、INTPZ信号は、１回活性化される（図２８(j)）。なお、PLS3信号の立ち上がり時にRW信号はＬレベルであるため、ラッチ１１０は、EXTPZ信号のＬレベルを保持する（図２８(k)）。そして、INTPZ信号の活性化により、バースト読み出し動作が実行される。
【０１５２】
次に、SDRAMは、CLK信号の立ち上がりエッジ（39ns）に同期してRDコマンドを受け、RW信号を活性化する（図２８(l)）。パルス生成回路１０４は、CLKP信号を出力し（図２８(m)）、ORゲート１０４ａは、PLS3信号を出力する（図２８(n)）。
【０１５３】
ラッチ１１０は、PLS3信号に同期してRW信号のＨレベルを取り込み、取り込んだ信号をEXTPZ信号として約半クロックの期間出力する（図２８(o)）。
そして、EXTPZ信号の活性化により、読み出し動作が実行される。このように、２回目以降の読み出し動作のためのEXTPZ信号は、ICLK信号から生成される。
さらに、次のICLKD信号に同期してINTPZ信号が活性化され、バースト読み出し動作が実行される（図２８(p)）。
【０１５４】
この実施形態の半導体集積回路においても、上述した第２の実施形態および第３の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、各タイミング調整回路は、ACTVコマンドを受ける毎に遅延時間を設定した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、電源立ち上げ時のみ遅延時間を設定してもよく、モードレジスタまたは制御端子を使用し、外部からの要求に応じて遅延時間を設定してもよい。リフレッシュ動作時に遅延時間を設定してもよい。さらに、内部回路の非活性状態時にACTVコマンドを受けたときに遅延時間を設定してもよい。このようにすることで、遅延時間の設定頻度が下がり、消費電力が低減される。
【０１５５】
また、上述した実施形態では、本発明を１つのメモリコア部１４を有するSDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を複数のメモリコア部１４を有する多バンク構成のSDRAMに適用してもよい。この場合、例えば、第１の実施形態では、各メモリコア部１４の行アドレス系回路に対応して、タイミング調整回路４０、４２をそれぞれ形成し、EXTPZ信号、INTPZ信号の遅延時間を制御すればよい。多バンク構成において、回路規模を低減するためにタイミング調整回路４０、４２を１つずつ形成する場合には、遅延時間を次のように設定すればよい。
【０１５６】
（ａ）電源立ち上げ時のみに遅延時間を設定する。
（ｂ）外部からの要求に応じて遅延時間を設定する。外部からの要求の受け付けは、モードレジスタに所定の値を書き込む、または制御端子に所定の制御信号を供給することで可能である。モードレジスタを使用することで、必要なときのみ遅延時間を設定できる。制御端子を使用することで、例えば、電源電圧が変動した際に直ちに遅延時間を設定できる。
【０１５７】
（ｃ）リフレッシュ動作時に遅延時間を設定する。具体的には、リフレッシュコマンドを受けたときに遅延時間を設定すればよい。また、電源の立ち上げ後の最初のリフレッシュコマンドを受けたときのみ、遅延時間を設定してもよい。
上記（ａ）-（ｃ）は、単独で適用してもよく、複数合わせて適用してもよい。また、どの形態でも遅延時間の設定頻度が下がるため、消費電力を低減できる。
【０１５８】
さらに、上述した第３の実施形態で使用したタイミング調整回路９０、９６、９８は、図１９に示した回路に限定されるものではない。タイミング調整回路の別の例を図２９に示す。
このタイミング調整回路は、活性化信号ENAの生成回路１１２と、縦続接続された複数の遅延設定部１１４とで構成されている。遅延設定部１１４は、図１９と同一の遅延回路１００ａ、NANDゲート１００ｃ、フリップフロップ回路１００ｄ、および３入力のNANDゲート１１４ａ、遅延回路１１４ｂで構成されている。ここで、各遅延回路１１４ｂは、図２に示した第１遅延段６ａに対応している。NANDゲート１１４ａは、図２に示した選択回路９に対応している。
【０１５９】
生成回路１１２は、インバータ、CMOS伝達ゲート、およびAND回路１１２ａを直列に接続している。この生成回路１１２では、CMOS伝達ゲートは、ICLK信号のＬレベル時にRTIM4信号の反転信号INVを取り込む。取り込まれたINV信号は、図示しないラッチ回路により保持される。そして、INV信号がＨレベルの期間、AND回路１１２ａの他方の入力から供給されるICLK信号またはRW2信号がイネーブル信号ENAとして出力される。
【０１６０】
また、遅延設定部１１４のNANDゲート１１４ａは、イネーブル信号ENA、自身のフリップフロップ回路１００ｄの出力、および後段のフリップフロップ回路１００ｄの出力を受けている。
遅延回路１１４ｂは、NANDゲートとインバータとの間にCR時定数回路を配置している。NANDゲートの一方の入力は、NANDゲート１１４ａの出力に接続され、他方の入力は、前段（図の右側）の遅延回路１１４ｂの出力に接続されている。
【０１６１】
なお、初段の遅延回路１１４ｂ（図示していないが、図の右側に位置している）の入力は、Ｈレベルに固定されている。
そして、初段の遅延設定部１１４の遅延回路１１４ａ（図の左側））から、所定時間遅延した遅延クロック信号CLKDまたはEXTPBZ信号が出力されている。
括弧内の信号名は、タイミング調整回路９６、９８に対応する信号名である。
【０１６２】
図３０は、図２９に示したタイミング調整回路において、ICLK信号を遅延する際のの伝搬遅延時間の設定動作を示している。ここでは、図２０と相違するタイミングのみ説明する。
まず、CMOS伝達ゲートは、ICLK信号がＬレベルの期間RTIM4信号の反転信号INVを保持する（図３０(a))。ICLK信号の立ち上がり時にINV信号はＬレベルであるため、ENA信号はＬレベルを保持する（図３０(b))。
【０１６３】
次に、ICLK信号のＬレベル期間にRTIM4信号がＬレベルに変化し、INV信号がＨレベルに変化する（図３０(c))。INV信号のＨレベルにより、AND回路１１２ａが活性化される。また、AND回路１１２ａが活性化される前に、図２０と同様に伝搬遅延時間が設定される（図３０(d))。
AND回路１１２ａは、次のICLK信号の立ち上がりを受けてENA信号をＨレベルにする（図３０(e))。そして、図２９に網掛けで示したNANDゲート１１４ａのみが活性化され、その出力がＬレベルに変化する（図３０(e))。
【０１６４】
この結果、図２９で太い波線で示した遅延回路１１４ｂが電気的に直列に接続される。ICLK信号は、その遅延時間の合計だけ遅れてCLKD信号として出力される（図３０(f))。すなわち、伝搬遅延時間が設定される。
【０１６５】
ここで、AND回路１１２ａに供給する信号をRW2信号にした場合には、図２１に示した(o)、(p)と同様の波形が得られる。
さらに、上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号に同期して動作するDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１６６】
そして、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
以上の実施形態において説明した発明を整理して以下の項を開示する。
（１）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記所定の遅延時間を設定する遅延回路を備えたことを特徴とする半導体集積回路。
【０１６７】
この半導体集積回路では、タイミング調整回路は、例えば複数の遅延回路を切り替えることで、容易に所定の遅延時間を設定できる。
（２）請求項１記載の半導体集積回路において、前記コマンド制御回路で受けた列動作コマンドを、前記タイミング調整回路で遅延させた前記クロック信号でラッチするラッチ回路を備えたことを特徴とする半導体集積回路。
【０１６８】
この半導体集積回路では、列制御回路の動作の開始を、遅延させたクロック信号に同期して遅らせるため、列制御回路および他の内部回路の動作を精度よく制御できる。
（３）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記行制御回路の動作タイミングに応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１６９】
この半導体集積回路では、タイミング調整回路は、電源電圧、温度等により変動する実際の行制御回路の動作タイミングに応じて遅延時間を設定する。このため、行制御回路の動作タイミングに応じた最適のタイミングで列制御回路を動作できる。
（４）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記行制御回路の動作毎に、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７０】
この半導体集積回路では、タイミング調整回路は、行制御回路の動作毎に、遅延時間を設定する。遅延時間の設定頻度が上げることで、精度よく列制御回路を動作できる。
（５）請求項１記載の半導体集積回路において、前記タイミング調整回路は、内部回路の非活性状態時に前記行制御回路が動作したときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７１】
この半導体集積回路では、タイミング調整回路は、内部回路の非活性状態時に行制御回路が動作したときに、遅延時間を設定する。このため、遅延時間の設定頻度が下がり、消費電力を低減できる。
（６）請求項１記載の半導体集積回路において、前記タイミング調整回路は、前記メモリセルをリフレッシュするリフレッシュコマンドを受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７２】
この半導体集積回路では、タイミング調整回路は、メモリセルをリフレッシュするリフレッシュコマンドを受けたときに、遅延時間を設定する。このため、遅延時間の設定頻度を適度に下げることができ、消費電力を低減できる。
（７）上記（６）項記載の半導体集積回路において、前記タイミング調整回路は、電源の立ち上げ後の最初の前記リフレッシュコマンドを受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７３】
この半導体集積回路では、タイミング調整回路は、電源の立ち上げ後の最初のリフレッシュコマンドを受けたときに、遅延時間を設定する。このため、遅延時間の設定頻度が下がり、消費電力を低減できる。
（８）請求項１記載の半導体集積回路において、前記タイミング調整回路は、外部から前記遅延時間の調整要求を受けたときに、前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７４】
この半導体集積回路では、タイミング調整回路は、外部から遅延時間の調整要求を受けたときに、遅延時間を設定する。このため、遅延時間の変更を電源電圧等の外部環境の変化に合わせて変更できる。この結果、必要なときのみ遅延時間を設定できる。
（９）請求項１記載の半導体集積回路において、外部から動作モードを設定するモードレジスタを備え、前記タイミング調整回路は、モードレジスタに設定される値に応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７５】
この半導体集積回路は、外部から動作モードを設定するモードレジスタを備えている。タイミング調整回路は、モードレジスタに設定される値に応じて前記遅延時間を設定する。モードレジスタを使用することで、必要なときのみ遅延時間を設定できる。
（１０）請求項１記載の半導体集積回路において、外部からの制御信号を受ける制御端子を備え、前記タイミング調整回路は、前記制御端子に供給される前記制御信号に応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７６】
この半導体集積回路では、タイミング調整回路は、制御端子に供給される制御信号に応じて遅延時間を設定する。このため、例えば、電源電圧が変動した際に直ちに遅延時間を設定できる。
（１１）請求項３記載の半導体集積回路において、前記タイミング調整回路は、動作コマンドの受け付けから読み出し動作または書き込み動作を実行するまでのクロック数であるレイテンシに応じて所定の前記遅延時間を設定することを特徴とする半導体集積回路。
【０１７７】
この半導体集積回路では、タイミング調整回路は、レイテンシに応じて所定の遅延時間を設定する。レイテンシは、使用するクロック信号の周波数に応じて設定されため、プリチャージ回路は、クロック信号の周波数に応じて、最適のタイミングでプリチャージ動作を実行できる。
（１２）上記（１１）項記載の半導体集積回路において、前記タイミング調整回路は、前記所定の遅延時間を設定する遅延回路を備えたことを特徴とする半導体集積回路。
【０１７８】
この半導体集積回路では、タイミング調整回路は、例えば複数の遅延回路を切り替えることで、容易に所定の遅延時間を設定できる。
（１３）上記（１１）項記載の半導体集積回路において、前記コマンド制御回路で受けたプリチャージコマンドを、前記タイミング調整回路で遅延させた前記クロック信号でラッチするラッチ回路を備えたことを特徴とする半導体集積回路。
【０１７９】
この半導体集積回路では、プリチャージ動作の開始を、遅延させたクロック信号に同期して遅らせるため、プリチャージ動作を精度よく制御できる。
（１４）上記（１１）項記載の半導体集積回路において、所定の前記ワード線を活性化する行制御回路を備え、前記タイミング調整回路は、前記行制御回路の動作タイミングに応じて前記遅延時間を設定することを特徴とする半導体集積回路。
【０１８０】
この半導体集積回路では、タイミング調整回路は、電源電圧、温度等により変動する実際の行制御回路の動作タイミングに応じて遅延時間を設定する。このため、行制御回路の動作タイミングに応じた最適のタイミングでプリチャージ回路を動作できる。
（１５）ビット線に接続された複数のメモリセルと、前記ビット線を所定の電位にするプリチャージ回路とを備え、前記プリチャージ回路を制御するプリチャージコマンドをクロック信号に同期して受けてから前記プリチャージ回路の動作を開始するまでの遅延時間を可変にすることを特徴とする半導体集積回路の制御方法。
【０１８１】
この半導体集積回路では、ビット線を所定の電位にするプリチャージ動作を実行する場合、クロック信号に同期してプリチャージコマンドを受け、プリチャージ回路が動作する。ここで、プリチャージコマンドの受け付けからプリチャージ回路の動作を開始するまでの遅延時間は可変にされている。このため、プリチャージコマンドの受け付けから所定の遅延時間後に、プリチャージ回路の動作が開始される。そして、プリチャージ動作が実行される。
【０１８２】
このように、プリチャージ回路の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行できる。この結果、単位時間あたりのコマンド受け付け回数を増大できる。しがたって、読み出しデータおよび書き込みデータのバス占有率を向上することが可能になる。
【０１８３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎない。本発明はこれに限定されるものではなく、本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１８４】
【発明の効果】
請求項１の半導体集積回路および請求項４の半導体集積回路の制御方法では、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルの読み出し動作または書き込み動作を実行できる。
この結果、単位時間あたりのコマンド受け付け回数が増大し、読み出しデータおよび書き込みデータのバス占有率を向上できる。
【０１８５】
また、内部回路の動作タイミングに応じた最適のタイミングで列制御回路が動作するため、読み出し動作および書き込み動作を高速に実行できる。
請求項２の半導体集積回路では、クロック信号の周波数に応じて、最適のタイミングで読み出し動作および書き込み動作を実行できる。
【０１８６】
請求項３の半導体集積回路では、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ動作を実行でき、単位時間あたりのコマンド受け付け回数を増大できる。
また、内部回路の動作タイミングに応じた最適のタイミングでプリチャージ回路が動作するため、プリチャージ動作を高速に実行できる。
【図面の簡単な説明】
【図１】請求項１ないし請求項４に記載の発明の基本原理を示すブロック図である。
【図２】本発明に関連する回路の基本原理を示すブロック図である。
【図３】半導体集積回路および半導体集積回路の制御方法の第１の実施形態を示すブロック図である。
【図４】図３のタイミング調整回路を示す回路図である。
【図５】図３の別のタイミング調整回路を示す回路図である。
【図６】第１の実施形態におけるSDRAMの読み出し動作およびプリチャージ動作を示すタイミング図である。
【図７】第１の実施形態におけるSDRAMの読み出し動作およびプリチャージ動作の別の例を示すタイミング図である。
【図８】第１の実施形態におけるSDRAMのプリチャージ動作を示すタイミング図である。
【図９】第１の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図１０】第１の実施形態におけるSDRAMのプリチャージ動作を伴う書き込み動作を示すタイミング図である。
【図１１】第１の実施形態におけるSDRAMのプリチャージ動作を伴う書き込み動作の別の例を示すタイミング図である。
【図１２】第１の実施形態におけるSDRAMの書き込み動作およびプリチャージ動作を示すタイミング図である。
【図１３】第１の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図１４】半導体集積回路および半導体集積回路の制御方法の第２の実施形態を示すブロック図である。
【図１５】第２の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図１６】半導体集積回路および半導体集積回路の制御方法の第３の実施形態および可変遅延回路の一実施形態を示すブロック図である。
【図１７】図１６のタイミング制御回路を示す回路図である。
【図１８】図１６のタイミング制御回路の動作を示すタイミング図である。
【図１９】図１６のタイミング調整回路を示す回路図である。
【図２０】図１９のタイミング調整回路の動作を示すタイミング図である。
【図２１】第３の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図２２】第３の実施形態におけるSDRAMのプリチャージ動作を示すタイミング図である。
【図２３】第３の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図２４】第３の実施形態におけるSDRAMの書き込み動作およびプリチャージ動作を示すタイミング図である。
【図２５】第３の実施形態におけるSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【図２６】半導体集積回路および半導体集積回路の制御方法の第４の実施形態および可変遅延回路の一実施形態を示すブロック図である。
【図２７】図２６のタイミング調整回路の動作を示すタイミング図である。
【図２８】第４の実施形態におけるSDRAMのバースト読み出し動作を示すタイミング図である。
【図２９】タイミング調整回路の別の例を示す回路図である。
【図３０】図２９のタイミング調整回路の動作を示すタイミング図である。
【図３１】従来のSDRAMの読み出し動作を示すタイミング図である。
【図３２】従来のSDRAMのプリチャージ動作を示すタイミング図である。
【図３３】従来のSDRAMのプリチャージ動作の別の例を示すタイミング図である。
【符号の説明】
１ 行制御回路
２ コマンド制御回路
３ 列制御回路
４ タイミング調整回路
５ プリチャージ回路
６ 第１遅延回路
７ 第２遅延回路
８ 検出回路
９ 選択回路
６ａ 第１遅延段
７ａ 第２遅延段
１０ 入出力制御部
１２ チップ制御部
１４ メモリコア部
１６ａ、１６ｂ、１６ｃ 入力バッファ
１８ａ、１８ｂ ラッチ
２０ コマンドデコーダ
２２ タイミング調整回路
２４ タイミング制御回路
２６ RASラッチ
２８ CASラッチ
３０ バーストラッチ
３２ バーストアドレス発生器
３４、３６ プリデコーダ
３８ バースト制御回路
４０、４２ タイミング調整回路
４４ タイミング制御回路
４６ メモリセル部
４８ 行デコーダ
５０ センスアンプ
５２ 列デコーダ
５４、５６ 遅延回路
５８ 組み合わせ回路
６０ 遅延回路
６２ チップ制御部
６４ タイミング調整回路
６６ ラッチ
６８ バースト制御回路
７０ チップ制御部
７２ RAS制御部
７４ CAS制御部
７６、７８ タイミング制御回路
８２ タイミング制御回路
８６ ラッチ
８８ パルス生成回路
９０ タイミング調整回路
９４ パルス生成回路
９６、９８ タイミング調整回路
１００ 遅延設定部
１００ａ、１００ｂ 遅延回路
１００ｅ フリップフロップ回路
１０２ NORゲート
１０４ CAS制御部
１０６ タイミング調整回路
１０８ パルス生成回路
１１０ ラッチ
ACT コマンド信号
AD アドレス信号
APCH オートプリチャージ信号
BCN バースト制御信号
CASAD 列アドレス信号
CL レイテンシ信号
CLK クロック信号
CLKA、CLKC、CLKD タイミング信号
CLKP、PLS3 Ｈパルス信号
CMD コマンド信号
CTIM1 列タイミング信号
EXTPZ タイミング信号
EXTPAZ、EXTPBZ タイミング信号
IAD 内部アドレス信号
ICLK 内部クロック信号
ICLKD 遅延内部クロック信号
ICMD 内部コマンド信号
INTPZ タイミング信号
LCMD ラッチコマンド信号
LPCH ラッチコマンド信号
LRW ラッチコマンド信号
MC メモリセル
PCH コマンド信号
PCH2 コマンド信号
PCHD 遅延プリチャージ信号
PCHD2 遅延プリチャージ信号
PCHDA、PCHDB 遅延コマンド信号
PLS1、PLS2 Ｈパルス信号
RW コマンド信号
RW1、RW2 コマンド信号
RASAD アドレス信号
RTIM1、RTIM2 行タイミング信号
RTIM3、RTIM4、RTIM5、RTIM6 行タイミング信号
SW1、SW2 スイッチ
Claims (4)
- ワード線に接続された複数のメモリセルと、
所定の前記ワード線を活性化する行制御回路と、
前記ワード線の活性化により選択された前記メモリセルの読み出し動作または書き込み動作を実行する列制御回路と、
クロック信号に同期して列動作コマンドを受け、前記列制御回路を制御するコマンド制御回路と、
前記列動作コマンドの受け付けから前記列制御回路の動作を開始するまでの遅延時間を、前記クロック信号の周期を示す信号に応じて可変にするタイミング調整回路とを備えたことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記タイミング調整回路は、列動作コマンドの受け付けから読み出し動作または書き込み動作を実行するまでのクロック数であるレイテンシに応じて所定の前記遅延時間を設定することを特徴とする半導体集積回路。 - ビット線に接続された複数のメモリセルと、
前記ビット線を所定の電位にするプリチャージ回路と、
クロック信号に同期してプリチャージコマンドを受け、前記プリチャージ回路を制御するコマンド制御回路と、
前記プリチャージコマンドの受け付けから前記プリチャージ回路の動作を開始するまでの遅延時間を、前記クロック信号の周期を示す信号に応じて可変にするタイミング調整回路とを備えたことを特徴とする半導体集積回路。 - ワード線に接続された複数のメモリセルと、
所定の前記ワード線を活性化する行制御回路と、
前記ワード線の活性化により選択された前記メモリセルの読み出し動作または書き込み動作を実行する列制御回路とを備え、
前記列制御回路を制御する列動作コマンドをクロック信号に同期して受けてから前記列制御回路の動作を開始するまでの遅延時間を、前記クロック信号の周期を示す信号に応じて可変にすることを特徴とする半導体集積回路の制御方法。
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