JP2002025272A - 半導体記憶装置およびその評価方法 - Google Patents

半導体記憶装置およびその評価方法

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JP2002025272A
JP2002025272A JP2000209122A JP2000209122A JP2002025272A JP 2002025272 A JP2002025272 A JP 2002025272A JP 2000209122 A JP2000209122 A JP 2000209122A JP 2000209122 A JP2000209122 A JP 2000209122A JP 2002025272 A JP2002025272 A JP 2002025272A
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signal
circuit
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volatile semiconductor
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Masaaki Uchihashi
優哲 内橋
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Abstract

(57)【要約】 【課題】 機能的な仕様の変更や性能上の仕様変更、製
造ばらつきによる内部タイミングのずれの調整等を製造
後でも行うことができ、端子配置を汎用品と同様にする
ことができる半導体記憶装置およびその評価方法を提供
する。 【解決手段】 ＳＲＡＭの仕様切り替えや内部タイミン
グを調整するための情報を記憶する記憶エリアとその記
憶エリアに情報を書き込むための回路とそこから情報を
出力するための論理回路とを備えたＦＬＡＳＨ ＥＥＰ
ＲＯＭを、ＳＲＡＭと同一パッケージ内に封入してボン
ディングパッドＢＰＡＤ等により接続する。ＳＲＡＭに
は、ＦＬＡＳＨ ＥＥＰＲＯＭの論理回路からの出力信
号を受けて、ＡＴＤパルス信号ＡＴＤＰのタイミングや
ＳＲＡＭの仕様を切り替える回路を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその評価方法に関し、特に、製造ばらつきによるワ
ード線選択とセンスアンプ活性化等のような内部タイミ
ングのずれを、製造後に好適なものに調整することが可
能な半導体記憶装置およびその評価方法に関する。ま
た、８ビット入出力端子品や１６ビット入出力端子品等
のように、各種仕様の変更を製造後に行うことができる
半導体記憶装置およびその評価方法に関する。特に、５
Ｖ品と３．３Ｖ品等のように異なる電源電圧仕様を同一
チップで実現させる場合等に好適に使用される半導体記
憶装置およびその評価方法に関する。
【０００２】
【従来の技術】半導体記憶装置においては、その記憶容
量が同じであっても、動作電源電圧や動作速度、一度に
入出力可能なデータのビット幅等、仕様が異なる品種を
開発して、顧客の要望に柔軟に応えることができるよう
に、製品のラインアップを展開することが多い。しかし
ながら、このような仕様が異なる品種であっても、一般
に、その回路構成において共通する部分が多いため、各
品種に固有の部分まで最適に設計を行って開発するのは
効率が悪いという問題がある。そこで、様々な仕様に対
応できるように、基本設計は共通化して製造し、必要に
応じて仕様を切り替えるという方法が取られている。
【０００３】仕様を切り替える方法としては、後述する
ように、ボンディング仕様を変更したり、トリミングヒ
ューズを切断する方法が知られている。また、同様の方
法を用いて製造上のばらつきに起因する設計目標値（仕
様値）との偏移（ずれ）を補正することも行われてい
る。
【０００４】ところで、一度に入出力可能なデータのビ
ット幅等、機能的な仕様変更は、その機能に関連する制
御回路の切り替えによる論理的な方法で対応可能であ
る。しかし、動作電源電圧や動作速度等、性能上の仕様
変更や、上記仕様値との偏移の補正は、内部動作の同期
信号となる制御信号のタイミング調整を必要とする。
【０００５】半導体記憶装置において、この制御信号と
しては、アドレス遷移検出（Ａｄｄｒｅｓｓ Ｔｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ、以下、ＡＴＤと記
す）パルス信号が挙げられる。これは、入力されたアド
レスの変化を検出して生成されるパルス信号であり、内
部動作の同期を取るために用いられる。このＡＴＤパル
ス信号に合わせて半導体記憶装置内部の各回路を動作さ
せることにより、高速化を図ることができる。このＡＴ
Ｄパルス信号は、外部からアドレス信号等が入力された
ときに生成される。
【０００６】例えば電源電圧が３．３Ｖと５Ｖのように
異なる電源電圧仕様を同一チップで実現しようとした場
合、同期のために必要なＡＴＤパルス信号のパルス幅が
異なっているため、３．３Ｖ品に最適化すると、５Ｖ品
では動作が遅くなり、５Ｖ品に最適化すると、３．３Ｖ
品では動作しないという問題が生じる。
【０００７】そこで、アドレスバッファおよびＡＴＤパ
ルス発生回路において、３．３Ｖ動作時にボンディング
仕様を変更してＡＴＤパルス信号のパルス幅を調整する
方法や、トリミングヒューズを切断してＡＴＤパルス信
号のパルス幅を調整する方法等が一般に用いられてい
る。
【０００８】図１２および図１３は、従来の半導体記憶
装置において、揮発性の半導体メモリであるＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）内部のアドレス入力バッファＡＢＵＦとＡＴＤ
パルス発生回路ＡＴＤＰＧ部分を示す回路図である。
【０００９】図１２はトリミングヒューズを用いる方法
を説明しており、トリミングヒューズを接続するか、レ
ーザー光線を用いて切断するかによって、内部タイミン
グ調整用信号ＩＴＣと論理しきい値調整用信号ＶＬＴＣ
が接続される電位を切り替えてＡＴＤパルス信号のパル
ス幅を調整している。５Ｖ動作時には、論理しきい値調
整用信号ＶＬＴＣおよび内部タイミング調整用信号ＩＴ
ＣをＨｉｇｈレベルにするためにトリミングヒューズを
切断せずにインバータに入力される電位を電源電位Ｖｃ
ｃにする。また、３．３Ｖ動作時には、論理しきい値調
整用信号ＶＬＴＣおよび内部タイミング調整用信号ＩＴ
ＣをＬｏｗレベルにするためにトリミングヒューズを切
断してインバータに入力される電位を接地電位ＧＮＤに
する。
【００１０】図１３はボンディング仕様を変更する方法
を説明しており、内部タイミングを制御する内部タイミ
ング調整用信号ＩＴＣと論理しきい値調整用信号ＶＬＴ
Ｃが接続されるボンディングパッドＢＰＡＤをリードフ
レームの電源線（電源電位）Ｖｃｃと接地線（接地電
位）ＧＮＤとのいずれにボンディングするかによって、
ＢＰＡＤの電位を切り替えてＡＴＤパルス信号のパルス
幅を調整している。５Ｖ動作時には、論理しきい値調整
用信号ＶＬＴＣおよび内部タイミング調整用信号ＩＴＣ
をＨｉｇｈレベルにするためにボンディングパッドＢＰ
ＡＤを電源線Ｖｃｃに接続する。また、３．３Ｖ動作時
には、論理しきい値調整用信号ＶＬＴＣおよび内部タイ
ミング調整用信号ＩＴＣをＬｏｗレベルにするためにボ
ンディングパッドＢＰＡＤを接地線ＧＮＤに接続する。
このようにボンディング仕様を変更する方法は、例えば
特開平１１−１７６１６６号公報に開示されている。
【００１１】次に、このような調整や仕様変更をトリミ
ングヒューズを用いて行う工程について説明する。
【００１２】半導体記憶装置は、半導体基板上にトラン
ジスタや抵抗、キャパシタンス等の電気回路やそれらを
相互に接続するための配線や、それらの回路や配線の形
成後に回路構成を変更するためのトリミングヒューズ等
で構成されている。
【００１３】半導体記憶装置の製造においては、トラン
ジスタの形成や配線の形成等の各段階が順次行われてお
り、全ての回路が形成された後の最終段階において、ト
ランジスタの特性や動作スピード等の機能を測定するこ
とができる。そして、測定された特性が製造のばらつき
等で当初当初予定していたものと異なっていた場合に
は、この製造の最終段階において、トリミングヒューズ
をレーザー光線を用いて切断することにより回路構成を
変更して、スピード等の機能の調整を行うことができ
る。また、同様に、この製造の最終段階においてトリミ
ングヒューズをレーザー光線を用いて切断することによ
り回路構成を変更して、８ビット入出力端子品や１６ビ
ット入出力端子品等に作り分けることができる。さら
に、製造の最終段階においてトリミングヒューズをレー
ザー光線を用いて切断することにより回路構成を変更し
て、電源電圧が５Ｖ品と３．３Ｖ品等のような異なる電
源電圧仕様に対して、最適な内部タイミングで動作する
ように調整することができる。
【００１４】また、このような調整や仕様変更のために
ボンディング仕様を変更する工程について説明する。
【００１５】半導体記憶装置の製造においては、半導体
基板上にトランジスタや抵抗、キャパシタンス等の電気
回路やそれらを相互に接続するための配線を形成する前
半工程と、それらの回路や配線を外部の他の電子部品と
接続できるようにし、また、圧力や湿度等の物理的障害
から半導体記憶装置を保護するために半導体記憶装置を
樹脂等でパッケージする後半工程とが存在する。
【００１６】この後半工程において、半導体記憶装置と
外部の電子部品とを接続するために、半導体記憶装置と
外部接続用端子を金線等で接続する（ボンディング）と
きに、金線等で接続する場所を変える。これにより、ト
リミングヒューズをレーザー光線を用いて切断して回路
構成を変更した場合と同様の効果を得ることができる。
【００１７】
【発明が解決しようとする課題】上述したように、アド
レスバッファおよびＡＴＤパルス発生回路においては、
従来、５Ｖ品および３．３Ｖ品の製品展開をボンディン
グ工程やヒューズ切断工程で行うため、パッケージ完了
後はこの切り替えを行うことができない。
【００１８】すなわち、トリミングヒューズをレーザー
光線を用いて切断する工程は製造途中に行われ、半導体
記憶装置の製造が完了した後では、後半工程において樹
脂等でコーティングされているために行うことができな
い。また、ワイヤボンディングによる切り替えも、製造
が完了した後では同様に、樹脂等でコーティングされて
いるために行うことができない。
【００１９】このため、例えば５Ｖ品の製造完了後に顧
客から３．３Ｖ品の要望があったとしても、前半工程お
よび後半工程において再度３．３Ｖ品を製造する以外に
方法はない。また、パッケージ後のテストにおいて、製
造ばらつきによる動作不良が検出されたとしても、同様
に救済する方法が無い。さらに、パッケージ後に救済す
るために、ボンディング仕様の切り替えやヒューズ切断
と同等の機能をパッケージ外部の端子として用意したと
しても、半導体記憶装置としての端子配置が汎用品と異
なるものとなる。このため、顧客はこの半導体記憶装置
用に専用のシステムを設計する必要があり、汎用品を利
用する場合に比べて非常に使い難いものになる。
【００２０】本発明は、このような従来技術の課題を解
決すべくなされたものであり、機能的な仕様の変更や性
能上の仕様変更、製造ばらつきによる内部タイミングの
ずれの調整等を製造後でも行うことができ、端子配置を
汎用品と同様にすることができる半導体記憶装置および
その評価方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、揮発性の半導体メモリと書き換え可能な不揮発正の
半導体メモリとが同一のパッケージ内に封入され、該不
揮発性の半導体メモリに、該揮発性の半導体メモリの仕
様切り替えに伴って、または仕様値との偏移を補正する
べく、揮発性の半導体メモリの内部タイミングを調整す
るための情報を記憶する記憶エリアと、該記憶エリアに
情報を書き込むための回路と、該情報を出力するための
論理回路とを有し、該揮発性の半導体メモリに、内部動
作の同期を取るための制御信号を発生する信号発生回路
を備え、該信号発生回路が、該論理回路からの出力信号
を受けて該制御信号のタイミングを調整しており、その
ことにより上記目的が達成される。
【００２２】前記不揮発性の半導体メモリは、前記揮発
性の半導体メモリの仕様を切り替えるための情報を記憶
する記憶エリアをさらに有し、該揮発性の半導体メモリ
が該論理回路からの出力信号を受けて仕様を切り替えて
もよい。
【００２３】本発明の半導体記憶装置の評価方法は、本
発明の半導体記憶装置に対して、前記揮発性の半導体メ
モリと前記不揮発性の半導体メモリとを同一のパッケー
ジ内に封入して装置の組立が完了した後に、少なくとも
該揮発性の半導体メモリの特性を評価する工程と、前記
記憶エリアに情報の書き込みを行う工程と、揮発性の半
導体メモリの特性を再度評価する工程とを含み、そのこ
とにより上記目的が達成される。
【００２４】以下、本発明の作用について説明する。
【００２５】本発明にあっては、ＡＴＤパルス信号によ
る内部タイミングを調整するための情報や仕様を切り替
えるための情報を記憶する記憶エリアと、記憶エリアに
情報を書き込むための回路（例えば後述する実施形態の
図３では、例えば電圧制御回路や書き込み制御回路等）
と、記憶エリアに格納された情報を出力するための論理
回路（例えば後述する実施形態の図３ではインバータ１
２、１３）とを有するＦＬＡＳＨ ＥＥＰＲＯＭ等の不
揮発性の半導体メモリを備えている。そして、ＳＲＡＭ
等の揮発性の半導体メモリは、この不揮発性の半導体メ
モリに書き込まれた情報によって、信号発生回路（例え
ばＡＴＤパルス発生回路やセンス信号発生回路）から発
生するＡＴＤパルス信号を調整したり、ＳＲＡＭの仕様
を切り替える。例えば、５Ｖ品と３．３Ｖ品において、
３．３Ｖ動作時のみ活性化する信号をボンディングの切
り替えやトリミングヒューズの切断により切り替える代
わりに、ＦＬＡＳＨ ＥＥＰＲＯＭに切り替え用の情報
記憶エリアと論理回路とを追加して、ＳＲＡＭにその信
号を受けてＡＴＤパルス信号を発生する論理回路（信号
発生回路）を設ける。この半導体記憶装置によれば、Ｓ
ＲＡＭ等の揮発性の半導体メモリとＦＬＡＳＨ ＥＥＰ
ＲＯＭ等の書き換え可能な不揮発性の半導体メモリとが
同一のパッケージ内に封入され、ボンディング等により
接続されているので、製造中または製造後に上記記憶エ
リアに信号を書き込むことで、ヒューズ切断やボンディ
ングの切り替えと同じ効果を得られる。よって、品種展
開する場合や製造ばらつきによる動作不良の調整を、前
半工程、後半工程または製造後に行って、特性を向上さ
せることが可能である。さらに、生産上のストック工程
（生産調整）を製造後に行うことが可能となるので、前
半工程および後半工程において、例えば在庫品や最終的
に破棄（特別損失）となるもの等、不良資産の所持量の
低減を図ることができる。さらに、ヒューズをレーザー
照射により切断した場合の切断ミスや、ボンディング工
程のボンディングミス等の危険性を回避することがで
き、さらに、性能評価後に再度調整が可能であることか
ら安全性が高く、製品の早期立ち上げによって試作およ
び評価期間の短縮化を図ることが可能である。さらに、
１チップでいくつもの品種展開を図る場合、内部タイミ
ングのずれが予め予測可能であれば、品種（仕様）切り
替え用の信号にパルス幅調整用の信号を関係付けること
により、品種切り替えとその品種に最適なパルス幅調整
を同時に行うことが可能である。また、量産化した後で
も、製品のストック工程が製造後のみとなり、顧客要望
に素早く対応することが可能となる。このように、本発
明によれば、従来技術ではパッケージ完了前にしか行え
なかった、製造ばらつきによるワード線選択とセンスア
ンプ活性化のような内部タイミングのずれの調整、８ビ
ット入力端子品や１６ビット入出力端子品のような各種
機能的な仕様の変更、および５Ｖ品と３．３Ｖ品のよう
な異なる電源電圧仕様の変更を、製品完成後に行うこと
が可能になる。さらに、半導体記憶装置内部でこれらの
調整や仕様変更を行うことができるので、端子配置を汎
用品と同じにすることができ、顧客は従来と同様のシス
テム設計が可能となる。なお、ＦＬＡＳＨ ＥＥＰＲＯ
Ｍに内部タイミング調整用制御信号や内部タイミング調
整用書き込み信号を入力するための端子が必要である
が、これらは元々ＦＬＡＳＨ ＥＥＰＲＯＭに設けられ
ているので、汎用品よりも端子を増やす必要はない。
【００２６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。
【００２７】図１は本発明の一実施形態である半導体記
憶装置の揮発性の半導体メモリ部分の構成を示すブロッ
ク図であり、図２は本実施形態の半導体記憶装置におけ
るＡＴＤパルス発生回路の構成を示すブロック図であ
り、図３は本実施形態の半導体記憶装置において、揮発
性の半導体メモリ（本実施形態ではＳＲＡＭ）に設けら
れたアドレスバッファとＡＴＤパルス発生回路と、不揮
発性の半導体メモリ（本実施形態ではＦＬＡＳＨ ＥＥ
ＰＲＯＭ）に設けられた内部タイミング調整用情報を記
憶するための回路の例を示す回路図である。図４は本実
施形態の半導体記憶装置における読み出し動作を説明す
るためのタイミング図であり、図５はＡＴＤパルス信号
のパルス幅の変化による影響例を説明するためのタイミ
ング図である。
【００２８】本実施形態の半導体記憶装置は、例えば１
ＭバイトのＳＲＡＭであり、図１に示すように、ワード
線ＷＬとビット線ＢＬとの交差部に配置される複数のメ
モリセルＭＣからなるメモリアレイＭＡＲＹと、このメ
モリアレイＭＡＲＹ内の任意のメモリセルＭＣを選択す
るロウデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣ
とアドレス信号Ａを入力としてロウ／カラムアドレス信
号を発生するアドレスバッファＡＢＵＦと、出力データ
を検知して増幅するセンスアンプＳＡと、データを入出
力する入出力回路ＤＩＯと、ＡＴＤパルス信号を発生す
るＡＴＤパルス発生回路ＡＴＤＰＧと、ＡＴＤパルスを
集合して合成するＡＴＤパルス集合回路ＡＴＤＯＲと、
イコライズ信号（イコライズパルス）やコントロール信
号を発生するリード／ライトコントロール回路ＣＴＲＬ
等から構成されている。
【００２９】このＳＲＡＭには、外部からアドレス信号
ＡがアドレスバッファＡＢＵＦに入力され、ロウアドレ
ス信号およびカラムアドレス信号が生成されて各々ロウ
デコーダＲＤＥＣおよびカラムデコーダＣＤＥＣに入力
され、ワード線ＷＬおよび列選択スイッチＹＳが活性化
されて、メモリアレイＭＡＲＹ内の任意のメモリセルＭ
Ｃが選択される。そして、入出力データＤＩ、ＤＯは書
き込み動作時に入出力回路ＤＩＯを介して入力され、読
みだし動作時にセンスアンプＳＡおよび入出力回路ＤＩ
Ｏを介して出力される。また、アドレス信号Ａは、Ａバ
ッファＡＢＵＦを介してＡＴＤパルス発生回路ＡＴＤＰ
Ｇに入力され、このＡＴＤパルス発生回路ＡＴＤＰＧに
おいて基本のＡＴＤパルス信号ＡＴＤＰが生成される。
さらに、ＡＴＤパルス集合回路ＡＴＤＯＲを介してＡＴ
Ｄパルス信号ＡＴＤＰが合成されて、リード／ライトコ
ントロール回路ＣＴＲＬにおいてチップイネーブル信号
／ＣＥやライトイネーブル信号／ＷＥ等と合成され、ビ
ット線イコライズ信号ＥＱ０、コモンデータ線イコライ
ズ信号ＥＱ１、センスアンプイコライズ信号ＳＡＥＱ、
センスアンプコントロール信号ＳＡＥ等のＡＴＤパルス
信号が生成される。これらのＡＴＤパルス信号は、各種
内部回路（例えば図１のリード／ライトコントロール回
路ＣＴＲＬやロウデコーダＲＤＥＣ等）に送り込まれ、
データ読み出し系のイコライズ信号やコントロール信号
に用いられる。
【００３０】本実施形態におけるＡＴＤパルス発生回路
ＡＴＤＰＧは、例えば図２に示すように、遅延回路ＤＬ
ＹとトランスファゲートＴＧからなり、アドレスバッフ
ァＡＢＵＦから信号が入力されて、所望のパルス幅に調
整される。この遅延回路ＤＬＹでは、例えば後述する図
３に示すＮＭＯＳトランジスタＴＮ８およびＰＭＯＳト
ランジスタＴＰ１０のみが動作するか、それに加えてＮ
ＭＯＳトランジスタＴＮ６およびＰＭＯＳトランジスタ
ＴＰ９も動作するかが、内部タイミング調整用信号ＩＴ
Ｃにより制御されて、所望のパルス幅となる。
【００３１】図３に示すように、不揮発性の半導体メモ
リ（本実施形態ではＦＬＡＳＨ ＥＥＰＲＯＭ）と揮発
性の半導体メモリ（本実施形態ではＳＲＡＭ）とは、ボ
ンディングパッドＢＰＡＤを介してワイヤボンドで接続
されている。
【００３２】まず、図３を用いてアドレスバッファＡＢ
ＵＦおよびＡＴＤパルス発生回路ＡＴＤＰＧの構成例に
ついて説明する。ここでは、５Ｖ動作時と３．３Ｖ動作
時に対応可能な例を示している。
【００３３】アドレスバッファＡＢＵＦは、例えばイン
バータＩＮＶ１〜ＩＮＶ４とＰＭＯＳトランジスタＴＰ
１、ＴＰ２とからなる。アドレスバッファＡＢＵＦに
は、外部からのアドレス信号Ａが入力され、ロウデコー
ダＲＤＥＣ、カラムデコーダＣＤＥＣに対する選択信号
ＳＴ、非選択信号ＳＢが２系統に分岐されて、縦列接続
されたインバータＩＮＶ１〜ＩＮＶ４を介して出力され
る。
【００３４】また、インバータＩＮＶ１とＩＮＶ２との
間の接続ノードと電源電位Ｖｃｃとの間に直列接続され
たＰＭＯＳトランジスタＴＰ１、ＴＰ２のうち、電源電
位Ｖｃｃ側のＴＰ１のゲートには論理しきい値調整用信
号ＶＬＴＣが入力される。この調整用信号ＶＬＴＣの電
圧レベルがＨｉｇｈレベル（５Ｖ動作）であるか、Ｌｏ
ｗレベル（３．３Ｖ動作）であるかによって、インバー
タＩＮＶ１の動作速度が調整される。例えば、論理しき
い値調整用信号ＶＬＴＣがＨｉｇｈレベルになると、Ｐ
ＭＯＳトランジスタＴＰ１がＯＦＦし、Ｌｏｗレベルに
なるとＰＭＯＳトランジスタＴＰ１がＯＮする。そし
て、ＰＭＯＳトランジスタＴＰ１がＯＮしているときに
アドレス信号がＨｉｇｈからＬｏｗに変化すると、ＰＭ
ＯＳトランジスタＴＰ２がＯＮしてインバータＩＮＶ１
の出力は素早くＨｉｇｈに変化する。従って、論理しき
い値調整用信号ＶＬＴＣがＨｉｇｈのときよりもＬｏｗ
のときの方がアドレスバッファが高速に動作する。
【００３５】ＡＴＤパルス発生回路ＡＴＤＰＧは、例え
ばインバータＩＮＶ６〜ＩＮＶ８と、ＰＭＯＳトランジ
スタＴＰ５〜ＴＰ７と、ＮＭＯＳトランジスタＴＮ３〜
ＴＮ５とを有する遅延回路ＤＬＹと、インバータＩＮＶ
１４と、インバータＩＮＶ９〜ＩＮＶ１１と、ＰＭＯＳ
トランジスタＴＰ８〜ＴＰ１０と、ＮＭＯＳトランジス
タＴＮ７〜ＴＮ９とを有する遅延回路ＤＬＹと、ＩＮＶ
５とＰＭＯＳトランジスタＴＰ３、ＴＰ４とＮＭＯＳト
ランジスタＴＮ１、ＴＮ２を有するスイッチング回路
（トランスファゲートＴＧ）とからなる。ＡＴＤパルス
発生回路ＡＴＤＰＧには、アドレスバッファＡＢＵＦか
らの信号が入力され、遅延回路ＤＬＹにより所望のパル
ス幅に調整されて基本のＡＴＤパルス信号ＡＴＤＰが出
力される。
【００３６】このＡＴＤパルス信号ＡＴＤＰのパルス幅
は、遅延回路ＤＬＹの最終段のＣＭＯＳ回路の電源電位
Ｖｃｃ側および接地電位ＧＮＤ側に各々接続されたＰＭ
ＯＳトランジスタＴＰ５およびＮＭＯＳトランジスタＴ
Ｎ４に入力される内部タイミング調整用信号ＩＴＣによ
り制御される。この調整用信号ＩＴＣの電圧レベルがＨ
ｉｇｈレベル（５Ｖ動作）であるか、Ｌｏｗレベル
（３．３Ｖ動作）であるかによって、内部タイミングが
調整される。例えば、内部タイミング調整用信号ＩＴＣ
がＬｏｗのときには、ＮＭＯＳトランジスタＴＮ７とＰ
ＭＯＳトランジスタＴＰ８がＯＦＦとなり、ＡＴＤパル
ス信号ＡＴＤＰはＰＭＯＳトランジスタＴＰ１０および
ＮＭＯＳトランジスタＴＮ８のみで駆動される。また、
内部タイミング調整用信号ＩＴＣがＨｉｇｈのときに
は、ＮＭＯＳトランジスタＴＮ７とＰＭＯＳトランジス
タＴＰ８がＯＮとなり、ＡＴＤパルス信号ＡＴＤＰはＰ
ＭＯＳトランジスタＴＰ９およびＮＭＯＳトランジスタ
ＴＮ６でも駆動される。従って、内部タイミング調整用
信号ＩＴＣがＬｏｗのときよりもＨｉｇｈのときの方が
ＡＴＤパルス信号ＡＴＤＰのパルス幅が短くなる。
【００３７】以上のように構成されるアドレスバッファ
ＡＢＵＦおよびＡＴＤパルス発生回路ＡＴＤＰＧにおい
ては、調整用信号ＶＴＬＣおよびＩＴＣの電圧レベルが
ＦＬＡＳＨ ＥＥＰＲＯＭに書き込まれた信号によって
同時に切り替えられる。例えば調整用信号を５Ｖ動作時
のＨｉｇｈレベルとする場合にはＦＬＡＳＨ ＥＥＰＲ
ＯＭに書き込む信号を”Ｈｉｇｈ”にすることによりＦ
ＬＡＳＨ ＥＥＰＲＯＭの出力を電源電位Ｖｃｃとす
る。また、調整用信号を３．３Ｖ動作時のＬｏｗレベル
とする場合にはＦＬＡＳＨ ＥＥＰＲＯＭに書き込む信
号を”Ｌｏｗ”にすることによりＦＬＡＳＨ ＥＥＰＲ
ＯＭの出力を接地電位ＧＮＤとする。
【００３８】次に、図３を用いてＦＬＡＳＨ ＥＥＰＲ
ＯＭの構成例を説明する。ＦＬＡＳＨ ＥＥＰＲＯＭに
は、ＳＲＡＭの論理しきい値調整用信号ＶＬＴＣおよび
内部タイミング調整用信号ＴＩＣを出力する回路と、内
部タイミングを切り替えるために必要な情報を保持する
ＦＬＡＳＨセルの領域（ここでは１ビットのＦＬＡＳＨ
セルＴＦ１を用いて説明する）と、ＦＬＡＳＨセルへの
書き込みを制御する書き込み制御回路と、ＦＬＡＳＨセ
ルへの書き込み電圧を供給する電圧制御回路とを有して
いる。この電圧制御回路からの電圧は、Ｎチャネルトラ
ンジスタＴＮ９を介してＦＬＡＳＨセルＴＦ１に与えら
れる。ＦＬＡＳＨセルの情報は、ＩＩＮＶ１２、ＩＮＶ
１３とボンディングパッドＢＰＡＤを介して外部に出力
される。
【００３９】ここでは、ＦＬＡＳＨセルＴＦ１には、内
部タイミング調整用制御信号と内部タイミング調整用書
き込み信号との２つの信号によって情報の書き込みが行
われるものとする。内部タイミングを切り替えるために
必要な情報は、このＳＲＡＭとＦＬＡＳＨ ＥＥＰＲＯ
Ｍとを備えた半導体記憶装置に内蔵されるＳＲＡＭ単体
のテスト結果として得られる情報であり、例えばアクセ
スタイム等である。この情報のＦＬＡＳＨセルＴＦ１へ
の書き込みも、上記２つの制御信号を用いてテスタから
書き込まれるものとする。このテスト結果は、ＦＬＡＳ
Ｈ ＥＥＰＲＯＭが有する内部タイミング調整用制御信
号や内部タイミング調整用書き込み信号を入力するため
の端子から入力することができる。
【００４０】例えば、ＦＡＬＳＨセルＴＦ１には電源電
圧が５Ｖのときには信号”Ｈｉｇｈ”を書き込み、電源
電圧が３．３Ｖのときには信号”Ｌｏｗ”を書き込むも
のとする。このＦＬＡＳＨセルＴＦ１に書き込まれたデ
ータによって、この回路の出力である論理しきい値調整
用信号ＶＬＴＣおよび内部タイミング調整用信号ＩＴＣ
を切り替える。
【００４１】上記説明では電源電圧を切り替える場合に
ついて説明したが、以下に説明するように、一度に入出
力可能なデータのビット幅等、他の仕様を切り替える場
合には、同時にそれらに必要な情報を格納するＦＬＡＳ
Ｈセルを用意すればよい。また、電源電圧を切り替える
際に必要な情報（信号）とそれに合わせて内部タイミン
グを調整するための情報（信号）とが異なる場合には、
別々にＦＬＡＳＨセルを設けてもよい。なお、ＦＬＡＳ
Ｈセルを複数設けた場合には、ＦＬＡＳＨセルの数だけ
ＢＰＡＤを設ける必要がある。
【００４２】以下に、一度に入出力可能なデータのビッ
ト幅を切り替えることについて、図９を用いて説明す
る。ここでは、ＦＬＡＳＨセルＴＦ１からの出力が、イ
ンバータＩＮＶ３、ＩＮＶ４およびボンディングパッド
ＢＰＡＤを介して、揮発性のメモリにビット線幅変更用
信号ＢＴＣとして入力されている。そして、例えば、ビ
ット幅を８ビットと１６ビットとに切り替える場合、８
ビットにしたいときには、書き込み制御信号およびＸ８
／Ｘ１６切り替え用書き込み信号によってＦＬＡＳＨセ
ルＴＦ１にＬｏｗを書き込み、１６ビットにしたいとき
にはＦＬＡＳＨセルＴＦ１にＨｉｇｈを書き込む。ＦＬ
ＡＳＨセルＴＦ１にＬｏｗを書き込むと、ビット線幅変
更用信号ＢＴＣはＬｏｗとなる。
【００４３】このビット線幅変更用信号ＢＴＣは、メモ
リアレイＭＡＲＹ１およびメモリアレイＭＡＲＹ２に入
力され、アドレス信号Ａに合わせてどちらか適切な方が
選択されて、ＤＡＴＡ１〜ＤＡＴＡ８またはＤＡＴＡ９
〜ＤＡＴＡ１６から読み出される。このデコーダは、Ｘ
８／Ｘ１６切り替え回路ＭＵＸに送られ、ＤＡＴＡ１〜
ＤＡＴＡ８の信号であっても、ＤＡＴＡ９〜ＤＡＴＡ１
６の信号であっても、出力信号ＯＵＴ１〜ＯＵＴ８に出
力される。
【００４４】例えば、アドレス信号ＡがメモリアレイＭ
ＡＲＹ１を示せば、ＤＡＴＡ１〜８に信号が出力され、
ＯＵＴ１〜ＯＵＴ８に信号が出力される。このとき、Ｄ
ＡＴＡ９〜ＤＡＴＡ１６から信号は出力されず、ＯＵＴ
９〜ＯＵＴ１６の信号も変化しない。また、アドレス信
号ＡがメモリアレイＭＡＲＹ２を示せば、ＤＡＴＡ９〜
１６に信号が出力され、ＯＵＴ９〜ＯＵＴ１６に信号が
出力される。このとき、ＤＡＴＡ１〜ＤＡＴＡ８から信
号は出力されず、ＯＵＴ１〜ＯＵＴ８の信号も変化しな
い。
【００４５】出力制御回路ＯＣＮＴ１〜ＯＣＮＴ８は各
々出力信号ＯＵＴ１〜ＯＵＴ８を受けて、全出力制御回
路ＯＥＢＵＦからの全出力制御信号ＯＥがＨｉｇｈのと
きに、出力バッファＯＢＵＦ１〜ＯＢＵＦ８が動作して
出力信号を出力パッドＯＰＡＤ１〜ＯＰＡＤ８に出力す
る。
【００４６】例えば、出力信号ＯＵＴ１がＬｏｗの場
合、ＮＡＮＤ回路ＮＡＮＤ２の出力はＨｉｇｈになり、
出力バッファＯＢＵＦ１のＰ型トランジスタＴＰ１はＯ
ＦＦとなり、ＮＯＲ回路ＮＯＲ１の出力はＨｉｇｈとな
り、出力バッファＯＢＵＦ１のＮ型トランジスタＴＮ１
はＯＮとなり、出力パッドＯＰＡＤ１にはＬｏｗが出力
される。また、出力信号ＯＵＴ１がＨｉｇｈの場合、Ｎ
ＡＮＤ回路ＮＡＮＤ２の出力はＬｏｗになり、出力バッ
ファＯＢＵＦ１のＰ型トランジスタＴＰ１はＯＮとな
り、ＮＯＲ回路ＮＯＲ１の出力はＬｏｗとなり、出力バ
ッファＯＢＵＦ１のＮ型トランジスタＴＮ１はＯＦＦと
なり、出力パッドＯＰＡＤ１にはＨｉｇｈが出力され
る。
【００４７】このとき、ＯＣＮＴ９〜ＯＣＮＴ１６内の
ＮＡＮＤ回路ＮＡＮＤ３には、ビット幅変更用信号ＢＴ
ＣからＬｏｗ信号が入力され、ＮＡＮＤ回路ＮＡＮＤ４
の出力はＨｉｇｈになり、読み出しデータ出力用のＰ型
トランジスタＴＰ２はＯＦＦになる。同じく、Ｎ型トラ
ンジスタＴＮ２もＯＦＦになり、出力パッドＯＰＡＤ１
６は高インピーダンス状態になってビット幅が８ビット
として働く。
【００４８】これに対して、１６ビットにしたいときに
はＦＬＡＳＨセルＴＦ１にＨｉｇｈを書き込むと、ビッ
ト線幅変更用信号ＢＴＣはＨｉｇｈとなる。
【００４９】このビット線幅変更用信号ＢＴＣは、メモ
リアレイＭＡＲＹ１およびメモリアレイＭＡＲＹ２に入
力され、アドレス信号Ａに関わらず、両方のメモリアレ
イが選択されて、ＤＡＴＡ１〜ＤＡＴＡ８の信号とＤＡ
ＴＡ９〜ＤＡＴＡ１６の信号の両方が、出力信号ＯＵＴ
１〜ＯＵＴ１６に出力される。
【００５０】出力制御回路ＯＣＮＴ１〜ＯＣＮＴ１６は
各々出力信号ＯＵＴ１〜ＯＵＴ１６を受けて、全出力制
御回路ＯＥＢＵＦからの全出力制御信号ＯＥがＨｉｇｈ
のときに、出力バッファＯＢＵＦ１〜ＯＢＵＦ１６が動
作して出力信号を出力パッドＯＰＡＤ１〜ＯＰＡＤ１６
に出力する。
【００５１】例えば、出力信号ＯＵＴ１がＬｏｗの場
合、ＮＡＮＤ回路ＮＡＮＤ２の出力はＨｉｇｈになり、
出力バッファＯＢＵＦ１のＰ型トランジスタＴＰ１はＯ
ＦＦとなり、ＮＯＲ回路ＮＯＲ１の出力はＨｉｇｈとな
り、出力バッファＯＢＵＦ１のＮ型トランジスタＴＮ１
はＯＮとなり、出力パッドＯＰＡＤ１にはＬｏｗが出力
される。また、出力信号ＯＵＴ１がＨｉｇｈの場合、Ｎ
ＡＮＤ回路ＮＡＮＤ２の出力はＬｏｗになり、出力バッ
ファＯＢＵＦ１のＰ型トランジスタＴＰ１はＯＮとな
り、ＮＯＲ回路ＮＯＲ１の出力はＬｏｗとなり、出力バ
ッファＯＢＵＦ１のＮ型トランジスタＴＮ１はＯＦＦと
なり、出力パッドＯＰＡＤ１にはＨｉｇｈが出力され
る。
【００５２】このように、ＦＬＡＳＨセルＴＦ１にＨｉ
ｇｈを書き込んで、ビット線幅変更用信号ＢＴＣをＨｉ
ｇｈにすることによって、ビット幅を１６とすることが
可能となり、ＦＬＡＳＨセルＴＦ１にＬｏｗを書き込ん
で、ビット線幅変更用信号ＢＴＣをＬｏｗにすることに
よって、ビット幅を１６とすることが可能となる。
【００５３】次に、製造ばらつきによる仕様値との偏移
を補正することについて、図１０および図１１を用いて
説明する。例えば、製造ばらつきによって読み出し速度
が遅くなった場合、動作可能な範囲でセンスアンプの活
性化信号ＳＡＥを速くセンスアンプＳＡに伝えることに
より、高速なメモリに変えることができる。
【００５４】ここでは、図１０に示すように、ＦＬＡＳ
ＨセルＴＦ１からの出力が、ボンディングパッドＢＰＡ
Ｄを介して、揮発性のメモリにセンスアンプ活性時間選
択信号ＳＳＥとして入力されている。例えば、通常の場
合には図１０に示すＦＬＡＳＨセルＴＦ１にＬｏｗを書
き込んでおいてセンスアンプＳＡの活性化のタイミング
を遅くし、より多くの良品を得ようとする。しかしなが
ら、製造ばらつきによって、そのタイミングでは読み出
し速度が仕様値に対して不足していた場合、ＦＬＡＳＨ
セルＴＦ１にＨｉｇｈを書き込んで、センスアンプＳＡ
の活性化のタイミングを速くして、仕様値の範囲内に変
えることができる。
【００５５】ＦＬＡＳＨセルＴＦ１にＬｏｗを書き込ん
だ場合、センスアンプ活性時間選択信号ＳＳＥがＨｉｇ
ｈとなり、トランスファーゲートＡＳＴのＮ型トランジ
スタＴＮ１とＰ型トランジスタＴＰ１がＯＮになり、Ｎ
型トランジスタＴＮ２とＰ型トランジスタＴＰ２がＯＦ
Ｆになる。そして、センスアンプＳＡは、図１１（ａ）
に示すように、ＩＮＶ２〜ＩＮＶ１０を通過することに
伴う遅延（ＤＬＹ１、ＤＬＹ２）により充分遅れたセン
スアンプ活性化信号ＳＡＥによって活性化される。
【００５６】一方、ＦＬＡＳＨセルＴＦ１にＨｉｇｈを
書き込んだ場合、センスアンプ活性時間選択信号ＳＳＥ
がＬｏｗとなり、トランスファーゲートＡＳＴのＮ型ト
ランジスタＴＮ１とＰ型トランジスタＴＰ１がＯＦＦに
なり、Ｎ型トランジスタＴＮ２とＰ型トランジスタＴＰ
２がＯＮになる。そして、センスアンプＳＡは、図１１
（ｂ）に示すように、ＩＮＶ２〜ＩＮＶ５を通過するこ
とに伴う遅延（ＤＬＹ１）により少し遅れたセンスアン
プ活性化信号ＳＡＥによって活性化される。
【００５７】このように、製造ばらつきによる読み出し
速度が遅くなった場合、ＦＬＡＳＨセルＴＦ１にＨｉｇ
ｈを書き込むと、Ｌｏｗを書き込んだ場合に比べて、Ｉ
ＮＶ６〜ＩＮＶ１０を通過するのにかかる時間だけ、セ
ンスアンプ活性化信号ＳＡＥを高速化できるようにな
り、仕様値に合わせることが可能となる。
【００５８】なお、本実施形態において、必要な情報を
格納するための記憶エリアとしては、ＦＬＡＳＨ ＥＥ
ＰＲＯＭ自身の内部タイミング調整用に設けられている
記憶エリアを拡張するか、またはその一部をＳＲＡＭ用
としたものを使用することができる。そして、通常のＦ
ＬＡＳＨセルにはこの情報（信号）を外部に出力する機
能は無いので、これを出力するための機能を付け加え
る。
【００５９】次に、このように構成された本実施形態の
半導体記憶装置におけるＳＲＡＭの読み出し動作つい
て、図１を参照しながら図４を用いて説明する。
【００６０】まず、アドレスバッファＡＢＵＦに入力さ
れたアドレス信号Ａの活性化に同期して、ＡＴＤパルス
発生回路ＡＴＤＰＧから発生する基本のＡＴＤパルスＡ
ＴＤＰをＨｉｇｈレベルにすると共に、ワード線ＷＬお
よび列選択スイッチＹＳを活性化してメモリアレイＭＡ
ＲＹ内の所望のメモリセルＭＣを選択する。次に、ＡＴ
Ｄパルス発生回路ＡＴＤＰＧからのＡＴＤパルス信号Ａ
ＴＤＰのＬｏｗレベルへの移行に同期して、リード／ラ
イトコントロール回路ＣＴＲＬから発生するビット線イ
コライズ信号ＥＱ０によりビット線ＢＬを活性化し、コ
モンデータ線イコライズ信号ＥＱ１によりデータ線ＤＬ
を活性化する。そして、ＡＴＤパルス発生回路ＡＴＤＰ
ＧからのＡＴＤパルス信号ＡＴＤＰのＬｏｗレベルへの
移行に同期して、コントロール回路ＣＴＲＬから発生す
るセンスアンプコントロール信号ＳＡＥによりセンスア
ンプ出力ＳＯを活性化し、選択されたメモリセルＭＣの
データを入出力回路ＤＩＯを介して読み出すことができ
る。
【００６１】次に、このような読み出し動作におけるＡ
ＴＤパルス信号ＡＴＤＰのパルス幅の変化による影響に
ついて、図５を用いて説明する。
【００６２】この読み出し動作においては、ワード線Ｗ
Ｌおよびビット線ＢＬの活性アドレスとに、読み出し動
作のタイミングを決めるセンスアンプコントロール信号
ＳＡＥを発し得するが、このセンスアンプコントロール
信号ＳＡＥのパルス幅が読み出しデータに影響を与え
る。例えば、５Ｖ動作と３．３Ｖ動作等のような電源電
圧仕様を同一チップで実現させる場合に、プロセスがば
らついたとき等には内部タイミングが適正な設計値（仕
様値）に対してずれるため、パルス幅が狭い場合には誤
ったデータを読み出す誤動作が発生し、パルス幅が広い
場合にはアクセスタイムの遅れが生じる。
【００６３】そこで、本実施形態においては、ＦＬＡＳ
Ｈ ＥＥＰＲＯＭに書き込む値を変更することにより、
図３に示したＡＴＤパルス発生回路ＡＴＤＰＧの内部タ
イミング調整用信号ＩＴＣの電圧レベルを、アドレスバ
ッファＡＢＵＦの論理しきい値調整用信号ＶＬＴＣと同
様に、ＨｉｇｈまたはＬｏｗの電圧レベルにする。これ
により、センスアンプイネーブル信号ＳＡＥのパルス幅
を切り替えて内部タイミングを調整することができる。
【００６４】以上のようにして、５Ｖ動作と３．３Ｖ動
作等のような電源電圧仕様を同一チップで実現する場合
に、内部タイミングを制御する信号のパルス幅が狭かっ
たり、または広かったりして、内部タイミングが設計値
に対してずれるような場合でも、適正なパルス幅に調整
して誤ったデータの読み出しやアクセスの遅れを防ぐこ
とができる。
【００６５】このようなＡＴＤパルス信号ＡＴＤＰによ
るコントロール信号やイコライズ信号の制御を行った場
合、ビット線ＢＬ、コモンデータ線ＤＬ、センスアンプ
出力ＳＯ、入出力データバス等の異電位の対をショート
させて同電位にすることにより、それらの電位の反転時
間を短縮することができるという効果がある。例えば、
電位差が１Ｖ必要であるとすると、同電位３Ｖからは片
方ずつを２Ｖにすればよいが、同電位ではない２Ｖと３
Ｖとから２Ｖと１Ｖにするためには、片方を３Ｖから１
Ｖにする必要がある。従って、所定の同電位にした方
が、不定な電位から変化させるよりも反転時間が速くな
る。また、内部動作回路を必要な時間だけパルス駆動す
ることにより、消費電流を低減することができる。さら
に、パルス幅を調整することにより、製品の動作マージ
ンを調整することができる。
【００６６】従って、本実施形態の半導体記憶装置によ
れば、アドレスバッファＡＢＵＦ内のインバータの論理
しきい値を調整している信号ＶＬＴＣおよびＡＴＤパル
ス発生回路ＡＴＤＰＧの内部タイミング調整用信号ＩＴ
Ｃを、トリミングヒューズの切断やボンディング切り替
えの代わりに、ＦＬＡＳＨ ＥＥＰＲＯＭに論理追加し
てＦＬＡＳＨ ＥＥＰＲＯＭに書き込むデータを変える
ことによって、アドレスバッファＡＢＵＦ内のインバー
タの論理しきい値および内部タイミングを同時に切り替
えることができる。
【００６７】次に、本実施形態の半導体記憶装置に対し
て評価および仕様の切り替えを行う工程について、図７
および図８を用いて説明する。
【００６８】まず、図７および図８の工程のステップＳ
１において、ＦＬＡＳＨ ＥＥＰＲＯＭおよびＳＲＡＭ
共、ウェハ状態でのテストで良品を選別後、図６に示す
ように半導体記憶装置として組立が完了しているものと
する。通常、サイズが大きいものが下になるため、ここ
ではパッケージ基板上にＦＬＡＳＨ ＥＥＰＲＯＭが搭
載されて、その上にＳＲＡＭが搭載されている。そし
て、両者がボンディングパッドＢＰＡＤにより接続され
て、樹脂モールドによりパッケージされている。
【００６９】一般的には、図７に示すような工程により
評価および仕様の切り替えが行われる。まず、ステップ
Ｓ１において組立が完了した半導体記憶装置に対して、
ステップＳ２においてＦＬＡＳＨ ＥＥＰＲＯＭの単体
テスト（機能テストおよび特性テスト）を行い、ステッ
プＳ３において正常動作品を選別する。次に、ステップ
Ｓ４において内蔵するＳＲＡＭの機能テストを行い、ス
テップＳ５において正常動作品を選別し、ステップＳ６
において動作速度等の特性テストを行う。
【００７０】特性テストにより得られたアクセスタイム
等の結果を、ステップＳ７においてテスタから上述した
ような方法によりＦＬＡＳＨ ＥＥＰＲＯＭ内のＦＬＡ
ＳＨセルに書き込む。これにより、図３を用いて説明し
たように、ＦＬＡＳＨセルに書き込まれた情報がボンデ
ィングパッドＢＰＡＤから出力されてボンディングワイ
ヤを介してＳＲＡＭのＡＴＤパルス発生回路に伝えら
れ、ＳＲＡＭが所望の内部タイミングに調整される。
【００７１】そして、ステップＳ８において、調整され
た仕様通りに動作するか否かの最終テスト（少なくとも
ＳＲＡＭの特性テストを含む）を行って、ステップＳ９
において正常動作品を選別し、製品として出荷される。
【００７２】ところで、ユーザ要望等によって動作電源
電圧や一度に入出力可能なデータのビット幅等の変更す
べき仕様が予め定まっている場合もある。このような場
合には、図８に示すような工程で評価が行われる。ま
ず、ステップＳ１において組立が完了した半導体記憶装
置に対して、ステップＳ２において予め仕様（ここでは
動作電源電圧の仕様）が定められる。次に、ステップＳ
３においてＦＬＡＳＨＥＥＰＲＯＭの単体テスト（機能
テストおよび特性テスト）を行い、ステップＳ４におい
て正常動作品を選別する。次に、ステップＳ５において
内蔵するＳＲＡＭの単体テスト（機能テストおよび特性
テスト）を行い、ステップＳ６において正常動作品を選
別する。
【００７３】次に、ステップＳ７において変更すべき仕
様に選別し、ステップＳ８ａまたは８ｂにおいてＦＬＡ
ＳＨ ＥＥＰＲＯＭ内のＦＬＡＳＨセルに特定の情報、
例えば動作電源電圧５Ｖであれば”Ｈｉｇｈ”（”
１”）、３．３Ｖであれば”Ｌｏｗ”（”０”）を書き
込む。これにより、図３を用いて説明したように、ＦＬ
ＡＳＨセルに書き込まれた情報がボンディングパッドＢ
ＰＡＤから出力されてボンディングワイヤを介してＳＲ
ＡＭのＡＴＤパルス発生回路に伝えられ、ＳＲＡＭの仕
様が切り替わる。
【００７４】そして、ステップＳ９において、調整され
た仕様通りに動作するか否かの最終テスト（少なくとも
ＳＲＡＭの特性テストを含む）を行って、ステップＳ１
０において正常動作品を選別し、製品として出荷され
る。
【００７５】以上、本発明を実施形態に基づいて具体的
に説明したが、本発明は上記実施形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々の変更が可
能であることは言うまでもない。例えば上記実施形態に
おいては５Ｖ動作と３．３Ｖ動作との電源電圧仕様を同
一チップで実現させる場合について説明したが、これに
限定されるものではなく、低電圧化に対応するべく、さ
らに低電圧の異なる電源電圧仕様を実現する場合等につ
いても本発明は適用可能である。さらに、電源電圧仕様
に基づく変更の他、Ｘ４ビット品、Ｘ１６ビット品等の
ような入出力ビット構成の変更等、半導体記憶装置の各
種機能的な仕様の変更についても同様の方法で対応する
ことが可能である。さらに、ＳＲＡＭに適用した場合に
ついて説明したが、ＤＲＡＭ等の他の揮発性の半導体メ
モリを有する半導体記憶装置にも適用可能である。さら
に、不揮発性の半導体メモリについては、ＦＬＡＳＨ
ＥＥＰＲＯＭ以外に、通常のＥＥＰＲＯＭやＦＲＡＭ等
を用いることもできる。
【００７６】
【発明の効果】以上詳述したように、本発明によれば、
ＦＬＡＳＨ ＥＥＰＲＯＭ等の不揮発性の半導体メモリ
に情報（信号）を書き込むことにより、品種展開する場
合や製造ばらつきによる動作不良の調整を、前半工程、
後半工程または製造後に行って、特性を向上させること
ができる。また、生産上のストック工程（生産調整）を
製造後に行うことが可能となるので、前半工程および後
半工程における不良資産所持を低減することができる。
【００７７】ヒューズトリミングに比べてヒューズをレ
ーザー照射により切断した場合の切断ミス等の危険性を
回避することができる。また、ボンディング工程に比べ
てボンディングミス等の危険性を回避することができ
る。さらに、ＦＬＡＳＨ ＥＥＰＲＯＭ等の不揮発性の
半導体メモリに情報を書き込むことにより調整を行うた
め、性能評価後に再度調整を行うことができる。また、
製品の早期立ち上げによって試作および評価期間の短縮
化を図ることができる。
【００７８】１チップでいくつもの品種展開を図る場
合、内部タイミングのずれが予め予測できていれば、品
種（仕様）切り替え用の信号にパルス幅調整用の信号を
関係付けることにより、品種切り替えとその品種に最適
なパルス幅の調整を同時に行うことができる。
【００７９】量産化した後でも、製品のストック工程が
製造後の完成品のみとなり、顧客要望に素早く対応する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体記憶装置の揮
発性の半導体メモリ部分の構成を示すブロック図であ
る。
【図２】実施形態の半導体記憶装置におけるＡＴＤパル
ス発生回路の構成を示すブロック図である。
【図３】実施形態の半導体記憶装置において、ＳＲＡＭ
に設けられたアドレスバッファとＡＴＤパルス発生回路
と、ＦＬＡＳＨ ＥＥＰＲＯＭに設けられた内部タイミ
ング調整用情報を記憶するための回路の例を示す回路図
である。
【図４】実施形態の半導体記憶装置における読み出し動
作を説明するためのタイミング図である。
【図５】ＡＴＤパルス信号のパルス幅の変化による影響
例を説明するためのタイミング図である。
【図６】実施形態の半導体記憶装置において、ＳＲＡＭ
とＦＬＡＳＨ ＥＥＰＲＯＭのパッケージ形態を示す断
面図である。
【図７】実施形態の半導体記憶装置に対して評価および
仕様の切り替えを行う工程について説明するためのフロ
ーチャートである。
【図８】実施形態の半導体記憶装置に対して評価および
仕様の切り替えを行う工程について説明するためのフロ
ーチャートである。
【図９】実施形態の半導体記憶装置において、一度に入
出力可能なデータのビット幅の切り替えを説明するため
の回路図である。
【図１０】実施形態の半導体記憶装置において、製造ば
らつきによる仕様値との偏移の補正を説明するための回
路図である。
【図１１】（ａ）および（ｂ）は実施形態の半導体記憶
装置において、製造ばらつきによる仕様値との偏移の補
正を説明するためのタイミング図である。
【図１２】従来の半導体記憶装置において、揮発性の半
導体メモリであるＳＲＡＭ内部のアドレス入力バッファ
ＡＢＵＦとＡＴＤパルス発生回路ＡＴＤＰＧ部分を示す
回路図である。
【図１３】従来の半導体記憶装置において、揮発性の半
導体メモリであるＳＲＡＭ内部のアドレス入力バッファ
ＡＢＵＦとＡＴＤパルス発生回路ＡＴＤＰＧ部分を示す
回路図である。
【符号の説明】
Ａ アドレス信号 ＡＢＵＦ アドレスバッファ ＡＳＴ、ＴＧ トランスファゲート ＡＴＤＰ ＡＴＤパルス信号 ＡＴＤ１、ＡＴＤ２ ＡＴＤ信号 ＡＴＤＰＧ ＡＴＤパルス発生回路 ＡＴＤＯＲ ＡＴＤパルス集合回路 ＢＬ ビット線 ＢＰＡＤ ボンディングパッド ＢＴＣ ビット幅変更用信号 ＣＤＥＣ カラムデコーダ ／ＣＥ チップイネーブル信号 ＣＴＲＬ リードライトコントロール回路 ＤＬ コモンデータ線 ＤＬＹ 遅延回路 ＤＬＹ１、ＤＬＹ２ インバータにより遅延された信号 ＤＩＯ 入出力回路 ＤＩ、ＤＯ 入出力データ ＤＡＴＡ１〜ＤＡＴＡ１６ データ線 ＥＱ０ ビット線イコライズ信号 ＥＱ１ コモンデータ線イコライズ信号 ＧＮＤ 接地電位 ＩＮＶ１〜ＩＮＶ１４ インバータ ＩＴＣ 内部タイミング調整用信号 ＭＡＲＹ、ＭＡＲＹ１、ＭＡＲＹ２ メモリアレイ ＭＣ メモリセル ＭＵＸ Ｘ８／Ｘ１６切り替え回路 ＮＡＮＤ１〜ＮＡＮＤ４ ＮＡＮＤ回路 ＮＯＲ１、ＮＯＲ２ ＮＯＲ回路 ＯＢＵＦ１〜ＯＢＵＦ１６ 出力バッファ ＯＣＮＴ１〜ＯＣＮＴ１６ 出力制御回路 ＯＥ 全出力制御信号 ＯＥＢＵＦ 全出力制御回路 ＯＰＡＤ１〜ＯＰＡＤ１６ 出力パッド ＯＵＴ１〜ＯＵＴ１６ 出力信号 ＰＥＣ パルス幅拡大回路 ＲＤＥＣ ロウデコーダ ＳＡ センスアンプ ＳＡＥ センスアンプイネーブル信号 ＳＡＥＱ センスアンプイコライズ信号 ＳＯ センスアンプ出力 ＳＳＥ センスアンプ活性時間選択信号 ＳＴ 選択信号 ＳＢ 非選択信号 ＴＮ１〜ＴＮ９ ＮＭＯＳトランジスタ ＴＰ１〜ＴＰ１０ ＰＭＯＳトランジスタ ＴＦ１ フラッシュセル Ｖｃｃ 電源電位 ＶＬＴＣ 論理しきい値調整用信号 ＷＬ ワード線 ／ＷＥ ライトイネーブル信号 ＹＳ 列選択スイッチ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 揮発性の半導体メモリと書き換え可能な
    不揮発正の半導体メモリとが同一のパッケージ内に封入
    され、 該不揮発性の半導体メモリに、該揮発性の半導体メモリ
    の仕様切り替えに伴って、または仕様値との偏移を補正
    するべく、揮発性の半導体メモリの内部タイミングを調
    整するための情報を記憶する記憶エリアと、 該記憶エリアに情報を書き込むための回路と、 該情報を出力するための論理回路とを有し、 該揮発性の半導体メモリに、内部動作の同期を取るため
    の制御信号を発生する信号発生回路を備え、 該信号発生回路が、該論理回路からの出力信号を受けて
    該制御信号のタイミングを調整する半導体記憶装置。
  2. 【請求項２】 前記不揮発性の半導体メモリは、前記揮
    発性の半導体メモリの仕様を切り替えるための情報を記
    憶する記憶エリアをさらに有し、該揮発性の半導体メモ
    リが該論理回路からの出力信号を受けて仕様を切り替え
    る請求項１に記載の半導体記憶装置。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    記憶装置に対して、 前記揮発性の半導体メモリと前記不揮発性の半導体メモ
    リとを同一のパッケージ内に封入して装置の組立が完了
    した後に、 少なくとも該揮発性の半導体メモリの特性を評価する工
    程と、 前記記憶エリアに情報の書き込みを行う工程と、 揮発性の半導体メモリの特性を再度評価する工程とを含
    む半導体記憶装置の評価方法。
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