JP2001195900A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001195900A JP2001195900A JP2000007764A JP2000007764A JP2001195900A JP 2001195900 A JP2001195900 A JP 2001195900A JP 2000007764 A JP2000007764 A JP 2000007764A JP 2000007764 A JP2000007764 A JP 2000007764A JP 2001195900 A JP2001195900 A JP 2001195900A
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- sense amplifier
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- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Abstract
(57)【要約】
【課題】 メモリセルのストレージノードとメモリセル
のトランジスタにおけるゲートとの高抵抗ショートを検
出することができる半導体記憶装置を得る。 【解決手段】 ロウコントロール部２におけるセンスア
ンプ活性化信号発生回路部１３は、Ｈｉｇｈレベルのテ
ストモード信号ＴＭが入力されるテストモード時に、セ
ンスアンプ活性化信号ＳＯＮ及びＺＳＯＰを活性化させ
るタイミングを所定時間遅延させて、センスアンプ部３
の各センスアンプを活性化させるタイミングを所定時間
遅延させ、メモリセルにおけるストレージノードＳＮと
トランジスタのゲートＴＧとの間で起きている高抵抗シ
ョートを検出するようにした。
のトランジスタにおけるゲートとの高抵抗ショートを検
出することができる半導体記憶装置を得る。 【解決手段】 ロウコントロール部２におけるセンスア
ンプ活性化信号発生回路部１３は、Ｈｉｇｈレベルのテ
ストモード信号ＴＭが入力されるテストモード時に、セ
ンスアンプ活性化信号ＳＯＮ及びＺＳＯＰを活性化させ
るタイミングを所定時間遅延させて、センスアンプ部３
の各センスアンプを活性化させるタイミングを所定時間
遅延させ、メモリセルにおけるストレージノードＳＮと
トランジスタのゲートＴＧとの間で起きている高抵抗シ
ョートを検出するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルにおけ
るストレージノードとトランジスタゲートとのショー
ト、特に高抵抗ショートをも検出することができる検出
回路を備えた半導体記憶装置に関する。
るストレージノードとトランジスタゲートとのショー
ト、特に高抵抗ショートをも検出することができる検出
回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】例えばＤＲＡＭを使用した半導体記憶装
置では、図１２で示すように、メモリセル１００におい
て、トランジスタ１０１のゲートＴＧに電圧が印加され
ることによってトランジスタ１０１がＯＮし、容量１０
２に蓄えられていた電荷がストレージノードＳＮを介し
てビット線ＢＬに伝わることによりビット線ＢＬの電位
が変化する。センスアンプ（図示せず）は、該電位を認
識して電位レベルの高、低をデータとして読み出すよう
になっている。
置では、図１２で示すように、メモリセル１００におい
て、トランジスタ１０１のゲートＴＧに電圧が印加され
ることによってトランジスタ１０１がＯＮし、容量１０
２に蓄えられていた電荷がストレージノードＳＮを介し
てビット線ＢＬに伝わることによりビット線ＢＬの電位
が変化する。センスアンプ（図示せず）は、該電位を認
識して電位レベルの高、低をデータとして読み出すよう
になっている。
【０００３】このような半導体記憶装置におけるメモリ
セルの製造過程では、図１３で示すように、エッチング
残や異物によってメモリセル１００を構成するトランジ
スタ１０１のゲートＴＧとビット線ＢＬとの間、又は該
ゲートＴＧとストレージノードＳＮとの間等でショート
することがあった。該ショートによってメモリセルに動
作不具合が発生するため、ショートしたメモリセルの検
出が必要であった。例えば、ストレージノードＳＮとト
ランジスタ１０１のゲートＴＧとの間におけるショート
において、低抵抗物によるショートでは、ゲートＴＧの
電位が短時間でストレージノードＳＮに伝わってストレ
ージノードＳＮの電位レベルを反転させることから、該
ショートの検出は容易であった。
セルの製造過程では、図１３で示すように、エッチング
残や異物によってメモリセル１００を構成するトランジ
スタ１０１のゲートＴＧとビット線ＢＬとの間、又は該
ゲートＴＧとストレージノードＳＮとの間等でショート
することがあった。該ショートによってメモリセルに動
作不具合が発生するため、ショートしたメモリセルの検
出が必要であった。例えば、ストレージノードＳＮとト
ランジスタ１０１のゲートＴＧとの間におけるショート
において、低抵抗物によるショートでは、ゲートＴＧの
電位が短時間でストレージノードＳＮに伝わってストレ
ージノードＳＮの電位レベルを反転させることから、該
ショートの検出は容易であった。
【０００４】
【発明が解決しようとする課題】しかし、高抵抗の異物
等によって起きる高抵抗ショートされた場合、従来の技
術では該高抵抗ショートの検出は困難であった。なお、
以下、該高抵抗ショートとは、従来のセンスアンプの動
作タイミングでは、トランジスタ１０１のゲートＴＧに
印加されるＨｉｇｈレベルの電位によってストレージノ
ードＳＮのＬｏｗレベルの電位をＨｉｇｈレベルに反転
させることができない位、ゲートＴＧのＨｉｇｈレベル
の電位をストレージノードＳＮに伝えるのに時間を要す
る高抵抗異物によるショートを示すものとする。
等によって起きる高抵抗ショートされた場合、従来の技
術では該高抵抗ショートの検出は困難であった。なお、
以下、該高抵抗ショートとは、従来のセンスアンプの動
作タイミングでは、トランジスタ１０１のゲートＴＧに
印加されるＨｉｇｈレベルの電位によってストレージノ
ードＳＮのＬｏｗレベルの電位をＨｉｇｈレベルに反転
させることができない位、ゲートＴＧのＨｉｇｈレベル
の電位をストレージノードＳＮに伝えるのに時間を要す
る高抵抗異物によるショートを示すものとする。
【０００５】トランジスタ１０１のゲートＴＧとストレ
ージノードＳＮが異物等の接触により、高抵抗ショート
している場合、メモリセルからのデータ読み出し動作時
において、トランジスタ１０１のゲートＴＧに電圧を印
加しトランジスタ１０１をＯＮさせてストレージノード
ＳＮの電位レベルを読み出す際に、従来のセンスアンプ
の動作タイミングでは、高抵抗ショートによって該デー
タ読み出し時のゲートＴＧのＨｉｇｈレベルの電位がス
トレージノードＳＮに伝わって電位レベルが反転するま
でに、データの読み出し及びセンス動作が完了してしま
う。このため、データエラーとならず、ストレージノー
ドＳＮとゲートＴＧとの間の高抵抗ショートを検出する
ことができなかった。
ージノードＳＮが異物等の接触により、高抵抗ショート
している場合、メモリセルからのデータ読み出し動作時
において、トランジスタ１０１のゲートＴＧに電圧を印
加しトランジスタ１０１をＯＮさせてストレージノード
ＳＮの電位レベルを読み出す際に、従来のセンスアンプ
の動作タイミングでは、高抵抗ショートによって該デー
タ読み出し時のゲートＴＧのＨｉｇｈレベルの電位がス
トレージノードＳＮに伝わって電位レベルが反転するま
でに、データの読み出し及びセンス動作が完了してしま
う。このため、データエラーとならず、ストレージノー
ドＳＮとゲートＴＧとの間の高抵抗ショートを検出する
ことができなかった。
【０００６】しかし、このような高抵抗ショートは、メ
モリセルの不安定動作の原因になることから検出する必
要があるが、従来の技術では、構造解析等の物理的な解
析方法以外に検出する方法はなく、電気的、回路的に検
出することが困難であった。
モリセルの不安定動作の原因になることから検出する必
要があるが、従来の技術では、構造解析等の物理的な解
析方法以外に検出する方法はなく、電気的、回路的に検
出することが困難であった。
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、高抵抗ショートを検出する際
にセンスアンプの動作タイミングを遅らせることによっ
て、メモリセルのストレージノードとメモリセルのトラ
ンジスタにおけるゲートとの高抵抗ショートを検出する
ことができる半導体記憶装置を得ることを目的とする。
めになされたものであり、高抵抗ショートを検出する際
にセンスアンプの動作タイミングを遅らせることによっ
て、メモリセルのストレージノードとメモリセルのトラ
ンジスタにおけるゲートとの高抵抗ショートを検出する
ことができる半導体記憶装置を得ることを目的とする。
【０００８】なお、特開平４−２８０８４号公報では、
ビット線対間の電位差を検出する動作の開始タイミング
を外部的に設定できるようにして、メモリセルのキャパ
シタの容量不足等によって電位差の開きの遅いビット線
の情報を正しく判別し、該ビット線を含む装置を良品と
して活用することができるようにする半導体記憶装置が
開示されている。これに対して、本発明は、メモリセル
におけるトランジスタのゲートとストレージノードとの
間における高抵抗ショートの検出を行うことを目的とし
ており、該高抵抗ショートを検出することができるよう
に、テストモード時等におけるセンスアンプの動作タイ
ミングを所定の間遅らせるようにしたものであり、特開
平４−２８０８４号公報とは異なるものである。
ビット線対間の電位差を検出する動作の開始タイミング
を外部的に設定できるようにして、メモリセルのキャパ
シタの容量不足等によって電位差の開きの遅いビット線
の情報を正しく判別し、該ビット線を含む装置を良品と
して活用することができるようにする半導体記憶装置が
開示されている。これに対して、本発明は、メモリセル
におけるトランジスタのゲートとストレージノードとの
間における高抵抗ショートの検出を行うことを目的とし
ており、該高抵抗ショートを検出することができるよう
に、テストモード時等におけるセンスアンプの動作タイ
ミングを所定の間遅らせるようにしたものであり、特開
平４−２８０８４号公報とは異なるものである。
【０００９】一方、本発明と目的及び構成が異なるが、
特開平７−８５６６８号公報では、活性化制御回路とセ
ンスアンプの間に容量を介在させて、センスアンプの電
源の急激な変化を防止することによって、センスアンプ
動作時のノイズを低減することを目的とした半導体記憶
装置が開示されている。同様に、特開平５−１４４２６
３号公報では、抵抗及び容量を用いて構成された遅延回
路を、ビット線を分割したサブブロック単位で複数配置
することにより、マルチバンク動作時に、センスアンプ
で選択されたワード線の距離に応じて、セルの電位によ
るビット線の電位変化がセンスアンプに伝わる時間が異
なることを利用して、バンク間でセンスアンプの動作タ
イミングをずらし同時に動作するセンスアンプの数を減
らすことにより、瞬時動作電流及び動作時のノイズをそ
れぞれ減少させる半導体記憶装置が開示されている。
特開平７−８５６６８号公報では、活性化制御回路とセ
ンスアンプの間に容量を介在させて、センスアンプの電
源の急激な変化を防止することによって、センスアンプ
動作時のノイズを低減することを目的とした半導体記憶
装置が開示されている。同様に、特開平５−１４４２６
３号公報では、抵抗及び容量を用いて構成された遅延回
路を、ビット線を分割したサブブロック単位で複数配置
することにより、マルチバンク動作時に、センスアンプ
で選択されたワード線の距離に応じて、セルの電位によ
るビット線の電位変化がセンスアンプに伝わる時間が異
なることを利用して、バンク間でセンスアンプの動作タ
イミングをずらし同時に動作するセンスアンプの数を減
らすことにより、瞬時動作電流及び動作時のノイズをそ
れぞれ減少させる半導体記憶装置が開示されている。
【００１０】また、本発明と目的及び構成が異なるが、
特開昭６２−２０２３９８号公報では、ワード線がセル
のトランスファゲートのしきい値まで昇圧されたことを
検知する回路を設け、ワード線が確実に昇圧されたタイ
ミングでセンスアンプを動作させることにより、ワード
線の昇圧時間の遅れを最小限に抑えることによって高速
化した半導体記憶装置が開示されている。
特開昭６２−２０２３９８号公報では、ワード線がセル
のトランスファゲートのしきい値まで昇圧されたことを
検知する回路を設け、ワード線が確実に昇圧されたタイ
ミングでセンスアンプを動作させることにより、ワード
線の昇圧時間の遅れを最小限に抑えることによって高速
化した半導体記憶装置が開示されている。
【００１１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、電荷を蓄える容量とトランジスタによって構
成された複数のメモリセルからなるメモリセルアレイ部
と、該メモリセルアレイ部の各メモリセルに蓄えられた
電荷をデータとして判別する少なくとも１つのセンスア
ンプで構成されたセンスアンプ部と、テストモード時
に、通常時よりも該センスアンプを所定時間遅延させて
動作させる、該センスアンプ部の動作制御を行うセンス
アンプ制御部とを備えるものである。
憶装置は、電荷を蓄える容量とトランジスタによって構
成された複数のメモリセルからなるメモリセルアレイ部
と、該メモリセルアレイ部の各メモリセルに蓄えられた
電荷をデータとして判別する少なくとも１つのセンスア
ンプで構成されたセンスアンプ部と、テストモード時
に、通常時よりも該センスアンプを所定時間遅延させて
動作させる、該センスアンプ部の動作制御を行うセンス
アンプ制御部とを備えるものである。
【００１２】また、この発明に係る半導体記憶装置は、
請求項１において、上記センスアンプ制御部は、所定の
遅延時間にあらかじめ設定された遅延回路を備え、外部
から入力されるロウ・アドレス・ストローブ信号に応じ
て生成する、センスアンプ部のセンスアンプを活性化さ
せるためのセンスアンプ活性化信号を、テストモード時
のみ該遅延回路を介して出力するものである。
請求項１において、上記センスアンプ制御部は、所定の
遅延時間にあらかじめ設定された遅延回路を備え、外部
から入力されるロウ・アドレス・ストローブ信号に応じ
て生成する、センスアンプ部のセンスアンプを活性化さ
せるためのセンスアンプ活性化信号を、テストモード時
のみ該遅延回路を介して出力するものである。
【００１３】また、この発明に係る半導体記憶装置は、
請求項１又は請求項２のいずれかにおいて、上記所定の
遅延時間を、メモリセルにおけるストレージノードとト
ランジスタのゲートとの間が抵抗体によって接続された
ときに、該抵抗体によってストレージノードの電位レベ
ルが変化するまでに要する時間以上にするものである。
請求項１又は請求項２のいずれかにおいて、上記所定の
遅延時間を、メモリセルにおけるストレージノードとト
ランジスタのゲートとの間が抵抗体によって接続された
ときに、該抵抗体によってストレージノードの電位レベ
ルが変化するまでに要する時間以上にするものである。
【００１４】また、この発明に係る半導体記憶装置は、
電荷を蓄える容量とトランジスタによって構成された複
数のメモリセルからなるメモリセルアレイ部と、該メモ
リセルアレイ部の各メモリセルに蓄えられた電荷をデー
タとして判別する少なくとも１つのセンスアンプで構成
されたセンスアンプ部と、テストモード時に、センスア
ンプを外部から入力される所定の信号に応じて遅延させ
て動作させる、該センスアンプ部の動作制御を行うセン
スアンプ制御部とを備えるものである。
電荷を蓄える容量とトランジスタによって構成された複
数のメモリセルからなるメモリセルアレイ部と、該メモ
リセルアレイ部の各メモリセルに蓄えられた電荷をデー
タとして判別する少なくとも１つのセンスアンプで構成
されたセンスアンプ部と、テストモード時に、センスア
ンプを外部から入力される所定の信号に応じて遅延させ
て動作させる、該センスアンプ部の動作制御を行うセン
スアンプ制御部とを備えるものである。
【００１５】また、この発明に係る半導体記憶装置は、
請求項４において、上記センスアンプ制御部は、外部か
ら入力されるロウ・アドレス・ストローブ信号に応じて
生成する、センスアンプ部のセンスアンプを活性化させ
るためのセンスアンプ活性化信号を、テストモード時の
み外部から入力される所定の信号に応じて出力するもの
である。
請求項４において、上記センスアンプ制御部は、外部か
ら入力されるロウ・アドレス・ストローブ信号に応じて
生成する、センスアンプ部のセンスアンプを活性化させ
るためのセンスアンプ活性化信号を、テストモード時の
み外部から入力される所定の信号に応じて出力するもの
である。
【００１６】また、この発明に係る半導体記憶装置は、
請求項４又は請求項５のいずれかにおいて、上記外部か
ら入力される所定の信号として、ライトイネーブル信号
を使用するものである。
請求項４又は請求項５のいずれかにおいて、上記外部か
ら入力される所定の信号として、ライトイネーブル信号
を使用するものである。
【００１７】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１
は、ＤＲＡＭで構成された半導体記憶装置の例を示した
概略のブロック図である。なお、図１を用いて、本発明
と関係するロウ(ＲＯＷ)系の動作、特にセンスアンプの
活性化信号について説明し、他の動作についてはその説
明を省略する。図１において、ＺＲＡＳバッファ１は、
外部から入力されるロウ・アドレス・ストローブ信号
（以下、外部ＲＡＳ信号と呼ぶ）ＺＲＡＳから内部ＲＡ
Ｓ信号ＺＲＡＳＥを生成して、ロウコントロール部２に
出力する。
づいて、本発明を詳細に説明する。実施の形態１．図１
は、ＤＲＡＭで構成された半導体記憶装置の例を示した
概略のブロック図である。なお、図１を用いて、本発明
と関係するロウ(ＲＯＷ)系の動作、特にセンスアンプの
活性化信号について説明し、他の動作についてはその説
明を省略する。図１において、ＺＲＡＳバッファ１は、
外部から入力されるロウ・アドレス・ストローブ信号
（以下、外部ＲＡＳ信号と呼ぶ）ＺＲＡＳから内部ＲＡ
Ｓ信号ＺＲＡＳＥを生成して、ロウコントロール部２に
出力する。
【００１８】ロウコントロール部２は、入力された内部
ＲＡＳ信号ＺＲＡＳＥから、ワード線を選択するための
トリガ信号であるワード線選択トリガ信号ＲＸＴ、リセ
ット信号ＺＲＳＴ、ビット線イコライズ信号ＢＬＥＱ
Ｍ、ワード線選択信号ＲＸＤ及びセンスアンプ部３の各
センスアンプを活性化させるためのセンスアンプ活性化
信号ＳＯＮ，ＺＳＯＰ等を生成する。ロウコントロール
部２は、生成した該ワード線選択トリガ信号ＲＸＴ、リ
セット信号ＺＲＳＴ及びワード線選択信号ＲＸＤをロウ
デコーダ４に、生成したビット線イコライズ信号ＢＬＥ
ＱＭをビット線イコライズ回路５に、生成したセンスア
ンプ活性化信号ＳＯＮ，ＺＳＯＰをセンスアンプ部３に
それぞれ出力する。
ＲＡＳ信号ＺＲＡＳＥから、ワード線を選択するための
トリガ信号であるワード線選択トリガ信号ＲＸＴ、リセ
ット信号ＺＲＳＴ、ビット線イコライズ信号ＢＬＥＱ
Ｍ、ワード線選択信号ＲＸＤ及びセンスアンプ部３の各
センスアンプを活性化させるためのセンスアンプ活性化
信号ＳＯＮ，ＺＳＯＰ等を生成する。ロウコントロール
部２は、生成した該ワード線選択トリガ信号ＲＸＴ、リ
セット信号ＺＲＳＴ及びワード線選択信号ＲＸＤをロウ
デコーダ４に、生成したビット線イコライズ信号ＢＬＥ
ＱＭをビット線イコライズ回路５に、生成したセンスア
ンプ活性化信号ＳＯＮ，ＺＳＯＰをセンスアンプ部３に
それぞれ出力する。
【００１９】また、モードレジスタコントロール部６
は、外部から入力されるアドレス信号をモードレジスタ
セットとして認識してテストモード信号ＴＭを生成し、
例えばロウ系のテストモードでは、テストモード信号Ｔ
Ｍをロウコントロール部２に出力する。ロウコントロー
ル部２は、テストモード信号ＴＭが入力されると、セン
スアンプ部３に対してセンスアンプ活性化信号ＳＯＮ，
ＺＳＯＰをそれぞれ通常よりも遅延させて生成し出力す
る。
は、外部から入力されるアドレス信号をモードレジスタ
セットとして認識してテストモード信号ＴＭを生成し、
例えばロウ系のテストモードでは、テストモード信号Ｔ
Ｍをロウコントロール部２に出力する。ロウコントロー
ル部２は、テストモード信号ＴＭが入力されると、セン
スアンプ部３に対してセンスアンプ活性化信号ＳＯＮ，
ＺＳＯＰをそれぞれ通常よりも遅延させて生成し出力す
る。
【００２０】図２は、ロウコントロール部２の構成例を
示した概略のブロック図である。図２において、ロウコ
ントロール部２は、ワード線選択トリガ信号ＲＸＴの生
成を行うＲＸＴ発生回路部１１と、遅延回路部１２と、
センスアンプ活性化信号ＳＯＮ，ＺＳＯＰの生成を行う
センスアンプ活性化信号発生回路部１３とで構成されて
いる。ＲＸＴ発生回路部１１は、入力される内部ＲＡＳ
信号ＺＲＡＳＥからワード線選択トリガ信号ＲＸＴ、リ
セット信号ＺＲＳＴ、ビット線イコライズ信号ＢＬＥＱ
Ｍ及びセンスアンプ活性化信号ＳＯＮ，ＺＳＯＰを生成
するための信号ＲＸＴＭをそれぞれ生成して出力する。
示した概略のブロック図である。図２において、ロウコ
ントロール部２は、ワード線選択トリガ信号ＲＸＴの生
成を行うＲＸＴ発生回路部１１と、遅延回路部１２と、
センスアンプ活性化信号ＳＯＮ，ＺＳＯＰの生成を行う
センスアンプ活性化信号発生回路部１３とで構成されて
いる。ＲＸＴ発生回路部１１は、入力される内部ＲＡＳ
信号ＺＲＡＳＥからワード線選択トリガ信号ＲＸＴ、リ
セット信号ＺＲＳＴ、ビット線イコライズ信号ＢＬＥＱ
Ｍ及びセンスアンプ活性化信号ＳＯＮ，ＺＳＯＰを生成
するための信号ＲＸＴＭをそれぞれ生成して出力する。
【００２１】遅延回路部１２は、入力された信号ＲＸＴ
Ｍを遅延させてワード線選択信号ＲＸＤを生成すると共
に該ワード線選択信号ＲＸＤの反転信号である信号ＺＲ
ＸＤを生成してそれぞれ出力する。センスアンプ活性化
信号発生回路部１３は、入力された信号ＺＲＸＤから、
モードレジスタコントロール部６より入力されるテスト
モード信号ＴＭに応じてセンスアンプ活性化信号ＳＯ
Ｎ，ＺＳＯＰをそれぞれ生成してセンスアンプ部３に出
力する。
Ｍを遅延させてワード線選択信号ＲＸＤを生成すると共
に該ワード線選択信号ＲＸＤの反転信号である信号ＺＲ
ＸＤを生成してそれぞれ出力する。センスアンプ活性化
信号発生回路部１３は、入力された信号ＺＲＸＤから、
モードレジスタコントロール部６より入力されるテスト
モード信号ＴＭに応じてセンスアンプ活性化信号ＳＯ
Ｎ，ＺＳＯＰをそれぞれ生成してセンスアンプ部３に出
力する。
【００２２】図３は、センスアンプ部３の１つのセンス
アンプと該センスアンプに対応するメモリセルアレイ７
の１つのメモリセルの回路例を示した図である。図３に
おいて、センスアンプ活性化信号ＳＯＮは、センスアン
プ１５を構成する各Ｎチャネル形ＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）１５ａ，１５ｂ
の各ソースに、センスアンプ活性化信号ＺＳＯＰは、セ
ンスアンプ１５を構成する各Ｐチャネル形ＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１５ｃ，
１５ｄの各ソースにそれぞれ出力される。
アンプと該センスアンプに対応するメモリセルアレイ７
の１つのメモリセルの回路例を示した図である。図３に
おいて、センスアンプ活性化信号ＳＯＮは、センスアン
プ１５を構成する各Ｎチャネル形ＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタと呼ぶ）１５ａ，１５ｂ
の各ソースに、センスアンプ活性化信号ＺＳＯＰは、セ
ンスアンプ１５を構成する各Ｐチャネル形ＭＯＳトラン
ジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１５ｃ，
１５ｄの各ソースにそれぞれ出力される。
【００２３】センスアンプ１５に接続されたビット線Ｂ
Ｌには、メモリセル１７が接続されており、該メモリセ
ル１７は、ＮＭＯＳトランジスタ１８と容量１９とで構
成されている。該ＮＭＯＳトランジスタ１８のゲートＴ
Ｇは、ワード線ＷＬに接続され、容量１９には、セルプ
レート電圧Ｖｃｐが印加されている。
Ｌには、メモリセル１７が接続されており、該メモリセ
ル１７は、ＮＭＯＳトランジスタ１８と容量１９とで構
成されている。該ＮＭＯＳトランジスタ１８のゲートＴ
Ｇは、ワード線ＷＬに接続され、容量１９には、セルプ
レート電圧Ｖｃｐが印加されている。
【００２４】次に、図４は、センスアンプ活性化信号発
生回路部１３の回路例を示した図である。センスアンプ
活性化信号発生回路部１３は、インバータ２１〜２３、
クロックドインバータ２４，２５及び遅延回路２６で構
成されている。遅延回路部１２から出力された信号ＺＲ
ＸＤは、インバータ２１を介してクロックドインバータ
２４のインバータ入力端と遅延回路２６にそれぞれ入力
され、遅延回路２６で遅延されてクロックドインバータ
２５のインバータ入力端に入力される。
生回路部１３の回路例を示した図である。センスアンプ
活性化信号発生回路部１３は、インバータ２１〜２３、
クロックドインバータ２４，２５及び遅延回路２６で構
成されている。遅延回路部１２から出力された信号ＺＲ
ＸＤは、インバータ２１を介してクロックドインバータ
２４のインバータ入力端と遅延回路２６にそれぞれ入力
され、遅延回路２６で遅延されてクロックドインバータ
２５のインバータ入力端に入力される。
【００２５】ここで、センスアンプ活性化信号発生回路
部１３には、通常はＬｏｗレベルのテストモード信号Ｔ
Ｍが入力されており、テストモード時にＨｉｇｈレベル
のテストモード信号ＴＭが入力される。このことから、
クロックドインバータ２４，２５において、通常はクロ
ックドインバータ２４のみがＯＮし、テストモード時に
はクロックドインバータ２５のみがＯＮするように、一
方のゲート制御信号入力端にはテストモード信号ＴＭが
それぞれ入力され、他方のゲート制御信号入力端にはイ
ンバータ２２を介してテストモード信号ＴＭの反転信号
がそれぞれ入力されるように接続されている。
部１３には、通常はＬｏｗレベルのテストモード信号Ｔ
Ｍが入力されており、テストモード時にＨｉｇｈレベル
のテストモード信号ＴＭが入力される。このことから、
クロックドインバータ２４，２５において、通常はクロ
ックドインバータ２４のみがＯＮし、テストモード時に
はクロックドインバータ２５のみがＯＮするように、一
方のゲート制御信号入力端にはテストモード信号ＴＭが
それぞれ入力され、他方のゲート制御信号入力端にはイ
ンバータ２２を介してテストモード信号ＴＭの反転信号
がそれぞれ入力されるように接続されている。
【００２６】クロックドインバータ２４と２５の各出力
端はそれぞれ接続され、該接続部からセンスアンプ活性
化信号ＺＳＯＰが、該接続部からインバータ２３を介し
てセンスアンプ活性化信号ＳＯＮがそれぞれセンスアン
プ部３に出力される。このように、センスアンプ活性化
信号発生回路部１３は、通常はＬｏｗレベルのテストモ
ード信号ＴＭが入力されていることから、入力された信
号ＺＲＸＤは、インバータ２１及びクロックドインバー
タ２４を介してセンスアンプ活性化信号ＺＳＯＰとして
出力されると共に、更にインバータ２３を介してセンス
アンプ活性化信号ＳＯＮとして出力される。
端はそれぞれ接続され、該接続部からセンスアンプ活性
化信号ＺＳＯＰが、該接続部からインバータ２３を介し
てセンスアンプ活性化信号ＳＯＮがそれぞれセンスアン
プ部３に出力される。このように、センスアンプ活性化
信号発生回路部１３は、通常はＬｏｗレベルのテストモ
ード信号ＴＭが入力されていることから、入力された信
号ＺＲＸＤは、インバータ２１及びクロックドインバー
タ２４を介してセンスアンプ活性化信号ＺＳＯＰとして
出力されると共に、更にインバータ２３を介してセンス
アンプ活性化信号ＳＯＮとして出力される。
【００２７】一方、テストモード時は、Ｈｉｇｈレベル
のテストモード信号ＴＭが入力されていることから、信
号ＺＲＸＤは、通常よりも遅延回路２６で所定の時間Ｔ
１だけ遅延された後、クロックドインバータ２５を介し
てセンスアンプ活性化信号ＺＳＯＰとして出力されると
共に、更にインバータ２３を介してセンスアンプ活性化
信号ＳＯＮとして出力される。
のテストモード信号ＴＭが入力されていることから、信
号ＺＲＸＤは、通常よりも遅延回路２６で所定の時間Ｔ
１だけ遅延された後、クロックドインバータ２５を介し
てセンスアンプ活性化信号ＺＳＯＰとして出力されると
共に、更にインバータ２３を介してセンスアンプ活性化
信号ＳＯＮとして出力される。
【００２８】このような構成において、図５は、図１か
ら図４で示した各部におけるロウ系信号のタイミングチ
ャートであり、図５からも、テストモード時のセンスア
ンプ活性化信号ＳＯＮ及びＺＳＯＰが、通常よりも所定
時間Ｔ１だけ遅延されていることが分かる。このような
ことから、テストモード時には、センスアンプ部３の各
センスアンプは、通常よりも所定時間Ｔ１だけ遅れて動
作を開始するようになる。
ら図４で示した各部におけるロウ系信号のタイミングチ
ャートであり、図５からも、テストモード時のセンスア
ンプ活性化信号ＳＯＮ及びＺＳＯＰが、通常よりも所定
時間Ｔ１だけ遅延されていることが分かる。このような
ことから、テストモード時には、センスアンプ部３の各
センスアンプは、通常よりも所定時間Ｔ１だけ遅れて動
作を開始するようになる。
【００２９】図６は、図３で示したセンスアンプにおけ
る各部の波形を示したタイミングチャートである。図６
において、（ａ）は通常時のセンスアンプ活性化信号Ｓ
ＯＮ、（ｂ）は通常時のセンスアンプ活性化信号ＺＳＯ
Ｐ、（ｃ）はワード線ＷＬ、（ｄ）はテストモード時の
センスアンプ活性化信号ＳＯＮ、（ｅ）はテストモード
時のセンスアンプ活性化信号ＺＳＯＰ、（ｆ）はテスト
モード時において高抵抗ショートしていない時のビット
線対ＢＬ，ＺＢＬ、（ｇ）はテストモード時において高
抵抗ショートしている時のビット線対ＢＬ，ＺＢＬ、
（ｈ）は従来の高抵抗ショート時のビット線対ＢＬ，Ｚ
ＢＬの波形をそれぞれ示している。なお、（ｆ）〜
（ｇ）では、データ読み出し結果が正常時にはＬｏｗレ
ベルとなる場合を例にして示している。
る各部の波形を示したタイミングチャートである。図６
において、（ａ）は通常時のセンスアンプ活性化信号Ｓ
ＯＮ、（ｂ）は通常時のセンスアンプ活性化信号ＺＳＯ
Ｐ、（ｃ）はワード線ＷＬ、（ｄ）はテストモード時の
センスアンプ活性化信号ＳＯＮ、（ｅ）はテストモード
時のセンスアンプ活性化信号ＺＳＯＰ、（ｆ）はテスト
モード時において高抵抗ショートしていない時のビット
線対ＢＬ，ＺＢＬ、（ｇ）はテストモード時において高
抵抗ショートしている時のビット線対ＢＬ，ＺＢＬ、
（ｈ）は従来の高抵抗ショート時のビット線対ＢＬ，Ｚ
ＢＬの波形をそれぞれ示している。なお、（ｆ）〜
（ｇ）では、データ読み出し結果が正常時にはＬｏｗレ
ベルとなる場合を例にして示している。
【００３０】テストモード時において、センスアンプ活
性化信号ＳＯＮの立ち上がり及びセンスアンプ活性化信
号ＺＳＯＰの立ち下がりのタイミングを通常よりも所定
値Ｔ１だけ遅らせることによって、高抵抗ショートによ
りビット線ＢＬの電位レベルが反転し、読み出し結果が
Ｈｉｇｈレベルとなることからエラーとなって高抵抗シ
ョートを検出することができる。
性化信号ＳＯＮの立ち上がり及びセンスアンプ活性化信
号ＺＳＯＰの立ち下がりのタイミングを通常よりも所定
値Ｔ１だけ遅らせることによって、高抵抗ショートによ
りビット線ＢＬの電位レベルが反転し、読み出し結果が
Ｈｉｇｈレベルとなることからエラーとなって高抵抗シ
ョートを検出することができる。
【００３１】ここで、遅延回路２６で設定する遅延時間
Ｔ１の算出方法について説明する。図７は、高抵抗ショ
ート時におけるメモリセルを示した概略図である。図７
で示しているように、高抵抗ショート時には、メモリセ
ルのトランジスタのゲートＴＧとストレージノードＳＮ
との間は、エッチング残や異物等による高抵抗Ｒで接続
されているものと考えることができる。スタンバイ時等
でゲートＴＧがＬｏｗレベルとなり、そのときのストレ
ージノードＳＮの電位がＨｉｇｈレベルであるときに、
従来のテストでは検出できない程度に抵抗Ｒが高抵抗で
ある場合について説明する。
Ｔ１の算出方法について説明する。図７は、高抵抗ショ
ート時におけるメモリセルを示した概略図である。図７
で示しているように、高抵抗ショート時には、メモリセ
ルのトランジスタのゲートＴＧとストレージノードＳＮ
との間は、エッチング残や異物等による高抵抗Ｒで接続
されているものと考えることができる。スタンバイ時等
でゲートＴＧがＬｏｗレベルとなり、そのときのストレ
ージノードＳＮの電位がＨｉｇｈレベルであるときに、
従来のテストでは検出できない程度に抵抗Ｒが高抵抗で
ある場合について説明する。
【００３２】ストレージノードＳＮにＨｉｇｈレベルの
電位が書き込まれてからリフレッシュでデータがリスト
アされる前にゲートＴＧのＬｏｗレベルの電位がストレ
ージノードＳＮに伝わり、データエラーを起こさせる。
そこで、スペックで規定されているリフレッシュ時間、
例えば６４ｍｓの間にゲートＴＧのＬｏｗレベルの電位
がストレージノードＳＮに伝わってデータエラーになる
ような不良を検出できるようにすればよい。なお、リフ
レッシュ時間内ではデータエラーを起こさないほどの高
抵抗ショートは、検出することができなくとも問題はな
いのでここでは説明を省略する。
電位が書き込まれてからリフレッシュでデータがリスト
アされる前にゲートＴＧのＬｏｗレベルの電位がストレ
ージノードＳＮに伝わり、データエラーを起こさせる。
そこで、スペックで規定されているリフレッシュ時間、
例えば６４ｍｓの間にゲートＴＧのＬｏｗレベルの電位
がストレージノードＳＮに伝わってデータエラーになる
ような不良を検出できるようにすればよい。なお、リフ
レッシュ時間内ではデータエラーを起こさないほどの高
抵抗ショートは、検出することができなくとも問題はな
いのでここでは説明を省略する。
【００３３】以下、説明を簡単にするために、ストレー
ジノードＳＮのＨｉｇｈレベルの電位に充電された電圧
をＶccとし、ストレージノードＳＮの電位をＨｉｇｈレ
ベルとセンスアンプが認識できる電位のしきい値をＶcc
／２とする。ストレージノードＳＮの電位がＶccからＶ
cc／２まで変化すると、Ｈ→Ｌエラーとなる。ストレー
ジノードＳＮの容量をＣとし、ストレージノードＳＮの
電位を時間の関数Ｖｃ(ｔ)とすると、下記（１）式から
（３）式が成り立つ。 Ｖｃ(ｔ)＝−Ｒ・Ｉ(ｔ)………………（１） Ｖｃ(０)＝Ｖcc………………（２） Ｉ(ｔ)＝Ｃ・{ｄＶｃ(ｔ)}／ｄｔ………………（３） この微分方程式を解くと、下記（４）式のようになる。 Ｖｃ(ｔ)＝Ｖcc・ｅｘｐ{−ｔ／(Ｒ・Ｃ)}………………（４）
ジノードＳＮのＨｉｇｈレベルの電位に充電された電圧
をＶccとし、ストレージノードＳＮの電位をＨｉｇｈレ
ベルとセンスアンプが認識できる電位のしきい値をＶcc
／２とする。ストレージノードＳＮの電位がＶccからＶ
cc／２まで変化すると、Ｈ→Ｌエラーとなる。ストレー
ジノードＳＮの容量をＣとし、ストレージノードＳＮの
電位を時間の関数Ｖｃ(ｔ)とすると、下記（１）式から
（３）式が成り立つ。 Ｖｃ(ｔ)＝−Ｒ・Ｉ(ｔ)………………（１） Ｖｃ(０)＝Ｖcc………………（２） Ｉ(ｔ)＝Ｃ・{ｄＶｃ(ｔ)}／ｄｔ………………（３） この微分方程式を解くと、下記（４）式のようになる。 Ｖｃ(ｔ)＝Ｖcc・ｅｘｐ{−ｔ／(Ｒ・Ｃ)}………………（４）
【００３４】次に、Ｖｃ(ｔ)がリフレッシュのスペック
である６４ｍｓ以内にＶccからＶcc／２に変化するレベ
ルの抵抗Ｒを求めると、例えば、ストレージノードＳＮ
の容量Ｃを３０ｐＦとすると、抵抗Ｒ＝３.０８×１０
12（Ω）となる。このような抵抗値の高抵抗ショート
を、テストモード時においてデータエラーとして検出す
るために必要なセンスアンプ動作の遅延時間Ｔ１を算出
する。
である６４ｍｓ以内にＶccからＶcc／２に変化するレベ
ルの抵抗Ｒを求めると、例えば、ストレージノードＳＮ
の容量Ｃを３０ｐＦとすると、抵抗Ｒ＝３.０８×１０
12（Ω）となる。このような抵抗値の高抵抗ショート
を、テストモード時においてデータエラーとして検出す
るために必要なセンスアンプ動作の遅延時間Ｔ１を算出
する。
【００３５】ここで、図８のようなモデルを考えると、
下記（５）式及び（６）式が成り立つ。 Ｖcc＝Ｒ・Ｉ(ｔ)−Ｖcc／２＋ΔＶ(ｔ)………………（５） Ｉ(ｔ)＝Ｃ・ｄ{Ｖcc／２−ΔＶ(ｔ)}／ｄｔ………………（６） なお、ΔＶ(ｔ)は、ストレージノードＳＮがＬｏｗレベ
ルの時にビット線がプリチャージレベルであるＶcc／２
からＬｏｗレベル側に振幅するレベルを示している。
下記（５）式及び（６）式が成り立つ。 Ｖcc＝Ｒ・Ｉ(ｔ)−Ｖcc／２＋ΔＶ(ｔ)………………（５） Ｉ(ｔ)＝Ｃ・ｄ{Ｖcc／２−ΔＶ(ｔ)}／ｄｔ………………（６） なお、ΔＶ(ｔ)は、ストレージノードＳＮがＬｏｗレベ
ルの時にビット線がプリチャージレベルであるＶcc／２
からＬｏｗレベル側に振幅するレベルを示している。
【００３６】初期条件として、ｔ＝０のときのΔＶ(０)
＝０.２Ｖとすると、（６）式の微分方程式は、下記
（７）式のようになる。 ΔＶ(ｔ)＝(０.２−３Ｖcc／２)・ｅｘｐ{ｔ／(ＲＣ)}＋３Ｖcc／２………… ……（７） ΔＶ(ｔ)＝０になると、センスアンプはストレージノー
ドＳＮの電位をＨｉｇｈレベルと認識し、Ｌ→Ｈエラー
となることから、上記（７）式において、ΔＶ(ｔ)＝０
が成り立つ時間ｔをセンスアンプ動作の遅延時間Ｔ１と
すればよい。
＝０.２Ｖとすると、（６）式の微分方程式は、下記
（７）式のようになる。 ΔＶ(ｔ)＝(０.２−３Ｖcc／２)・ｅｘｐ{ｔ／(ＲＣ)}＋３Ｖcc／２………… ……（７） ΔＶ(ｔ)＝０になると、センスアンプはストレージノー
ドＳＮの電位をＨｉｇｈレベルと認識し、Ｌ→Ｈエラー
となることから、上記（７）式において、ΔＶ(ｔ)＝０
が成り立つ時間ｔをセンスアンプ動作の遅延時間Ｔ１と
すればよい。
【００３７】上記（７）式に、すでに求めてあるＲとＣ
の値を代入し、例えばＶcc＝２.０Ｖとすると、ストレ
ージノードＳＮの電位変化は、図９のようになる。図９
において、ΔＶ＝０になるポイントは５ｍｓ付近である
ことから、センスアンプの動作遅延時間Ｔ１を約５ｍｓ
にすればよい。
の値を代入し、例えばＶcc＝２.０Ｖとすると、ストレ
ージノードＳＮの電位変化は、図９のようになる。図９
において、ΔＶ＝０になるポイントは５ｍｓ付近である
ことから、センスアンプの動作遅延時間Ｔ１を約５ｍｓ
にすればよい。
【００３８】なお、図４で示したセンスアンプ活性化信
号発生回路部１３は、図１０で示したような回路を使用
してもよい。図１０において、センスアンプ活性化信号
発生回路部１３は、インバータ３１〜３５、ＯＲ回路３
６、ＮＡＮＤ回路３７及び遅延回路３８で構成されてい
る。遅延回路部１２から出力された信号ＺＲＸＤは、イ
ンバータ３１〜３３が順方向に直列に接続された直列回
路を介してＮＡＮＤ回路３７の一方の入力端及び遅延回
路３８の入力端にそれぞれ入力され、遅延回路３８で遅
延されてＯＲ回路３６の一方の入力端に入力される。
号発生回路部１３は、図１０で示したような回路を使用
してもよい。図１０において、センスアンプ活性化信号
発生回路部１３は、インバータ３１〜３５、ＯＲ回路３
６、ＮＡＮＤ回路３７及び遅延回路３８で構成されてい
る。遅延回路部１２から出力された信号ＺＲＸＤは、イ
ンバータ３１〜３３が順方向に直列に接続された直列回
路を介してＮＡＮＤ回路３７の一方の入力端及び遅延回
路３８の入力端にそれぞれ入力され、遅延回路３８で遅
延されてＯＲ回路３６の一方の入力端に入力される。
【００３９】また、ＯＲ回路３６の他方の入力端には、
インバータ３４を介してテストモード信号ＴＭが入力さ
れ、ＯＲ回路３６の出力端は、ＮＡＮＤ回路３７の他方
の入力端に接続されている。ＮＡＮＤ回路３７の出力端
からは、センスアンプ活性化信号ＺＳＯＰが出力される
と共にインバータ３５を介してセンスアンプ活性化信号
ＳＯＮが出力される。
インバータ３４を介してテストモード信号ＴＭが入力さ
れ、ＯＲ回路３６の出力端は、ＮＡＮＤ回路３７の他方
の入力端に接続されている。ＮＡＮＤ回路３７の出力端
からは、センスアンプ活性化信号ＺＳＯＰが出力される
と共にインバータ３５を介してセンスアンプ活性化信号
ＳＯＮが出力される。
【００４０】このような構成において、テストモード信
号ＴＭがＬｏｗレベルである通常の動作モード時におい
ては、ワード線選択信号ＺＲＸＤは通常Ｈｉｇｈレベル
であり、このとき、ＯＲ回路３６の出力端はＨｉｇｈレ
ベルとなる。このことから、ＮＡＮＤ回路３７の出力端
はＨｉｇｈレベルとなり、センスアンプ活性化信号ＺＳ
ＯＰはＨｉｇｈレベル、センスアンプ活性化信号ＳＯＮ
はＬｏｗレベルとなる。また、ワード線選択信号ＺＲＸ
ＤがＬｏｗレベルとなると、ＮＡＮＤ回路３７の出力端
は、ＮＯＲ回路３６の出力端の信号レベルに関係なくＬ
ｏｗレベルとなることから、センスアンプ活性化信号Ｚ
ＳＯＰは遅延することなくＬｏｗレベルとなり、センス
アンプ活性化信号ＳＯＮは遅延することなくＨｉｇｈレ
ベルとなる。
号ＴＭがＬｏｗレベルである通常の動作モード時におい
ては、ワード線選択信号ＺＲＸＤは通常Ｈｉｇｈレベル
であり、このとき、ＯＲ回路３６の出力端はＨｉｇｈレ
ベルとなる。このことから、ＮＡＮＤ回路３７の出力端
はＨｉｇｈレベルとなり、センスアンプ活性化信号ＺＳ
ＯＰはＨｉｇｈレベル、センスアンプ活性化信号ＳＯＮ
はＬｏｗレベルとなる。また、ワード線選択信号ＺＲＸ
ＤがＬｏｗレベルとなると、ＮＡＮＤ回路３７の出力端
は、ＮＯＲ回路３６の出力端の信号レベルに関係なくＬ
ｏｗレベルとなることから、センスアンプ活性化信号Ｚ
ＳＯＰは遅延することなくＬｏｗレベルとなり、センス
アンプ活性化信号ＳＯＮは遅延することなくＨｉｇｈレ
ベルとなる。
【００４１】一方、テストモード時に、Ｈｉｇｈレベル
のテストモード信号ＴＭが入力され、ワード線選択信号
ＺＲＸＤがＨｉｇｈレベルからＬｏｗレベルに立ち下が
ると、遅延回路３８からＯＲ回路３６の入力端に入力さ
れる信号は、遅延回路３８によって所定の時間Ｔ１だけ
遅延してＬｏｗレベルからＨｉｇｈレベルに立ち上が
る。このことから、ＯＲ回路３６の出力端は、遅延時間
Ｔ１だけＬｏｗレベルとなった後、Ｈｉｇｈレベルに立
ち上がる。
のテストモード信号ＴＭが入力され、ワード線選択信号
ＺＲＸＤがＨｉｇｈレベルからＬｏｗレベルに立ち下が
ると、遅延回路３８からＯＲ回路３６の入力端に入力さ
れる信号は、遅延回路３８によって所定の時間Ｔ１だけ
遅延してＬｏｗレベルからＨｉｇｈレベルに立ち上が
る。このことから、ＯＲ回路３６の出力端は、遅延時間
Ｔ１だけＬｏｗレベルとなった後、Ｈｉｇｈレベルに立
ち上がる。
【００４２】これに伴って、ＮＡＮＤ回路３７の出力端
は、遅延時間Ｔ１後にＬｏｗレベルからＨｉｇｈレベル
に立ち上がり、すなわち、遅延時間Ｔ１後に、センスア
ンプ活性化信号ＺＳＯＰはＬｏｗレベルからＨｉｇｈレ
ベルに立ち上がり、センスアンプ活性化信号ＳＯＮはＨ
ｉｇｈレベルからＬｏｗレベルに立ち下がる。このよう
に、図１０で示した回路は、図４で示したセンスアンプ
活性化信号発生回路部１３の回路と同様の動作を行うこ
とができる。
は、遅延時間Ｔ１後にＬｏｗレベルからＨｉｇｈレベル
に立ち上がり、すなわち、遅延時間Ｔ１後に、センスア
ンプ活性化信号ＺＳＯＰはＬｏｗレベルからＨｉｇｈレ
ベルに立ち上がり、センスアンプ活性化信号ＳＯＮはＨ
ｉｇｈレベルからＬｏｗレベルに立ち下がる。このよう
に、図１０で示した回路は、図４で示したセンスアンプ
活性化信号発生回路部１３の回路と同様の動作を行うこ
とができる。
【００４３】上記のように、本実施の形態１における半
導体記憶装置は、テストモード時に、センスアンプ部３
の各センスアンプを活性化させるタイミングを所定の時
間遅延させることによって、メモリセルにおけるストレ
ージノードＳＮとトランジスタのゲートＴＧとの間で発
生した高抵抗ショートを検出することができる。このた
め、ウエハテスト段階で高抵抗ショートの検出テストを
行うことにより、不良セルを検出するだけでなく、不良
セルを冗長セルに置換することによって良品としての歩
留まりを向上させることができる。
導体記憶装置は、テストモード時に、センスアンプ部３
の各センスアンプを活性化させるタイミングを所定の時
間遅延させることによって、メモリセルにおけるストレ
ージノードＳＮとトランジスタのゲートＴＧとの間で発
生した高抵抗ショートを検出することができる。このた
め、ウエハテスト段階で高抵抗ショートの検出テストを
行うことにより、不良セルを検出するだけでなく、不良
セルを冗長セルに置換することによって良品としての歩
留まりを向上させることができる。
【００４４】実施の形態２．上記実施の形態１では、テ
ストモード時におけるセンスアンプの動作遅延時間をあ
らかじめ設定した所定値になるようにしたが、センスア
ンプの動作のタイミングを外部から入力される信号によ
って制御するようにしてもよく、このようにしたものを
本発明の実施の形態２とする。
ストモード時におけるセンスアンプの動作遅延時間をあ
らかじめ設定した所定値になるようにしたが、センスア
ンプの動作のタイミングを外部から入力される信号によ
って制御するようにしてもよく、このようにしたものを
本発明の実施の形態２とする。
【００４５】図１１は、本発明の実施の形態２における
半導体記憶装置のセンスアンプ活性化信号発生回路部の
回路例を示した図である。図１１において、センスアン
プ活性化信号発生回路部４３は、テストモード時におい
て、外部から入力されるライトイネーブル信号ＺＷＥに
応じて、生成するセンスアンプ活性化信号ＳＯＮの立ち
上がり及びセンスアンプ活性化信号ＺＳＯＰの立ち下が
りの制御を行う。
半導体記憶装置のセンスアンプ活性化信号発生回路部の
回路例を示した図である。図１１において、センスアン
プ活性化信号発生回路部４３は、テストモード時におい
て、外部から入力されるライトイネーブル信号ＺＷＥに
応じて、生成するセンスアンプ活性化信号ＳＯＮの立ち
上がり及びセンスアンプ活性化信号ＺＳＯＰの立ち下が
りの制御を行う。
【００４６】なお、本発明の実施の形態２における半導
体記憶装置を示した概略のブロック図は、ロウコントロ
ール部に外部からのライトイネーブル信号ＺＷＥが入力
されること以外は図１と同じであり、ロウコントロール
部の構成例を示した概略のブロック図は、センスアンプ
活性化信号発生回路部に外部からのライトイネーブル信
号ＺＷＥが入力されること以外は図２と同じであること
からそれぞれ省略する。
体記憶装置を示した概略のブロック図は、ロウコントロ
ール部に外部からのライトイネーブル信号ＺＷＥが入力
されること以外は図１と同じであり、ロウコントロール
部の構成例を示した概略のブロック図は、センスアンプ
活性化信号発生回路部に外部からのライトイネーブル信
号ＺＷＥが入力されること以外は図２と同じであること
からそれぞれ省略する。
【００４７】センスアンプ活性化信号発生回路部４３
は、インバータ５１〜５３、ＯＲ回路５４及びＮＡＮＤ
回路５５，５６で構成されている。ＮＡＮＤ回路５５及
び５６はＲＳフリップフロップを形成しており、遅延回
路部１２から出力された信号ＺＲＸＤは、ＲＳフリップ
フロップの一方の入力端をなすＮＡＮＤ回路５５の一方
の入力端と、インバータ５１を介してＲＳフリップフロ
ップの他方の入力端をなすＮＡＮＤ回路５６の一方の入
力端にそれぞれ入力される。ＮＡＮＤ回路５６の出力端
からはセンスアンプ活性化信号ＺＳＯＰが、更にインバ
ータ５３を介してセンスアンプ活性化信号ＳＯＮが出力
される。
は、インバータ５１〜５３、ＯＲ回路５４及びＮＡＮＤ
回路５５，５６で構成されている。ＮＡＮＤ回路５５及
び５６はＲＳフリップフロップを形成しており、遅延回
路部１２から出力された信号ＺＲＸＤは、ＲＳフリップ
フロップの一方の入力端をなすＮＡＮＤ回路５５の一方
の入力端と、インバータ５１を介してＲＳフリップフロ
ップの他方の入力端をなすＮＡＮＤ回路５６の一方の入
力端にそれぞれ入力される。ＮＡＮＤ回路５６の出力端
からはセンスアンプ活性化信号ＺＳＯＰが、更にインバ
ータ５３を介してセンスアンプ活性化信号ＳＯＮが出力
される。
【００４８】一方、ＮＡＮＤ回路５６は３入力のＮＡＮ
Ｄ回路であり、もう１つの入力端にはＯＲ回路５４の出
力端が接続されている。ＯＲ回路５４の一方の入力端に
は、インバータ５２を介してテストモード信号ＴＭが入
力されており、他方の入力端には外部からライトイネー
ブル信号ＺＷＥが入力されている。
Ｄ回路であり、もう１つの入力端にはＯＲ回路５４の出
力端が接続されている。ＯＲ回路５４の一方の入力端に
は、インバータ５２を介してテストモード信号ＴＭが入
力されており、他方の入力端には外部からライトイネー
ブル信号ＺＷＥが入力されている。
【００４９】このような構成において、テストモード信
号ＴＭがＬｏｗレベルである通常時には、ライトイネー
ブル信号ＺＷＥに関係なくＯＲ回路５４の出力はＨｉｇ
ｈレベルとなることから、センスアンプ活性化信号ＳＯ
Ｎ及びＺＳＯＰは、ライトイネーブル信号ＺＷＥに関係
なく信号ＺＲＸＤに応じて生成され出力される。一方、
テストモード時には、テストモード信号ＴＭがＨｉｇｈ
レベルとなり、ＯＲ回路５４の出力は、ライトイネーブ
ル信号ＺＷＥに応じて変化する。このため、信号ＺＲＸ
Ｄ及びライトイネーブル信号ＺＷＥが共にＬｏｗレベル
のとき、センスアンプ活性化信号ＳＯＮはＬｏｗレベル
であり、センスアンプ活性化信号ＺＳＯＰはＨｉｇｈレ
ベルであることから、センスアンプは動作しない。
号ＴＭがＬｏｗレベルである通常時には、ライトイネー
ブル信号ＺＷＥに関係なくＯＲ回路５４の出力はＨｉｇ
ｈレベルとなることから、センスアンプ活性化信号ＳＯ
Ｎ及びＺＳＯＰは、ライトイネーブル信号ＺＷＥに関係
なく信号ＺＲＸＤに応じて生成され出力される。一方、
テストモード時には、テストモード信号ＴＭがＨｉｇｈ
レベルとなり、ＯＲ回路５４の出力は、ライトイネーブ
ル信号ＺＷＥに応じて変化する。このため、信号ＺＲＸ
Ｄ及びライトイネーブル信号ＺＷＥが共にＬｏｗレベル
のとき、センスアンプ活性化信号ＳＯＮはＬｏｗレベル
であり、センスアンプ活性化信号ＺＳＯＰはＨｉｇｈレ
ベルであることから、センスアンプは動作しない。
【００５０】信号ＺＲＸＤがＬｏｗレベルのときにライ
トイネーブル信号ＺＷＥがＨｉｇｈレベルになると、セ
ンスアンプ活性化信号ＳＯＮはＨｉｇｈレベルとなり、
センスアンプ活性化信号ＺＳＯＰはＬｏｗレベルとなる
ことから、センスアンプは動作する。また、センスアン
プ活性化信号ＳＯＮ，ＺＳＯＰのリセットに関しては、
ライトイネーブル信号ＺＷＥをＨｉｇｈレベルに維持し
ておくことにより、信号ＺＲＸＤのリセットによってセ
ンスアンプ活性化信号ＳＯＮ，ＺＳＯＰのリセットを行
うことができる。このように、ロウ系の動作時には使用
されないライトイネーブル信号ＺＷＥを使用することに
より、センスアンプ活性化信号ＳＯＮ，ＺＳＯＰの各制
御を、すなわちセンスアンプの動作のタイミングを制御
することができる。
トイネーブル信号ＺＷＥがＨｉｇｈレベルになると、セ
ンスアンプ活性化信号ＳＯＮはＨｉｇｈレベルとなり、
センスアンプ活性化信号ＺＳＯＰはＬｏｗレベルとなる
ことから、センスアンプは動作する。また、センスアン
プ活性化信号ＳＯＮ，ＺＳＯＰのリセットに関しては、
ライトイネーブル信号ＺＷＥをＨｉｇｈレベルに維持し
ておくことにより、信号ＺＲＸＤのリセットによってセ
ンスアンプ活性化信号ＳＯＮ，ＺＳＯＰのリセットを行
うことができる。このように、ロウ系の動作時には使用
されないライトイネーブル信号ＺＷＥを使用することに
より、センスアンプ活性化信号ＳＯＮ，ＺＳＯＰの各制
御を、すなわちセンスアンプの動作のタイミングを制御
することができる。
【００５１】上記のように、本実施の形態２における半
導体記憶装置は、センスアンプ活性化信号発生回路部４
３が、テストモード信号ＴＭがＨｉｇｈレベルとなるテ
ストモード時に、外部から入力されるライトイネーブル
信号ＺＷＥに応じてセンスアンプ活性化信号ＳＯＮ及び
ＺＳＯＰの活性化タイミングを変え、センスアンプ部３
の各センスアンプの動作タイミングを変えるようにし
た。このことから、センスアンプの動作タイミングを外
部から入力される信号によって制御することができ、上
記実施の形態１と同様の効果を得ることができると共
に、センスアンプの動作タイミングを無制限に変えるこ
とができるため、様々な状態に応じた高抵抗ショートの
検出を行うことができる。
導体記憶装置は、センスアンプ活性化信号発生回路部４
３が、テストモード信号ＴＭがＨｉｇｈレベルとなるテ
ストモード時に、外部から入力されるライトイネーブル
信号ＺＷＥに応じてセンスアンプ活性化信号ＳＯＮ及び
ＺＳＯＰの活性化タイミングを変え、センスアンプ部３
の各センスアンプの動作タイミングを変えるようにし
た。このことから、センスアンプの動作タイミングを外
部から入力される信号によって制御することができ、上
記実施の形態１と同様の効果を得ることができると共
に、センスアンプの動作タイミングを無制限に変えるこ
とができるため、様々な状態に応じた高抵抗ショートの
検出を行うことができる。
【００５２】なお、上記実施の形態１及び実施の形態２
では、符号の先頭に付けられたＺは、信号レベルの反転
を示すものであり、Ｌｏｗアクティブであることを示し
ている。
では、符号の先頭に付けられたＺは、信号レベルの反転
を示すものであり、Ｌｏｗアクティブであることを示し
ている。
【００５３】
【発明の効果】請求項１に係る半導体記憶装置は、テス
トモード時に、センスアンプ部のセンスアンプを活性化
させるタイミングを所定の時間遅延させるようにした。
このことから、メモリセルにおけるストレージノードと
トランジスタのゲートとの間で発生した高抵抗ショート
を検出することができるため、ウエハテスト段階で高抵
抗ショートの検出テストを行うことにより、不良セルを
検出するだけでなく、不良セルを冗長セルに置換するこ
とによって良品としての歩留まりを向上させることがで
きる。
トモード時に、センスアンプ部のセンスアンプを活性化
させるタイミングを所定の時間遅延させるようにした。
このことから、メモリセルにおけるストレージノードと
トランジスタのゲートとの間で発生した高抵抗ショート
を検出することができるため、ウエハテスト段階で高抵
抗ショートの検出テストを行うことにより、不良セルを
検出するだけでなく、不良セルを冗長セルに置換するこ
とによって良品としての歩留まりを向上させることがで
きる。
【００５４】請求項２に係る半導体記憶装置は、請求項
１において、具体的には、センスアンプ制御部内に、所
定の遅延時間にあらかじめ設定された遅延回路を備え、
外部から入力されるロウ・アドレス・ストローブ信号に
応じて生成する、センスアンプを活性化させるためのセ
ンスアンプ活性化信号を、テストモード時のみ該遅延回
路を介して出力するようにした。このことから、テスト
モード時におけるセンスアンプの動作タイミングを容易
に所定時間遅らせることができる。
１において、具体的には、センスアンプ制御部内に、所
定の遅延時間にあらかじめ設定された遅延回路を備え、
外部から入力されるロウ・アドレス・ストローブ信号に
応じて生成する、センスアンプを活性化させるためのセ
ンスアンプ活性化信号を、テストモード時のみ該遅延回
路を介して出力するようにした。このことから、テスト
モード時におけるセンスアンプの動作タイミングを容易
に所定時間遅らせることができる。
【００５５】請求項３に係る半導体記憶装置は、請求項
１又は請求項２において、具体的には、テストモード時
におけるセンスアンプの動作タイミングを、メモリセル
におけるストレージノードとトランジスタのゲートとの
間が抵抗体によって接続されたときに、該抵抗体によっ
てストレージノードの電位レベルが変化するまでに要す
る時間以上遅らせるようにした。このことから、メモリ
セルにおけるストレージノードとトランジスタのゲート
との間で発生した高抵抗ショートをより確実に検出する
ことができる。
１又は請求項２において、具体的には、テストモード時
におけるセンスアンプの動作タイミングを、メモリセル
におけるストレージノードとトランジスタのゲートとの
間が抵抗体によって接続されたときに、該抵抗体によっ
てストレージノードの電位レベルが変化するまでに要す
る時間以上遅らせるようにした。このことから、メモリ
セルにおけるストレージノードとトランジスタのゲート
との間で発生した高抵抗ショートをより確実に検出する
ことができる。
【００５６】請求項４に係る半導体記憶装置は、テスト
モード時に、センスアンプ部のセンスアンプを活性化さ
せるタイミングを外部から入力される所定の信号に応じ
て遅延させるようにした。このことから、センスアンプ
の動作タイミングを外部から入力される信号によって無
制限に変えることができるため、様々な状態に応じたメ
モリセルにおけるストレージノードとトランジスタのゲ
ートとの間で発生した高抵抗ショートの検出を行うこと
ができる。
モード時に、センスアンプ部のセンスアンプを活性化さ
せるタイミングを外部から入力される所定の信号に応じ
て遅延させるようにした。このことから、センスアンプ
の動作タイミングを外部から入力される信号によって無
制限に変えることができるため、様々な状態に応じたメ
モリセルにおけるストレージノードとトランジスタのゲ
ートとの間で発生した高抵抗ショートの検出を行うこと
ができる。
【００５７】請求項５に係る半導体記憶装置は、請求項
４において、具体的には、外部から入力されるロウ・ア
ドレス・ストローブ信号に応じて生成する、センスアン
プを活性化させるためのセンスアンプ活性化信号を、テ
ストモード時のみ外部から入力される所定の信号に応じ
て出力するようにした。このことから、テストモード時
におけるセンスアンプの動作タイミングを容易に所望の
時間遅らせることができる。
４において、具体的には、外部から入力されるロウ・ア
ドレス・ストローブ信号に応じて生成する、センスアン
プを活性化させるためのセンスアンプ活性化信号を、テ
ストモード時のみ外部から入力される所定の信号に応じ
て出力するようにした。このことから、テストモード時
におけるセンスアンプの動作タイミングを容易に所望の
時間遅らせることができる。
【００５８】請求項６に係る半導体記憶装置は、請求項
４又は請求項６のいずれかにおいて、具体的には、テス
トモード時におけるセンスアンプの動作タイミングを、
外部から入力されるライトイネーブル信号に応じて変え
るようにした。このことから、ロウ系の動作では使用さ
れないライトイネーブル信号を使用することによって、
センスアンプの動作タイミングを外部から容易に制御す
ることができる。
４又は請求項６のいずれかにおいて、具体的には、テス
トモード時におけるセンスアンプの動作タイミングを、
外部から入力されるライトイネーブル信号に応じて変え
るようにした。このことから、ロウ系の動作では使用さ
れないライトイネーブル信号を使用することによって、
センスアンプの動作タイミングを外部から容易に制御す
ることができる。
【図１】 ＤＲＡＭで構成された半導体記憶装置の例を
示した概略のブロック図である。
示した概略のブロック図である。
【図２】 図１のロウコントロール部２の構成例を示し
た概略のブロック図である。
た概略のブロック図である。
【図３】 図１のセンスアンプ部３のセンスアンプ及び
メモリセルアレイ７のメモリセルの回路例を示した図で
ある。
メモリセルアレイ７のメモリセルの回路例を示した図で
ある。
【図４】 図２のセンスアンプ活性化信号発生回路部１
３の回路例を示した図である。
３の回路例を示した図である。
【図５】 図１から図４で示した各部におけるロウ系信
号のタイミングチャートである。
号のタイミングチャートである。
【図６】 図３で示したセンスアンプにおける各部の波
形を示したタイミングチャートである。
形を示したタイミングチャートである。
【図７】 高抵抗ショート時におけるメモリセルを示し
た概略図である。
た概略図である。
【図８】 高抵抗ショート時におけるメモリセルの等価
回路を示した図である。
回路を示した図である。
【図９】 ストレージノードＳＮの電位変化例を示した
図である。
図である。
【図１０】 図２のセンスアンプ活性化信号発生回路部
１３の他の回路例を示した図である。
１３の他の回路例を示した図である。
【図１１】 本発明の実施の形態２における半導体記憶
装置のセンスアンプ活性化信号発生回路部の回路例を示
した図である。
装置のセンスアンプ活性化信号発生回路部の回路例を示
した図である。
【図１２】 メモリセルの回路例を示した図である。
【図１３】 高抵抗ショート時のメモリセルの構造例を
示した図である。
示した図である。
１ ＺＲＡＳバッファ、 ２ ロウコントロール部、
３ センスアンプ部、４ ロウデコーダ、 ６ モード
レジスタコントロール部、 ７ メモリセルアレイ、
１１ ＲＸＴ発生回路部、 １２ 遅延回路部、 １
３，４３ センスアンプ活性化信号発生回路部、 １５
センスアンプ、 １７ メモリセル、１８ ＮＭＯＳ
トランジスタ、 １９ 容量、 ＳＮ ストレージノー
ド。
３ センスアンプ部、４ ロウデコーダ、 ６ モード
レジスタコントロール部、 ７ メモリセルアレイ、
１１ ＲＸＴ発生回路部、 １２ 遅延回路部、 １
３，４３ センスアンプ活性化信号発生回路部、 １５
センスアンプ、 １７ メモリセル、１８ ＮＭＯＳ
トランジスタ、 １９ 容量、 ＳＮ ストレージノー
ド。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AH04 5B024 AA15 BA03 BA09 BA21 CA11 EA01 5L106 AA01 DD00 EE02 FF01 GG03
Claims (6)
- 【請求項１】 電荷を蓄える容量とトランジスタによっ
て構成された複数のメモリセルからなるメモリセルアレ
イ部と、 該メモリセルアレイ部の各メモリセルに蓄えられた電荷
をデータとして判別する少なくとも１つのセンスアンプ
で構成されたセンスアンプ部と、 テストモード時に、通常時よりも該センスアンプを所定
時間遅延させて動作させる、該センスアンプ部の動作制
御を行うセンスアンプ制御部と、を備えること特徴とす
る半導体集積回路。 - 【請求項２】 上記センスアンプ制御部は、所定の遅延
時間にあらかじめ設定された遅延回路を備え、外部から
入力されるロウ・アドレス・ストローブ信号に応じて生
成する、上記センスアンプ部のセンスアンプを活性化さ
せるためのセンスアンプ活性化信号を、テストモード時
のみ該遅延回路を介して出力することを特徴とする請求
項１に記載の半導体集積回路。 - 【請求項３】 上記所定の遅延時間は、メモリセルにお
けるストレージノードとトランジスタのゲートとの間が
抵抗体によって接続されたときに、該抵抗体によってス
トレージノードの電位レベルが変化するまでに要する時
間以上であることを特徴とする請求項１又は請求項２に
記載の半導体集積回路。 - 【請求項４】 電荷を蓄える容量とトランジスタによっ
て構成された複数のメモリセルからなるメモリセルアレ
イ部と、 該メモリセルアレイ部の各メモリセルに蓄えられた電荷
をデータとして判別する少なくとも１つのセンスアンプ
で構成されたセンスアンプ部と、 テストモード時に、センスアンプを外部から入力される
所定の信号に応じて遅延させて動作させる、該センスア
ンプ部の動作制御を行うセンスアンプ制御部と、を備え
ること特徴とする半導体集積回路。 - 【請求項５】 上記センスアンプ制御部は、外部から入
力されるロウ・アドレス・ストローブ信号に応じて生成
する、上記センスアンプ部のセンスアンプを活性化させ
るためのセンスアンプ活性化信号を、テストモード時の
み外部から入力される所定の信号に応じて出力すること
を特徴とする請求項４に記載の半導体集積回路。 - 【請求項６】 上記外部から入力される所定の信号は、
ライトイネーブル信号であることを特徴とする請求項４
又は請求項５のいずれかに記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007764A JP2001195900A (ja) | 2000-01-17 | 2000-01-17 | 半導体記憶装置 |
| TW089122231A TW480484B (en) | 2000-01-17 | 2000-10-23 | Semiconductor storage device |
| US09/694,485 US6259640B1 (en) | 2000-01-17 | 2000-10-24 | Semiconductor storage device having a delayed sense amplifier activating signal during a test mode |
| KR10-2000-0063179A KR100383007B1 (ko) | 2000-01-17 | 2000-10-26 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007764A JP2001195900A (ja) | 2000-01-17 | 2000-01-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001195900A true JP2001195900A (ja) | 2001-07-19 |
| JP2001195900A5 JP2001195900A5 (ja) | 2007-02-01 |
Family
ID=18536126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007764A Pending JP2001195900A (ja) | 2000-01-17 | 2000-01-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6259640B1 (ja) |
| JP (1) | JP2001195900A (ja) |
| KR (1) | KR100383007B1 (ja) |
| TW (1) | TW480484B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
| KR100543911B1 (ko) * | 2003-04-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 테스트 회로 |
| US6992939B2 (en) * | 2004-01-26 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
| JP2009020948A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 半導体記憶装置 |
| US7558137B2 (en) | 2006-09-27 | 2009-07-07 | Fujitsu Microelectronics Limited | Semiconductor memory and testing method of same |
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| JP2002230998A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE102006007321A1 (de) * | 2006-02-16 | 2007-08-30 | Infineon Technologies Ag | Integrierte Schaltkreis-Anordnung und Verfahren zum Ermitteln des parasitären ohmschen Widerstands zumindest der Zuleitung zumindest einer Speicherzelle einer integrierten Schaltkreis-Anordnung |
| KR100965773B1 (ko) * | 2008-04-24 | 2010-06-24 | 주식회사 하이닉스반도체 | 메모리소자의 센스앰프제어회로 및 그 제어방법 |
| US7852692B2 (en) * | 2008-06-30 | 2010-12-14 | Freescale Semiconductor, Inc. | Memory operation testing |
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|---|---|---|---|---|
| JPH0428084A (ja) | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04356789A (ja) * | 1990-07-17 | 1992-12-10 | Nec Corp | 半導体メモリ装置 |
| KR0138208B1 (ko) * | 1994-12-08 | 1998-04-28 | 문정환 | 반도체 메모리 소자 |
| KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
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| US6163862A (en) * | 1997-12-01 | 2000-12-19 | International Business Machines Corporation | On-chip test circuit for evaluating an on-chip signal using an external test signal |
| JPH11328972A (ja) * | 1998-05-18 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置、その設計方法およびその検査方法 |
-
2000
- 2000-01-17 JP JP2000007764A patent/JP2001195900A/ja active Pending
- 2000-10-23 TW TW089122231A patent/TW480484B/zh not_active IP Right Cessation
- 2000-10-24 US US09/694,485 patent/US6259640B1/en not_active Expired - Fee Related
- 2000-10-26 KR KR10-2000-0063179A patent/KR100383007B1/ko not_active IP Right Cessation
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| JP2009020948A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010086264A (ko) | 2001-09-10 |
| TW480484B (en) | 2002-03-21 |
| US6259640B1 (en) | 2001-07-10 |
| KR100383007B1 (ko) | 2003-05-09 |
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