JPH05217365A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05217365A JPH05217365A JP4017671A JP1767192A JPH05217365A JP H05217365 A JPH05217365 A JP H05217365A JP 4017671 A JP4017671 A JP 4017671A JP 1767192 A JP1767192 A JP 1767192A JP H05217365 A JPH05217365 A JP H05217365A
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- data
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- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Abstract
(57)【要約】
【目的】 ダイナミックＲＡＭのアクセスタイムおよび
サイクルタイムを短縮することである。 【構成】 ２組のデータバスＤＢａ，ＤＢｂ、２つのイ
コライズ回路１４ａ，１４ｂおよび２つの増幅回路１５
ａ，１５ｂが設けられる。選択信号発生回路１８は、デ
ータバスＤＢａ，ＤＢｂを交互に選択するための選択信
号Ｓａ，Ｓｂを発生する。データバスＤＢａが選択され
たときには、イコライズ回路１４ｂが活性化され、増幅
回路１５ａが活性化される。データバスＤＢｂが選択さ
れたときには、イコライズ回路１４ａが活性化され、増
幅回路１５ｂが活性化される。
サイクルタイムを短縮することである。 【構成】 ２組のデータバスＤＢａ，ＤＢｂ、２つのイ
コライズ回路１４ａ，１４ｂおよび２つの増幅回路１５
ａ，１５ｂが設けられる。選択信号発生回路１８は、デ
ータバスＤＢａ，ＤＢｂを交互に選択するための選択信
号Ｓａ，Ｓｂを発生する。データバスＤＢａが選択され
たときには、イコライズ回路１４ｂが活性化され、増幅
回路１５ａが活性化される。データバスＤＢｂが選択さ
れたときには、イコライズ回路１４ａが活性化され、増
幅回路１５ｂが活性化される。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体記憶装置のアクセス速度の高速化に関す
る。
し、特に半導体記憶装置のアクセス速度の高速化に関す
る。
【０００２】
【従来の技術】図８は、従来のダイナミックランダムア
クセスメモリ（以下、ダイナミックＲＡＭと呼ぶ）の構
成を示すブロック図である。
クセスメモリ（以下、ダイナミックＲＡＭと呼ぶ）の構
成を示すブロック図である。
【０００３】図８のダイナミックＲＡＭ１００におい
て、メモリアレイ１は、複数のビット線対ＢＬ、複数の
ビット線対ＢＬに交差する複数のワード線ＷＬ、および
ビット線対ＢＬとワード線ＷＬとの交点に設けられた複
数のダイナミック型メモリセルＭＣを含む。各ビット線
対ＢＬは、トランスファゲートを構成するＮチャネルＭ
ＯＳトランジスタ３１，３２を介してデータバスＤＢに
接続されている。
て、メモリアレイ１は、複数のビット線対ＢＬ、複数の
ビット線対ＢＬに交差する複数のワード線ＷＬ、および
ビット線対ＢＬとワード線ＷＬとの交点に設けられた複
数のダイナミック型メモリセルＭＣを含む。各ビット線
対ＢＬは、トランスファゲートを構成するＮチャネルＭ
ＯＳトランジスタ３１，３２を介してデータバスＤＢに
接続されている。
【０００４】一方、／ＲＡＳバッファ２は、外部から与
えられるロウアドレスストローブ信号／ＲＡＳを受け、
制御信号φ/RASを発生する。／ＣＡＳバッファ３は、外
部から与えられるコラムアドレスストローブ信号／ＣＡ
Ｓを受け、制御信号φ/CASを発生する。／ＷＥバッファ
４は、外部から与えられるライトイネーブル信号／ＷＥ
を受け、制御信号φ/WE を発生する。
えられるロウアドレスストローブ信号／ＲＡＳを受け、
制御信号φ/RASを発生する。／ＣＡＳバッファ３は、外
部から与えられるコラムアドレスストローブ信号／ＣＡ
Ｓを受け、制御信号φ/CASを発生する。／ＷＥバッファ
４は、外部から与えられるライトイネーブル信号／ＷＥ
を受け、制御信号φ/WE を発生する。
【０００５】Ｘアドレスバッファ５は、外部から与えら
れるアドレス信号Ａ０〜Ａｎを受け、制御信号φ/RASに
応答してＸアドレス信号ＸＡを発生する。Ｘアドレスデ
コーダ６は、Ｘアドレス信号ＸＡに応答して、複数のワ
ード線ＷＬのいずれかを選択する。
れるアドレス信号Ａ０〜Ａｎを受け、制御信号φ/RASに
応答してＸアドレス信号ＸＡを発生する。Ｘアドレスデ
コーダ６は、Ｘアドレス信号ＸＡに応答して、複数のワ
ード線ＷＬのいずれかを選択する。
【０００６】Ｙアドレスバッファ７は、外部から与えら
れるアドレス信号Ａ０〜Ａｎを受け、制御信号φ/RAS，
φ/CASに応答してＹアドレス信号ＹＡを発生する。Ｙア
ドレスデコーダ８は、Ｙアドレス信号ＹＡに応答して複
数のビット線対ＢＬのいずれかを選択するためのコラム
選択信号Ｃ１〜Ｃｍをトランジスタ３１，３２のゲート
に与える。
れるアドレス信号Ａ０〜Ａｎを受け、制御信号φ/RAS，
φ/CASに応答してＹアドレス信号ＹＡを発生する。Ｙア
ドレスデコーダ８は、Ｙアドレス信号ＹＡに応答して複
数のビット線対ＢＬのいずれかを選択するためのコラム
選択信号Ｃ１〜Ｃｍをトランジスタ３１，３２のゲート
に与える。
【０００７】ＡＴＤ発生回路９は、Ｙアドレス信号ＹＡ
の変化を検出して検出信号ＡＴＤを発生する。検出信号
ＡＴＤはパルス状の信号である。信号発生回路１０は、
検出信号ＡＴＤに応答してイコライズ信号ＥＱを発生す
る。信号発生回路１１は、検出信号ＡＴＤに応答して増
幅回路活性化信号ＳＥを発生する。信号発生回路１２
は、検出信号ＡＴＤに応答してＹアドレスデコーダ活性
化信号ＤＥを発生する。
の変化を検出して検出信号ＡＴＤを発生する。検出信号
ＡＴＤはパルス状の信号である。信号発生回路１０は、
検出信号ＡＴＤに応答してイコライズ信号ＥＱを発生す
る。信号発生回路１１は、検出信号ＡＴＤに応答して増
幅回路活性化信号ＳＥを発生する。信号発生回路１２
は、検出信号ＡＴＤに応答してＹアドレスデコーダ活性
化信号ＤＥを発生する。
【０００８】Ｄｉｎバッファ１３は、制御信号φ/WE ，
φ/CAS，φ/RASに応答して、外部から与えられる入力デ
ータＤｉｎをデータバスＤＢに与える。イコライズ回路
１４は、活性化信号ＥＱに応答してデータバスＤＢ上の
電位をイコライズする。増幅回路１５は、活性化信号Ｓ
Ｅに応答してデータバスＤＢ上のデータを増幅する。
φ/CAS，φ/RASに応答して、外部から与えられる入力デ
ータＤｉｎをデータバスＤＢに与える。イコライズ回路
１４は、活性化信号ＥＱに応答してデータバスＤＢ上の
電位をイコライズする。増幅回路１５は、活性化信号Ｓ
Ｅに応答してデータバスＤＢ上のデータを増幅する。
【０００９】信号発生回路１６は、制御信号φ/CAS，φ
/WE に応答して出力回路活性化信号ＯＥを発生する。出
力回路１７は、活性化信号ＯＥに応答して、増幅回路１
５により増幅されたデータを出力データＤｏｕｔとして
出力する。
/WE に応答して出力回路活性化信号ＯＥを発生する。出
力回路１７は、活性化信号ＯＥに応答して、増幅回路１
５により増幅されたデータを出力データＤｏｕｔとして
出力する。
【００１０】次に、図９の信号波形図を参照しながら図
８のダイナミックＲＡＭの通常の読出動作を説明する。
８のダイナミックＲＡＭの通常の読出動作を説明する。
【００１１】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答してＸアドレスＸＡがＸアドレスデコーダ
６に与えられる。それにより、複数のワード線ＷＬのい
ずれか１つが選択される。その結果、選択されたワード
線ＷＬに接続される複数のメモリセルＭＣからそれぞれ
対応するビット線対ＢＬにデータが読出される。
下がりに応答してＸアドレスＸＡがＸアドレスデコーダ
６に与えられる。それにより、複数のワード線ＷＬのい
ずれか１つが選択される。その結果、選択されたワード
線ＷＬに接続される複数のメモリセルＭＣからそれぞれ
対応するビット線対ＢＬにデータが読出される。
【００１２】アドレス信号Ａ０〜ＡｎがＸアドレスＸＡ
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
てイコライズ信号ＥＱが“Ｈ”に立上がる。それによ
り、イコライズ回路１４が活性化され、データバスＤＢ
の電位がイコライズされる。同時に、活性化信号ＤＥが
“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８
が活性化される。
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
てイコライズ信号ＥＱが“Ｈ”に立上がる。それによ
り、イコライズ回路１４が活性化され、データバスＤＢ
の電位がイコライズされる。同時に、活性化信号ＤＥが
“Ｈ”に立上がる。それにより、Ｙアドレスデコーダ８
が活性化される。
【００１３】一定時間経過後検出信号ＡＴＤが“Ｌ”に
立下がる。検出信号ＡＴＤの立下がりに応答してイコラ
イズ信号ＥＱが“Ｌ”に立下がる。それにより、データ
バスＤＢのイコライズが終了する。
立下がる。検出信号ＡＴＤの立下がりに応答してイコラ
イズ信号ＥＱが“Ｌ”に立下がる。それにより、データ
バスＤＢのイコライズが終了する。
【００１４】Ｙアドレスデコーダ８は、コラム選択信号
Ｃ１〜Ｃｍのいずれか１つを“Ｈ”に立上げる。それに
より、１つのビット線対ＢＬが選択され、対応するトラ
ンジスタ３１，３２がオンする。その結果、選択された
ビット線対ＢＬからデータバスＤＢにデータが読出され
る。
Ｃ１〜Ｃｍのいずれか１つを“Ｈ”に立上げる。それに
より、１つのビット線対ＢＬが選択され、対応するトラ
ンジスタ３１，３２がオンする。その結果、選択された
ビット線対ＢＬからデータバスＤＢにデータが読出され
る。
【００１５】また、検出信号ＡＴＤの立下がりに応答し
て、活性化信号ＳＥが“Ｈ”に立上がる。それにより、
増幅回路１５が活性化され、データバスＤＢ上のデータ
が増幅される。増幅回路１５により増幅されたデータは
出力回路１７に高速に与えられる。出力回路１７にデー
タが与えられた後、動作電流を抑えるために活性化信号
ＤＥおよび活性化信号ＳＥが“Ｌ”に立下がる。
て、活性化信号ＳＥが“Ｈ”に立上がる。それにより、
増幅回路１５が活性化され、データバスＤＢ上のデータ
が増幅される。増幅回路１５により増幅されたデータは
出力回路１７に高速に与えられる。出力回路１７にデー
タが与えられた後、動作電流を抑えるために活性化信号
ＤＥおよび活性化信号ＳＥが“Ｌ”に立下がる。
【００１６】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、同様にして、イコラ
イズ回路１４によりデータバスＤＢの電位がイコライズ
され、その後、増幅回路１５によりデータバスＤＢに読
出されたデータが増幅され、増幅されたデータが出力回
路１７に高速に与えられる。
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、同様にして、イコラ
イズ回路１４によりデータバスＤＢの電位がイコライズ
され、その後、増幅回路１５によりデータバスＤＢに読
出されたデータが増幅され、増幅されたデータが出力回
路１７に高速に与えられる。
【００１７】活性化信号ＯＥが“Ｈ”に立上がると、出
力回路１７が活性化される。それにより、出力回路１７
が出力データＤｏｕｔを供給する。
力回路１７が活性化される。それにより、出力回路１７
が出力データＤｏｕｔを供給する。
【００１８】次に、図１０の信号波形図を参照しながら
図８のダイナミックＲＡＭのスタティックコラムモード
動作を説明する。
図８のダイナミックＲＡＭのスタティックコラムモード
動作を説明する。
【００１９】スタティックコラムモードでは、Ｙアドレ
スが変化するごとにデータがアクセスされる。コラムア
ドレスストローブ信号／ＣＡＳが“Ｌ”のときにデータ
が出力される。
スが変化するごとにデータがアクセスされる。コラムア
ドレスストローブ信号／ＣＡＳが“Ｌ”のときにデータ
が出力される。
【００２０】まず、ロウアドレスストローブ信号／ＲＡ
Ｓの立下がりに応答して、ＸアドレスＸＡがＸアドレス
デコーダ６に与えられる。それにより、複数のワード線
ＷＬのいずれか１つが選択される。その結果、選択され
たワード線ＷＬに接続された複数のメモリセルＭＣから
それぞれ対応するビット線対ＢＬにデータが読出され
る。
Ｓの立下がりに応答して、ＸアドレスＸＡがＸアドレス
デコーダ６に与えられる。それにより、複数のワード線
ＷＬのいずれか１つが選択される。その結果、選択され
たワード線ＷＬに接続された複数のメモリセルＭＣから
それぞれ対応するビット線対ＢＬにデータが読出され
る。
【００２１】アドレス信号Ａ０〜ＡｎがＸアドレスＸＡ
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て活性化信号ＥＱが“Ｈ”に立上がる。それにより、イ
コライズ回路１４が活性化され、データバスＤＢの電位
がイコライズされる。同時に、活性化信号ＤＥが“Ｈ”
に立上がる。それにより、Ｙアドレスデコーダ８が活性
化される。
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て活性化信号ＥＱが“Ｈ”に立上がる。それにより、イ
コライズ回路１４が活性化され、データバスＤＢの電位
がイコライズされる。同時に、活性化信号ＤＥが“Ｈ”
に立上がる。それにより、Ｙアドレスデコーダ８が活性
化される。
【００２２】一定時間経過後検出信号ＡＴＤが“Ｌ”に
立下がる。検出信号ＡＴＤの立下がりに応答してイコラ
イズ信号ＥＱが“Ｌ”に立下がる。それにより、データ
バスＤＢのイコライズが終了する。
立下がる。検出信号ＡＴＤの立下がりに応答してイコラ
イズ信号ＥＱが“Ｌ”に立下がる。それにより、データ
バスＤＢのイコライズが終了する。
【００２３】Ｙアドレスデコーダ８は、コラム選択信号
Ｃ１〜Ｃｍのいずれか１つを“Ｈ”に立上げる。それに
より、１つのビット線対ＢＬが選択され、対応するトラ
ンジスタ３１，３２がオンする。その結果、選択された
ビット線対ＢＬからデータバスＤＢにＹアドレスＹＡ１
のデータが読出される。
Ｃ１〜Ｃｍのいずれか１つを“Ｈ”に立上げる。それに
より、１つのビット線対ＢＬが選択され、対応するトラ
ンジスタ３１，３２がオンする。その結果、選択された
ビット線対ＢＬからデータバスＤＢにＹアドレスＹＡ１
のデータが読出される。
【００２４】また、検出信号ＡＴＤの立下がりに応答し
て活性化信号ＳＥが“Ｈ”に立上がる。それにより、増
幅回路１５が活性化され、データバスＤＢ上のデータが
増幅される。増幅回路１５により増幅されたデータは出
力回路１７に高速に与えられる。活性化信号ＤＥおよび
活性化信号ＳＥはそれぞれ立上がりから一定時間経過後
“Ｌ”に立下がる。
て活性化信号ＳＥが“Ｈ”に立上がる。それにより、増
幅回路１５が活性化され、データバスＤＢ上のデータが
増幅される。増幅回路１５により増幅されたデータは出
力回路１７に高速に与えられる。活性化信号ＤＥおよび
活性化信号ＳＥはそれぞれ立上がりから一定時間経過後
“Ｌ”に立下がる。
【００２５】活性化信号ＯＥが“Ｈ”に立上がると、出
力回路１７が活性化される。それにより、アドレスＹＡ
１のデータが出力データＤｏｕｔとして出力される。
力回路１７が活性化される。それにより、アドレスＹＡ
１のデータが出力データＤｏｕｔとして出力される。
【００２６】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、イコライズ回路１４
によりデータバスＤＢの電位がイコライズされ、その
後、増幅回路１５によりデータバスＤＢに読出されたＹ
アドレスＹＡ３のデータが増幅される。このとき、出力
回路１７は活性化されているので、ＹアドレスＹＡ２の
データが出力データＤｏｕｔとして出力される。
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、イコライズ回路１４
によりデータバスＤＢの電位がイコライズされ、その
後、増幅回路１５によりデータバスＤＢに読出されたＹ
アドレスＹＡ３のデータが増幅される。このとき、出力
回路１７は活性化されているので、ＹアドレスＹＡ２の
データが出力データＤｏｕｔとして出力される。
【００２７】さらに、アドレス信号Ａ０〜ＡｎがＹアド
レスＹＡ２からＹアドレスＹＡ３に変化すると、検出信
号ＡＴＤが“Ｈ”に立上がる。それにより、イコライズ
回路１４によりデータバスＤＢの電位がイコライズさ
れ、その後、増幅回路１５により、データバスＤＢ上に
読出されたＹアドレスＹＡ３のデータが増幅される。こ
のとき、出力回路１７は活性化されているので、Ｙアド
レスＹＡ３のデータが出力データＤｏｕｔとして出力さ
れる。
レスＹＡ２からＹアドレスＹＡ３に変化すると、検出信
号ＡＴＤが“Ｈ”に立上がる。それにより、イコライズ
回路１４によりデータバスＤＢの電位がイコライズさ
れ、その後、増幅回路１５により、データバスＤＢ上に
読出されたＹアドレスＹＡ３のデータが増幅される。こ
のとき、出力回路１７は活性化されているので、Ｙアド
レスＹＡ３のデータが出力データＤｏｕｔとして出力さ
れる。
【００２８】このように、Ｙアドレスの変化に応答し
て、データが順次出力される。
て、データが順次出力される。
【００２９】
【発明が解決しようとする課題】上記のように、従来の
ダイナミックＲＡＭでは、検出信号ＡＴＤが“Ｈ”に立
上がった後に、データバスＤＢがイコライズされる。デ
ータバスＤＢのイコライズが完了してデータバスＤＢの
電位が同電位になるまでは、増幅回路１５を動作させる
ことはできない。そのため、イコライズに要する時間だ
けデータのアクセスタイムが長くなる。
ダイナミックＲＡＭでは、検出信号ＡＴＤが“Ｈ”に立
上がった後に、データバスＤＢがイコライズされる。デ
ータバスＤＢのイコライズが完了してデータバスＤＢの
電位が同電位になるまでは、増幅回路１５を動作させる
ことはできない。そのため、イコライズに要する時間だ
けデータのアクセスタイムが長くなる。
【００３０】また、スタティックコラムモードにおい
て、増幅回路１５によりデータバスＤＢ上のデータが増
幅されるまで、出力回路１７によりデータを出力するこ
とはできない。そのため、アクセスタイムおよびサイク
ルタイムを短縮することができない。
て、増幅回路１５によりデータバスＤＢ上のデータが増
幅されるまで、出力回路１７によりデータを出力するこ
とはできない。そのため、アクセスタイムおよびサイク
ルタイムを短縮することができない。
【００３１】この発明の目的は、メモリアレイからデー
タバスにデータが読出されると直ちに増幅回路を動作さ
せることが可能であり、高速にデータをアクセスするこ
とができる半導体記憶装置を得ることである。
タバスにデータが読出されると直ちに増幅回路を動作さ
せることが可能であり、高速にデータをアクセスするこ
とができる半導体記憶装置を得ることである。
【００３２】この発明の他の目的は、スタティックコラ
ムモードにおいてアクセスタイムおよびサイクルタイム
が短縮可能な半導体記憶装置を得ることである。
ムモードにおいてアクセスタイムおよびサイクルタイム
が短縮可能な半導体記憶装置を得ることである。
【００３３】
【課題を解決するための手段】第１の発明にかかる半導
体記憶装置は、データを記憶するメモリ手段、第１およ
び第２のデータバス、データバス選択手段、接続手段、
第１および第２の電位設定手段、第１および第２の増幅
手段、および活性化手段を備える。
体記憶装置は、データを記憶するメモリ手段、第１およ
び第２のデータバス、データバス選択手段、接続手段、
第１および第２の電位設定手段、第１および第２の増幅
手段、および活性化手段を備える。
【００３４】第１および第２のデータバスは、メモリ手
段から読出されたデータを伝達する。データバス選択手
段は、第１および第２のデータバスを交互に選択する。
接続手段は、データバス選択手段により選択されたデー
タバスをメモリ手段に接続する。第１の電位設定手段
は、第１のデータバスを所定の電位に設定する。第２の
電位設定手段は、第２のデータバスを所定の電位に設定
する。第１の増幅手段は、第１のデータバス上のデータ
を増幅する。第２の増幅手段は、第２のデータバス上の
データを増幅する。
段から読出されたデータを伝達する。データバス選択手
段は、第１および第２のデータバスを交互に選択する。
接続手段は、データバス選択手段により選択されたデー
タバスをメモリ手段に接続する。第１の電位設定手段
は、第１のデータバスを所定の電位に設定する。第２の
電位設定手段は、第２のデータバスを所定の電位に設定
する。第１の増幅手段は、第１のデータバス上のデータ
を増幅する。第２の増幅手段は、第２のデータバス上の
データを増幅する。
【００３５】活性化手段は、データバス選択手段により
第１のデータバスが選択されたときに第２の電位設定手
段および第１の増幅手段を活性化し、データバス選択手
段により第２のデータバスが選択されたときに第１の電
位設定手段および第２の増幅手段を活性化する。
第１のデータバスが選択されたときに第２の電位設定手
段および第１の増幅手段を活性化し、データバス選択手
段により第２のデータバスが選択されたときに第１の電
位設定手段および第２の増幅手段を活性化する。
【００３６】その半導体記憶装置は、アドレス変化検出
手段をさらに含んでもよい。アドレス変化検出手段は、
外部から与えられるアドレス信号の変化を検出して検出
信号を発生する。
手段をさらに含んでもよい。アドレス変化検出手段は、
外部から与えられるアドレス信号の変化を検出して検出
信号を発生する。
【００３７】データバス選択手段は、検出信号に応答し
て、第１のデータバスを選択する第１の選択信号および
第２のデータバスを選択する第２の選択信号を交互に発
生する。活性化手段は、第１の選択信号に応答して第２
の電位設定手段および第１の増幅手段を活性化し、第２
の選択信号に応答して第１の電位設定手段および第２の
増幅手段を活性化する。
て、第１のデータバスを選択する第１の選択信号および
第２のデータバスを選択する第２の選択信号を交互に発
生する。活性化手段は、第１の選択信号に応答して第２
の電位設定手段および第１の増幅手段を活性化し、第２
の選択信号に応答して第１の電位設定手段および第２の
増幅手段を活性化する。
【００３８】第１のデータバスは第１の１対のデータバ
ス線を含み、第２のデータバスは第２の１対のデータバ
ス線を含む。第１の電位設定手段は、第１の１対のデー
タバス線の電位をイコライズする第１のイコライズ手段
を含み、第２の電位設定手段は、第２の１対のデータバ
ス線の電位をイコライズする第２のイコライズ手段を含
む。
ス線を含み、第２のデータバスは第２の１対のデータバ
ス線を含む。第１の電位設定手段は、第１の１対のデー
タバス線の電位をイコライズする第１のイコライズ手段
を含み、第２の電位設定手段は、第２の１対のデータバ
ス線の電位をイコライズする第２のイコライズ手段を含
む。
【００３９】第２の発明にかかる半導体記憶装置は、デ
ータを記憶するメモリ手段、第１および第２のデータバ
ス、データバス選択手段、接続手段、第１および第２の
増幅手段、第１および第２の出力手段、および活性化手
段を備える。
ータを記憶するメモリ手段、第１および第２のデータバ
ス、データバス選択手段、接続手段、第１および第２の
増幅手段、第１および第２の出力手段、および活性化手
段を備える。
【００４０】第１および第２のデータバスは、メモリ手
段から読出されたデータを伝達する。データバス選択手
段は、第１および第２のデータバスを交互に選択する。
接続手段は、データバス選択手段により選択されたデー
タバスをメモリ手段に接続する。
段から読出されたデータを伝達する。データバス選択手
段は、第１および第２のデータバスを交互に選択する。
接続手段は、データバス選択手段により選択されたデー
タバスをメモリ手段に接続する。
【００４１】第１の増幅手段は、第１のデータバス上の
データを増幅する。第２の増幅手段は、第２のデータバ
ス上のデータを増幅する。第１の出力手段は、第１のデ
ータバス上のデータを出力する。第２の出力手段は、第
２のデータバス上のデータを出力する。
データを増幅する。第２の増幅手段は、第２のデータバ
ス上のデータを増幅する。第１の出力手段は、第１のデ
ータバス上のデータを出力する。第２の出力手段は、第
２のデータバス上のデータを出力する。
【００４２】活性化手段は、データバス選択手段により
第１のデータバスが選択されたときに第１の増幅手段お
よび第２の出力手段を活性化し、データバス選択手段に
より第２のデータバスが選択されたときに第２の増幅手
段および第１の出力手段を活性化する。
第１のデータバスが選択されたときに第１の増幅手段お
よび第２の出力手段を活性化し、データバス選択手段に
より第２のデータバスが選択されたときに第２の増幅手
段および第１の出力手段を活性化する。
【００４３】その半導体記憶装置はアドレス変化検出手
段をさらに含んでもよい。アドレス変化検出手段は、外
部から与えられるアドレス信号の変化を検出して検出信
号を発生する。
段をさらに含んでもよい。アドレス変化検出手段は、外
部から与えられるアドレス信号の変化を検出して検出信
号を発生する。
【００４４】データバス選択手段は、検出信号に応答し
て、第１のデータバスを選択する第１の選択信号および
第２のデータバスを選択する第２の選択信号を交互に発
生する。活性化手段は、第１の選択信号に応答して第１
の増幅手段および第２の出力手段を活性化し、第２の選
択信号に応答して第２の増幅手段および第１の出力手段
を活性化する。
て、第１のデータバスを選択する第１の選択信号および
第２のデータバスを選択する第２の選択信号を交互に発
生する。活性化手段は、第１の選択信号に応答して第１
の増幅手段および第２の出力手段を活性化し、第２の選
択信号に応答して第２の増幅手段および第１の出力手段
を活性化する。
【００４５】その半導体記憶装置は、第１および第２の
電位設定手段および制御手段をさらに含んでもよい。第
１の電位設定手段は、第１のデータバスを所定の電位に
設定し、第２の電位設定手段は、第２のデータバスを所
定の電位に設定する。制御手段は、データバス選択手段
により第１のデータバスが選択されたときに第２の電位
設定手段を活性化し、データバス選択手段により第２の
データバスが選択されたときに第１の電位設定手段を活
性化する。
電位設定手段および制御手段をさらに含んでもよい。第
１の電位設定手段は、第１のデータバスを所定の電位に
設定し、第２の電位設定手段は、第２のデータバスを所
定の電位に設定する。制御手段は、データバス選択手段
により第１のデータバスが選択されたときに第２の電位
設定手段を活性化し、データバス選択手段により第２の
データバスが選択されたときに第１の電位設定手段を活
性化する。
【００４６】
【作用】第１の発明にかかる半導体記憶装置において
は、第１および第２のデータバスが交互に選択され、選
択されたデータバスがメモリ手段に接続される。第１の
データバスが選択されると、第１の増幅手段が活性化さ
れ、メモリ手段から第１のデータバスに読出されたデー
タが増幅される。このとき、第２の電位設定手段が活性
化される。それにより、第２のデータバスが所定の電位
に設定される。
は、第１および第２のデータバスが交互に選択され、選
択されたデータバスがメモリ手段に接続される。第１の
データバスが選択されると、第１の増幅手段が活性化さ
れ、メモリ手段から第１のデータバスに読出されたデー
タが増幅される。このとき、第２の電位設定手段が活性
化される。それにより、第２のデータバスが所定の電位
に設定される。
【００４７】逆に、第２のデータバスが選択されると、
第２の増幅手段が活性化され、メモリ手段から第２のデ
ータバスに読出されたデータが増幅される。このとき、
第１の電位設定手段が活性化される。それにより、第１
のデータバスが所定の電位に設定される。
第２の増幅手段が活性化され、メモリ手段から第２のデ
ータバスに読出されたデータが増幅される。このとき、
第１の電位設定手段が活性化される。それにより、第１
のデータバスが所定の電位に設定される。
【００４８】このように、一方のデータバスが選択され
たときには、そのデータバスは前のサイクルで既に所定
の電位に設定されている。そのため、データバスに読出
されたデータを直ちに増幅することができる。したがっ
て、アクセスタイムを短縮することができる。
たときには、そのデータバスは前のサイクルで既に所定
の電位に設定されている。そのため、データバスに読出
されたデータを直ちに増幅することができる。したがっ
て、アクセスタイムを短縮することができる。
【００４９】第２の発明にかかる半導体記憶装置におい
ては、第１および第２のデータバスが交互に選択され、
選択されたデータバスがメモリ手段に接続される。第１
のデータバスが選択されると、第１の増幅手段が活性化
され、メモリ手段から第１のデータバスに読出されたデ
ータが増幅される。このとき、第２の出力手段が活性化
される。それにより、前のサイクルで増幅された第２の
データバス上のデータが出力される。
ては、第１および第２のデータバスが交互に選択され、
選択されたデータバスがメモリ手段に接続される。第１
のデータバスが選択されると、第１の増幅手段が活性化
され、メモリ手段から第１のデータバスに読出されたデ
ータが増幅される。このとき、第２の出力手段が活性化
される。それにより、前のサイクルで増幅された第２の
データバス上のデータが出力される。
【００５０】逆に、第２のデータバスが選択されると、
第２の増幅手段が活性化され、メモリ手段から第２のデ
ータバスに読出されたデータが増幅される。このとき、
第１の出力手段が活性化される。それにより、前のサイ
クルで増幅された第１のデータバス上のデータが出力さ
れる。
第２の増幅手段が活性化され、メモリ手段から第２のデ
ータバスに読出されたデータが増幅される。このとき、
第１の出力手段が活性化される。それにより、前のサイ
クルで増幅された第１のデータバス上のデータが出力さ
れる。
【００５１】このように、一方のデータバスが選択され
たときには、他方のデータバス上のデータは前のサイク
ルで既に増幅されている。そのため、一方のデータバス
が選択されるとすぐに、他方のデータバス上のデータを
出力することができる。したがって、アクセスタイムお
よびサイクルタイムを短縮することができる。
たときには、他方のデータバス上のデータは前のサイク
ルで既に増幅されている。そのため、一方のデータバス
が選択されるとすぐに、他方のデータバス上のデータを
出力することができる。したがって、アクセスタイムお
よびサイクルタイムを短縮することができる。
【００５２】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００５３】図１は、この発明の第１の実施例によるダ
イナミックＲＡＭの構成を示すブロック図である。図１
のダイナミックＲＡＭ１００ａは、２組のデータバスＤ
Ｂａ，ＤＢｂ、２つのイコライズ回路１４ａ，１４ｂお
よび２つの増幅回路１５ａ，１５ｂを含む。データバス
ＤＢａ，ＤＢｂの各々は２本のデータバス線からなる。
イナミックＲＡＭの構成を示すブロック図である。図１
のダイナミックＲＡＭ１００ａは、２組のデータバスＤ
Ｂａ，ＤＢｂ、２つのイコライズ回路１４ａ，１４ｂお
よび２つの増幅回路１５ａ，１５ｂを含む。データバス
ＤＢａ，ＤＢｂの各々は２本のデータバス線からなる。
【００５４】各ビット線対ＢＬに接続されるトランジス
タ３１，３２は、ＮチャネルＭＯＳトランジスタ３３，
３４を介してデータバスＤＢａに接続されかつＮチャネ
ルＭＯＳトランジスタ３５，３６を介してデータバスＤ
Ｂｂに接続されている。
タ３１，３２は、ＮチャネルＭＯＳトランジスタ３３，
３４を介してデータバスＤＢａに接続されかつＮチャネ
ルＭＯＳトランジスタ３５，３６を介してデータバスＤ
Ｂｂに接続されている。
【００５５】Ｄｉｎバッファ１３は、ＮチャネルＭＯＳ
トランジスタ３７，３８を介してデータバスＤＢａに接
続され、ＮチャネルＭＯＳトランジスタ３９，４０を介
してデータバスＤＢｂに接続されている。イコライズ回
路１４ａおよび増幅回路１５ａはデータバスＤＢａに接
続され、イコライズ回路１４ｂおよび増幅回路１５ｂは
データバスＤＢｂに接続されている。増幅回路１５ａ，
１５ｂの出力端子は出力回路１７に接続されている。
トランジスタ３７，３８を介してデータバスＤＢａに接
続され、ＮチャネルＭＯＳトランジスタ３９，４０を介
してデータバスＤＢｂに接続されている。イコライズ回
路１４ａおよび増幅回路１５ａはデータバスＤＢａに接
続され、イコライズ回路１４ｂおよび増幅回路１５ｂは
データバスＤＢｂに接続されている。増幅回路１５ａ，
１５ｂの出力端子は出力回路１７に接続されている。
【００５６】このダイナミックＲＡＭ１００ａは、選択
信号発生回路１８および信号発生回路１９をさらに含
む。選択信号発生回路１８は、検出信号ＡＴＤに応答し
て選択信号Ｓａ，Ｓｂを発生する。選択信号Ｓａは、ト
ランジスタ３３，３４，３７，３８のゲートおよびイコ
ライズ回路１４ｂに与えられる。選択信号Ｓｂは、トラ
ンジスタ３５，３６，３９，４０のゲートおよびイコラ
イズ回路１４ａに与えられる。
信号発生回路１８および信号発生回路１９をさらに含
む。選択信号発生回路１８は、検出信号ＡＴＤに応答し
て選択信号Ｓａ，Ｓｂを発生する。選択信号Ｓａは、ト
ランジスタ３３，３４，３７，３８のゲートおよびイコ
ライズ回路１４ｂに与えられる。選択信号Ｓｂは、トラ
ンジスタ３５，３６，３９，４０のゲートおよびイコラ
イズ回路１４ａに与えられる。
【００５７】信号発生回路１９ａは、ＡＮＤゲート１９
１，１９２を含む。信号発生回路１９ａは、選択信号Ｓ
ａ，Ｓｂおよび活性化信号ＳＥに応答して、活性化信号
ＳＥａ，ＳＥｂを発生する。活性化信号ＳＥａは増幅回
路１５ａに与えられ、活性化信号ＳＥｂは増幅回路１５
ｂに与えられる。
１，１９２を含む。信号発生回路１９ａは、選択信号Ｓ
ａ，Ｓｂおよび活性化信号ＳＥに応答して、活性化信号
ＳＥａ，ＳＥｂを発生する。活性化信号ＳＥａは増幅回
路１５ａに与えられ、活性化信号ＳＥｂは増幅回路１５
ｂに与えられる。
【００５８】このダイナミックＲＡＭ１００ａの他の部
分の構成は、図８に示されるダイナミックＲＡＭ１００
の対応する部分の構成と同様である。このダイナミック
ＲＡＭ１００ａは１チップ上に形成される。
分の構成は、図８に示されるダイナミックＲＡＭ１００
の対応する部分の構成と同様である。このダイナミック
ＲＡＭ１００ａは１チップ上に形成される。
【００５９】次に、図２の信号波形図を参照しながら図
１のダイナミックＲＡＭ１００ａの通常の読出動作を説
明する。
１のダイナミックＲＡＭ１００ａの通常の読出動作を説
明する。
【００６０】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答してＸアドレスＸＡがＸアドレスデコーダ
６に与えられると、複数のワード線ＷＬのうち１つが選
択される。それにより、選択されたワード線ＷＬに接続
された複数のメモリセルＭＣからそれぞれ対応するビッ
ト線対ＢＬにデータが読出される。
下がりに応答してＸアドレスＸＡがＸアドレスデコーダ
６に与えられると、複数のワード線ＷＬのうち１つが選
択される。それにより、選択されたワード線ＷＬに接続
された複数のメモリセルＭＣからそれぞれ対応するビッ
ト線対ＢＬにデータが読出される。
【００６１】アドレス信号Ａ０〜ＡｎがＸアドレスＸＡ
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが
“Ｌ”に立下がる。それにより、トランジスタ３３，３
４，３７，３８がオンし、トランジスタ３５，３６，３
９，４０がオフする。同時に、イコライズ回路１４ａが
非活性状態となり、イコライズ回路１４ｂが活性状態と
なる。
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが
“Ｌ”に立下がる。それにより、トランジスタ３３，３
４，３７，３８がオンし、トランジスタ３５，３６，３
９，４０がオフする。同時に、イコライズ回路１４ａが
非活性状態となり、イコライズ回路１４ｂが活性状態と
なる。
【００６２】また、検出信号ＡＴＤの立上がりに応答し
て、活性化信号ＤＥが“Ｈ”に立上がる。それにより、
Ｙアドレスデコーダ８が活性化される。その結果、コラ
ム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上が
る。その結果、複数のビット線対ＢＬのいずれか１つが
選択され、対応するトランジスタ３１，３２がオンす
る。それにより、選択されたビット線対ＢＬからデータ
バスＤＢａにデータが読出される。このとき、データバ
スＤＢｂは、イコライズ回路１４ｂにより同電位にイコ
ライズされる。
て、活性化信号ＤＥが“Ｈ”に立上がる。それにより、
Ｙアドレスデコーダ８が活性化される。その結果、コラ
ム選択信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上が
る。その結果、複数のビット線対ＢＬのいずれか１つが
選択され、対応するトランジスタ３１，３２がオンす
る。それにより、選択されたビット線対ＢＬからデータ
バスＤＢａにデータが読出される。このとき、データバ
スＤＢｂは、イコライズ回路１４ｂにより同電位にイコ
ライズされる。
【００６３】検出信号ＡＴＤの立上がりから一定時間遅
延の後、検出信号ＳＥａが“Ｈ”に立上がる。それによ
り、増幅回路１５ａが活性化され、データバスＤＢａ上
のデータが増幅され、増幅されたデータが出力回路１７
に高速に与えられる。このとき、活性化信号ＳＥｂは
“Ｌ”のまま変化しない。そのため、増幅回路１５ｂは
非活性状態のままである。検出信号ＡＴＤは立上がりか
ら一定時間経過後“Ｌ”に立下がる。同様に、活性化信
号ＤＥおよび活性化信号ＳＥａもそれぞれ一定時間経過
後“Ｌ”に立下がる。
延の後、検出信号ＳＥａが“Ｈ”に立上がる。それによ
り、増幅回路１５ａが活性化され、データバスＤＢａ上
のデータが増幅され、増幅されたデータが出力回路１７
に高速に与えられる。このとき、活性化信号ＳＥｂは
“Ｌ”のまま変化しない。そのため、増幅回路１５ｂは
非活性状態のままである。検出信号ＡＴＤは立上がりか
ら一定時間経過後“Ｌ”に立下がる。同様に、活性化信
号ＤＥおよび活性化信号ＳＥａもそれぞれ一定時間経過
後“Ｌ”に立下がる。
【００６４】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答
して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂ
が“Ｈ”に立上がる。それにより、トランジスタ３３，
３４，３７，３８がオフし、トランジスタ３５，３６，
３９，４０がオンする。同時に、イコライズ回路１４ａ
が活性状態になり、イコライズ回路１４ｂが非活性状態
になる。
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答
して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂ
が“Ｈ”に立上がる。それにより、トランジスタ３３，
３４，３７，３８がオフし、トランジスタ３５，３６，
３９，４０がオンする。同時に、イコライズ回路１４ａ
が活性状態になり、イコライズ回路１４ｂが非活性状態
になる。
【００６５】また、検出信号ＡＴＤの立上がりに応答し
て、活性化信号ＤＥが“Ｈ”に立上がる。それにより、
Ｙアドレスデコーダ８が活性化され、コラム選択信号Ｃ
１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結
果、複数のビット線対ＢＬのいずれか１つが選択され、
対応するトランジスタ３１，３２がオンする。それによ
り、選択されたビット線対ＢＬからデータバスＤＢｂに
データが読出される。このとき、データバスＤＢａは、
イコライズ回路１４ａにより同電位にイコライズされ
る。
て、活性化信号ＤＥが“Ｈ”に立上がる。それにより、
Ｙアドレスデコーダ８が活性化され、コラム選択信号Ｃ
１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。その結
果、複数のビット線対ＢＬのいずれか１つが選択され、
対応するトランジスタ３１，３２がオンする。それによ
り、選択されたビット線対ＢＬからデータバスＤＢｂに
データが読出される。このとき、データバスＤＢａは、
イコライズ回路１４ａにより同電位にイコライズされ
る。
【００６６】検出信号ＡＴＤの立上がりから一定時間遅
延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それに
より、増幅回路１５ｂが活性化され、データバスＤＢｂ
上のデータが増幅され、増幅されたデータが出力回路１
７に高速に与えられる。。このとき、活性化信号ＳＥａ
は“Ｌ”のまま変化しない。したがって、増幅回路１５
ａは非活性状態のままである。検出信号ＡＴＤは立上が
りから一定時間経過後“Ｌ”に立下がる。同様に、活性
化信号ＤＥおよび活性化信号ＳＥｂもそれぞれ一定時間
経過後“Ｌ”に立下がる。
延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それに
より、増幅回路１５ｂが活性化され、データバスＤＢｂ
上のデータが増幅され、増幅されたデータが出力回路１
７に高速に与えられる。。このとき、活性化信号ＳＥａ
は“Ｌ”のまま変化しない。したがって、増幅回路１５
ａは非活性状態のままである。検出信号ＡＴＤは立上が
りから一定時間経過後“Ｌ”に立下がる。同様に、活性
化信号ＤＥおよび活性化信号ＳＥｂもそれぞれ一定時間
経過後“Ｌ”に立下がる。
【００６７】コラムアドレスストローブ信号／ＣＡＳの
立下がりに応答して、アウトプットイネーブル信号ＯＥ
が“Ｈ”に立上がる。それにより、出力回路１７が活性
化され、増幅回路１５ｂにより増幅されたデータが出力
データＤｏｕｔとして出力される。
立下がりに応答して、アウトプットイネーブル信号ＯＥ
が“Ｈ”に立上がる。それにより、出力回路１７が活性
化され、増幅回路１５ｂにより増幅されたデータが出力
データＤｏｕｔとして出力される。
【００６８】このように、期間Ｔ１においては、選択さ
れたビット線対ＢＬからデータバスＤＢａに読出された
データが増幅され、かつデータバスＤＢｂの電位がイコ
ライズされる。期間Ｔ２においては、選択されたビット
線対ＢＬからデータバスＤＢｂに読出されたデータが増
幅され、かつデータバスＤＢａの電位がイコライズされ
る。Ｙアドレスが変化するごとに期間Ｔ１の動作および
期間Ｔ２の動作が交互に繰返される。
れたビット線対ＢＬからデータバスＤＢａに読出された
データが増幅され、かつデータバスＤＢｂの電位がイコ
ライズされる。期間Ｔ２においては、選択されたビット
線対ＢＬからデータバスＤＢｂに読出されたデータが増
幅され、かつデータバスＤＢａの電位がイコライズされ
る。Ｙアドレスが変化するごとに期間Ｔ１の動作および
期間Ｔ２の動作が交互に繰返される。
【００６９】上記の実施例では、Ｙアドレスの変化後直
ちに増幅回路を活性化することができるので、アクセス
タイムを短縮することが可能となる。
ちに増幅回路を活性化することができるので、アクセス
タイムを短縮することが可能となる。
【００７０】図３は、選択信号発生回路１８の詳細な構
成を示す回路図である。選択信号発生回路１８は、Ｐチ
ャネルＭＯＳトランジスタＰ１，Ｐ２、ＮチャネルＭＯ
ＳトランジスタＮ１〜Ｎ８、インバータＧ３およびキャ
パシタＣａ，Ｃｂを含む。トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２が差動増幅器を構成する。
成を示す回路図である。選択信号発生回路１８は、Ｐチ
ャネルＭＯＳトランジスタＰ１，Ｐ２、ＮチャネルＭＯ
ＳトランジスタＮ１〜Ｎ８、インバータＧ３およびキャ
パシタＣａ，Ｃｂを含む。トランジスタＰ１，Ｐ２，Ｎ
１，Ｎ２が差動増幅器を構成する。
【００７１】ここで、選択信号Ｓａが“Ｈ”でありかつ
選択信号Ｓｂが“Ｌ”であると仮定する。検出信号ＡＴ
Ｄが“Ｌ”のとき、インバータＧ３の出力は“Ｈ”とな
る。それにより、トランジスタＮ３，Ｎ４がオンしてい
る。したがって、トランジスタＮ７はオンし、トランジ
スタＮ８はオフしている。このとき、トランジスタＮ
５，Ｎ６はオフしている。
選択信号Ｓｂが“Ｌ”であると仮定する。検出信号ＡＴ
Ｄが“Ｌ”のとき、インバータＧ３の出力は“Ｈ”とな
る。それにより、トランジスタＮ３，Ｎ４がオンしてい
る。したがって、トランジスタＮ７はオンし、トランジ
スタＮ８はオフしている。このとき、トランジスタＮ
５，Ｎ６はオフしている。
【００７２】検出信号ＡＴＤが“Ｈ”に立上がると、イ
ンバータＧ３の出力が“Ｌ”となる。それにより、トラ
ンジスタＮ３，Ｎ４がオフする。また、トランジスタＮ
５，Ｎ６がオンする。その結果、選択信号Ｓａが“Ｌ”
に立下がり、選択信号Ｓｂは“Ｈ”に立上がる。このよ
うにして、検出信号ＡＴＤが“Ｈ”に立上がるごとに選
択信号Ｓａ，Ｓｂが交互に“Ｈ”に変化する。
ンバータＧ３の出力が“Ｌ”となる。それにより、トラ
ンジスタＮ３，Ｎ４がオフする。また、トランジスタＮ
５，Ｎ６がオンする。その結果、選択信号Ｓａが“Ｌ”
に立下がり、選択信号Ｓｂは“Ｈ”に立上がる。このよ
うにして、検出信号ＡＴＤが“Ｈ”に立上がるごとに選
択信号Ｓａ，Ｓｂが交互に“Ｈ”に変化する。
【００７３】図４は、この発明の第２の実施例によるダ
イナミックＲＡＭの主要部の構成を示す図である。図４
のダイナミックＲＡＭが図１のダイナミックＲＡＭ１０
０ａと異なるのは次の点である。
イナミックＲＡＭの主要部の構成を示す図である。図４
のダイナミックＲＡＭが図１のダイナミックＲＡＭ１０
０ａと異なるのは次の点である。
【００７４】データバスＤＢａが複数のビット線対ＢＬ
の一端側に配置され、データバスＤＢｂが複数のビット
線対ＢＬの他端側に配置される。各ビット線対ＢＬの一
端は、ＮチャネルＭＯＳトランジスタ３１ａ，３２ａを
介してデータバスＤＢａに接続され、各ビット線対ＢＬ
の他端は、ＮチャネルＭＯＳトランジスタ３１ｂ，３２
ｂを介してデータバスＤＢｂに接続されている。
の一端側に配置され、データバスＤＢｂが複数のビット
線対ＢＬの他端側に配置される。各ビット線対ＢＬの一
端は、ＮチャネルＭＯＳトランジスタ３１ａ，３２ａを
介してデータバスＤＢａに接続され、各ビット線対ＢＬ
の他端は、ＮチャネルＭＯＳトランジスタ３１ｂ，３２
ｂを介してデータバスＤＢｂに接続されている。
【００７５】さらに、複数の信号発生回路５１〜５ｍが
設けられる。各信号発生回路５ｉ（ｉ＝１〜ｍ）は、選
択信号Ｓａ，Ｓｂおよびコラム選択信号Ｃｉ（ｉ＝１〜
ｍ）に応答して、コラム選択信号Ｃｉａ，Ｃｉｂ（ｉ＝
１〜ｍ）を発生する。トランジスタ３１ａ，３２ａのゲ
ートには、コラム選択信号Ｃｉａが与えられ、トランジ
スタ３１ｂ，３２ｂのゲートにはコラム選択信号Ｃｉｂ
が与えられる。
設けられる。各信号発生回路５ｉ（ｉ＝１〜ｍ）は、選
択信号Ｓａ，Ｓｂおよびコラム選択信号Ｃｉ（ｉ＝１〜
ｍ）に応答して、コラム選択信号Ｃｉａ，Ｃｉｂ（ｉ＝
１〜ｍ）を発生する。トランジスタ３１ａ，３２ａのゲ
ートには、コラム選択信号Ｃｉａが与えられ、トランジ
スタ３１ｂ，３２ｂのゲートにはコラム選択信号Ｃｉｂ
が与えられる。
【００７６】図４のダイナミックＲＡＭの他の部分の構
成は、図１のダイナミックＲＡＭ１００ａの構成と同様
である。
成は、図１のダイナミックＲＡＭ１００ａの構成と同様
である。
【００７７】図５に示すように、選択信号Ｓａが“Ｈ”
に立上がると、選択信号Ｓｂは“Ｌ”に立下がる。選択
信号Ｓａの立上がりから一定時間経過後コラム選択信号
Ｃ１〜Ｃｍのいずれか１つＣｉが“Ｈ”に立上がる。そ
れにより、コラム選択信号Ｃｉａが“Ｈ”に立上がる。
このとき、コラム選択信号Ｃｉｂは“Ｌ”のまま変化し
ない。したがって、選択されたビット線対ＢＬがデータ
バスＤＢａに接続される。
に立上がると、選択信号Ｓｂは“Ｌ”に立下がる。選択
信号Ｓａの立上がりから一定時間経過後コラム選択信号
Ｃ１〜Ｃｍのいずれか１つＣｉが“Ｈ”に立上がる。そ
れにより、コラム選択信号Ｃｉａが“Ｈ”に立上がる。
このとき、コラム選択信号Ｃｉｂは“Ｌ”のまま変化し
ない。したがって、選択されたビット線対ＢＬがデータ
バスＤＢａに接続される。
【００７８】選択信号Ｓａが“Ｌ”に立下がると、選択
信号Ｓｂが“Ｈ”に立上がる。選択信号Ｓｂの立上がり
から一定時間経過後、コラム選択信号Ｃ１〜Ｃｍのいず
れか１つＣｉが“Ｈ”に立上がる。それにより、コラム
選択信号Ｃｉｂが“Ｈ”に立上がる。このとき、コラム
選択信号Ｃｉａは“Ｌ”のまま変化しない。したがっ
て、選択されたビット線対ＢＬがデータバスＤＢｂに接
続される。上記の動作が交互に繰返される。
信号Ｓｂが“Ｈ”に立上がる。選択信号Ｓｂの立上がり
から一定時間経過後、コラム選択信号Ｃ１〜Ｃｍのいず
れか１つＣｉが“Ｈ”に立上がる。それにより、コラム
選択信号Ｃｉｂが“Ｈ”に立上がる。このとき、コラム
選択信号Ｃｉａは“Ｌ”のまま変化しない。したがっ
て、選択されたビット線対ＢＬがデータバスＤＢｂに接
続される。上記の動作が交互に繰返される。
【００７９】図４の実施例によると、図１の実施例にお
けるトランジスタ３１，３２を削除することができる。
けるトランジスタ３１，３２を削除することができる。
【００８０】図６は、この発明の第３の実施例によるダ
イナミックＲＡＭの構成を示すブロック図である。
イナミックＲＡＭの構成を示すブロック図である。
【００８１】図６のダイナミックＲＡＭ１００ｂは、２
組のデータバスＤＢａ，ＤＢｂ、２つのＹアドレスデコ
ーダ８ａ，８ｂ、２つのイコライズ回路１４ａ，１４
ｂ、２つの増幅回路１５ａ，１５ｂおよび２つの出力回
路１７ａ，１７ｂを含む。
組のデータバスＤＢａ，ＤＢｂ、２つのＹアドレスデコ
ーダ８ａ，８ｂ、２つのイコライズ回路１４ａ，１４
ｂ、２つの増幅回路１５ａ，１５ｂおよび２つの出力回
路１７ａ，１７ｂを含む。
【００８２】データバスＤＢａおよびＹアドレスデコー
ダ８ａは、複数のビット線対ＢＬの一端側に配置され
る。データバスＤＢｂおよびＹアドレスデコーダ８ｂ
は、複数のビット線対ＢＬの他端側に配置される。各ビ
ット線対ＢＬの一端は、ＮチャネルＭＯＳトランジスタ
４１，４２を介してデータバスＤＢａに接続される。各
ビット線対ＢＬの他端は、ＮチャネルＭＯＳトランジス
タ４３，４４を介してデータバスＤＢｂに接続される。
ダ８ａは、複数のビット線対ＢＬの一端側に配置され
る。データバスＤＢｂおよびＹアドレスデコーダ８ｂ
は、複数のビット線対ＢＬの他端側に配置される。各ビ
ット線対ＢＬの一端は、ＮチャネルＭＯＳトランジスタ
４１，４２を介してデータバスＤＢａに接続される。各
ビット線対ＢＬの他端は、ＮチャネルＭＯＳトランジス
タ４３，４４を介してデータバスＤＢｂに接続される。
【００８３】Ｙアドレスデコーダ８ａから出力されるコ
ラム選択信号Ｃｉ（ｉ＝１〜ｍ）は、対応するトランジ
スタ４１，４２のゲートに与えられる。Ｙアドレスデコ
ーダ８ｂから出力されるコラム選択信号Ｃｉ（ｉ＝１〜
ｍ）は、対応するトランジスタ４３，４４のゲートに与
えられる。
ラム選択信号Ｃｉ（ｉ＝１〜ｍ）は、対応するトランジ
スタ４１，４２のゲートに与えられる。Ｙアドレスデコ
ーダ８ｂから出力されるコラム選択信号Ｃｉ（ｉ＝１〜
ｍ）は、対応するトランジスタ４３，４４のゲートに与
えられる。
【００８４】Ｄｉｎバッファ１３は、ＮチャネルＭＯＳ
トランジスタ３７，３８を介してデータバスＤＢａに接
続され、ＮチャネルＭＯＳトランジスタ３９，４０を介
してデータバスＤＢｂに接続されている。イコライズ回
路１４ａおよび増幅回路１５ａはデータバスＤＢａに接
続され、イコライズ回路１４ｂおよび増幅回路１５ｂは
データバスＤＢｂに接続されている。増幅回路１５ａの
出力端子は出力回路１７接続され、増幅回路１５ｂの出
力端子は出力回路１７ｂに接続されている。出力回路１
７ａ，１７ｂの出力端子は共通の出力端子に接続されて
いる。
トランジスタ３７，３８を介してデータバスＤＢａに接
続され、ＮチャネルＭＯＳトランジスタ３９，４０を介
してデータバスＤＢｂに接続されている。イコライズ回
路１４ａおよび増幅回路１５ａはデータバスＤＢａに接
続され、イコライズ回路１４ｂおよび増幅回路１５ｂは
データバスＤＢｂに接続されている。増幅回路１５ａの
出力端子は出力回路１７接続され、増幅回路１５ｂの出
力端子は出力回路１７ｂに接続されている。出力回路１
７ａ，１７ｂの出力端子は共通の出力端子に接続されて
いる。
【００８５】このダイナミックＲＡＭ１００ｂは、選択
信号発生回路１８および信号発生回路１９，２０，２１
をさらに含む。選択信号発生回路１８は、検出信号ＡＴ
Ｄに応答して、選択信号Ｓａ，Ｓｂを発生する。信号発
生回路１９はＡＮＤゲート１９１，１９２を含む。信号
発生回路２０はＡＮＤゲート２０１，２０２を含む。信
号発生回路２１はＡＮＤゲート２１１，２１２を含む。
信号発生回路１８および信号発生回路１９，２０，２１
をさらに含む。選択信号発生回路１８は、検出信号ＡＴ
Ｄに応答して、選択信号Ｓａ，Ｓｂを発生する。信号発
生回路１９はＡＮＤゲート１９１，１９２を含む。信号
発生回路２０はＡＮＤゲート２０１，２０２を含む。信
号発生回路２１はＡＮＤゲート２１１，２１２を含む。
【００８６】信号発生回路１９は、選択信号Ｓａ，Ｓｂ
および活性化信号ＳＥに応答して、活性化信号ＳＥａ，
ＳＥｂを発生する。信号発生回路２０は、選択信号Ｓ
ａ，Ｓｂおよび活性化信号ＤＥに応答して、活性化信号
ＤＥａ，ＤＥｂを発生する。信号発生回路２１は、選択
信号Ｓａ，Ｓｂおよびアウトプットイネーブル信号ＯＥ
に応答して、アウトプットイネーブル信号ＯＥａ，ＯＥ
ｂを発生する。
および活性化信号ＳＥに応答して、活性化信号ＳＥａ，
ＳＥｂを発生する。信号発生回路２０は、選択信号Ｓ
ａ，Ｓｂおよび活性化信号ＤＥに応答して、活性化信号
ＤＥａ，ＤＥｂを発生する。信号発生回路２１は、選択
信号Ｓａ，Ｓｂおよびアウトプットイネーブル信号ＯＥ
に応答して、アウトプットイネーブル信号ＯＥａ，ＯＥ
ｂを発生する。
【００８７】選択信号Ｓａはトランジスタ３７，３８の
ゲートに与えられ、選択信号Ｓｂはトランジスタ３９，
４０のゲートに与えられる。また、イコライズ回路１４
ａには選択信号Ｓｂが与えられ、イコライズ信号１４ｂ
には選択信号Ｓａが与えられる。増幅回路１５ａには活
性化信号ＳＥａが与えられ、増幅回路１５ｂには活性化
信号ＳＥｂが与えられる。出力回路１７ａにはアウトプ
ットイネーブル信号ＯＥａが与えられ、出力回路１７ｂ
にはアウトプットイネーブル信号ＯＥｂが与えられる。
ゲートに与えられ、選択信号Ｓｂはトランジスタ３９，
４０のゲートに与えられる。また、イコライズ回路１４
ａには選択信号Ｓｂが与えられ、イコライズ信号１４ｂ
には選択信号Ｓａが与えられる。増幅回路１５ａには活
性化信号ＳＥａが与えられ、増幅回路１５ｂには活性化
信号ＳＥｂが与えられる。出力回路１７ａにはアウトプ
ットイネーブル信号ＯＥａが与えられ、出力回路１７ｂ
にはアウトプットイネーブル信号ＯＥｂが与えられる。
【００８８】次に、図７の信号波形図を参照しながら図
６のダイナミックＲＡＭ１００ｂのスタティックコラム
モード動作を説明する。
６のダイナミックＲＡＭ１００ｂのスタティックコラム
モード動作を説明する。
【００８９】ロウアドレスストローブ信号／ＲＡＳの立
下がりに応答して、Ｘアドレスデコーダ６にＸアドレス
ＸＡが与えられる。それにより、複数のワード線ＷＬの
いずれか１つが選択され、選択されたワード線ＷＬに接
続された複数のメモリセルＭＣからそれぞれ対応するビ
ット線対ＢＬにデータが読出される。
下がりに応答して、Ｘアドレスデコーダ６にＸアドレス
ＸＡが与えられる。それにより、複数のワード線ＷＬの
いずれか１つが選択され、選択されたワード線ＷＬに接
続された複数のメモリセルＭＣからそれぞれ対応するビ
ット線対ＢＬにデータが読出される。
【００９０】アドレス信号Ａ０〜ＡｎがＸアドレスＸＡ
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが
“Ｓｂ”に立下がる。それにより、トランジスタ３７，
３８がオンし、トランジスタ３９，４０がオフする。同
時に、イコライズ回路１４ａが非活性状態になり、イコ
ライズ回路１４ｂが活性状態になる。
からＹアドレスＹＡ１に変化すると、検出信号ＡＴＤが
“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答し
て、選択信号Ｓａが“Ｈ”に立上がり、選択信号Ｓｂが
“Ｓｂ”に立下がる。それにより、トランジスタ３７，
３８がオンし、トランジスタ３９，４０がオフする。同
時に、イコライズ回路１４ａが非活性状態になり、イコ
ライズ回路１４ｂが活性状態になる。
【００９１】また、検出信号ＡＴＤの立上がりに応答し
て、活性化信号ＤＥａが“Ｈ”に立上がる。それによ
り、Ｙアドレスデコーダ８ａが活性化され、コラム選択
信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。そ
の結果、対応するトランジスタ４１，４２がオンし、選
択されたビット線対ＢＬからデータバスＤＢａにデータ
が読出される。このとき、活性化信号ＤＥｂは“Ｌ”の
まま変化しない。そのため、Ｙアドレスデコーダ８ｂは
非活性状態のままである。
て、活性化信号ＤＥａが“Ｈ”に立上がる。それによ
り、Ｙアドレスデコーダ８ａが活性化され、コラム選択
信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。そ
の結果、対応するトランジスタ４１，４２がオンし、選
択されたビット線対ＢＬからデータバスＤＢａにデータ
が読出される。このとき、活性化信号ＤＥｂは“Ｌ”の
まま変化しない。そのため、Ｙアドレスデコーダ８ｂは
非活性状態のままである。
【００９２】検出信号ＡＴＤの立上がりから一定時間遅
延の後、活性化信号ＳＥａが“Ｈ”に立上がる。それに
より、増幅回路１５ａが活性化され、データバスＤＢａ
上のデータが増幅される。増幅されたデータは高速に出
力回路１７ａに与えられる。このとき、活性化信号ＳＥ
ｂは“Ｌ”のまま変化しない。したがって、増幅回路１
５ｂは非活性状態のままである。
延の後、活性化信号ＳＥａが“Ｈ”に立上がる。それに
より、増幅回路１５ａが活性化され、データバスＤＢａ
上のデータが増幅される。増幅されたデータは高速に出
力回路１７ａに与えられる。このとき、活性化信号ＳＥ
ｂは“Ｌ”のまま変化しない。したがって、増幅回路１
５ｂは非活性状態のままである。
【００９３】検出信号ＡＴＤは立上がりから一定時間経
過後“Ｌ”に立下がる。また、活性化信号ＤＥａおよび
活性化信号ＳＥａもそれぞれ一定時間経過後“Ｌ”に立
下がる。
過後“Ｌ”に立下がる。また、活性化信号ＤＥａおよび
活性化信号ＳＥａもそれぞれ一定時間経過後“Ｌ”に立
下がる。
【００９４】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答
して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂ
が“Ｈ”に立上がる。それにより、トランジスタ３７，
３８がオフし、トランジスタ３９，４０がオンする。同
時に、イコライズ回路１４ａが活性状態になり、イコラ
イズ回路１４ｂが非活性状態になる。
１からＹアドレスＹＡ２に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。検出信号ＡＴＤの立上がりに応答
して、選択信号Ｓａが“Ｌ”に立下がり、選択信号Ｓｂ
が“Ｈ”に立上がる。それにより、トランジスタ３７，
３８がオフし、トランジスタ３９，４０がオンする。同
時に、イコライズ回路１４ａが活性状態になり、イコラ
イズ回路１４ｂが非活性状態になる。
【００９５】また、検出信号ＡＴＤの立上がりに応答し
て、活性化信号ＤＥｂが“Ｈ”に立上がる。それによ
り、Ｙアドレスデコーダ８ｂが活性化され、コラム選択
信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。そ
の結果、対応するトランジスタ４３，４４がオンし、選
択されたビット線対ＢＬからデータバスＤＢｂにデータ
が読出される。このとき、活性化信号ＤＥａは“Ｌ”の
まま変化しない。したがって、Ｙアドレスデコーダ８ａ
は非活性状態のままである。
て、活性化信号ＤＥｂが“Ｈ”に立上がる。それによ
り、Ｙアドレスデコーダ８ｂが活性化され、コラム選択
信号Ｃ１〜Ｃｍのいずれか１つが“Ｈ”に立上がる。そ
の結果、対応するトランジスタ４３，４４がオンし、選
択されたビット線対ＢＬからデータバスＤＢｂにデータ
が読出される。このとき、活性化信号ＤＥａは“Ｌ”の
まま変化しない。したがって、Ｙアドレスデコーダ８ａ
は非活性状態のままである。
【００９６】検出信号ＡＴＤの立上がりから一定時間遅
延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それに
より、増幅回路１５ｂが活性化され、データバスＤＢｂ
上のデータが増幅される。増幅されたデータは出力回路
１７ｂに高速に与えられる。このとき、活性化信号ＳＥ
ａは“Ｌ”のまま変化しない。したがって、増幅回路１
５ａは非活性状態のままである。
延の後、活性化信号ＳＥｂが“Ｈ”に立上がる。それに
より、増幅回路１５ｂが活性化され、データバスＤＢｂ
上のデータが増幅される。増幅されたデータは出力回路
１７ｂに高速に与えられる。このとき、活性化信号ＳＥ
ａは“Ｌ”のまま変化しない。したがって、増幅回路１
５ａは非活性状態のままである。
【００９７】一方、コラムアドレスストローブ信号／Ｃ
ＡＳの立下がりに応答して、アウトプットイネーブル信
号ＯＥが“Ｈ”に立上がる。それにより、アウトプット
イネーブル信号ＯＥａが“Ｈ”に立上がる。その結果、
出力回路１７ａが活性化され、前のサイクル（期間Ｔ
１）で増幅回路１５ａにより増幅されたＹアドレスＹＡ
１のデータが出力される。このとき、アウトプットイネ
ーブル信号ＯＥｂは“Ｌ”のまま変化しない。したがっ
て、出力回路１７ｂは非活性状態のままである。
ＡＳの立下がりに応答して、アウトプットイネーブル信
号ＯＥが“Ｈ”に立上がる。それにより、アウトプット
イネーブル信号ＯＥａが“Ｈ”に立上がる。その結果、
出力回路１７ａが活性化され、前のサイクル（期間Ｔ
１）で増幅回路１５ａにより増幅されたＹアドレスＹＡ
１のデータが出力される。このとき、アウトプットイネ
ーブル信号ＯＥｂは“Ｌ”のまま変化しない。したがっ
て、出力回路１７ｂは非活性状態のままである。
【００９８】検出信号ＡＴＤは立上がりから一定時間経
過後“Ｌ”に立下がる。また、活性化信号ＤＥｂおよび
活性化信号ＳＥｂもそれぞれ一定時間経過後“Ｌ”に立
下がる。
過後“Ｌ”に立下がる。また、活性化信号ＤＥｂおよび
活性化信号ＳＥｂもそれぞれ一定時間経過後“Ｌ”に立
下がる。
【００９９】アドレス信号Ａ０〜ＡｎがＹアドレスＹＡ
２からＹアドレスＹＡ３に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、選択信号Ｓａが
“Ｈ”に立上がり、選択信号Ｓｂが“Ｌ”に立下がる。
２からＹアドレスＹＡ３に変化すると、検出信号ＡＴＤ
が“Ｈ”に立上がる。それにより、選択信号Ｓａが
“Ｈ”に立上がり、選択信号Ｓｂが“Ｌ”に立下がる。
【０１００】期間Ｔ３では、期間Ｔ１と同様にして、イ
コライズ回路１４ｂが活性化され、データバスＤＢｂの
電位がイコライズされる。また、増幅回路１５ａが活性
化され、データバスＤＢａに読出されたデータが増幅さ
れ、増幅されたデータが出力回路１７ａに高速に与えら
れる。
コライズ回路１４ｂが活性化され、データバスＤＢｂの
電位がイコライズされる。また、増幅回路１５ａが活性
化され、データバスＤＢａに読出されたデータが増幅さ
れ、増幅されたデータが出力回路１７ａに高速に与えら
れる。
【０１０１】検出信号ＡＴＤの立上がりに応答して、ア
ウトプットイネーブル信号ＯＥａが“Ｌ”に立下がり、
アウトプットイネーブル信号ＯＥｂが“Ｈ”に立上が
る。それにより、出力回路１７ａが非活性状態になり、
出力回路１７ｂが活性状態になる。その結果、前のサイ
クル（期間Ｔ２）で増幅されたＹアドレスＹＡ２のデー
タが出力される。
ウトプットイネーブル信号ＯＥａが“Ｌ”に立下がり、
アウトプットイネーブル信号ＯＥｂが“Ｈ”に立上が
る。それにより、出力回路１７ａが非活性状態になり、
出力回路１７ｂが活性状態になる。その結果、前のサイ
クル（期間Ｔ２）で増幅されたＹアドレスＹＡ２のデー
タが出力される。
【０１０２】同様にして、期間Ｔ４では、期間Ｔ３にお
いて増幅されたＹアドレスＹＡ３のデータが出力回路１
７ａを介して出力される。
いて増幅されたＹアドレスＹＡ３のデータが出力回路１
７ａを介して出力される。
【０１０３】上記のように、期間Ｔ１においては、デー
タバスＤＢａに読出されたＹアドレスＹＡ１のデータが
増幅回路１５ａにより増幅され、かつデータバスＤＢｂ
がイコライズ回路１４ｂにより同電位にイコライズされ
る。期間Ｔ２においては、データバスＤＢｂに読出され
たＹアドレスＹＡ２のデータが増幅回路１５ｂにより増
幅され、かつデータバスＤＢａがイコライズ回路１４ａ
により同電位にイコライズされる。このとき、期間Ｔ１
で増幅されたＹアドレスＹＡ１のデータが出力回路１７
ａを介して高速に出力される。
タバスＤＢａに読出されたＹアドレスＹＡ１のデータが
増幅回路１５ａにより増幅され、かつデータバスＤＢｂ
がイコライズ回路１４ｂにより同電位にイコライズされ
る。期間Ｔ２においては、データバスＤＢｂに読出され
たＹアドレスＹＡ２のデータが増幅回路１５ｂにより増
幅され、かつデータバスＤＢａがイコライズ回路１４ａ
により同電位にイコライズされる。このとき、期間Ｔ１
で増幅されたＹアドレスＹＡ１のデータが出力回路１７
ａを介して高速に出力される。
【０１０４】期間Ｔ３においては、データバスＤＢａに
読出されたＹアドレスＹＡ３のデータが増幅回路１５ａ
により増幅され、かつデータバスＤＢｂがイコライズ回
路１４ｂにより同電位にイコライズされる。このとき、
期間Ｔ３で増幅されたＹアドレスＹＡ２のデータが出力
回路１７ｂを介して高速に出力される。期間Ｔ４におい
ては、データバスＤＢｂに読出されたＹアドレスＹＡ４
のデータが増幅回路１５ｂにより増幅され、かつデータ
バスＤＢａがイコライズ回路１４ａにより同電位にイコ
ライズされる。このとき、期間Ｔ３で増幅されたＹアド
レスＹＡ３のデータが出力回路１７ａを介して高速に出
力される。
読出されたＹアドレスＹＡ３のデータが増幅回路１５ａ
により増幅され、かつデータバスＤＢｂがイコライズ回
路１４ｂにより同電位にイコライズされる。このとき、
期間Ｔ３で増幅されたＹアドレスＹＡ２のデータが出力
回路１７ｂを介して高速に出力される。期間Ｔ４におい
ては、データバスＤＢｂに読出されたＹアドレスＹＡ４
のデータが増幅回路１５ｂにより増幅され、かつデータ
バスＤＢａがイコライズ回路１４ａにより同電位にイコ
ライズされる。このとき、期間Ｔ３で増幅されたＹアド
レスＹＡ３のデータが出力回路１７ａを介して高速に出
力される。
【０１０５】上記実施例では、Ｙアドレスが変化したと
きには、前のサイクルで増幅されたデータが出力回路に
すでに与えられている。したがって、アクセスタイムお
よびサイクルタイムを短縮することが可能になる。
きには、前のサイクルで増幅されたデータが出力回路に
すでに与えられている。したがって、アクセスタイムお
よびサイクルタイムを短縮することが可能になる。
【０１０６】
【発明の効果】第１の発明によれば、第１および第２の
データバスが交互に選択され、選択されたデータバス上
のデータの増幅および選択されないデータバスの電位設
定が同時に行なわれる。それにより、パイプライン動作
が可能となり、アクセスタイムを短縮することができ
る。
データバスが交互に選択され、選択されたデータバス上
のデータの増幅および選択されないデータバスの電位設
定が同時に行なわれる。それにより、パイプライン動作
が可能となり、アクセスタイムを短縮することができ
る。
【０１０７】第２の発明によれば、第１および第２のデ
ータバスが交互に選択され、選択されたデータバス上の
データの増幅および選択されないデータバス上のデータ
の出力が同時に行なわれる。それにより、パイプライン
動作が可能となり、アクセスタイムおよびサイクルタイ
ムを短縮することができる。
ータバスが交互に選択され、選択されたデータバス上の
データの増幅および選択されないデータバス上のデータ
の出力が同時に行なわれる。それにより、パイプライン
動作が可能となり、アクセスタイムおよびサイクルタイ
ムを短縮することができる。
【図１】この発明の第１の実施例によるダイナミックＲ
ＡＭの構成を示すブロック図である。
ＡＭの構成を示すブロック図である。
【図２】図１のダイナミックＲＡＭの通常の読出動作を
説明するための信号波形図である。
説明するための信号波形図である。
【図３】選択信号発生回路の詳細な構成を示す回路図で
ある。
ある。
【図４】この発明の第２の実施例によるダイナミックＲ
ＡＭの主要部の構成を示す図である。
ＡＭの主要部の構成を示す図である。
【図５】図４のダイナミックＲＡＭの動作を説明するた
めの信号波形図である。
めの信号波形図である。
【図６】この発明の第３の実施例によるダイナミックＲ
ＡＭの構成を示すブロック図である。
ＡＭの構成を示すブロック図である。
【図７】図６のダイナミックＲＡＭのスタティックコラ
ムモード動作を説明するための信号波形図である。
ムモード動作を説明するための信号波形図である。
【図８】従来のダイナミックＲＡＭの構成を示すブロッ
ク図である。
ク図である。
【図９】図８のダイナミックＲＡＭの通常の読出動作を
説明するための信号波形図である。
説明するための信号波形図である。
【図１０】図８のダイナミックＲＡＭのスタティックコ
ラムモード動作を説明するための信号波形図である。
ラムモード動作を説明するための信号波形図である。
１ メモリアレイ ８，８ａ，８ｂ Ｙアドレスデコーダ ９ ＡＴＤ発生回路 １１，１２，１６，１９，２０，２１ 信号発生回路 １８ 選択信号発生回路 １４ａ，１４ｂ イコライズ回路 １５ａ，１５ｂ 増幅回路 １７，１７ａ，１７ｂ 出力回路 ＤＢａ，ＤＢｂ データバス ３１〜４０，３１ａ，３２ａ，３１ｂ，３２ｂ，４１〜
４４ ＮチャネルＭＯＳトランジスタ １００ａ，１００ｂ ダイナミックＲＡＭ Ｓａ，Ｓｂ 選択信号 なお、各図中同一符号は同一または相当部分を示す。
４４ ＮチャネルＭＯＳトランジスタ １００ａ，１００ｂ ダイナミックＲＡＭ Ｓａ，Ｓｂ 選択信号 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】 データを記憶するメモリ手段と、 前記メモリ手段から読出されたデータを伝達する第１の
データバスと、 前記メモリ手段から読出されたデータを伝達する第２の
データバスと、 前記第１および第２のデータバスを交互に選択するデー
タバス選択手段と、 前記データバス選択手段により選択されたデータバスを
前記メモリ手段に接続する接続手段と、 前記第１のデータバスを所定の電位に設定する第１の電
位設定手段と、 前記第２のデータバスを所定の電位に設定する第２の電
位設定手段と、 前記第１のデータバス上のデータを増幅する第１の増幅
手段と、 前記第２のデータバス上のデータを増幅する第２の増幅
手段と、 前記データバス選択手段により前記第１のデータバスが
選択されたときに前記第２の電位設定手段および前記第
１の増幅手段を活性化し、前記データバス選択手段によ
り前記第２のデータバスが選択されたときに前記第１の
電位設定手段および前記第２の増幅手段を活性化する活
性化手段とを備えた、半導体記憶装置。 - 【請求項２】 外部から与えられるアドレス信号の変化
を検出して検出信号を発生するアドレス変化検出手段を
さらに備え、 前記データバス選択手段は、前記検出信号に応答して、
前記第１のデータバスを選択する第１の選択信号および
前記第２のデータバスを選択する第２の選択信号を交互
に発生し、 前記活性化手段は、前記第１の選択信号に応答して前記
第２の電位設定手段および前記第１の増幅手段を活性化
し、前記第２の選択信号に応答して前記第１の電位設定
手段および前記第２の増幅手段を活性化する、請求項１
記載の半導体記憶装置。 - 【請求項３】 前記第１のデータバスは第１の１対のデ
ータバス線を含み、 前記第２のデータバスは第２の１対のデータバス線を含
み、 前記第１の電位設定手段は、前記第１の１対のデータバ
ス線の電位をイコライズする第１のイコライズ手段を含
み、 前記第２の電位設定手段は、前記第２の１対のデータバ
ス線の電位をイコライズする第２のイコライズ手段を含
む、請求項１記載の半導体記憶装置。 - 【請求項４】 データを記憶するメモリ手段と、 前記メモリ手段から読出されたデータを伝達する第１の
データバスと、 前記メモリ手段から読出されたデータを伝達する第２の
データバスと、 前記第１および第２のデータバスを交互に選択するデー
タバス選択手段と、 前記データバス選択手段により選択されたデータバスを
前記メモリ手段に接続する接続手段と、 前記第１のデータバス上のデータを増幅する第１の増幅
手段と、 前記第２のデータバス上のデータを増幅する第２の増幅
手段と、 前記第１のデータバス上のデータを出力する第１の出力
手段と、 前記第２のデータバス上のデータを出力する第２の出力
手段と、 前記データバス選択手段により前記第１のデータバスが
選択されたときに前記第１の増幅手段および前記第２の
出力手段を活性化し、前記データバス選択手段により前
記第２のデータバスが選択されたときに前記第２の増幅
手段および前記第１の出力手段を活性化する活性化手段
とを備えた、半導体記憶装置。 - 【請求項５】 外部から与えられるアドレス信号の変化
を検出して検出信号を発生するアドレス変化検出手段を
さらに含み、 前記データバス選択手段は、前記検出信号に応答して、
前記第１のデータバスを選択する第１の選択信号および
前記第２のデータバスを選択する第２の選択信号を交互
に発生し、 前記活性化手段は、前記第１の選択信号に応答して前記
第１の増幅手段および前記第２の出力手段を活性化し、
前記第２の選択信号に応答して前記第２の増幅手段およ
び前記第１の出力手段を活性化する、請求項４記載の半
導体記憶装置。 - 【請求項６】 前記第１のデータバスを所定の電位に設
定する第１の電位設定手段と、 前記第２のデータバスを所定の電位に設定する第２の電
位設定手段と、 前記データバス選択手段により前記第１のデータバスが
選択されたときに前記第２の電位設定手段を活性化し、
前記データバス選択手段により前記第２のデータバスが
活性化されたときに前記第１の電位設定手段を活性化す
る制御手段とをさらに備えた、請求項４記載の半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017671A JPH05217365A (ja) | 1992-02-03 | 1992-02-03 | 半導体記憶装置 |
| US07/977,970 US5371716A (en) | 1992-02-03 | 1992-11-18 | Semiconductor memory device and operating method therefor |
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