JPS6376191A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものであり、特に
複数のメモリアレイを有するダイナミック型ＲＡＭに利
用して有効な技術に関するものである。

〔従来の技術〕

複数のメモリアレイとそれぞれのメモリアレイに対応し
て設けられる複数のメインアンプを有し、これらのメイ
ンアンプの出力信号を一つの出力端子を介して選択的に
出力するいわゆる１ピント出力のダイナミック型ＲＡＭ
については、例えば１９８３年９月、■日立製作所発行
の「日立ＩＣメモリデータブックＪの３１４頁〜３２０
頁に記載されている。

〔発明が解決しようとする問題点〕

上記のようなダイナミック型ＲＡＭにおいては、その大
容量化が進み、データ線に出力されるメモリセルからの
読み出し信号量を確保する必要からデータ線の延長方向
にメモリアレイを分割する方法が採られる。第３図には
、この発明に先立って本願発明者等が開発した大容量の
ダイナミック型ＲＡＭのブロック図が示されている。こ
のダイナミック型ＲＡＭでは、８個のメモリアレイＭＯ
〜Ｍ７が設けられ、それぞれのメモリアレイに近接して
対応する８個のメインアンプＭＡＯ〜ＭＡ７が配置され
る。また、各メインアンプとデータ入出力回路Ｉ１０を
結合するための共通入出力線ＣＩＯが設けられ、この共
通入出力線ｃｒｏと指定されたアドレスに対応する一つ
のメインアンプを選択的に結合するための接続回路ＳＯ
〜Ｓ７が設けられる。

ところが、第３図のようなダイナミック型ＲＡＭでは、
共通入出力＃ｌＡｃｌ０には比較的大きなサイズの半導
体基板上に分散して配置されるメインアンプが結合され
るため、その配線長が長くなり、浮遊容量が増大すると
ともに、接続回路ＳＯ〜Ｓ７を構成するスイッチＭＯＳ
ＦＥＴのソース拡散層容量やゲートオーバーラツプ容量
が結合される。

このため、共通入出力線ＣＩＯの容量性負荷が増大し、
ダイナミック型ＲＡＭとしてのアクセスタイムが遅くな
るという問題が生じた。

一方、このようなダイナミック型ＲＡＭの大容量化にと
もなって、メモリセルの試験に要する時間が増大してき
たため、複数のメモリアレイの同一アドレスに配置され
る複数のメモリセルに同一のデータを書き込み、これら
の記憶データを同時に読み出して照合するための試験回
路が設けられる。このため、各メモリアレイに対応する
メインアンプの非反転出力信号及び反転出力信号を受け
る試験用論理回路とこれらの試験用論理回路と各メイン
アンプを結合するための信号線が必要となる。このこと
は、メインアンプに対する負荷をさらに増大させメモリ
のアクセスタイムをさらに遅くするとともに、入出力回
路１１０周辺のレイアウトを複雑化させる結果となる。

この発明の目的は、読み出し動作の高速化と入出力回路
周辺のレイアウトの簡素化を図った半導体記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、その入力端子に複数のメインアンプの非反転
出力信号又は反転出力信号を受ける二つの論理回路を含
む出力制御回路を設け、この出力制御回路と各メモリア
レイ又は近接して配置される複数のメモリアレイとを個
別の信号線によって結合するものである。

〔作　　用〕

上記した手段によれば、各メインアンプと出力回路を結
合するための信号線が短縮化されその浮遊容量が減少す
るとともに、データ読み出し用の選択回路と試験用の照
合回路とが併用されるため、メインアンプの負荷が低減
されメモリとしてのアクセスタイムが高速化されるとと
もに、出力回路周辺のレイアウトを簡素化できる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例の回路図が示されている。

同図の各回路素子は、公知の半導体集積回路製造技術に
よって、特に制限されないが、単結晶シリコンからなる
１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭでは、特に制限され
ないが、４（ＩＪのセンスアンプＳＡＯ〜ＳＡ３が設け
られ、これらのセンスアンプをはさんで２個ずつ、合計
８個のメモリアレイＭ　Ｏ−Ｍ　７が設けられる。各セ
ンスアンプは、その両側のメモリアレイによって共通に
用いられ、いずれのメモリアレイに接続されるかはロウ
アドレスバンファＲＡＤＢから供給される相補内部アド
レス信号ａｘｉ−２に従って制御される。また、接続さ
れたメモリアレイからそれぞれ２組の相補データ線が選
択され、８組の相補共通データ線−ＣＤＯ〜ＣＤ７を介
してメインアンプに接続される。

特に制限されないが、メインアンプＭＡＯ及びＭＡ２は
、接続回路Ｓｏ、Ｓ２及び相補共通データ出力線ＣＤ０
Ｏ・ＣＤ０Ｏを介して出力制御回路ＤＯＣに結合される
。同様に、メインアンプＭＡ１及びＭＡ３は接続回路Ｓ
Ｌ、Ｓ３及び相補共通データ出力線ＣＤ０１・ＣＤ０１
を、メインアンプＭＡ４及びＭＡ６は接続回路Ｓ４．Ｓ
６及び相補共通データ出力線ＣＤＯ２・ＣＤＯ２を、ま
たメインアンプＭＡ５及びＭＡ７は接続回路Ｓ５゜８７
及び相補共通データ出力線ＣＤＯ３・ＣＤ０丁を介して
それぞれ出力制御回路ＤＯＣに結合される。

接続回路ＳＯ〜Ｓ７は、相補内部アドレス信号ａｘｉ−
１，ａｘｉ及びａｙｉを受ける入出力選択回路ＩＱｓか
ら供給される選択信号ＳＯ〜Ｓ７によって制御される０
通常の読み出し動作において、選択信号ＳＯ〜Ｓ７のう
ちの一つがハイレベルとされ、指定されるメモリセルが
含まれるメモリアレイに対応した一つのメインアンプが
選択される。

また、４ビット同時読み出し試験においては、選択信号
ＳＯ・５ｌ−３４・ｓ５又はｓ２・５３−３６・ｓ７が
同時にハイレベルとされ、４個ずつのメインアンプが同
時に出力制御回路ＤＯＣに結合される。これにより、４
ピントのメモリセルの読み出しデータが同時に出力制御
回路ＤＯＣに入力され、照合された後、すべてが一致し
た場合にはそれらの読み出しデータと同じデータが出力
され、不一致の場合には出力端子Ｄｏｕｔはハイインピ
ーダンス状態とされる。

第１図において、メモリアレイＭＯ〜Ｍ７のそれぞれは
、特に制限されないが、同図の垂直方向に配置されるｍ
本のワード線と同図の水平方向に配置されるｎ組の相補
データ線及びこれらのワード線と相補データ線の交点に
配置されるｍＸｎ個のメモリセルによって構成される。

各メモリセルは、図示されない直列形態の情報記憶用キ
ャパシタとアドレス選択用ＭＯＳ　Ｆ　ＥＴによって構
成され、各相補データ線のそれぞれの信号線には、対応
する列に配置されるｍ個のメモリセルの入出力ノードが
所定の規則性をもって結合される。また、各ワード線に
は、対応する行に配置されるｎ個のメモリセルのアドレ
ス選択用ＭＯＳ　Ｆ　ＥＴのゲートがそれぞれ結合され
る。

メモリアレイＭ　Ｏ−Ｍ　７を構成する各相補データ線
は、図示されないスイッチＭＯＳ　Ｆ　ＥＴを介してセ
ンスアンプ回路ＳＡＯ〜ＳＡ３の対応する単位回路に結
合される。これらのスイッチＭＯ３ＦＥＴのゲートには
、ロウアドレスバッファＲＡＤＢから非反転内部アドレ
ス信号ａｘｉ−２又は反転内部アドレス信号ａｘｉ−２
が供給される。これにより、内部アドレス信号ａｘｉ−
２が論理“０”すなわち反転内部アドレス信号ａｘｉ−
２がハイレベルであると各センスアンプの左側に配置さ
れるメモリアレイＭＯ，Ｍ２．Ｍ４及びＭ６がセンスア
ンプＳＡＯ，ＳＡＩ、ＳＡ２及びＳＡ３にそれぞれ接続
される。また、内部アドレス信号ａｘｉ−２が論理“１
”すなわち非反転内部アドレス信号ａｘｉ−２がハイレ
ベルであると各センスアンプの右側に配置されるメモリ
アレイＭｌ、Ｍ３．Ｍ５及びＭ７がセンスアンプＳＡＯ
，ＳＡＩ、ＳＡ２及びＳＡ３にそれぞれ接続される。

センスアンプＳＡＯ〜ＳＡ３の各単位回路は、センスア
ンプＳＡＯ〜ＳＡ３に対応して設けられる図示されない
カラムスイッチｃｓｗｏ〜Ｃ３Ｗ３の対応するスイッチ
ＭＯＳ　Ｆ　ＥＴを介して、対応する相補共通データ線
ΩＤＯ−ＣＤ７（ここで混雑を避けるため、例えば相補
共通データ線を構成する非反転信号線ＣＤＯと反転信号
線ＣＤＯをあわせて相補共通データ線ＣＤＯのように表
す。

以下同じ）に交互に選択的に接続される。すなわち、例
えばセンスアンプＳＡＯの偶数番目の単位回路はカラム
スイッチｃｓｗｏの偶数番目のスイッチＭＯＳＦＥＴを
介して相補共通データ線旦ＤＯに接続され、センスアン
プＳＡＯの奇数番目の単位回路はカラムスイッチｃｓｗ
ｏの奇数番目のスイッチＭＯＳ　Ｆ　ＥＴを介して相補
共通データ線旦Ｄ１に接続される。つまり、相補共通デ
ータ線ＣＤＯ及びＣＤＩには、選択されたメモリアレイ
ＭＯ又はＭｌの隣接する列に配置される２組の相補デー
タ線が接続される。

カラムスイッチｃｓｗｏ〜Ｃ３Ｗ３の隣接する列に配置
される相補データ線に対応する二つのスイッチＭＯ５Ｆ
ＥＴのゲートはそれぞれ共通接続され、相補内部アドレ
ス信号ａｙＱ〜ａｙｉ−１（ここで例えば外部アドレス
信号ＡＹＯと同相の内部アドレス信号ａｙＱと逆相の内
部アドレス信号ａｙＱをあわせて相補内部アドレス信号
ａｙＱのように表す、以下同じ）を受けるカラムアドレ
スデコーダＣＤＣＲから対応するデータ線選択信号が供
給される。これらのデータ線選択信号は、データ線と同
一の材料２例えばアルミニウム層によってデータ線と並
行に形成されるｎ／２本の信号線を介して、カラムスイ
ッチｃｓｗｏ〜Ｃ３Ｗ３の同じ列のスイッチＭＯＳ　Ｆ
　ＥＴに共通に供給される。

センスアンプ回路ＳＡＯ〜ＳＡ３の各単位回路は、タイ
ミング制御回路ＴＣから供給される図示されないタイミ
ング信号φｐａによって動作状態とされ、選択されたワ
ード線に結合されるメモリセルから対応する相補データ
線に出力される微小読み出し信号を増幅し、ハイレベル
／ロウレベルの２値信号とする。

各メモリアレイにおいて選択された２組ずつの相補デー
タ線は、センスアンプＳＡＯ〜ＳＡ３による増幅動作が
終了した時点において対応する相補共通データ線ＣＤＯ
〜−〇Ｄ７に接続され、増幅された２値読み出し信号が
対応するメインアンプＭＡＯ〜ＭＡ７に伝達される。

メインアンプＭＡＯ〜ＭＡ７は、ダイナミック型ＲＡＭ
の読み出し動作モードにおいて、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｍａによって動作状
態とされ、対応す４センスアンプから出力される２値読
み出し信号をさらに増幅する。一方、メインアンプＭＡ
　Ｏ−ＭＡ　７は、ダイナミック型ＲＡＭの書き込み動
作モードにおいて、データ入力制御回路ＤＩＣから図示
されない共通データ入力線を介して供給される書き込み
信号を、対応する相補共通データ線ＣＤＯ〜ＣＤ７に伝
達する。

前述のように、この実施例のダイナミック型ＲＡＭには
、４組の相補共通データ出力線ＣＤＯＯ・ＣＤ０Ｏ〜Ｃ
ＤＯ３・τ丁でゴが設けられる。

相補共通データ出力線ＣＤ０Ｏ・ＣＤ０Ｏには、接続回
路ＳＯ及びＳ２を介して、メインアンプＭＡＯ及びＭＡ
２が接続される。同様に、相補共通データ出力線ＣＤ０
Ｌ・ＣＤ０Ｌには、接続回路Ｓ１及びＳ３を介して、メ
インアンプＭＡＬ及びＭ　Ａ　３が、相補共通データ出
力線ＣＤＯ２・び百５下には、接続回路Ｓ４及びＳ６を
介して、メインアンプＭＡ４及びＭＡ６が、また相補共
通データ出力線ＣＤＯ３・ＣＤＯ３には、接続回路Ｓ５
及びＳ７を介して、メインアンプＭＡ５及びＭＡ７がそ
れぞれ接続される。

接続回路ＳＯ〜Ｓ７は、例えばそのデータ入力信号とし
て対応するメインアンプＭＡＯ−ＭＡ７の非反転出力信
号及び反転出力信号を受け、そのクロック信号として人
出力選択回路１０Ｓから供給される選択信号ｓＯ〜Ｓ７
を受ける二組のクロックドインバータ回路によって構成
される。接続回路５ｏ−５７は、対応する選択信号３０
〜ｓ７のハイレベルにおいて、対応するメインアンプＭ
ＡＯ〜ＭＡ７の出力信号を相補共通データ出力線ＣＤ０
Ｏ・ＣＤ０Ｏ〜ＣＤＯ３・ＣＤＯ３に伝達する。

入出力選択回路１０Ｓは、ロウアドレスバッファＲＡＤ
Ｂ及びカラムアドレスバッファＣＡＤＢから供給される
相補内部アドレス信号ａ　ｘｉ−１＋土ｘｉ及びａｙｉ
をデコードし、選択信号ｓＯ〜ｓ７を形成する。タイミ
ング制御回路ＴＣから供給されるタイミング信号φｒが
ハイレベルとされタイミング信号φｔがロウレベルとさ
れるダイナミック型ＲＡＭの通常の読み出し動作におい
て、選択信号ＳＯ〜Ｓ７のうちの一つがハイレベルとさ
れ、アドレス信号によって指定される一つのメモリアレ
イに対応するメインアンプのみが、対応する相補共通デ
ータ出力線を介して出力制御回路ＤＯＣに接続される。

また、タイミング信号φｒとタイミング信号φｔがとも
にハイレベルとされるダイナミック型ＲＡＭの４ビット
同時読み出し試験動作において、選択信号”Ｏｒ　　ｓ
Ｌ　　ｓ４゜ｓ５又は３２．３３．ｓ６．ｓ７が同時に
ハイレベルとされ、メインアンプＭＡＯ，ＭＡＬ、ＭＡ
４、ＭＡ５又はＭＡ２．ＭＡ３．ＭＡ６．ＭＡ７が同時
に出力制御回路ＤＯＣに接続される。

出力制御回路ＤＯＣには、後述するように、その入力端
子に非反転共通データ出力線ＣＤ０Ｏ〜ＣＤＯ３又は反
転共通データ出力線ＣＤ０Ｏ−でＤＯ３が結合される二
つの４人力ナンドゲート回路を含む出力論理回路とデー
タ出力バッファＤＯＢが設けられる。出力制御回路ＤＯ
Ｃは、通常の読み出し動作において、指定アドレスに対
応したメモリアレイから出力される読み出しデータを、
そのデータ出力バッファＤＯＢを介して出力端子Ｄｏｕ
ｔに出力する。また、４ビット同時読み出し試験動作に
おいて、入力された４ピントの読み出しデータが一致し
た場合にはこれらの読み出しデータと同じデータを出力
し、もし４ピントの読み出しデータが不一致の場合には
データ出力バッファＤＯＢの出力をハイインピーダンス
状態とする。

これにより、比較的大容量とされるダイナミック型ＲＡ
Ｍのメモリセルの全ビット試験を高速に行うことができ
る。なお、タイミング信号φｒがロウレベルとされるダ
イナミック型ＲＡＭの非選択状態あるいは書き込み動作
モードにおいて、出力制御回路ＤＯＣのデータ出力バッ
ファＤＯＢの出力はハイインピーダンス状態とされる。

入力制御回路ＤＩＧは、タイミング制御回路ＴＣから供
給されるタイミング信号φＷがハイレベルとされるダイ
ナミック型ＲＡＭの書き込み動作モードにおいて、入力
端子Ｄｉｎを介して供給される書き込みデータを相禎暑
き込み信号とし、選択されたメモリセルに対応する相補
共通データ入力線に伝達する。タイミング信号φＷがロ
ウレベルとされるダイナミック型ＲＡＭの非選択状態及
び読み出し動作モードにおいて、入力制御回路ＤＩＣに
含まれるデータ入カバフファＤＩＢの出力は、ハイイン
ピーダンス状態とされる。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＯ〜ａｙｉ−１をデコードし、タイミング制御回路Ｔ
Ｃから供給されるデータ線選択タイミング信号φｙに従
って、上述のデータ線選択信号を形成し、カラムスイッ
チｃｓｗｏ〜Ｃ５Ｗ３に供給する。

カラムアドレスバッファＣＡＤＢは、外ｓ端子ＡＯ〜Ａ
ｉを介して供給されるＹアドレス信号ＡＹＯ＝ＡＹｉを
受け、相補内部アドレス信号ａｙＱｘａｙｉを形成して
カラムアドレスデコーダＣＤＣＨに供給する。この実施
例のダイナミック型ＲＡＭでは、カラムアドレスを指定
するためのＹアドレス信号ＡＹＯ〜ＡＹｉとロウアドレ
スを指定するためのＸアドレス信号ＡＸＯ〜ＡＸｉは、
同一の外部端子ＡＯ〜Ａｔによって時分割されて供給さ
れるいわゆるアドレスマルチプレックス方式を用いてお
り、外部から制御信号として供給されるロウアドレスス
トローブ信号ＲＡ　Ｓの立ち下がりに同期してＸアドレ
ス信号ＡＸＯ〜ＡＸｉが、またカラムアドレスストロー
ブ信号ＣＡＳの立ち下がりに同期してＹアドレス信号Ａ
ＹＯ−ＡＹｉがそれぞれ供給される。このため、カラム
アドレスバッファＣＡＤＢは、タイミング制御回路ＴＣ
によってカラムアドレスストローブ信号ＣＡＳの立ち下
がりを検出して形成されるタイミング信号φａｃ　（図
示されない）により動作状態にされ、外部端子ＡＯ〜Ａ
ｔに供給されるＹアドレス信号ＡＹＯ〜ＡＹｉを取り込
み、それを保持するとともに、相補内部アドレス信号ａ
ｙＱ二ａｙｉを形成する。これらの相補内部アドレス信
号のうち、相補内部アドレス信号且ｙＯ〜旦ｙ　ｉ−１
はカラムアドレスデコーダＣＤＣＲに供給され、相補内
部アドレス信号Ａｙｉは入出力選択回路ＩＯ５に供給さ
れる。

一方、メモリアレイＭＯ〜Ｍ７の同じ行に配置されるメ
モリセルのアドレス選択用ＭＯ３ＦＥＴのゲートは、対
応するワード線に結合される。これらのワード線は、さ
らに各メモリアレイに対応して設けられるロウアドレス
デコーダＲＤＣＲＯ〜ＲＤＣＲ７に結合され、それぞれ
一本ずつのワ−ド線が選択される。

ロウアドレスデコーダＲＤＣＲＯ〜ＲＤＣＲ７は、ロウ
アドレスバッファＲＡＤＢから供給される相補内部アド
レス信号ａｘＯ〜旦ｘ　ｉ−３をデコードし、タイミン
グ制御回路ＴＣから供給されるタイミング信号φＸに従
って、対応するメモリアレイの指定された一本のワード
線を選択状態とする。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、そ
れを保持するとともに、相補内部アドレス信号ａｘＱ〜
ａｘｉを形成する。これらの相補内部アドレス信号のう
ち、相補内部アドレス信号ＡｘＯ〜、１ｘｉ−２はロウ
アドレスデコーダＲＤＣＲＯ−ＲＤＣＲ７に共通に供給
され、相補内部アドレス信号Ｌｘ　ｉ−２はセンスアン
プＳＡＯ〜ＳＡ３にも共通に供給される。また、相補内
部アドレス信号３ｘｉ−１及びｚｘｉは、入出力選択回
路１０Ｓに供給される。

ところで、この実施例のダイナミック型ＲＡＭでは、メ
モリセルの記憶データを所定の周期内に読み出し、再書
き込みするための自動リフレッシュモードが設けられ、
この自動リフレッシュモードにおいてリフレッシュすべ
きワード線を指定するためのりフレンシェアドレスカウ
ンタＲＥＦＣが設けられる。アドレスマルチプレクサＡ
ＭＸはタイミング制御回路ＴＣから供給されるタイミン
グ信号φｒｅｆに従って、外部端子ＡＯ〜Ａｉを介して
供給されるＸアドレス信号ＡＸＯ〜ＡＸｉ及びリフレッ
シュアドレスカウンタＲＥＦＣから供給されるリフレッ
シュアドレス信号ｃｘＱ〜ｃｘ１−２を選択し、ロウア
ドレス信号としてロウアドレスバッファＲＡＤＢに伝達
する。すなわち、タイミング信号φｒｅｆがロウレベル
とされる通常のメモリアクセスモードにおいて、外部端
子ＡＯ〜Ａｉを介して外部の装置から供給されるＸアド
レス信号ＡＸＯ〜ＡＸｉを選択し、タイミング信号φｒ
ｅｆがハイレベルとされる自動リフレッシユモードにお
いて、リフレッシュアドレスカウンタＲＥＦＣから出力
されるリフレッシュアドレス信号ｃｘＯ〜ｃｘｉ−２を
選択する。

Ｘアドレス信号ＡＸＯ−ＡＸｌは、外部から制御信号と
して供給されるロウアドレスストローブ信号ＲＡＳの立
ち下がりに同期して供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣによってロウアドレスストローブ
信号ＲＡＳの立ち下がりを検出して形成されるタイミン
グ信号φａｒ　（図示されない）に従って行われる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣを
計数し、リフレッシュすべきワード線のアドレスを指定
する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、　　ライトイネーブル信
号ＷＥ及び読み出し試験モード信号ＰＴにより、上記各
種のタイミング信号を形成し、各回路に供給する。

第２図には、第１図のダイナミック型ＲＡＭの出力制御
回路ＤＯＣの一実施例の回路図が示されている。

前述のように、この実施例のダイナミック型ＲＡＭには
、４組の相補共通データ出力線ＣＤＯＯ・ＣＤ０Ｏ〜Ｃ
Ｄ０３−ＣＤＯ３が設けられる。

これらの相補共通データ出力線の非反転信号線ＣＤ０Ｏ
〜ＣＤＯ３は４人力ナンドゲート回路ＮＡＧ１のそれぞ
れの入力端子に結合され、反転信号線ＣＤ０Ｏ〜ＣＤＯ
３は４人力ナンドゲート回路ＮＡＧ２のそれぞれの入力
端子に結合される。また、これらの相補共通データ出力
線の非反転信号線ＣＤ０Ｏ−ＣＤＯ３及び反転信号線Ｃ
Ｄ０Ｏ〜ＣＤＯ３と回路の電源電圧Ｖｃｃとの間には、
ＰチャンネルＭＯ３ＦＥＴＱＩ〜Ｑ８が設けられる。

ＭＯ５ＦＥＴＱＩ−Ｏ８のゲートは共通接続され、タイ
ミング制ｆａ１１回路ＴＣからタイミング信号φｍａが
供給される。

ナントゲート回路Ｎ　Ａ　Ｇ　１及びＮＡＧ２の出力信
号は、データ出力バッファＤＯＢに供給されるとともに
、ナントゲート回路ＮＡＧ３の二つの入力端子に供給さ
れる。このナントゲート回路ＮＡＧ３のもう一つの入力
端子には、タイミング制御回路ＴＣから４ビット同時読
み出し試験においてハイレベルとされるタイミング信号
φｔが供給される。ナントゲート回路ＮＡＧ３の出力信
号は、アンドゲート回路ＡＧＩの一方の入力端子に供給
される。アンドゲート回路ＡＧＩの他方の入力端子には
、タイミング制御回路ＴＣからダイナミック型ＲＡＭの
読み出し動作モードにおいて読み出しデータを出力しう
る時点でハイレベルとされるタイミング信号φｒが供給
される。アンドゲート回路ＡＧＩの出力信号φ０は、デ
ータ出力バンフ７ＤＯＢに供給される。また、データ出
力バッファＤＯＢの出力信号は、このダイナミック型Ｒ
ＡＭの出力信号として、出力端子Ｄｏｕｔから外部の装
置に出力される。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１〜Ｑ８は、タイミング信
号φ■ａがロウレベルとされるダイナミック型ＲＡＭの
非選択状態においてオン状態となり、相補共通データ出
力線の非反転信号線ＣＤ０Ｏ〜ＣＤＯ３及び反転信号線
ＣＤ０Ｏ〜ＣＤＯ３を電源電圧Ｖｃｃのようなハイレベ
ルにプリチャージする。ダイナミック型ＲＡＭが選択状
態となり、メモリセルの選択動作が終了してタイミング
信号φｍａがハイレベルになると、ＭＯ５ＦＥＴＱＩ〜
Ｑ８かオフ状態となり、指定されたメモリセルに接続さ
れる相補共通データ出力線のみが、そのメモリセルから
の読み出しデータに応じたレベルとなる。その他の相補
共通データ出力線は、その非反転信号線及び反転信号線
ともにプリチャージレベルのハイレベルを持続する。ま
た、ダイナミック型ＲＡＭの４ビット同時読み出し試験
動作においては、４組の相補共通データ出力線には、４
つのメモリアレイから出力される読み出しデータがそれ
ぞれ供給される。

したがって、ナントゲート回路ＮＡＧ１及びＮＡＧ２の
出力信号は、ダイナミック型ＲＡＭの非選択状態におい
ていずれもロウレベルとされる。

また、通常の読み出し動作モードにおいては、選択され
たメモリセルの記憶データが論理“１”の場合はナント
ゲート回路ＮＡＧ２の出力信号がハイレベルとなり、論
理“０°の場合はナントゲート回路ＮＡＧ１の出力信号
がハイレベルとなる。

すなわち、選択されたメモリセルの記憶データが論理“
１”である場合、ナントゲート回路ＮＡＧ１の入力信号
はすべてハイレベルのままであるため、ナントゲート回
路ＮＡＧ１の出力信号はロウレベルのままとされる。し
かし、ナントゲート回路ＮＡＧ２の入力信号のうち、選
択されたメモリセルに対応する相補共通データ出力線の
反転信号線がロウレベルとなるため、ナントゲート回路
ＮＡＧ２の出力信号はハイレベルに変化する。逆に、選
択されたメモリセルの記憶データが論理“０”である場
合、ナンドデー１−回路ＮＡＧ２の入力信号はすべてハ
イレベルのままであるため、ナントゲート回路ＮＡＧ２
の出力信号はロウレベルのままとされる。しかし、ナン
トゲート回路ＮＡＧ　１の入力信号のうち、選択された
メモリとルに対応する相補共通データ出力線の非反転信
号線がりウレベルとなるため、ナントゲート回路ＮＡＧ
ｌの出力信号はハイレベルに変化する。

一方、タイミング信号φｔがハイレベルとされるダイナ
ミック型ＲＡＭの４ビット同時読み出し動作において、
４組の相補共通データ出力線に伝達される読み出しデー
タがすべ°ζ論理“ｌ”となり一致した場合には、上記
の場合と同様に、ナントゲート回路ＮＡＧ１の出力信号
はロウレベルのままとなり、ナントゲート回路ＮＡＧ２
の出力信号がハイレベルに変化する。また、４組の相補
共通データ出力線に伝達される読み出しデータがすべて
論理″０″となり一致した場合には、ナンド′ゲート回
路ＮＡＧ１の出力信号がハイレベルに変化し、ナントゲ
ート回路ＮＡＧ２の出力信号はロウレベルのままとなる
。しかし、４組の相補共通データ出力線に伝達される読
み出しデータが不一致の場合、すなわち非反転信号！ｊ
ｌｃＤＯＯ−ＣＤＯ３及び反転信号線ＣＤ０Ｏ〜ＣＤＯ
３の両方でいずれかがロウレベルとなる場合、ナントゲ
ート回路ＮＡＧ１及びＮＡＧ２の出力信号は同時にハイ
レベルとなる。この場合、ナントゲート回路ＮＡＧ３の
入力信号はすべてハイレベルになるため、その出力信号
はロウレベルとなり、アンドゲート回路ＡＧＩの出力信
号φＯはタイミング信号φｒに関係なくロウレベルとさ
れる。

データ出力バッファＤＯＢは、回路の電？Ｓ電圧Ｖｃｃ
と接地電位との間に直列形態に設けられ比較的大きなコ
ンダクタンスとされる二つの出力ＭＯ５ＦＥＴを含む、
これらのＭＯＳ　Ｆ　ＥＴの結合点は出力端子Ｄｏｕｔ
に結合される。データ出力バッファＤＯＢは、アンドゲ
ート回路ＡＧＩの出力信号φＯがハイレベルとなり、ナ
ントゲート回路ＮＡＧＩの出力信号がハイレベルになる
と、回路の接地電位と出力端子Ｄｏｕｔとの間に設けら
れる出力λ４０ＳＦＥＴをオン状態とし、出力端子Ｌｌ
ｏｕｔにロウレベルの出力信号を送出する。また、デー
タ出力バッファＤＯＢは、アンドゲート回路ＡＧ１の出
力信号φ０がハイレベルとなり、ナントゲート回路ＮＡ
Ｇ２の出力信号がハイレベルになると、回路の′１！源
電圧と出力端子Ｄｏｕｔとの間に設けられる出力ＭＯ３
ＦＥＴをオン状態とし、出力端子Ｄｏｕｔにハイレベル
の出力信号を送出する。

アンドゲート回路ＡＧＩの出力信号φ０がロウレベルの
場合、データ出力バッファＤＯ８の出力信号はハイイン
ピーダンス状態とされる。

アンドゲート回路ＡＧＩの出力信号φＯは、前述のよう
に、タイミング制御回路ＴＣから供給されるタイミング
信号φｒとナントゲート回路ＮＡＧ３の出力信号がとも
にハイレベルである時に、ハイレベルとされる。すなわ
ち、アンドゲート回路ＡＧＩの出力信号φＯは、タイミ
ング信号φｒがハイレベルとされるダイナミック型ＲＡ
Ｍの読み出し動作モード又はタイミング信号φｔがハイ
レベルとされる４ビット同時読み出し試験動作において
ナントゲート回路ＮＡＧ１及びＮＡＧ２の出力信号がと
もにハイレベルでない場合つま４リビツトの読み出しデ
ータが一致している場合においてハイレベルとされる。

したがって、ダイナミック型ＲＡＭが非選択状態又は書
き込み動作モードであるか、４ビット同時読み出し動作
モードにおいて４ビツトのデータが一致しなかった場合
には、データ出力バッファＤＯＢの出力はハイインピー
ダンス状態とされる。

これらのことから、ナントゲート回路ＮＡＧ　１及びＮ
ＡＧ２はナントゲート回路ＮＡＧ３及びアンドゲート回
路ＡＧＩとともに、ダイナミック型ＲＡＭ０通當の読み
出し動作モードにおいて、各相補共通データ出力線を介
して人力される読み出しデータを指定されたアドレスに
応じて出力回路に伝達するための選択回路としての機能
を持つとともに、ダイナミック型ＲＡＭの４ビット同時
読み出し試験動作において４ピントの読み出しデータが
一致しているかどうかを確認するための照合回路として
の機能を持つことになる。

以上のように、この実施例のダイナミック型ＲＡＭには
、その入力端子に複数のメインアンプの非反転出力信号
又は反転出力信号を受ける二つの多入力ナンドゲート回
路を含む出力制御回路か設けられ、この出力制御回路と
各メモリアレイ又は近接して配置される複数のメモリア
レイとがそれぞれ別個の相補共通データ出力線によって
結合される。したがって、データ読み出し用の選択回路
と試験用の照合回路が併用されるとともに、各メインア
ンプと出力制御回路を結合するための信号線が短縮化さ
れその浮遊容量が削減できる。このため、各メインアン
プの負荷は軽減され、メモリとしてのアクセスタイムが
高速化されるとともに、出力回路周辺のレイアウトが簡
素化される。

以上の本実施例に示されるように、この発明を複数のメ
モリアレイを有する１ビフト出力のダイナミック型ＲＡ
Ｍ等の半導体記憶装置に適用した場合、次のような効果
が得られる。すなわち、（１）その入力端子に複数のメ
インアンプの非反転出力信号又は反転出力信号を受ける
二つの多入力ナンドゲート回路を含む出力制御回路を設
け、この出力９１＠回路と各メモリアレイ又は近接して
配置される複数のメモリアレイをそれぞれ別個の相補共
通データ出力線を介して結合することで、データ読み出
し用の選択回路と試験用の照合回路が併用されるととも
に、各メインアンプと出力制御回路を結合するための信
号線が短縮化されその浮遊容量が削減でき、各メインア
ンプの負荷を軽減することができるという効果が得られ
る。

（２）上記（１）項により、半導体記憶装置の読み出し
動作を高速化でき、そのアクセスタイムを短縮化できる
という効果が得られる。

（３）上記（１）項により、複数ビット同時読み出し試
験機能を有する半導体記憶装置の出力回路周辺のレイア
ウトを簡素化することができ、半導体記憶装置が形成さ
れるチップを小型化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範四で種々変更可
能であることはいうまでもない０例えば、第１図のダイ
ナミック型ＲＡＭでは、４組の相補共通データ出力線を
設け、ぞれぞれの相補共通デー・タ出力線に二つのメイ
ンアンプが結合されるものとしたが、メインアンプと同
数の相補共通データ出力線を設け、それぞれのメインア
ンプを個別の相補共通データ出力線によって出力制御回
路に結合するものであってもよい、この場合、出力制御
回路にはこの相補共通データ線すなわちメインアンプと
同数の入力端子を持つ多入力ナンドゲート回路を設ける
必要があるが、同時に８ビツトの読み出し試験動作が可
能となる。

また、第２図の出力制御回路では多入力ナンドゲート回
路を用いたが、ダイナミック型ＲＡＭの非選択状態にお
いて相補共通データ出力線をロウレベルとすることで、
多大カッアゲート回路を用いるものとしてもよい、この
場合、ノアゲート回路のロウレベルの出力信号によって
データ出力バッファの出力ＭＯＳ　Ｆ　ＥＴがオン状態
とされるように９制御する必要がある。外部端子として
読み出し試験モード信号ＰＴを単独に設けられない場合
には、特定の外部端子の入力レベルを例えば＋１２Ｖの
ような高電圧としたり、ロウアドレスストローブ信号Ｒ
ＡＳ、カラムスイッチＣ８Ｗ及びライトイネーブル信号
ＷＥを特定の時間関係とすることで読み出し試験モード
を指定してもよい。また、１つのデータ出力バッファＤ
ＯＢに対し上記出力制御回路ＤＯＣを介して複数のメモ
リアレイを対応させることで複数のデータ出力バッフ７
ＤＯＢを設けてもよい、つまり、本発明は、４ピント又
は８ビツト等の複数ビット出力のダイナミック型ＲＡＭ
にも通用できる。さらに、第１図に示したダイナｉ７り
型ＲＡ　Ｍの具体的な回路ブロック構成やアドレス信号
及び制御信号の組み合わせ等、種々の実施形態を採りう
るものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えばスタティック型ＲＡＭ等の各種
の半導体記憶装置にも通用できる。本発明は、少なくと
も複数のメモリアレイを有し一つ又はメモリアレイ数よ
りも少ない数の出力端子を介して読み出しデータを選択
的に出力する半導体記憶装置には通用できる。

〔発明の効果〕

本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、その入力端子に複数のメインアンプの非
反転出力信号又は反転出力信号を受ける二つの多入力ナ
ンドゲート回路を含む出力制御回路を設け、この出力制
御回路と各メモリアレイ又は近接して配置される複数の
メモリールレイをそれぞれ別個の相補共通データ出力線
を介し°Ｃ結合することで、データ読み出し用の選択回
路と試験用の照合回路を併用するとともに、各メインア
ンプと出力制御回路を結合するための信号線を短縮化し
その浮遊容量を削減して、半導体記憶装置の読み出し動
作を高速化できるとともに、出力回路周辺のレイアウト
を簡素化できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミｙり型ＲＡ　
Ｍの一実施例を示す回路ブロック図、第２図は、第１図
のダイナミック型ＲＡ　Ｍの出力９ｊ御回路の一実施例
を示す回路図、第３図は、この発明に先立って本願発明
者等が開発したダイナミック型ＲＡＭのブロック図であ
る。 ＤＯＣ・・・出力制御回路、ＤＩＣ・・・入力制御回路
、ＩＯ３・・・入出力選択回路、Ｉｌｏ・・・データ入
出力回路、３０−５７・・・接続回路、ＭＡＯ〜ＭＡ？
・・・メインアンプ、ＭＯ〜Ｍ７・・・メモリアレイ、
ＳＡＯ〜ＳＡ３・・・センスアンプ回路、ＲＤＣＲＯへ
ＲＤＣＲ７・・・ロウアドレスデコーダ、ＣＤＣＲ・・
・カラムアドレスデコーダ、ＲＡＤＢ・・・ロウアドレ
スデコーダ、ＡＭＸ・・・アドレスマルチプレクサ、Ｃ
ＡＤＢ・・・カラムアドレスバッファ、ＲＥＦＣ・・・
リフレッシュアドレスカウンタ、ＴＣ・・・タイミング
制御回路。 Ｑ１〜Ｑ８・・・ＰチャンネルＭＯ５ＦＥＴ。 ＮＡＧｌ〜ＮＡＧ３・・・ナントゲート回路、ＡＧｌ・
・・アンドゲート回路、ＤＯＢ・・・データ出力バッフ
ァ。 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、複数の共通データ線のそれぞれに対応して設けられ
   る複数のメインアンプと、上記複数のメインアンプのそ
   れぞれ又は上記複数のメインアンプが分割されてなる複
   数のメインアンプ群に対応して設けられる複数の信号線
   を介して上記複数のメインアンプと結合される出力論理
   回路と、上記出力論理回路の出力信号を受ける出力バッ
   ファ回路を具備することを特徴とする半導体記憶装置。 ２、上記複数の信号線は、半導体記憶装置の非選択状態
   においてハイレベルにプリチャージされるものであり、
   上記出力論理回路は、その入力端子に上記複数のメイン
   アンプの非反転出力信号を受ける第１の多入力ナンドゲ
   ート回路と、その入力端子に上記複数のメインアンプの
   反転出力信号を受ける第２の多入力ナンドゲート回路を
   含むものであることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ３、上記半導体記憶装置はダイナミック型ＲＡＭである
   ことを特徴とする特許請求の範囲第１項又は第２項記載
   の半導体記憶装置。