JP3186204B2 - 半導体ダイナミックｒａｍ - Google Patents
半導体ダイナミックｒａｍInfo
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Description
【０００１】
【産業上の利用分野】本発明は半導体ダイナミックＲＡ
Ｍに関し、特にビット線を所定のタイミングでプリチャ
ージしてメモリセルのデータを読出す構成の大容量の半
導体ダイナミックＲＡＭに関する。
Ｍに関し、特にビット線を所定のタイミングでプリチャ
ージしてメモリセルのデータを読出す構成の大容量の半
導体ダイナミックＲＡＭに関する。
【０００２】
【従来の技術】従来のこの種の半導体ダイナミックＲＡ
Ｍの一例を図４に示す。
Ｍの一例を図４に示す。
【０００３】この半導体ダイナミックＲＡＭは、選択状
態のとき記憶しているデータを読出す１トランジスタ１
キャパシタ型の複数のメモリセルＭＣを備えたメモリセ
ルアレイＭＡと、選択レベルのとき複数のメモリセルＭ
Ｃのうちの対応するメモリセルを選択状態とする複数の
ワード線ＷＬと、所定のタイミングで活性化し外部から
のアドレス信号ＡＤを取込み出力するアドレスバッファ
１ａと、このアドレスバッファ１ａの出力信号をデコー
ドする行アドレスデコーダ２ａと、所定のタイミングで
活性化しワード線駆動電位Ｖｗを発生するワード線コン
トローラ３と、ワード線駆動電位Ｖｗを受け行アドレス
デコーダ２ａの出力信号に従って複数のワード線ＷＬの
うちの所定のワード線をワード線駆動電位Ｖｗによる選
択レベルに駆動するワードドライバ回路４と、選択状態
のメモリセルＭＣから読出されたデータを伝達する対を
なすビット線ＢＬ１，ＢＬ２と、所定のタイミングで活
性化しビット線ＢＬ１，ＢＬ２に伝達されたデータを増
幅するセンス増幅器６と、所定のタイミングで活性化し
ビット線ＢＬ１，ＢＬ２をバランスさせると共にプリチ
ャージするビット線バランス・プリチャージ回路５と、
複数のセンサ増幅器６（図４では１つのみ表示）のうち
の１つを選択するセレクタ７と、選択されたセンス増幅
器６の出力データを増幅して外部へ出力するデータ増幅
器８及び出力バッファ９と、遅延・ゲート回路１３ａ〜
１３ｈを備え行アドレスストローブ信号ＲＡＳｂｘを含
む外部からの制御信号（図４ではＲＡＳｂｘのみ表示）
に従ってアドレスバッファ１ａ，行アドレスデコーダ２
ａ，ワード線コントローラ３，ビット線バランス・プリ
チャージ回路５，センス増幅器６等の動作を制御するタ
イミング制御回路１０ｂとを有する構成となっている。
態のとき記憶しているデータを読出す１トランジスタ１
キャパシタ型の複数のメモリセルＭＣを備えたメモリセ
ルアレイＭＡと、選択レベルのとき複数のメモリセルＭ
Ｃのうちの対応するメモリセルを選択状態とする複数の
ワード線ＷＬと、所定のタイミングで活性化し外部から
のアドレス信号ＡＤを取込み出力するアドレスバッファ
１ａと、このアドレスバッファ１ａの出力信号をデコー
ドする行アドレスデコーダ２ａと、所定のタイミングで
活性化しワード線駆動電位Ｖｗを発生するワード線コン
トローラ３と、ワード線駆動電位Ｖｗを受け行アドレス
デコーダ２ａの出力信号に従って複数のワード線ＷＬの
うちの所定のワード線をワード線駆動電位Ｖｗによる選
択レベルに駆動するワードドライバ回路４と、選択状態
のメモリセルＭＣから読出されたデータを伝達する対を
なすビット線ＢＬ１，ＢＬ２と、所定のタイミングで活
性化しビット線ＢＬ１，ＢＬ２に伝達されたデータを増
幅するセンス増幅器６と、所定のタイミングで活性化し
ビット線ＢＬ１，ＢＬ２をバランスさせると共にプリチ
ャージするビット線バランス・プリチャージ回路５と、
複数のセンサ増幅器６（図４では１つのみ表示）のうち
の１つを選択するセレクタ７と、選択されたセンス増幅
器６の出力データを増幅して外部へ出力するデータ増幅
器８及び出力バッファ９と、遅延・ゲート回路１３ａ〜
１３ｈを備え行アドレスストローブ信号ＲＡＳｂｘを含
む外部からの制御信号（図４ではＲＡＳｂｘのみ表示）
に従ってアドレスバッファ１ａ，行アドレスデコーダ２
ａ，ワード線コントローラ３，ビット線バランス・プリ
チャージ回路５，センス増幅器６等の動作を制御するタ
イミング制御回路１０ｂとを有する構成となっている。
【０００４】なお、図４には示されていないが、タイミ
ング制御回路１０ｂは、セレクタ７，データ増幅器８，
出力バッファ９等の動作も直接または間接的に制御す
る。
ング制御回路１０ｂは、セレクタ７，データ増幅器８，
出力バッファ９等の動作も直接または間接的に制御す
る。
【０００５】次に、この半導体ダイナミックＲＡＭの動
作について説明する。図５はこの半導体ダイナミックＲ
ＡＭの動作を説明するための各部信号のタイミング図で
ある。
作について説明する。図５はこの半導体ダイナミックＲ
ＡＭの動作を説明するための各部信号のタイミング図で
ある。
【０００６】この半導体ダイナミックＲＡＭにおいて
は、１メモリサイクルが、行アドレスストローブ信号Ｒ
ＡＳｂｘが低レベルのアクティブ期間Ｔｒａｓと高レベ
ルのプリチャージ期間Ｔｒｐとから成り、アクティブ期
間Ｔｒａｓ中に列アドレスストローブ信号ＣＡＳｂ，読
出し制御信号ＯＥｂ，書込み制御信号ＷＥｂ等が所定の
タイミングでアクティブレベルとなって読出し，書込み
動作が実行される（ＣＡＳｂ，ＯＥｂ，ＷＥｂは図４で
は省略されている）。
は、１メモリサイクルが、行アドレスストローブ信号Ｒ
ＡＳｂｘが低レベルのアクティブ期間Ｔｒａｓと高レベ
ルのプリチャージ期間Ｔｒｐとから成り、アクティブ期
間Ｔｒａｓ中に列アドレスストローブ信号ＣＡＳｂ，読
出し制御信号ＯＥｂ，書込み制御信号ＷＥｂ等が所定の
タイミングでアクティブレベルとなって読出し，書込み
動作が実行される（ＣＡＳｂ，ＯＥｂ，ＷＥｂは図４で
は省略されている）。
【０００７】まず、プリチャージ期間Ｔｒｐにおける動
作について説明する。行アドレスストローブ信号ＲＡＳ
ｂｘの立上りで遅延・ゲート回路１３ａからリセットタ
イミング信号ＲＳＴｘを発生する（ｔ１のタイミン
グ）。このリセットタイミング信号ＲＳＴｘを基に、ま
ずワード線コントローラ３がリセット（非活性化）され
て選択レベルにあったワード線ＷＬがリセット（非選択
レベル化）される（ｔ２からｔ３のタイミング）。これ
によりメモリセルＭＣにデータがリストアされる。
作について説明する。行アドレスストローブ信号ＲＡＳ
ｂｘの立上りで遅延・ゲート回路１３ａからリセットタ
イミング信号ＲＳＴｘを発生する（ｔ１のタイミン
グ）。このリセットタイミング信号ＲＳＴｘを基に、ま
ずワード線コントローラ３がリセット（非活性化）され
て選択レベルにあったワード線ＷＬがリセット（非選択
レベル化）される（ｔ２からｔ３のタイミング）。これ
によりメモリセルＭＣにデータがリストアされる。
【０００８】この後、内部制御信号（アドレスリセット
信号）ＲＳＡＤによりアドレスバッファ１ａ，行アドレ
スデコーダ２ａがリセット（非活性化）されてアドレス
信号ＡＤがリセットされ（ｔ３からｔ４のタイミン
グ）、続いて内部制御信号ＳＡＲｘによりセンス増幅器
６の非活性化、ビット線バランス・プリチャージ回路５
の活性化が行なわれ（ｔ４からｔ５のタイミング）、ビ
ット線ＢＬ１，ＢＬ２のバランス，プリチャージが行な
われる。こうしてプリチャージ期間Ｔｒｐにおける基本
動作が完了する。
信号）ＲＳＡＤによりアドレスバッファ１ａ，行アドレ
スデコーダ２ａがリセット（非活性化）されてアドレス
信号ＡＤがリセットされ（ｔ３からｔ４のタイミン
グ）、続いて内部制御信号ＳＡＲｘによりセンス増幅器
６の非活性化、ビット線バランス・プリチャージ回路５
の活性化が行なわれ（ｔ４からｔ５のタイミング）、ビ
ット線ＢＬ１，ＢＬ２のバランス，プリチャージが行な
われる。こうしてプリチャージ期間Ｔｒｐにおける基本
動作が完了する。
【０００９】次に、アクティブ期間における動作につい
て説明する。行アドレスストローブ信号ＲＡＳｂｘがア
クティブレベル（低レベル）に変化する（ｔ５）ことに
よって遅延・ゲート回路１３ｅでセットタイミング信号
ＳＥＴを発生する（ｔ５ａ）。このセットタイミング信
号ＳＥＴを基に、まずアドレスバッファ１を活性化して
（ｔ６〜ｔ７）アドレス信号ＡＤを取込み、続いて内部
制御信号ＤＥＣにより行アドレスデコーダ２ａを活性化
することによりアドレス信号ＡＤをデコードする（ｔ７
〜ｔ８）。この後、ビット線バランス・プリチャージ回
路５を非活性化すると共にワード線コントローラ３を活
性化しアドレス信号ＡＤで指定されるワード線ＷＬを選
択レベルに駆動する（ｔ８〜ｔ９）。この結果、ビット
線ＢＬ１，ＢＬ２に、選択状態のメモリセルＭＣに記憶
されていたデータによる電位差が生じる。
て説明する。行アドレスストローブ信号ＲＡＳｂｘがア
クティブレベル（低レベル）に変化する（ｔ５）ことに
よって遅延・ゲート回路１３ｅでセットタイミング信号
ＳＥＴを発生する（ｔ５ａ）。このセットタイミング信
号ＳＥＴを基に、まずアドレスバッファ１を活性化して
（ｔ６〜ｔ７）アドレス信号ＡＤを取込み、続いて内部
制御信号ＤＥＣにより行アドレスデコーダ２ａを活性化
することによりアドレス信号ＡＤをデコードする（ｔ７
〜ｔ８）。この後、ビット線バランス・プリチャージ回
路５を非活性化すると共にワード線コントローラ３を活
性化しアドレス信号ＡＤで指定されるワード線ＷＬを選
択レベルに駆動する（ｔ８〜ｔ９）。この結果、ビット
線ＢＬ１，ＢＬ２に、選択状態のメモリセルＭＣに記憶
されていたデータによる電位差が生じる。
【００１０】この後、内部制御信号ＳＡＡｘによりセン
ス増幅器６を活性化してビット線ＢＬ１，ＢＬ２間のデ
ータを増幅する（ｔ９〜ｔ１０）。この後、セレクタ７
によるセンス増幅器６の選択、選択されたセンス増幅器
６の出力データのデータ増幅器８による再増幅（ｔ１０
〜ｔ１１）、出力バッファ９によるデータ増幅器８から
のデータの外部への出力（ｔ１１〜ｔ１２）が行なわれ
る。こうしてアクティブ期間における基本動作が完了す
る。
ス増幅器６を活性化してビット線ＢＬ１，ＢＬ２間のデ
ータを増幅する（ｔ９〜ｔ１０）。この後、セレクタ７
によるセンス増幅器６の選択、選択されたセンス増幅器
６の出力データのデータ増幅器８による再増幅（ｔ１０
〜ｔ１１）、出力バッファ９によるデータ増幅器８から
のデータの外部への出力（ｔ１１〜ｔ１２）が行なわれ
る。こうしてアクティブ期間における基本動作が完了す
る。
【００１１】このように、この半導体ダイナミックＲＡ
Ｍにおいては、行アドレスストローブ信号ＲＡＳｂｘの
インアクティブレル（高レベル）への変化（ｔ１）で遅
延・ゲート回路１３ａによりリセットタイミング信号Ｒ
ＳＴｘを発生してこれを基にして遅延・ゲート回路１３
ｂ〜１３ｄにより各種の内部制御信号を発生し、プリチ
ャージ期間Ｔｒｐ中の各動作を順次遂行し、行アドレス
ストローブ信号ＲＡＳｂｘのアクティブレベル（低レベ
ル）への変化（ｔ５）で遅延・ゲート回路１３ｅにより
セットタイミング信号ＳＥＴを発生してこれを基にして
遅延・ゲート回路１３ｆ〜１３ｈにより各種の内部制御
信号を発生し、アクティブ期間Ｔｒａｓ中の各動作を順
次遂行するようになっている。
Ｍにおいては、行アドレスストローブ信号ＲＡＳｂｘの
インアクティブレル（高レベル）への変化（ｔ１）で遅
延・ゲート回路１３ａによりリセットタイミング信号Ｒ
ＳＴｘを発生してこれを基にして遅延・ゲート回路１３
ｂ〜１３ｄにより各種の内部制御信号を発生し、プリチ
ャージ期間Ｔｒｐ中の各動作を順次遂行し、行アドレス
ストローブ信号ＲＡＳｂｘのアクティブレベル（低レベ
ル）への変化（ｔ５）で遅延・ゲート回路１３ｅにより
セットタイミング信号ＳＥＴを発生してこれを基にして
遅延・ゲート回路１３ｆ〜１３ｈにより各種の内部制御
信号を発生し、アクティブ期間Ｔｒａｓ中の各動作を順
次遂行するようになっている。
【００１２】
【発明が解決しようとする課題】この従来の半導体ダイ
ナミックＲＡＭでは、行アドレスストローブ信号ＲＡＳ
ｂｘのインアクティブレベルへの変化でリセットタイミ
ング信号を発生しこれを基に各種内部制御信号を発生し
てプリチャージ期間Ｔｒｐにおける各動作を順次遂行
し、行アドレスストローブ信号ＲＡＳｂｘのアクティブ
レベルへの変化でセットタイミング信号を発生しこれを
基に各種内部制御信号を発生してアクティブ期間Ｔｒａ
ｓにおける各動作を順次遂行する構成となっており、し
かもこの中にはアドレスバッファ１ａ，行アドレスデコ
ーダ２ａの活性化及びリセットの制御も行うようになっ
ているので、これら各動作を同時に並行させることが困
難なため、１メモリサイクルの時間が長くなるという欠
点があった。
ナミックＲＡＭでは、行アドレスストローブ信号ＲＡＳ
ｂｘのインアクティブレベルへの変化でリセットタイミ
ング信号を発生しこれを基に各種内部制御信号を発生し
てプリチャージ期間Ｔｒｐにおける各動作を順次遂行
し、行アドレスストローブ信号ＲＡＳｂｘのアクティブ
レベルへの変化でセットタイミング信号を発生しこれを
基に各種内部制御信号を発生してアクティブ期間Ｔｒａ
ｓにおける各動作を順次遂行する構成となっており、し
かもこの中にはアドレスバッファ１ａ，行アドレスデコ
ーダ２ａの活性化及びリセットの制御も行うようになっ
ているので、これら各動作を同時に並行させることが困
難なため、１メモリサイクルの時間が長くなるという欠
点があった。
【００１３】本発明の目的は、１メモリセイクルの時間
を短縮することができる半導体ダイナミックＲＡＭを提
供することにある。
を短縮することができる半導体ダイナミックＲＡＭを提
供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体ダイナミ
ックＲＡＭは、選択状態のとき記憶しているデータを読
出す複数のメモリセルを備えたメモリセルアレイと、選
択レベルのとき前記複数のメモリセルのうちの対応する
メモリセルを選択状態とする複数のワード線と、所定の
タイミングで活性化し外部からのアドレス信号を取込み
出力するアドレスバッファ回路と、前記アドレスバッフ
ァ回路の出力信号をデコードするアドレスデコーダと、
所定のタイミングで活性化しワード線駆動電位を発生す
るワード線コントローラと、前記ワード線駆動電位を受
け前記アドレスデコーダの出力信号に従って前記複数の
ワード線のうちの所定のワード線を前記ワード線駆動電
位による選択レベルに駆動するワードドライバ回路と、
前記選択状態のメモリセルから読出されたデータを伝達
するビット線と、所定のタイミングで活性化し前記ビッ
ト線に伝達されたデータを増幅するセンス増幅器と、所
定のタイミングで活性化し前記ビット線をプリチャージ
するプリチャージ回路と、前記アドレスバッファ回路，
アドレスデコーダ，ワード線コントローラ，センス増幅
器，及ひプリチャージ回路の動作の制御を含む各部動作
の制御を行うタイミング制御回路とを有する半導体ダイ
ナミックＲＡＭにおいて、前記タイミング制御回路が、
前記クロック信号の所定のレベル変化のタイミングに行
アドレスストローブ信号がアクティブレベルであること
を検知し、前記行アドレスストローブ信号の１つのアク
ティブレベルに対して１つの内部リセット信号を発生
し、この内部リセット信号を基に複数の内部制御信号を
発生し、これら複数の内部制御信号により、前記ワード
線コントローラを非活性化した後、プリチャージ回路を
活性化すると共にセンス増幅器を非活性化する期間に、
アドレスバッファ回路を活性化して常時活性化状態とさ
れるアドレスデコーダによりアドレス信号のデコードを
行い、この後、前記ワード線コントローラを活性化する
と共に前記プリチャージ回路を非活性化し、この後、前
記センス増幅器を活性化する構成である。
ックＲＡＭは、選択状態のとき記憶しているデータを読
出す複数のメモリセルを備えたメモリセルアレイと、選
択レベルのとき前記複数のメモリセルのうちの対応する
メモリセルを選択状態とする複数のワード線と、所定の
タイミングで活性化し外部からのアドレス信号を取込み
出力するアドレスバッファ回路と、前記アドレスバッフ
ァ回路の出力信号をデコードするアドレスデコーダと、
所定のタイミングで活性化しワード線駆動電位を発生す
るワード線コントローラと、前記ワード線駆動電位を受
け前記アドレスデコーダの出力信号に従って前記複数の
ワード線のうちの所定のワード線を前記ワード線駆動電
位による選択レベルに駆動するワードドライバ回路と、
前記選択状態のメモリセルから読出されたデータを伝達
するビット線と、所定のタイミングで活性化し前記ビッ
ト線に伝達されたデータを増幅するセンス増幅器と、所
定のタイミングで活性化し前記ビット線をプリチャージ
するプリチャージ回路と、前記アドレスバッファ回路，
アドレスデコーダ，ワード線コントローラ，センス増幅
器，及ひプリチャージ回路の動作の制御を含む各部動作
の制御を行うタイミング制御回路とを有する半導体ダイ
ナミックＲＡＭにおいて、前記タイミング制御回路が、
前記クロック信号の所定のレベル変化のタイミングに行
アドレスストローブ信号がアクティブレベルであること
を検知し、前記行アドレスストローブ信号の１つのアク
ティブレベルに対して１つの内部リセット信号を発生
し、この内部リセット信号を基に複数の内部制御信号を
発生し、これら複数の内部制御信号により、前記ワード
線コントローラを非活性化した後、プリチャージ回路を
活性化すると共にセンス増幅器を非活性化する期間に、
アドレスバッファ回路を活性化して常時活性化状態とさ
れるアドレスデコーダによりアドレス信号のデコードを
行い、この後、前記ワード線コントローラを活性化する
と共に前記プリチャージ回路を非活性化し、この後、前
記センス増幅器を活性化する構成である。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第１の実施例を示すブロッ
ク図、図２はこの実施例の動作を説明するための各部信
号のタイミング図である。
ク図、図２はこの実施例の動作を説明するための各部信
号のタイミング図である。
【００１７】この実施例が図４及び図５に示された従来
の半導体ダイナミックＲＡＭと相違する点は、行アドレ
スデコーダ２を常時活性化状態とし、タイミング制御回
路１０を、クロック信号ＣＬＫの高レベルへの変化のタ
イミングに行アドレスストローブ信号ＲＡＳｂがアクテ
ィブレベル（低レベル）であることを検知しこの行アド
レスストローブ信号ＲＡＳｂの１つのアクティブレベル
に対して１つの内部リセット信号ＲＳＴを発生し、この
内部リセット信号ＲＳＴを基に複数の内部制御信号（Ｓ
ＡＲ，ＳＡＡ，…）を発生しこれら複数の内部制御信号
によりワード線コントローラ３を非活性化した後、アド
レスバッファ１及びビット線バランス・プリチャージ回
路５を活性化すると共にセンス増幅器６を非活性化し、
この後ワード線コントローラ３を活性化すると共にビッ
ト線バランス・プリチャージ回路５を非活性化し、この
後センス増幅器６を活性化する回路とした点にある。
の半導体ダイナミックＲＡＭと相違する点は、行アドレ
スデコーダ２を常時活性化状態とし、タイミング制御回
路１０を、クロック信号ＣＬＫの高レベルへの変化のタ
イミングに行アドレスストローブ信号ＲＡＳｂがアクテ
ィブレベル（低レベル）であることを検知しこの行アド
レスストローブ信号ＲＡＳｂの１つのアクティブレベル
に対して１つの内部リセット信号ＲＳＴを発生し、この
内部リセット信号ＲＳＴを基に複数の内部制御信号（Ｓ
ＡＲ，ＳＡＡ，…）を発生しこれら複数の内部制御信号
によりワード線コントローラ３を非活性化した後、アド
レスバッファ１及びビット線バランス・プリチャージ回
路５を活性化すると共にセンス増幅器６を非活性化し、
この後ワード線コントローラ３を活性化すると共にビッ
ト線バランス・プリチャージ回路５を非活性化し、この
後センス増幅器６を活性化する回路とした点にある。
【００１８】次にこの実施例の動作について説明する。
【００１９】この実施例においては、行アドレスストロ
ーブ信号ＲＡＳｂは外部からのクロック信号ＣＬＫによ
ってレベルラッチされるコマンド信号とみなされる。ま
ず、クロック信号ＣＬＫの高レベルへの変化タイミング
（ｔ１）で遅延・ゲート回路１１ａにより行アドレスス
トローブ信号ＲＡＳｂが低レベルであることを検知し内
部リセット信号ＲＳＴを発生する。これが１メモリサイ
クルの開始点である。
ーブ信号ＲＡＳｂは外部からのクロック信号ＣＬＫによ
ってレベルラッチされるコマンド信号とみなされる。ま
ず、クロック信号ＣＬＫの高レベルへの変化タイミング
（ｔ１）で遅延・ゲート回路１１ａにより行アドレスス
トローブ信号ＲＡＳｂが低レベルであることを検知し内
部リセット信号ＲＳＴを発生する。これが１メモリサイ
クルの開始点である。
【００２０】タイミング制御回路１０は、遅延・ゲート
回路１１ａのほか遅延・ゲート回路１１ｂ〜１１ｅを備
えており、内部リセット信号ＲＳＴを基に各種内部制御
信号（ＳＡＲ，ＳＡＡ，…）を発生し各部の動作を制御
する。
回路１１ａのほか遅延・ゲート回路１１ｂ〜１１ｅを備
えており、内部リセット信号ＲＳＴを基に各種内部制御
信号（ＳＡＲ，ＳＡＡ，…）を発生し各部の動作を制御
する。
【００２１】まず、遅延・ゲート回路１１ｂの出力の内
部制御信号によってワード線コントローラ３がリセット
（非活性化）されて選択レベルにあったワード線ＷＬが
リセット（非選択レベル化）される（ｔ２〜ｔ３）。
部制御信号によってワード線コントローラ３がリセット
（非活性化）されて選択レベルにあったワード線ＷＬが
リセット（非選択レベル化）される（ｔ２〜ｔ３）。
【００２２】次に遅延・ゲート回路１１ｃの出力の内部
制御信号ＳＡＲによってアドレスバッファ１及びビット
線バランス・プリチャージ回路５が活性化されると共に
センス増幅器６が非活性化される（ｔ３〜ｔ５）。この
結果、ビット線ＢＬ１，ＢＬ２のバランス，プリチャー
ジが行なわれ、一方、行アドレスデコーダ２は常時活性
化状態にあるので、アドレスバッファ１が活性化される
と行アドレスデコーダ２によるアドレス信号ＡＤのデコ
ーダが直ちに行なわれる（ｔ４〜ｔ５）。
制御信号ＳＡＲによってアドレスバッファ１及びビット
線バランス・プリチャージ回路５が活性化されると共に
センス増幅器６が非活性化される（ｔ３〜ｔ５）。この
結果、ビット線ＢＬ１，ＢＬ２のバランス，プリチャー
ジが行なわれ、一方、行アドレスデコーダ２は常時活性
化状態にあるので、アドレスバッファ１が活性化される
と行アドレスデコーダ２によるアドレス信号ＡＤのデコ
ーダが直ちに行なわれる（ｔ４〜ｔ５）。
【００２３】この後、遅延・ゲート回路１１ｄの出力の
内部制御信号によってワード線コントローラ３が活性化
すると共にビット線バランス・プリチャージ回路５が非
活性化し、アドレス信号ＡＤによって指定されたワード
線ＷＬが選択レベルに駆動され（ｔ５〜ｔ６）、ビット
線ＢＬ１，ＢＬ２間に選択状態のメモリセルＭＣによる
電位差が生じる。
内部制御信号によってワード線コントローラ３が活性化
すると共にビット線バランス・プリチャージ回路５が非
活性化し、アドレス信号ＡＤによって指定されたワード
線ＷＬが選択レベルに駆動され（ｔ５〜ｔ６）、ビット
線ＢＬ１，ＢＬ２間に選択状態のメモリセルＭＣによる
電位差が生じる。
【００２４】この後、遅延・ゲート回路１１ｅの出力の
内部制御信号ＳＡＡによりセンス増幅器６が活性化し、
ビット線ＢＬ１，ＢＬ２間のデータが増幅される。この
後の動作は図４，図５に示された従来例と同一である。
こうして１メモリサイクルの動作が完了する。
内部制御信号ＳＡＡによりセンス増幅器６が活性化し、
ビット線ＢＬ１，ＢＬ２間のデータが増幅される。この
後の動作は図４，図５に示された従来例と同一である。
こうして１メモリサイクルの動作が完了する。
【００２５】この実施例においては、行アドレスデコー
ダ２の活性化，非活性化制御を行なわなくて済み、また
セットタイミング信号ＳＥＴを発生しなくて済む上、ビ
ット線バランス・プリチャージ回路５の活性化及びセン
ス増幅器６の非活性化と、アドレスバッファ１の活性化
及び行アドレスデコーダ２によるアドレス信号ＡＤのデ
コードとを同時に並行して行っているので、その分１メ
モリサイクルの時間を短縮することができる。この実施
例の１メモリサイクルの時間は、従来例の２／３程度と
なる。
ダ２の活性化，非活性化制御を行なわなくて済み、また
セットタイミング信号ＳＥＴを発生しなくて済む上、ビ
ット線バランス・プリチャージ回路５の活性化及びセン
ス増幅器６の非活性化と、アドレスバッファ１の活性化
及び行アドレスデコーダ２によるアドレス信号ＡＤのデ
コードとを同時に並行して行っているので、その分１メ
モリサイクルの時間を短縮することができる。この実施
例の１メモリサイクルの時間は、従来例の２／３程度と
なる。
【００２６】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２７】この実施例は、メモリセルアレイＭＡが複
数設けられ（図３では１つのみ表示）、これら各メモリ
セルアレイＭＡとそれぞれ対応して、アドレスバッファ
１，行アドレスデコーダ２，ワード線コントローラ３，
ワードドライバ回路４，ビット線バランス・プリチャー
ジ回路５，センス増幅器６，及びセレクタ７を含む複数
（図３では１つのみ表示）の周辺回路が設けられいる場
合の例であり、この場合、ゲート回路１２ａ〜１２ｃを
設けて、これら各メモリセルアレイＭＣ及びその周辺回
路の動作を、互いに不都合が生じないように制御する構
成となっている。
数設けられ（図３では１つのみ表示）、これら各メモリ
セルアレイＭＡとそれぞれ対応して、アドレスバッファ
１，行アドレスデコーダ２，ワード線コントローラ３，
ワードドライバ回路４，ビット線バランス・プリチャー
ジ回路５，センス増幅器６，及びセレクタ７を含む複数
（図３では１つのみ表示）の周辺回路が設けられいる場
合の例であり、この場合、ゲート回路１２ａ〜１２ｃを
設けて、これら各メモリセルアレイＭＣ及びその周辺回
路の動作を、互いに不都合が生じないように制御する構
成となっている。
【００２８】これら各メモリセルアレイＭＡ及びその周
辺回路の基本的な動作及びこの実施例の効果は第１の実
施例と同様である。
辺回路の基本的な動作及びこの実施例の効果は第１の実
施例と同様である。
【００２９】
【発明の効果】以上説明したように本発明は、クロック
信号の所定のタイミングで内部リセット信号を発生し、
この内部リセット信号を基に各種内部制御信号を発生
し、これら内部制御信号によりセンス増幅器の非活性化
及びプリチャージ回路の活性化と、アドレスバッファ回
路の活性化及びアドレス信号のデコードとを同時に並行
して実行し、かつ行アドレスデコーダを常時活性化状態
にする構成とすることにより、従来のプリチャージ期間
及びアクティブ期間における各種動作の順次遂行に対
し、動作制御の省略及び並行動作ができるので、その分
１メモリサイクルの時間を短縮することができる効果が
ある。
信号の所定のタイミングで内部リセット信号を発生し、
この内部リセット信号を基に各種内部制御信号を発生
し、これら内部制御信号によりセンス増幅器の非活性化
及びプリチャージ回路の活性化と、アドレスバッファ回
路の活性化及びアドレス信号のデコードとを同時に並行
して実行し、かつ行アドレスデコーダを常時活性化状態
にする構成とすることにより、従来のプリチャージ期間
及びアクティブ期間における各種動作の順次遂行に対
し、動作制御の省略及び並行動作ができるので、その分
１メモリサイクルの時間を短縮することができる効果が
ある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来の半導体ダイナミックＲＡＭの一例を示す
ブロック図である。
ブロック図である。
【図５】図４に示された半導体ダイナミックＲＡＭの動
作を説明するための各部信号のタイミング図である。
作を説明するための各部信号のタイミング図である。
１，１ａ アドレスバッファ ２，２ａ 行アドレスデコーダ ３ ワード線コントローラ ４ ワードドライバ回路 ５ ビット線バランス・プリチャージ回路 ６ センス増幅器 ７ セレクタ ８ データ増幅器 ９ 出力バッファ １０，１０ａ，１０ｂ タイミング制御回路 １１ａ〜１１ｅ 遅延・ゲート回路 １２ａ〜１２ｃ ゲート回路 １３ａ〜１３ｈ 遅延・ゲート回路 ＢＬ１，ＢＬ２ ビット線 ＭＡ メモリセルアレイ ＭＣ メモリセル ＷＬ ワード線
Claims (1)
- 【請求項１】 選択状態のとき記憶しているデータを読
出す複数のメモリセルを備えたメモリセルアレイと、選
択レベルのとき前記複数のメモリセルのうちの対応する
メモリセルを選択状態とする複数のワード線と、所定の
タイミングで活性化し外部からのアドレス信号を取込み
出力するアドレスバッファ回路と、前記アドレスバッフ
ァ回路の出力信号をデコードするアドレスデコーダと、
所定のタイミングで活性化しワード線駆動電位を発生す
るワード線コントローラと、前記ワード線駆動電位を受
け前記アドレスデコーダの出力信号に従って前記複数の
ワード線のうちの所定のワード線を前記ワード線駆動電
位による選択レベルに駆動するワードドライバ回路と、
前記選択状態のメモリセルから読出されたデータを伝達
するビット線と、所定のタイミングで活性化し前記ビッ
ト線に伝達されたデータを増幅するセンス増幅器と、所
定のタイミングで活性化し前記ビット線をプリチャージ
するプリチャージ回路と、前記アドレスバッファ回路，
アドレスデコーダ，ワード線コントローラ，センス増幅
器，及ひプリチャージ回路の動作の制御を含む各部動作
の制御を行うタイミング制御回路とを有する半導体ダイ
ナミックＲＡＭにおいて、 前記タイミング制御回路が、前記クロック信号の所定の
レベル変化のタイミングに行アドレスストローブ信号が
アクティブレベルであることを検知し、前記行アドレス
ストローブ信号の１つのアクティブレベルに対して１つ
の内部リセット信号を発生し、 この内部リセット信号を
基に複数の内部制御信号を発生し、これら複数の内部制
御信号により、前記ワード線コントローラを非活性化し
た後、プリチャージ回路を活性化すると共にセンス増幅
器を非活性化する期間に、アドレスバッファ回路を活性
化して常時活性化状態とされるアドレスデコーダにより
アドレス信号のデコードを行い、この後、前記ワード線
コントローラを活性化すると共に前記プリチャージ回路
を非活性化し、この後、前記センス増幅器を活性化する
ことを特徴とした半導体ダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945192A JP3186204B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945192A JP3186204B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168590A JPH06168590A (ja) | 1994-06-14 |
| JP3186204B2 true JP3186204B2 (ja) | 2001-07-11 |
Family
ID=14761717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11945192A Expired - Lifetime JP3186204B2 (ja) | 1992-05-13 | 1992-05-13 | 半導体ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186204B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW378330B (en) | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
| CN1307647C (zh) | 2000-07-07 | 2007-03-28 | 睦塞德技术公司 | 动态随机存取存储器、存储器器件及其执行读命令的方法 |
| US7154795B2 (en) * | 2004-07-30 | 2006-12-26 | United Memories, Inc. | Clock signal initiated precharge technique for active memory subarrays in dynamic random access memory (DRAM) devices and other integrated circuit devices incorporating embedded DRAM |
-
1992
- 1992-05-13 JP JP11945192A patent/JP3186204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06168590A (ja) | 1994-06-14 |
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