JPH04345988A - 書込み動作を有する半導体メモリー装置 - Google Patents

書込み動作を有する半導体メモリー装置

Info

Publication number
JPH04345988A
JPH04345988A JP3216480A JP21648091A JPH04345988A JP H04345988 A JPH04345988 A JP H04345988A JP 3216480 A JP3216480 A JP 3216480A JP 21648091 A JP21648091 A JP 21648091A JP H04345988 A JPH04345988 A JP H04345988A
Authority
JP
Japan
Prior art keywords
signal
bit line
write
equalization
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3216480A
Other languages
English (en)
Other versions
JPH0713865B2 (ja
Inventor
Myoung-Ho Kim
ミョウン−ホ　キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH04345988A publication Critical patent/JPH04345988A/ja
Publication of JPH0713865B2 publication Critical patent/JPH0713865B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特に書込み動作を有するＤＲＡＭ（Ｄｙｎ
ａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ
）に関するものである。
【０００２】
【従来の技術】半導体メモリー装置、例えばＤＲＡＭに
おいては、アドレス信号によって選択されたメモリーセ
ルに記憶されている情報が電圧として一つのビット線に
示され、ダミーセルに貯蔵されている電荷（またはプリ
チャージ電圧）が先のビット線の電位に対する比較電圧
として補足ビット線に示される。ビット線と補足ビット
線との間の電圧差はセンスアンプ等によって充分に増幅
されてから、入出力線およびデータ出力バッファーを通
じて外部に読出される。
【０００３】このような読出し（ｒｅａｄ）動作の外に
、ＤＲＡＭにおいては所定の情報をアドレス信号によっ
て選択されたメモリーセルに貯蔵するための書込み（ｗ
ｒｉｔｅ）　動作が遂行される。書込み動作時には、ビ
ット線および補足ビット線の電位がデータ入力バッファ
ーを通じて入ってくるデータの電位により決定される。
【０００４】以上のような読出し／書込み動作を有する
ＤＲＡＭに関しては公知の技術資料を通じて容易に理解
することができ、このような従来のＤＲＡＭの列（ｃｏ
ｌｕｍｎ）系回路の一般の形を図５に図示した。
【０００５】図５は従来の読出し／書込み動作を説明す
るための列系回路図であり、図６はそれによる動作タイ
ミング図である。
【０００６】（１／２）Ｖｃｃレベルのビット線プリチ
ャージ電圧ＶＢＬに連結されているビット線等化回路１
０は、行アドレス信号（ｒｏｗ　ａｄｄｒｅｓ　ｓｔｒ
ｏｂｅ　ｓｉｇｎａｌ）ＲＡＳがプリチャージ中（“ハ
イ”状態）であるとき、ビット線対ＢＬ１、ＢＬ２を等
化信号ＥＱによって（１／２）Ｖｃｃレベルに等化する
。
【０００７】一方、ＲＡＳがアクティブ中（“ロウ”状
態）のときは、等化信号ＥＱはディスエイブルされ、ワ
ード線ＷＬに連結されたメモリーセル２０が選択される
。このようになると、ビット線ＢＬにはメモリーセル２
０に貯蔵されていた電荷が放電されると同時に補足ビッ
ト線ＢＬ２にはダミーセル（図示されていない）による
電荷放電が起こる（またはプリチャージされたレベルが
維持される）。
【０００８】その後、２個のＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタとから構成されたセンスアンプ
３０が各々のセンシングクロックＬＡ１およびＬＡ２に
よって動作することにより、ビット線ＢＬ１および補足
ビット線ＢＬ２の電位差は増幅される。この増幅された
データＲ１は列アドレス信号（ｃｏｌｕｍｎ　ａｄｄｒ
ｅｓｓ　ｓｔｒｏｂｅｓｉｇｎａｌ）ＣＡＳによりエネ
イブルされた列選択信号ＣＳＬによって駆動される列ゲ
ート５０を通じて入出力線ＩＯ１、ＩＯ２に載せられて
行く。この入出力線は通常のビット線の等化レベルより
高いレベルに等化される（例えば、電源電圧Ｖｃｃから
ＭＯＳトランジスタのしきい電圧程に降下された値）。
【０００９】データＲ１が読出された後、ビット線対は
等化信号ＥＱによって再び等化される。そして、上記の
ような方式で新たなデータＲ２が読出されてから、書込
みエネイブル信号ＷＥが活性化され、外部から入出力線
を通じて入ってくる書込みデータＷがビット線対ＢＬ１
、ＢＬ２の電位を決定する。一般に、ビット線対の電位
差はほぼ電源電圧レベルと同じ状態である。
【００１０】以上のように、“ハイ”状態の列選択信号
ＣＳＬによって開放された列ゲート５０を通じてビット
線と入出力線が連結される場合には、ビット線ＢＬ１お
よび補足ビット線ＢＬ２の電位はそのときに伝送される
。したがって、入出力線上の入力データがビット線上に
充分に受け入れられるまでには相当な伝送時間が必要と
なり、これは結果的に、書込み動作時間の遅延を招き、
好ましくない。
【００１１】また、上述のように、読出し−書込みの変
換時にビット線の電位が電源電圧レベルのスイング幅を
もつと、それによるノイズが誘起されてしまう。さらに
、高集積メモリー装置においてはビット線が長いので、
ビット線自体がもっている抵抗が大きくなり、このよう
なノイズに一層敏感である。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は半導体メモリー装置における書込み動作時間を迅
速にする回路を提供することにある。また、本発明は読
出し動作後に書込み動作が迅速に、効率的に行なわれる
ことができるような回路を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、読出しと書込み動作を外部制御信号
の状態により行う半導体メモリー装置において、メモリ
ーセルと入出力線との間に連結され、読出しおよび書込
み動作時にデータが通過するビット線対と、書込みエネ
イブル信号に応じた信号（以下、書込み等化信号と呼ぶ
）に応じて制御され、所定レベルの等化電圧が供給され
る、ビット線対の間に連結された書込み等化手段と、列
選択信号によって制御され、書込み等化手段に書込み等
化信号を伝送するための等化選択手段と、入出力線対と
ビット線対との間に連結され、列選択信号によって制御
される列ゲートと、書込みエネイブル信号が活性化する
時点で所定時間活性化するように書込み等化信号を発生
するために、列アドレス信号と書込みエネイブル信号を
受信する回路とを具備したことを特徴とする。
【００１４】
【作用】このようにすることで、読出し動作後にビット
線を迅速に等化させて、入力データを書込むことができ
、書込み動作時間を短縮し、ビット線におけるノイズを
抑制できるようになる。
【００１５】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図１は本発明によるＤＲＡＭの列系回路を示す
。図１に図示のように、ビット線等化回路１０、メモリ
ーセル２０、センスアンプ３０および列ゲート５０は図
５の回路と同様に構成されている。
【００１６】ビット線ＢＬ１および補足ビット線ＢＬ２
の間には三つのＮＭＯＳトランジスタ４１、４２、４３
で構成された書込み等化回路４０が連結されている。Ｎ
ＭＯＳトランジスタ４１および４２はビット線対ＢＬ１
、ＢＬ２の間にチャネルが直列に連結されており、ゲー
トはノード１００に共通して接続されている。トランジ
スタ４１および４２のチャネルの間には（１／２）ＶＣ
ＣレベルのＶＢＬが印加される。ＮＭＯＳトランジスタ
４３はビット線ＢＬ１および補足ビット線ＢＬ２の間に
チャネルが連結され、ノード１００にゲートが接続され
ている。
【００１７】この三つのＮＭＯＳトランジスタのゲート
を共通に接続するノード１００は等化選択用ＮＭＯＳト
ランジスタ６０を通じて書込み等化信号ＥＱＷに連結さ
れる。この等化選択用ＮＭＯＳトランジスタ６０と列ゲ
ート５０のゲートに列選択信号ＣＬＳが印加される。等
化選択用ＮＭＯＳトランジスタ６０は、ビット線対ＢＬ
１、ＢＬ２が等化電圧ＶＢＬに等化されるように、書込
み動作の前にノード１００に書込み等化信号ＥＱＷを印
加する。
【００１８】書込み等化信号ＥＱＷは書込みエネイブル
信号ＷＥと列アドレスストローブ信号ＣＡＳで決定され
る信号であって、これを発生するゲート回路は種々のも
のが考えられるが、図２、図３にその一例を示す。
【００１９】図２、図３を参照すると、図２においては
ＣＡＳとＷＥを入力するＮＯＲゲート３１と、ＮＯＲゲ
ート３１の出力を整形するための二つのインバーター３
２、３３とによってクロックφ１が発生される。クロッ
クφ１は、図３で、三つのインバーター３４、３５、３
６と一つのＮＡＮＤゲート３７によってパルス幅が調整
されてから、インバーター３８を通じて書込み等化信号
ＥＱＷとして出力される。
【００２０】図４は本発明による回路の動作タイミング
図である。では、図面を参照して書込み動作を説明する
。図４に図示のように、列アドレス信号ＣＡＳが活性化
され（“ロウ”態）、書込みエネイブル信号ＷＥが活性
化されると（“ロウ”態）、図２で“ハイ”状態のクロ
ックφ１が発生される。
【００２１】このクロックφ１が“ハイ”状態となると
、パルス幅が短くなった書込み等化信号ＥＱＷが発生し
て等化選択用トランジスタ６０のチャネルに印加される
。列選択信号ＣＳＬが活性化されているので、等化選択
用トランジスタ６０および列ゲート５０は同時にターン
オンされる。
【００２２】このとき、ビット線対は書込み等化信号Ｅ
ＱＷが“ハイ”状態である間、書込み等化回路４０のＮ
ＭＯＳトランジスタ４１、４２、４３のターンオンによ
ってＶＢＬに等化されている。このＶＢＬは（１／２）
ＶＣＣである。
【００２３】その後、書込み等化信号ＥＱＷが“ロウ”
状態となると、ノード１００の電位が放電されることに
よって、書込み等化回路４０のトランジスタ４１、４２
、４３はターンオフされ、ビット線の電位は入出力線上
に載せられた入力データの電位にしたがってスプリット
されて、書込みデータＷを選択されたメモリーセルに伝
送する。
【００２４】本発明の実施例においては等化選択用トラ
ンジスタにＮＭＯＳトランジスタを使用したが、本発明
の技術的な範囲内においては他の半導体素子を使用する
こともできる。
【００２５】
【発明の効果】本発明の実施例によると、従来の書込み
動作時間が１１〜１２ｎｓ（４Ｖ／８０℃）であったの
を６〜７ｎｓに短縮することに成功した。このように、
本発明は読出し動作後にビット線を迅速に等化させてか
ら、入力データを書込むことによって、書込み動作時間
を短縮し、ビット線におけるノイズを抑制する効果があ
る。
【００２６】
【図面の簡単な説明】
【図１】本発明による半導体メモリー装置内の回路図で
ある。
【図２】本発明に使用される制御信号の発生回路図であ
る。
【図３】本発明に使用される制御信号の発生回路図であ
る。
【図４】本発明による回路の動作タイミング図である。
【図５】従来の技術による回路図である。
【図６】図５の回路の動作タイミング図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　読出しと書込み動作を外部の制御信号
    の状態により遂行する半導体メモリー装置において、メ
    モリーセルと入出力線との間に連結され、読出しおよび
    書込み動作時にデータが通過するビット線対と、書込み
    エネイブル信号に応じた信号によって制御され、所定の
    レベルの等化電圧が供給される、ビット線対の間に連結
    された書込み等化手段と、列選択信号によって制御され
    、書込み等化手段に書込みエネイブル信号に応じた信号
    を伝送する等化選択手段と、入出力線対とビット線対と
    の間に連結され、列選択信号によって制御される列ゲー
    トと、列アドレス信号と書込みエネイブル信号を入力と
    して、書込みエネイブル信号の活性化初期に所定時間の
    間活性化される信号を書込みエネイブル信号に応じて発
    生する手段とを具備したことを特徴とする半導体メモリ
    ー装置。
  2. 【請求項２】　　等化選択手段が、チャネルの一端は書
    込みエネイブル信号に応じた信号に接続され、チャネル
    の他端は書込み等化手段に連結され、そしてゲートは列
    選択信号に接続された絶縁ゲート電界効果トランジスタ
    からなる請求項１記載の半導体メモリー装置。
  3. 【請求項３】　　書込み等化手段が、チャネルがビット
    線対の間に直列に連結され、このチャネルの間に等化電
    圧が印加されて、そしてゲートが共通して等化選択手段
    に接続された二つ以上のＭＯＳトランジスタからなる請
    求項１または２記載の半導体メモリー装置。
  4. 【請求項４】　　書込みエネイブル信号に応じた信号を
    発生する手段が、信号の遅延のない一つの入力端と信号
    の遅延のある他の一つの入力端を有する論理ゲートを少
    なくとも具備している請求項１乃至３のいずれかに記載
    の半導体メモリー装置。
  5. 【請求項５】　　外部から入力されるデータを選択され
    たメモリーセルにビット線対を通じて伝送する半導体メ
    モリー装置において、ビット線対の間にチャネルが直列
    に連結され、そしてチャネルの間には所定レベルの等化
    電圧が供給され、ゲートが共通に接続された二つのＮＭ
    ＯＳトランジスタと、このゲートに共通に接続されたノ
    ードと、ノードにチャネルの一端が接続され、そして書
    込みエネイブル信号に応じた信号にチャネルの他端が接
    続されて、列選択信号にゲートが接続されたＮＭＯＳト
    ランジスタとを具備したことを特徴とする半導体メモリ
    ー装置。
  6. 【請求項６】　　ビット線対の間にチャネルが連結され
    、上記ノードにゲートが接続された一つのＮＭＯＳトラ
    ンジスタがさらに具備される請求項５記載の半導体メモ
    リー装置。
  7. 【請求項７】　　列選択信号がビット線対と入出力線対
    を連結する列ゲートを制御する請求項５または６記載の
    半導体メモリー装置。
  8. 【請求項８】　　書込みエネイブル信号に応じた信号が
    、書込みエネイブル信号の活性化初期に所定時間の間活
    性化される請求項５乃至７のいずれかに記載の半導体メ
    モリー装置。
JP3216480A 1991-05-24 1991-08-02 書込み動作を有する半導体メモリー装置 Expired - Fee Related JPH0713865B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910008455A KR940007000B1 (ko) 1991-05-24 1991-05-24 개선된 라이트 동작을 가지는 반도체 메모리 장치
KR8455/1991 1991-05-24

Publications (2)

Publication Number Publication Date
JPH04345988A true JPH04345988A (ja) 1992-12-01
JPH0713865B2 JPH0713865B2 (ja) 1995-02-15

Family

ID=19314873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3216480A Expired - Fee Related JPH0713865B2 (ja) 1991-05-24 1991-08-02 書込み動作を有する半導体メモリー装置

Country Status (5)

Country Link
US (1) US5247482A (ja)
JP (1) JPH0713865B2 (ja)
KR (1) KR940007000B1 (ja)
DE (1) DE4124421C2 (ja)
TW (1) TW205109B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) * 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
KR950005095Y1 (ko) * 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JP3358030B2 (ja) * 1993-01-22 2002-12-16 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置及びその初期化方法
JP3088232B2 (ja) * 1994-01-11 2000-09-18 沖電気工業株式会社 半導体記憶回路
US5673219A (en) * 1996-03-21 1997-09-30 Texas Instruments Incorporated Apparatus and method for reducing leakage current in a dynamic random access memory
KR100297708B1 (ko) * 1997-11-17 2001-08-07 윤종용 클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법
AU2000268134A1 (en) * 2000-07-07 2002-01-21 Mosaid Technologies Incorporated A method and apparatus for accelerating signal equalization between a pair of signal lines

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4984217A (en) * 1985-01-23 1991-01-08 Hitachi, Ltd. Semiconductor memory
JPS62114190A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体記憶装置
US4706218A (en) * 1986-01-28 1987-11-10 Motorola, Inc. Memory input buffer with hysteresis
JPS62197990A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp 半導体記憶回路
JPS63166090A (ja) * 1986-12-26 1988-07-09 Toshiba Corp スタティック型メモリ
US5036492A (en) * 1990-02-15 1991-07-30 Advanced Micro Devices, Inc. CMOS precharge and equalization circuit

Also Published As

Publication number Publication date
DE4124421C2 (de) 1994-12-22
DE4124421A1 (de) 1992-11-26
US5247482A (en) 1993-09-21
TW205109B (ja) 1993-05-01
JPH0713865B2 (ja) 1995-02-15
KR920022300A (ko) 1992-12-19
KR940007000B1 (ko) 1994-08-03

Similar Documents

Publication Publication Date Title
US5724292A (en) Static Semiconductor memory device
US5029135A (en) Semiconductor memory apparatus with internal synchronization
JP3720934B2 (ja) 半導体記憶装置とデータ読み出し及び書き込み方法
US7986578B2 (en) Low voltage sense amplifier and sensing method
JP3020345B2 (ja) 半導体記憶回路
US5220527A (en) Dynamic type semiconductor memory device
US5014245A (en) Dynamic random access memory and method for writing data thereto
US6185151B1 (en) Synchronous memory device with programmable write cycle and data write method using the same
JPH05166365A (ja) ダイナミック型半導体記憶装置
JPH029081A (ja) 半導体記憶装置
JP3778381B2 (ja) 半導体メモリ装置
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
US5555523A (en) Semiconductor memory device
JP3101297B2 (ja) 半導体メモリ装置
US6198687B1 (en) Semiconductor memory device having a plurality of transfer gates and improved word line and column select timing for high speed write operations
US6636443B2 (en) Semiconductor memory device having row buffers
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
JPH11283385A (ja) メモリ装置
JPH04345988A (ja) 書込み動作を有する半導体メモリー装置
US5371716A (en) Semiconductor memory device and operating method therefor
JP3447640B2 (ja) 半導体記憶装置
US6137715A (en) Static random access memory with rewriting circuit
US6781894B2 (en) Semiconductor memory device achieving fast random access
JP2995230B2 (ja) ビットライン感知増幅器及びその制御方法
JPH09219090A (ja) 順次アクセス用メモリ装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees