TW205109B - - Google Patents

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Description

A6 B6 五、發明説明（I .) 本發明是有閼.一種半導記憶體裝置，尤指一種改進寫 入功能之動態隨機存取記憶裝置（DKAM)。 在動態R ΛΜ中，儲存於一由位址所選擇的記憶元的資 料，偽如同一位元線上的電®被載入，然而，一儲存在虛 設單元（DUMMY CELL)的電荷（或預先充電電壓）則被載入一 補償位元線，作為相對於位元線之一黎考電壓。而此位 元線與補償位元線之間的電麼差異，足以被感應放大器所 放大， 然後經由輸出/輸入線， 及一資料輸出緩衝器 (buffer)所讀出。除了上述譲的功能外，此DRAM尚且具有 寫入的功能，以便儲存資料於一由位址所選擇的記憶元中 。當寫入時，位元線的電位，是由資料輸入緩衝器所供給 的資料之電位所決定。這樣的讀/寫功能之動態RAM, 偽 為一般習知的技術，而圖1A,則顯示此種傅統DRAM的行電 路（COLUMN CIRCUIT)。 經濟部屮夾櫺·"局约工消"合作杜卬製 (請先Μ讀背面之注意事項再填寫本頁) .打：.( •綠_ 請參照圆丨1A及圖1B ,圖1A為行電路，而圖1B則係圖1 A 之操作時序圖（〔〕PERA-T IONAL TIM ING D 丨 AGRAMS)。當一個 行位址選通信號（COLUMN ADDRESS STROBE SINGNAL) RTiS： 被預先充電於”高”狀態時，一被連結於位準（1/2) Vcc上位 元線預充電電壓Vuu的位元線等化電路（EQUALIZATION CIRCUIT) 10, 等化一對位元線BL及EC，使進入 (1/2) Vcc的位準中，以反應一等化反應訊號EQ。另一方面 ，當RSS處於”低”狀態時，等化訊號EQ是被抑制的，而連 結於字元線WL的記憶元20,則被選擇。然後，儲存於記憶 元20的電荷，被放霜於位元線BL, Μ儲存於虛設單元（圆 上未示）的電Μ ,放電於補儍位元線BU(或維持在預充電位 本纸張尺度適用中Β Η家摆準(CNS) Τ4規格(2丨0x297公釐） k,〇5i〇3 A6 B6 炖濟郎屮*櫺:>|1-灼55工消赍合作杜卬製 五、發明說明（A ) 準）。因此，當一個包括兩個PMOS電晶體，及兩個NMOSM 晶體的感應放大器，偽依據感應時序脈衝（CLOCK PULSES) LA及CM作，而位元線BL及補償位元線KU的電壓差興，更 被放大。 此一放大資料K1, 是經由一反應行選擇訊號 (COLUMN SELECTION SIGNAL) CSL 同ΐ|區動之間（COLUMN GATE) 50，被傳送到一對輸入/輸出線10及Τϋ,該行選擇 訊號偽依行位址選通訊號ras而致能。這些輸入/輸出線 ，通常被等化到更高的位準，而此_-位準，比方説，可以 由源電壓Vcc藉M0S電晶體的臨界電壓（THRESHOLD VOLTAGE) 降低該位準偽比位元線之等化位鹚更高。在讀出資料R1後 ，位元線再一次被等化訊號EQ所等化。然後，當一個新的 唯讀資料K2,在類似的狀況下被讀出，而一寫入致能訊號 被促動時，該位元線對（pai r) BL及ITU的電位，偽根據外 部供給的寫入資料W所決定。一般，位元線對的電位差， 實質上是與源電壓位準⑼UKCE VOLTAGE LEVEL)同一的0 如果這些位元線經凼行閘50， 被逋結至輸出/輸入線， 而此行閘是被行選擇訊號CSL在”高”狀態下所打開， 則， 位元線BL及補償位元線BU的電位會被傳送。因此，直到 在輸入/輸出線上的輸入資料足夠被轉換到位元線上為止 ，一相當的傅送時間是必須的，也因而導致不必要的寫人 時間延緩。 當這些位元線的電位，如同習知技術一般，在讀X寫 過程中，具有源電壓位準一般的擺動寬度（SWING WIDTH) 時，雜訊魷會因應摇擺寬度而産生。又，在高横體記憶鞋 置中，長位元線的自阻（SELF-RESISTANCE)更高時，雜訊 本纸張尺度適用中Η Η家標準(CNS) T4規格(210X297公釐） {請先閱讀背面之注意事項再填寫本页) ,打·
T .線· A6 B6 L05i〇^ 五、發明說明（3 ) 的影響，也就會更增大。 {請先間锖背面之注意事項再琪坏本頁) 本發明之一目的，是提供-種電路，以減少半導體記 憶裝置的寫入時間。 本發明之另一目地，是提供一種電路，使在讀取功_ 後，寫入的功能更加的迅速而有效率。 .打：( 依據本發明之一特點，偽揭示一反應外部控制訊贼執 行_寫功能之半導體記憶裝置，其中包括：一對連結於記 憶元及一^對輸出/輸入線之中的位元線，以供讓寫過程中 傅送資料；一連結於接收一位準第化電颳的位元線之間的 寫入等化電路，而這些位元線偽被一寫入等化訊號所控制 該宜入等化訊號則偽決定於一宜入致能訊躺；一由一行選 擇訊號所控制的等化選擇電路，以供轉換等化訊躺，至寫 入等化電路；個別連結於輸入/輸出線及位元線之間的行 閜，偽由行選擇訊號所控制；及一接收行位址訊號及寫入 致®號（WRITE ENABLING S IGN AL) G 勺電 述構 成，以産生寫入等化訊號，因而，在寫入致能訊號開使被 促動之瞬間，等化訊號在一位準上被促動。 •線. 為更清楚了解本發明，並展現本發明是如何的翅作， 下述的圖式：，將作為範例被參考，其中： 圖1Λ係傅舖AM的行電路圖。 圖1B係圖1Λ的操作時序圖。 圆二是本發明-實施例之丨)R AM的行電路。 圖三偽本發明産生控制訊Μ之電路。 圖四係根據本發明之操作時序圖。 請參圖二，本發明行電路包括一等化電路1〇，記憶 本紙張&度適用中8®家標準(CNS)甲4規格(210x297公釐） ^0510^ A6 B6 敕漪郎屮央標f-局趵工消介合作杜卬災 五、發明說明（4 ) 元20,感應放大器30及行閘50,此電路型態傺對應圖1A所 示之傅統行電路圖。一具有NM0S爾晶體41, 42, 43之寫入 等化爾路40,被連結於位元線BL及補償位元線m[:之間。而 NMOS電晶體41, 42的通道被串連於對位元線對BL及UU •之間，見相關的鬧極被連結於節點100。霜晶體41與42通 道之連結處，偽供以l/2Vcc位準之電壓私，NMOS電晶體 43之通道係連接於位元線BL與UU之間，電晶體43之閘極則 連結至節點100。此連結電晶體41, 42, 43闕極的節點 100, 被迪結後，經由一等化選擇NM0S電晶體60,至寫入 等化訊號EQW。一行選擇訊號CSL被供給至選擇NM0S的電晶 體60及行閘50之閘極。而此選擇NM0S電晶體C50致使寫入 等化訊躺EQW,在執行寫入功能之前，先施予節點100。因 此，等化位元線，以至等化電壓Vbu。而寫入等化訊號 EQW，是依應於寫入致能訊號OT：， 以及行位址選通訊娜 d 請黎圖3A及3B,其圖示了産生寫入等化訊贼EQW及時 摩脈衝4 1的關電路。 而時序脈衝4 1是藉凼一 N 0 R閘 及反閘32及33所産生。其中N0R閘，偽供接收行位址選通 訊號CAS·及寫入致能訊贼WE,而反閜32及33則自N0R_，形 成訊號輸出，一如圆3A所示。而由圖3B可見，甶反閲34, 35, 3(3及一NAMD關37所調整脈衝寬度（PULSE WIDTH)之時 序^脈衝4 1, 如同寫入等化訊號t:QW被傅送經過反閘38。 其中，圖3 A及圖3 B的閲電路，可由不同的方式構成。圖4 ，則圖示本發明之操作時序圖。 下文中，將參照圖二至圖四，描述依據本發明之寫入 {請先閱靖背面之注意事項再填寫本頁) .装. •ir. •線· 本纸Λ尺度適用fHH家標準(CNS)甲4規格(210x297公釐）
A6 B6 •經濟部中央標率局員工消費合作社印焚 五、發明説明（5 ) · (82年3月修正） 程序。 如果行位址選通訊號C7^及寫入致能訊號ΪΤΕΓ,如圖四 顯示在”低”狀態下促動，時序脈衝0 1被産生於”高”狀 態下，如圖3A所示。則脈衝寬度更窄的寫入等化訊號EQW, 將被施於選擇電晶體60的通道。從行選擇訊號CSL被促動 後，選擇電晶體60及行閘50將同時被開啓。當寫入等化訊 號EQW在”高”狀態下時，字元線將被已開啓的寫入等化霄 路40的NM0S電晶體41，42, 43，等化至等化電歷VBL , 其為（l/2)Vcc。之後，如寫入等化訊號EQW變成”低”0狀 態下，節點1〇〇將放電，以至於關閉寫入等化電路4〇的m 晶體41, 42, 43,且根據被載於輸入，輸出線上的輸入資 料電位以分配（Spilt)位元線的電位，從而轉換寫入資料 至選擇的記憶元。 雖然，在本發明此實施例中》NM0S電晶賭被作為選擇 電晶體使用，然而，其它種類的半導體裝置，亦可在本發 明技術範圍内被使用。根據本發明此一齊施例，在4伏特 /^❶”的情況下，寫入操作的時間，從使用傳統裝置的 11〜12 1〇_9秒，減少到6〜7 1〇_9秒。 如上所述，依據本發明的裝置，在執行讀取功能後， 可快速的等化位元線，及寫入輸入資料，因而可減少寫入 時間，並可避免彳&元線的雜訊産生。 當本發明依上所示之較佳具體實施例，被待定的說明 及圖示時，對於熟悉此項技越人士而言，在不货離本發明 範圍及精神之下，是可進行細節的修改。 本纸张又度適用中國國家標準（CNS)甲4規格（210 x 297公釐) (請先閱讀背面之注意事項再塥寫本頁) t -* r

Claims (1)

  1. 和Γ' ^03109 A7 B7 C7 __D7_— 六，中旃專則範ffl 一. 一種反應外部控制訊Μ , 可讀寫之半導體記憾裝置， 其包括： 一對連結於記憶元及-對輸入/輸出線之間的位 元線，用以在黷寫時，傅送資料； 可控制的寫入等化機構，其反廳一依於簿入致能 訊號之寫入等化訊號，且此一寫入等化機構，連結於 可接收在一位準下之等化電壓的位元線之間； 等化選擇機構，其轉換寫入等化訊號至寫入等化 機構，且此等化選擇機構，偽被控制對行選擇訊號作 反·; 行闹機構，其迪結於輸入/輸出線及位元線之間 ，且此行問機構，像被控制對行選擇訊號作反應； 産生機構，接收行位址訊號及寫入致能訊號，以 産也寫入等化訊躺；因此，該寫入等化訊號會在寫入 致能訊號開始促動的瞬間，先被促動於一段預設的_ 間内。 經濟部十央標>ll->u,w工消许合作社·2-¾. (功先W請背而之注意事頊再填辉本页 •綠. 二. 如請求專利範圍第一項之半導體記憶裝置，其中，等 化選擇機構，包含一絶緣關場效電晶體；該電晶體通 道之第-端，連結於寫入等化訊Μ，第二端速結於寫 入等化機構，而電晶體之閲極，則被連結於行選櫸訊 號。 三. 如誚求專利範圍第一項或第zi項之半導體記憶裝置， 其中，寫入等化機構包含第-、第二及第Ξ金氣半導 體雷晶體，第--及第二MOS電晶體的通道，被串接於 位元線之間，且此二MOS電晶體的通道連結點，形成 本紙張尺度適用中因因家榇準(CNS)T4規格(210X297公釐) 經浒部十火櫺-f-Aw工消赀八"作社.M'si A7 ^ ^ 1 [. r\ B7 上 M C7 ____D7_ 六、巾2/f專利他II) -節點，而等化電壓即施於此；第一至第三MOS電晶 體的鬧極，則共同連結於該絶線閘場效電晶體通道的 第二端。 四. 如請求專利範圍第一項之平導體記憶裝置，其中，趣 生機構，包含至少一個邏輯閘，此邏輯閜具有第一輸 入端，得免用繼電^器而得輸入訊號，及第二輸入端， 其使用繼電器而得在预設時間接收訊號。 五. 一半導體記憶裝置，得經由一對位元線，而傳送外部 輸入資料，至一趣擇的記億元，其包括： --個第一及第二NM0S電晶體，其具有串接於位元 線之間的通道，以及相互連結的閘極，一位準之等化 電壓施於通遒連結點； -共同連結於第一及第二N M0IS電晶體_極之間的 節點； 一第ZrlNMOS電晶體，其具有-迎結於寫入等化訊 臟的第一通道端，及一連結於上述節點的第二通道端 ，還有-·連結於行列選擇訊號的關極。 六. 如請求專利範圍第五項之半導體記憶裝置，其尚旦包 含-NM0S電晶體，此電晶體具有一連於位元線及閘極 之間的通遒，該關極像迪接至上述節點。 ir.如請求專利範豳第五項之平導體記憶裝置，其中，行 選擇訊號控制行閘極機構，而此機構被連結於位元線 及:輸入/輸出線之間。 八.如請求專利範圔第五項之半導酿記憶裝置，其中，寫 入等化訊破，會在寫入致能訊號開始促動的瞬間，被 促動於-段預設的時間内。 冬紙張尺度適ffl中因a家梂準（CNS)T4規格(210X297公;S) (請先閑請背而之注意事項再填对本页 k. ir·
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