TWI759554B - 半導體記憶體裝置及其多位元資料感測方法 - Google Patents

半導體記憶體裝置及其多位元資料感測方法 Download PDF

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TWI759554B TW107136840A TW107136840A TWI759554B TW I759554 B TWI759554 B TW I759554B TW 107136840 A TW107136840 A TW 107136840A TW 107136840 A TW107136840 A TW 107136840A TW I759554 B TWI759554 B TW I759554B
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Abstract

一種半導體記憶體裝置包括：記憶體胞元，儲存多位元 資料；以及位元線感測放大器，連接至開路位元線結構中的記憶體胞元的位元線及與記憶體胞元對應的互補位元線。位元線感測放大器包括：第一鎖存器，依序感測所儲存的多位元資料的第一位元及第二位元並將所感測的第一位元傳送至第二鎖存器；以及第二鎖存器，感測自第一鎖存器所傳送的位元。

Description

半導體記憶體裝置及其多位元資料感測方法 [相關申請案的交叉參考]
本申請案主張於2017年12月18日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0174424號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本文中所述的本發明概念的實施例是有關於一種半導體記憶體裝置，且更具體而言是有關於一種感測儲存於記憶體胞元中的多位元資料的位元線感測放大器、半導體記憶體裝置及其多位元資料感測方法。
作為半導體記憶體裝置，揮發性記憶體裝置是指在斷電時會丟失其中所儲存的資料的記憶體裝置。揮發性記憶體裝置包括靜態隨機存取記憶體(static random access memory，SRAM)、 動態隨機存取記憶體(dynamic random access memory，DRAM)、同步動態隨機存取記憶體(synchronous DRAM)等。相比之下，非揮發性半導體記憶體裝置即使在不被供電時仍會保存其中所儲存的資料。因此，非揮發性半導體記憶體裝置通常用於儲存無論被供電與否皆必須保存的資訊。通常，應用在一個記憶體胞元中儲存多位元資料的多位準胞元(multi-level cell，MLC)技術來增大非揮發性記憶體裝置的容量。
隨著對高容量揮發性記憶體裝置的要求提高，試圖在一個動態隨機存取記憶體胞元中儲存多位元資料。然而，與感測臨限值電壓位準的非揮發性記憶體裝置不同，感測儲存於胞元電容器中的電荷量的動態隨機存取記憶體需要在進行感測操作的同時恢復所感測的資料。因此，需要準確地控制感測放大器的功能以在感測了儲存於胞元電容器中的電荷之後將電荷恢復至所述胞元電容器，電荷的量對應於所感測的多位元資料。
為實施動態隨機存取記憶體的多位準胞元，在開路位元線結構的對小的雜訊或偏移敏感的感測放大器中，需要可進行高可靠性的感測及恢復操作的結構。
本發明概念的實施例提供一種能夠在開路位元線結構的多位準胞元半導體記憶體裝置中高可靠性地執行感測及恢復的位元線感測放大器。
根據示例性實施例，一種半導體記憶體裝置包括：記憶體胞元，連接至位元線且被配置成儲存多位元資料；以及位元線感測放大器，包括第一鎖存器及第二鎖存器，且被配置成電性連接至開路位元線結構中的所述位元線及互補位元線。所述第一鎖存器被配置成依序感測所儲存的所述多位元資料的第一位元並將所感測的所述第一位元作為第一輸出電壓及反相第一輸出電壓傳送至所述第二鎖存器，並且感測所儲存的所述多位元資料的第二位元並輸出所感測的所述第二位元作為第二輸出電壓及反相第二輸出電壓。所述第二鎖存器被配置成感測自所述第一鎖存器傳送的所述位元並輸出所感測的所傳送的所述位元作為第三輸出電壓及反相第三輸出電壓。
根據示例性實施例，一種半導體記憶體裝置包括：位元線，連接至記憶體胞元，所述記憶體胞元被配置成儲存多位元資料；互補位元線，被作為開路位元線提供；第一鎖存器，分別經由第一開關及第二開關連接至所述位元線及所述互補位元線，且被配置成基於所述位元線的電壓及所述互補位元線的電壓來依序感測所儲存的所述多位元資料的第一位元及所儲存的所述多位元資料的第二位元；以及第二鎖存器，經由第三開關及第四開關連接至所述第一鎖存器且經由第五開關連接至所述互補位元線，且所述第二鎖存器被配置成自所述第一鎖存器接收所感測的所述第一位元並感測所接收的所述位元。
根據示例性實施例，一種以開路位元線結構形成的半導 體記憶體裝置的多位元資料感測方法包括：由第一鎖存器感測儲存於記憶體胞元中的所述多位元資料的第一位元；將所感測的所述第一位元傳送至第二鎖存器；由所述第二鎖存器感測所傳送的所述位元；由所述第一鎖存器感測所述多位元資料的第二位元；以及將儲存於所述第二鎖存器中的第一電壓及儲存於所述第一鎖存器中的第二電壓恢復至所述記憶體胞元。
100:半導體記憶體裝置
110:記憶體胞元陣列
111、MC:記憶體胞元
120:列解碼器
130:位址緩衝器
140:行解碼器
150、150a、150b、150c:位元線感測放大器
152:第一鎖存器/鎖存器
154:第二鎖存器/鎖存器
156:預充電電路
160:DQ緩衝器
170:命令解碼器
180:感測放大器控制電路
190:鎖存電壓產生器
1000:可攜式裝置
1100:影像處理單元
1110:透鏡
1120:影像感測器
1130:影像處理器
1140:顯示單元
1200:無線收發器單元
1210:天線
1220:收發器
1230:調變器/解調變器/數據機
1300:音訊處理單元
1310:音訊處理器
1320:麥克風
1330:揚聲器
1400:影像檔案產生單元
1500:動態隨機存取記憶體
1600:使用者介面
1700:控制器
ACT:現用訊號
ADD:輸入位址/位址
BL:位元線
BLB:互補位元線
C1:第一耦合電容器/耦合電容器
C2:第二耦合電容器/耦合電容器
/CAS、/CS、/RAS、/WE:訊號
Cs:胞元電容器
DQ:資料
in:輸入節點
inb:輸入節點/反相輸入節點
ISO:隔離控制訊號/隔離訊號
NM1、NM2、NM3、NM4:N型金屬氧化物半導體電晶體
NMi:隔離電晶體
out:輸出節點
outb:輸出節點/反相輸出節點
PEQ、PRCH:預充電訊號
PM1、PM2、PM3、PM4:P型金屬氧化物半導體電晶體
S110-S150:操作
SBL1:第一感測放大器位元線
SBL2:第二感測放大器位元線
SBLB1:第一反相感測放大器位元線
SBLB2:第二反相感測放大器位元線
ST:存取電晶體
SW1:第一開關/開關
SW2:第二開關/開關
SW3:第三開關/開關
SW4:第四開關/開關
SW5:第五開關/開關
SW6:第六開關/開關
SW7、SW8、SW9、SW10、SW11、SW12:開關
T0、T1、T2、T3、T4、T5、T6:時間點
TG:傳輸閘
-1/6VINTA、1/6VINTA、5/6VINTA、7/6VINTA、VDD1、VDD2、VSS1、VSS2:感測賦能電壓
VLA1:鎖存器驅動電壓/第一鎖存器驅動電壓
VLA1’:位準
VLA2:鎖存器驅動電壓/第二鎖存器驅動電壓
VBL:電壓
WL:字元線
ΔV1:第一差值電壓/差值電壓
ΔV2:第二差值電壓/差值電壓
藉由參考附圖詳細地闡述本發明概念的示例性實施例，本發明概念的上述及其他目標及特徵將變得顯而易見。
圖1是說明根據實例性實施例的半導體記憶體裝置的方塊圖。
圖2是說明根據實例性實施例的開路位元線結構的多位準胞元及位元線感測放大器的視圖。
圖3是示意性地說明根據實例性實施例的位元線感測放大器的配置的方塊圖。
圖4是說明感測放大器控制邏輯的運作的流程圖，所述感測放大器控制邏輯對根據實例性實施例的圖3所示位元線感測放大器的感測操作進行控制。
圖5是說明根據實例性實施例的圖3所示位元線感測放大器的示例性配置的電路圖。
圖6是說明根據實例性實施例連接至記憶體胞元的圖5所示 位元線感測放大器的電路圖。
圖7是說明根據實例性實施例的圖6所示位元線感測放大器的運作的時序圖。
圖8是說明根據實例性實施例的位元線感測放大器的電路圖。
圖9是說明根據實例性實施例的圖8所示位元線感測放大器的運作的時序圖。
圖10是說明根據實例性實施例的位元線感測放大器的電路圖。
圖11是說明包括根據某些實施例的半導體記憶體裝置的可攜式裝置的方塊圖。
應理解以上籠統說明及以下詳細說明是作為實例提供，且應被視為提供額外說明。將在本發明概念的實施例中詳細地表示參考編號，在附圖中說明本發明概念的實例。盡可能在圖式及說明中使用相同參考編號來指代相同或類似零件。
在下文，可將同步動態隨機存取記憶體(synchronous DRAM，SDRAM)用作半導體裝置的實例來闡述本發明概念的特徵及功能。然而，熟習此項技術者可根據本文所揭示的內容而容易地理解本發明概念的優點及效能。可藉由其他實施例實施或應用本發明概念。另外，可不背離本發明概念的申請專利範圍、範 疇及精神以及任何其他目的的情況下根據視點及應用對詳細說明做出改變或修改。
圖1是說明根據本發明概念實施例的半導體記憶體裝置的方塊圖。參考圖1，半導體記憶體裝置100包括記憶體胞元陣列110、列解碼器120、位址緩衝器130、行解碼器140、位元線感測放大器150、DQ緩衝器160、命令解碼器170、感測放大器控制電路180及鎖存電壓產生器190。記憶體胞元陣列110包括多個記憶體胞元MC，每一記憶體胞元用作多位準胞元(在後文中被稱為「MLC」)。位元線感測放大器150可藉由使用至少兩個鎖存器來感測並恢復多位元資料。
記憶體胞元陣列110的所述多個記憶體胞元MC中的每一者可用作多位準胞元。所述多個記憶體胞元MC與字元線及位元線連接，且排列於列方向及行方向上。記憶體胞元MC中的每一者可包括胞元電容器及存取電晶體。在每一記憶體胞元中，存取電晶體的閘極連接至排列於列方向上的字元線WL。存取電晶體的第一端連接至在行方向上延伸的位元線BL或互補位元線BLB。存取電晶體的第二端可連接至胞元電容器的一端。胞元電容器可儲存電荷，電荷的量隨多位元資料而變化。胞元電容器可被再新有及/或恢復有與相應多個資料對應的電荷量。
列解碼器120因應於輸入位址ADD而選擇記憶體胞元的字元線來進行存取。列解碼器120對輸入位址ADD進行解碼且對與經解碼位址對應的字元線賦能。此外，在自再新運作模式中， 列解碼器120可對自位址計數器(未說明)產生的列位址進行解碼並可對與經解碼列位址對應的字元線賦能。行解碼器140選擇記憶體胞元的位元線，資料將被輸入至所選擇記憶體胞元或將自所選擇記憶體胞元輸出。
位址緩衝器130暫時儲存自外部(例如，記憶體控制器)輸入的位址ADD。位址緩衝器130將所儲存的位址ADD提供至列解碼器120或行解碼器140。位址緩衝器130可將外部信令方式的位址ADD轉換成半導體記憶體裝置100的內部信令方式。
位元線感測放大器150可藉由使用所選擇位元線來在記憶體胞元中寫入多位元資料。位元線感測放大器150可感測(或放大)儲存於所選擇記憶體胞元中的多位元資料並可將所感測的資料提供至DQ緩衝器160。此外，位元線感測放大器150可更包括用於在所選擇記憶體胞元中儲存輸入資料的組件。或者，位元線感測放大器150可在自再新模式中重寫儲存於記憶體胞元中的多位元資料。在開路位元線結構中，位元線感測放大器150可連接至記憶體胞元。
在實例性實施例中，位元線感測放大器150包括至少兩個鎖存器，所述至少兩個鎖存器電性連接至排列於開路位元線結構中的位元線對BL及BLB。此處，位元線BL與互補位元線BLB被設置成相對於位元線感測放大器150彼此對置，位元線BL及互補位元線BLB具有開路位元線結構。舉例而言，連接至位元線BL的第一組記憶體胞元排列於位元線感測放大器150的左側，且連 接至互補位元線BLB的第二組記憶體胞元排列於位元線感測放大器150的右側。應瞭解，本文中提及位元線BL及互補位元線BLB是為了有助於說明。然而，每一位元線可在某些存取操作期間用作位元線BL且在其他存取操作中用作互補位元線BLB，且所揭示實施例應如此理解。兩個鎖存器中的一者可經由位元線對BL及BLB感測儲存於記憶體胞元中的資料，且兩個鎖存器中的另一者可鎖存所感測的資料。舉例而言，一個鎖存器執行感測，且另一鎖存器儲存所感測的多個資料位元中的至少一個資料位元。在恢復操作中，可將位元線BL充電至與所感測的多個資料位元中的一個資料位元對應的電壓位準，且可將互補位元線BLB充電至與另一資料位元對應的電壓位準。可藉由將位元線感測放大器150中所包括的鎖存器的電壓設定成不同來實現此結構。
DQ緩衝器160暫時儲存自外部(例如，記憶體控制器)輸入的寫入資料並將所述寫入資料傳送至位元線感測放大器150。DQ緩衝器160將自位元線感測放大器150傳送的所感測的資料輸出至外部。DQ緩衝器160可將多位元資料傳送至位元線感測放大器150且可將自位元線感測放大器150感測的多位元資料輸出至外部。DQ緩衝器160可包括用以自記憶體胞元陣列110讀取資料的主感測放大器(未示出)及用以將資料寫入至記憶體胞元陣列110的寫入緩衝器(未示出)。
命令解碼器170參考自外部施加的訊號/CS、訊號/RAS、訊號/CAS及訊號/WE而確定輸入命令。在典型的動態隨機存取記 憶體中，藉由訊號/CS、訊號/RAS、訊號/CAS及訊號/WE的組合來確定現用命令及自動再新命令。此外，可藉由自動再新命令與時脈賦能訊號CKE的組合來識別自再新命令。命令解碼器170可對現用命令及預充電命令進行解碼，並可將現用訊號ACT或預充電訊號PRCH提供至感測放大器控制電路180。
感測放大器控制電路180在命令解碼器170的控制下控制位元線感測放大器150。特定而言，感測放大器控制電路180可允許位元線感測放大器150寫入及感測多位元資料。舉例而言，假定記憶體胞元MC作為2位元多位準胞元被驅動。根據假定，感測放大器控制電路180可允許位元線感測放大器150經由第一鎖存器來感測最高有效位元MSB並將所感測的最高有效位元MSB儲存於第二鎖存器中。然後，位元線感測放大器150可根據儲存於第二鎖存器中的最高有效位元MSB的位元值來感測最低有效位元LSB，並可將所述最低有效位元LSB儲存於第一鎖存器中。若最高有效位元MSB及最低有效位元LSB被完全感測(舉例而言，被鎖存及放大)，則感測放大器控制電路180可允許位元線感測放大器150對記憶體胞元MC執行恢復。舉例而言，感測放大器控制電路180可對位元線感測放大器150進行控制，以經由互補位元線BLB將最高有效位元MSB恢復於記憶體胞元MC中且經由位元線BL將最低有效位元LSB恢復於記憶體胞元MC中。
鎖存電壓產生器190將具有不同位準的鎖存器驅動電壓VLA1及鎖存器驅動電壓VLA2提供於位元線感測放大器150中所 包括的第一鎖存器及第二鎖存器。舉例而言，鎖存電壓產生器190提供鎖存器驅動電壓VLA1及鎖存器驅動電壓VLA2，以使第一鎖存器的上拉端子與下拉端子的電壓差(在後文中被稱為「第一差值電壓」)與第二鎖存器的上拉端子與下拉端子的電壓差(在後文中被稱為「第二差值電壓」)彼此不同。將參考附圖更充分地闡述位元線感測放大器150中所包括的每一鎖存器的配置及功能。
根據上文所述的半導體記憶體裝置100的結構，位元線感測放大器150包括藉由使用不同的差值電壓來鎖存資料、且執行恢復操作的鎖存器。任一個鎖存器完全負責經由位元線對BL及BLB來感測記憶體胞元的資料的功能。舉例而言，第一鎖存器感測多位元資料的最高有效位元MSB，並將所感測的最高有效位元MSB傳送至第二鎖存器。在將最高有效位元MSB傳送至第二鎖存器之後，第一鎖存器可感測最低有效位元LSB。在恢復操作中，第一鎖存器及第二鎖存器藉由使用與所儲存的資料對應的電壓來對互補位元線BLB及位元線BL進行充電。在此種情形中，由於第一鎖存器與第二鎖存器使用不同的差值電壓，因此可將被恢復至記憶體胞元的電荷量作為與多位元資料對應的值來傳送。
圖2是說明根據本發明概念實施例的開路位元線結構的多位準胞元及位元線感測放大器的視圖。參考圖2，半導體記憶體裝置100包括記憶體胞元111及位元線感測放大器150。
記憶體胞元111連接至位元線BL及字元線WL。記憶體胞元111可包括存取電晶體ST及胞元電容器Cs。存取電晶體ST 的閘極連接至字元線WL，且存取電晶體ST的第一端連接至位元線BL。記憶體胞元111可被控制以用作多位準胞元。記憶體胞元111的胞元電容器Cs可儲存多位元資料。舉例而言，胞元電容器Cs可被充電有至少四個可辨別位準的電荷量中的任一者以儲存2位元資料。
位元線感測放大器150經由位元線對BL及BLB與記憶體胞元連接。舉例而言，位元線感測放大器150可經由位元線BL來感測並恢復儲存於記憶體胞元111中的多位元資料。在開路位元線結構中，位元線感測放大器150與記憶體胞元連接。位元線感測放大器150可經由位元線BL及記憶體胞元111來感測電荷，且可輸出所感測的結果作為多位元資料。位元線感測放大器150包括至少兩個鎖存器以用於感測多位元資料。第一鎖存器藉由使用第一鎖存器驅動電壓VLA1來鎖存所感測的資料。第二鎖存器藉由使用第二鎖存器驅動電壓VLA2來鎖存由第一鎖存器感測的1位元資料。
位元線感測放大器150藉由使用位元線BL及互補位元線BLB來將經由第一鎖存器及第二鎖存器鎖存的所感測的多位元資料恢復至記憶體胞元111。完全負責感測儲存於記憶體胞元111中的資料的第一鎖存器亦可在感測操作中執行例如偏移消除操作。
圖3是示意性地說明根據本發明概念實施例的位元線感測放大器的配置的方塊圖。參考圖3，位元線感測放大器150包括第一鎖存器152及第二鎖存器154。經由第一鎖存器152及第二鎖 存器154，位元線感測放大器150可在開路位元線結構的記憶體胞元陣列中執行高可靠性的資料感測操作及恢復操作。
藉由使用第一開關SW1來連接第一鎖存器152與位元線BL。在後文中，每一開關可藉由至少一個電晶體來實施。可藉由使用第二開關SW2來連接第一鎖存器152與互補位元線BLB。可自鎖存電壓產生器190為第一鎖存器152提供第一鎖存器驅動電壓VLA1。第一鎖存器驅動電壓VLA1包括提供至第一鎖存器152的上拉端子的感測賦能電壓VDD1及提供至第一鎖存器152的下拉端子的感測賦能電壓VSS1二者。感測賦能電壓VDD1的電壓位準大於感測賦能電壓VSS1的電壓位準。可藉由感測賦能電壓VSS1及感測賦能電壓VDD1來維持是上拉端子與下拉端子之間的電壓差的第一差值電壓ΔV1。
藉由使用第五開關SW5來連接第二鎖存器154與位元線BL。可藉由使用第六開關SW6來連接第二鎖存器154與互補位元線BLB。可自鎖存電壓產生器190為第二鎖存器154提供第二鎖存器驅動電壓VLA2。第二鎖存器驅動電壓VLA2包括提供至第二鎖存器154的上拉端子的感測賦能電壓VDD2及提供至第二鎖存器154的下拉端子的感測賦能電壓VSS2二者。感測賦能電壓VDD2的電壓位準大於感測賦能電壓VSS2的電壓位準。可提供第二鎖存器驅動電壓VLA2作為被設定成提供是第二鎖存器154的上拉端子與下拉端子之間的電壓差的第二差值電壓ΔV2的電壓。第二鎖存器154可不經由位元線對BL及BLB對記憶體胞元111 執行感測。
在實例性實施例中，第一開關SW1的第一端連接至位元線BL的第一節點N1且第一開關SW1的第二端連接至第一鎖存器152，並且第五開關SW5的第一端直接連接至位元線BL的第一節點N1且第五開關SW5的第二端連接至第二鎖存器154。此外，第二開關SW2的第一端連接至第一鎖存器152且第二開關SW2的第二端連接至互補位元線BLB的第二節點N2，並且第六開關SW6的第一端連接至第二鎖存器154且第六開關SW6的第二端直接連接至互補位元線BLB的第二節點N2。因此，位元線感測放大器150的運作速度可提高，因此讀取、寫入、再新及恢復操作可得到改良。
如本文中所使用，彼此「直接連接」的物項可經由一或多個導體(諸如，導線、接墊、內部電線、通孔等)連接，且可形成相同的電性節點。如此，直接連接組件不包括經由主動元件(諸如，電晶體或二極體)連接的組件(儘管該些連接可形成電性連接)。直接連接元件可直接實體連接(例如，彼此接觸)。
第一鎖存器152與第二鎖存器154經由第三開關SW3及第四開關SW4連接。第一鎖存器152可經由位元線對BL及BLB來依序感測儲存於記憶體胞元111中的多位元資料。經由第三開關SW3及第四開關SW4來將第一鎖存器152自多位元資料當中首先感測的資料MSB或LSB傳送至第二鎖存器154。
在一個實施例中，將由第一鎖存器152感測的第一位元 資料反相並將反相第一位元資料儲存於第二鎖存器154中。舉例而言，在絞曲形式(twisted form)中，第一鎖存器152的輸出節點out及輸出節點outb藉由第三開關SW3及第四開關SW4連接至第二鎖存器154的輸入節點inb及輸入節點in。舉例而言，第一鎖存器152的輸出節點out藉由第三開關SW3連接至第二鎖存器154的反相輸入節點inb。第一鎖存器152的反相輸出節點outb藉由第四開關SW4連接至第二鎖存器154的輸入節點in。
在另一實施例中，由第一鎖存器152感測的第一位元資料未被反相且第一位元資料儲存於第二鎖存器154中。舉例而言，第一鎖存器152的輸出節點out及輸出節點outb分別藉由第三開關SW3及第四開關SW4直接連接至第二鎖存器154的輸入節點in及輸入節點inb。舉例而言，第一鎖存器152的輸出節點out藉由第三開關SW3連接至第二鎖存器154的輸入節點in。第一鎖存器152的反相輸出節點outb藉由第四開關SW4連接至第二鎖存器154的反相輸入節點inb。
在恢復操作中，傳輸閘TG添加電荷並將所添加的電荷傳送至記憶體胞元111，所添加電荷對應於多位元資料且被充於位元線BL及互補位元線BLB中。舉例而言，在恢復操作中，可藉由第一鎖存器152將與多位元資料的任一個資料位元(例如，最低有效位元)對應的電荷供應至位元線BL。為此，將第一開關SW1導通，且將第二開關SW2關斷。同時，可藉由第二鎖存器154將與多位元資料的任一個資料位元(例如，最高有效位元)對應的 電荷供應至互補位元線BLB。為此，將第六開關SW6導通，且將第五開關SW5關斷。當傳輸閘TG導通時，可將對應於最低有效位元LSB且被充於位元線BL中的電荷及對應於最高有效位元MSB且被充於互補位元線BLB中的電荷傳送至位元線BL，以儲存於記憶體胞元111的胞元電容器Cs中。
第一鎖存器152及第二鎖存器154感測並恢復多位元資料的不同位元的依據可來自於對具有不同量值的差值電壓ΔV1及差值電壓ΔV2進行設定的鎖存器驅動電壓VLA1及鎖存器驅動電壓VLA2。
圖4是說明感測放大器控制邏輯的運作的流程圖，所述感測放大器控制邏輯對根據實例性實施例的圖3所示位元線感測放大器的感測操作進行控制。將參考圖4闡述經由位元線感測放大器150的鎖存器來感測並恢復多位元資料的操作步驟。
在操作S110中，當所選擇記憶體胞元111的字元線被啟用時，經由電荷共享過程將儲存於胞元電容器Cs中的電荷共享給位元線BL。對於電荷共享而言，感測放大器控制電路180可導通將位元線BL電性連接至記憶體胞元111或將這兩者隔離的隔離電晶體。可經由電荷共享過程將與多位元資料對應的電荷傳送至位元線BL並儲存於位元線BL中。
在操作S120中，經由第一鎖存器152感測第一位元(例如，最高有效位元)。舉例而言，將第一開關SW1及第二開關SW2導通，且第一鎖存器152感測儲存於位元線BL中的共享電荷以鎖 存多位元資料的第一位元。在操作S120中，第一鎖存器152可藉由自鎖存電壓產生器190供應第一差值電壓ΔV1來放大位元線BL的電壓。
在操作S130中，第一鎖存器152將所感測的第一位元傳送至第二鎖存器154。感測放大器控制電路180可將開關SW3及開關SW4導通，以將與鎖存於第一鎖存器152中的第一位元對應的邏輯值傳送至第二鎖存器154。舉例而言，不是將被感測且儲存於第一鎖存器152中的第一位元而是將第一位元的反相邏輯值傳送至第二鎖存器154。
在操作S140中，第一鎖存器152可在感測放大器控制電路180的控制下感測第二位元(例如，最低有效位元)。亦即，當第一開關SW1及第二開關SW2導通時，第一鎖存器152感測儲存於位元線BL中的共享電荷以鎖存多位元資料的第二位元。可改變第一鎖存器152的參考電壓(例如，輸入節點的電壓)以感測並鎖存第二位元。
在操作S150中，感測放大器控制電路180藉由使用與多位元資料對應的電壓位準來將儲存於第一鎖存器152及第二鎖存器154中的多位元資料恢復至記憶體胞元111。首先，感測放大器控制電路180關斷開關SW2、開關SW3、開關SW4及開關SW5且接通傳輸閘TG。可將位元線BL及互補位元線BLB充電至與儲存於第一鎖存器152中的第二位元對應的電壓位準及與儲存於第二鎖存器154中的第一位元對應的電壓位準。如此，可經由位元 線BL來將與第二位元對應的電荷傳送至記憶體胞元111，且可經由互補位元線BLB來將與第一位元對應的電荷傳送至記憶體胞元111。
上文簡要闡述了根據本發明概念實施例的位元線感測放大器150的操作方法。根據本發明概念的實施例，第一鎖存器152及第二鎖存器154可使用不同差值電壓ΔV1及ΔV2來儲存並恢復多位元資料。因此，即使位元線BL的容量與互補位元線BLB的容量彼此相同，仍可容易地執行對最高有效位元MSB及最低有效位元LSB的感測及恢復。
圖5是說明根據實例性實施例的圖3所示位元線感測放大器的示例性配置的電路圖。參考圖5，根據本發明概念實施例的位元線感測放大器150a可包括：第一鎖存器152，藉由使用感測賦能電壓VSS1及感測賦能電壓VDD1來感測資料；第二鎖存器154，藉由使用感測賦能電壓VSS2及感測賦能電壓VDD2來感測資料；及傳輸閘TG。
第一鎖存器152可包括：P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)電晶體PM1及PM2，用於構成上拉級；及N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)電晶體NM1及NM2，用於構成下拉級。第一鎖存器152可感測位元線對BL及BLB的電壓改變以鎖存儲存於記憶體胞元111中的資料。P型金屬氧化物半導體電晶體PM1的汲極或N型金屬氧化物半導體電晶體NM1的汲極形成第一感測 放大器位元線SBL1。P型金屬氧化物半導體電晶體PM2的汲極或N型金屬氧化物半導體電晶體NM2的汲極形成第一反相感測放大器位元線SBLB1。第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1可用作第一鎖存器152的輸入節點或輸出節點。舉例而言，第一感測放大器位元線SBL1可被稱為第一輸出節點，且第一反相感測放大器位元線SBLB1可被稱為第二輸出節點。P型金屬氧化物半導體電晶體PM1與N型金屬氧化物半導體電晶體NM1的共用閘極可形成第一輸入節點。P型金屬氧化物半導體電晶體PM2與N型金屬氧化物半導體電晶體NM2的共用閘極可形成第二輸入節點。
舉例而言，在第一鎖存器152的感測操作中，可將開關SW1及開關SW2導通，其因此可將位元線對BL及BLB的電壓改變傳送至第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1。相比之下，在資料被完全感測之後，將開關SW1及開關SW2關斷，且將開關SW3及開關SW4導通。如此，由第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1定義的電壓位準被傳送至第二鎖存器154且在第二鎖存器154中被反相。
將感測賦能電壓VSS1及感測賦能電壓VDD1提供至第一鎖存器152的下拉端子及上拉端子。因此，可形成與第一鎖存器152的上拉端子與下拉端子的電壓差對應的第一差值電壓ΔV1(=VDD1-VSS1)。可藉由上文所述的鎖存電壓產生器190(參考 圖1)提供感測賦能電壓VSS1及感測賦能電壓VDD1。
在第一鎖存器152的感測操作中，可將因電荷共享過程而出現的位元線BL的微小電壓改變傳送至第一感測放大器位元線SBL1，且因此N型金屬氧化物半導體電晶體NM2的閘極電壓及P型金屬氧化物半導體電晶體PM2的閘極電壓可增大或減小。由於位元線BL的電壓發生改變，因此N型金屬氧化物半導體電晶體NM2及P型金屬氧化物半導體電晶體PM2中的任一者導通，且這兩者中的另一者關斷。經由上文所述過程，來感測並放大資料。
第二鎖存器154可包括：P型金屬氧化物半導體電晶體PM3及PM4，用於構成上拉級；及N型金屬氧化物半導體電晶體NM3及NM4，用於構成下拉級。第二鎖存器154可不對位元線對BL及BLB執行感測。P型金屬氧化物半導體電晶體PM3的汲極或N型金屬氧化物半導體電晶體NM3的汲極形成第二感測放大器位元線SBL2。P型金屬氧化物半導體電晶體PM4的汲極或N型金屬氧化物半導體電晶體NM4的汲極形成第二反相感測放大器位元線SBLB2。第二感測放大器位元線SBL2及第二反相感測放大器位元線SBLB2可用作第一鎖存器152的輸入節點或輸出節點。舉例而言，第二感測放大器位元線SBL2可形成第一輸出節點，且第二反相感測放大器位元線SBLB2可形成第二輸出節點。P型金屬氧化物半導體電晶體PM3與N型金屬氧化物半導體電晶體NM3的共用閘極可形成第一輸入節點。P型金屬氧化物半導體電晶體 PM4與N型金屬氧化物半導體電晶體NM4的共用閘極可形成第二輸入節點。若開關SW3及開關SW4導通，則第二反相感測放大器位元線SBLB2連接至第一感測放大器位元線SBL1，且第二感測放大器位元線SBL2連接至第一反相感測放大器位元線SBLB1。根據此配置(或結構)，由第一鎖存器152鎖存的資料被傳送至第二鎖存器154且在第二鎖存器154中被反相。
將感測賦能電壓VSS2及感測賦能電壓VDD2提供至第二鎖存器154的下拉端子及上拉端子。因此，可形成與第二鎖存器154的上拉端子與下拉端子的電壓差對應的第二差值電壓ΔV2(=VDD2-VSS2)。可自上文所述的鎖存電壓產生器190(參考圖1)提供感測賦能電壓VSS2及感測賦能電壓VDD2。應清楚地理解，感測賦能電壓VSS2及感測賦能電壓VDD2中的任一者是負電壓。
在將多位元資料恢復於記憶體胞元111中的恢復操作中，第一鎖存器152可根據儲存於其中的第一位元(或LSB)的邏輯值來對位元線BL進行充電。舉例而言，在恢復操作中，第一鎖存器152可經由開關SW1與位元線BL連接，且可利用與第一位元(或最低有效位元)對應的感測賦能電壓VSS1及感測賦能電壓VDD1中的任一者來對位元線BL進行充電。在恢復操作中，第二鎖存器154可根據其中所儲存的第二位元(或最高有效位元)的邏輯值來對互補位元線BLB進行充電。舉例而言，在恢復操作中，第二鎖存器154可經由開關SW6與互補位元線BLB連接，且 可利用與第二位元(或最高有效位元)對應的感測賦能電壓VSS2及感測賦能電壓VDD2中的任一者來對互補位元線BLB進行充電。
當傳輸閘TG導通時，在恢復操作中被與第一位元及第二位元的邏輯值對應的電壓充電的位元線對BL及BLB與記憶體胞元111的胞元電容器Cs連接。在恢復操作中，開關SW2、開關SW3、開關SW4及開關SW5可維持關斷狀態。
圖6是說明根據實例性實施例的連接至記憶體胞元的圖5所示位元線感測放大器的電路圖。參考圖6，排列於開路位元線結構中的位元線感測放大器150a與記憶體胞元111是藉由隔離電晶體NMi連接。在開路位元線結構中，包括記憶體胞元111的連接至位元線BL的第一組記憶體胞元排列於位元線感測放大器150a的第一側處(且連接至位元線感測放大器150a)，且連接至互補位元線BLB的第二組記憶體胞元與位元線感測放大器150a的第一側對置地排列於位元線感測放大器150a的第二側處(且連接至位元線感測放大器150a)。當位元線感測放大器150a感測儲存於記憶體胞元111中的資料時，藉由隔離控制訊號ISO將連接至位元線BL的隔離電晶體NMi導通，且藉由反相隔離控制訊號ISOB(未示出)將連接至互補位元線BLB的另一隔離電晶體NMj(未示出)關斷。
記憶體胞元111包括存取電晶體ST及胞元電容器Cs。記憶體胞元111的存取電晶體ST的閘極連接至字元線WL。可將 與多位元資料對應的電荷量充於胞元電容器Cs中。可經由週期性再新操作來維持及管理與多位元資料對應的儲存於胞元電容器Cs中的電荷量。
為感測儲存於記憶體胞元111中的多位元資料，將隔離電晶體NMi導通，且對位元線對BL及BLB進行預充電。然後，若啟用字元線WL來選擇記憶體胞元111，則將與儲存於記憶體胞元111中的多位元資料對應的電荷共享給位元線BL。在此種情形中，第一鎖存器152對位元線BL的因電荷共享過程而發生改變的電壓進行感測。在儲存於胞元電容器Cs中的多位元資料是2位元資料的情形中，第一鎖存器152可感測位元線BL的電壓，經由電荷共享過程來將所述電壓發展成四個位準中的一者。
若第一鎖存器152感測位元線BL的電壓位準且完全鎖存最高有效位元MSB，則開關SW1及開關SW2可關斷，且開關SW3及開關SW4可導通。在此種情形中，最高有效位元MSB可被傳送至第二鎖存器154。如上文所述，鎖存於第一鎖存器152中的最高有效位元MSB被傳送至第二鎖存器154且在第二鎖存器154中被反相。第二鎖存器154維持與最高有效位元MSB對應的邏輯值。為此，開關SW5及開關SW6可維持關斷狀態。
然後，藉由第一鎖存器152來感測最低有效位元LSB。為使第一鎖存器152感測最低有效位元LSB，將開關SW1及開關SW2導通，且將開關SW3及開關SW4關斷。在此種情形中，第一鎖存器152的跳閘電壓可不同於感測最高有效位元MSB時的跳 閘電壓。舉例而言，在感測最低有效位元LSB時，感測賦能電壓VSS1及感測賦能電壓VDD1可能會發生改變。再舉例而言，在感測最低有效位元LSB時，提供至第一鎖存器152的感測賦能電壓VSS1及感測賦能電壓VDD1可被阻止。在感測賦能電壓VSS1及感測賦能電壓VDD1被阻止之後，第一鎖存器152的上拉端子及下拉端子可浮動。若最低有效位元LSB由第一鎖存器152完全感測，則可根據行選擇訊號來將儲存於第一鎖存器152及第二鎖存器154中的多位元資料輸出至輸入/輸出線I/O。然而，可省略與輸出多位元資料相關聯的配置及操作。
將感測賦能電壓VDD1及感測賦能電壓VSS1提供至第一鎖存器152的上拉端子及下拉端子。將所感測的資料放大的第一差值電壓ΔV1對應於感測賦能電壓VDD1與感測賦能電壓VSS1之間的差。將感測賦能電壓VDD2及感測賦能電壓VSS2提供至第二鎖存器154的上拉端子及下拉端子。將所感測的資料放大的第二差值電壓ΔV2對應於感測賦能電壓VDD2與感測賦能電壓VSS2之間的差。為恢復所感測的多位元資料，可將第二差值電壓ΔV2設定成例如第一差值電壓ΔV1的量值的兩倍。
當多位元資料由第一鎖存器152及第二鎖存器154完全感測並鎖存時，執行恢復操作以利用電荷來對胞元電容器Cs進行充電，所述電荷的量對應於儲存於第一鎖存器152及第二鎖存器154中的多位元資料。在恢復操作中，第一鎖存器152利用具有與最低有效位元LSB對應的位準的電壓來對位元線BL進行充電。 相比之下，第二鎖存器154利用具有與最高有效位元MSB對應的位準的電壓來對互補位元線BLB進行充電。用於將互補位元線BLB充電至最高有效位元MSB的電壓的位準被設定為用於將位元線BL充電至最低有效位元LSB的電壓的位準的兩倍。因此，若開關SW1及開關SW6導通，則位元線BL可由電荷量與最低有效位元LSB對應的電荷充電，且互補位元線BLB可由電荷量與最高有效位元MSB對應的電荷充電。然後，若傳輸閘TG導通，則與多位元資料對應的電荷可被恢復於胞元電容器Cs中。
圖7是說明根據實例性實施例的圖6所示位元線感測放大器的運作的時序圖。參考圖7，本發明概念的位元線感測放大器150a可依序感測儲存於記憶體胞元111中的多位元資料且可恢復所感測的多位元資料。
在時間點T0處，假定位元線對BL及BLB已被預充電。亦即，預充電訊號PEQ被說明為在時間點T0處自高位準轉變至低位準。在此種情形中，位元線對BL及BLB可被設定為具有相等位準，例如VDD/2。在此，VDD可以是電源供電電壓。在時間點T0處，隔離訊號ISO維持高位準。即使在時間點T0之後，開關SW3、開關SW4、開關SW5及開關SW6保持於關斷狀態下。相比之下，在時間點T0處，連接第一鎖存器152與位元線BL的開關SW1以及連接第一鎖存器152與互補位元線BLB的開關SW2導通。
在時間點T1處，啟用字元線WL。在此時，將儲存於胞 元電容器Cs中的電荷共享給位元線BL。位元線BL的電壓因所述電荷共享過程而發生改變。位元線BL的電壓在圖7中被說明為略有增大。同時，經由開關SW1及開關SW2而與位元線對BL及BLB連接的第一鎖存器152的輸入節點的電壓亦可發生改變。舉例而言，作為第一鎖存器152的輸入節點的第一鎖存器152的輸出節點(例如，第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1)的電壓可能會像位元線對BL及BLB一樣發生改變。
在時間點T2處，隔離訊號ISO轉變至低位準，使位元線BL及記憶體胞元111彼此隔離。在此種情形中，開關SW1及開關SW2關斷，且開關SW3及開關SW4導通。同時，與鎖存器驅動電壓對應的感測賦能電壓VSS1及感測賦能電壓VDD1被提供至鎖存器152，且與鎖存器驅動電壓對應的感測賦能電壓VSS2及感測賦能電壓VDD2被提供至鎖存器154。可先提供感測賦能電壓VSS1及感測賦能電壓VDD1再提供感測賦能電壓VSS2及感測賦能電壓VDD2。舉例而言，感測放大器控制電路180可對鎖存電壓產生器190進行控制以確定何時提供感測賦能電壓VSS1、感測賦能電壓VSS2、感測賦能電壓VDD1及感測賦能電壓VDD2中的每一者。由於提供了感測賦能電壓VSS1及感測賦能電壓VDD1，因此第一鎖存器152的第一感測放大器位元線SBL1的節點電壓及第一反相感測放大器位元線SBLB1的節點電壓可被放大。舉例而言，鎖存於第一鎖存器152中的最高有效位元MSB可被傳送至第 二鎖存器154且在第二鎖存器154中被反相。
在此種情形中，在第一鎖存器152的上拉端子與下拉端子之間形成與第一差值電壓ΔV1對應的電壓差。舉例而言，在第一鎖存器152中，提供至下拉端子的感測賦能電壓VSS1與提供至上拉端子的感測賦能電壓VDD1之間的差對應於第一差值電壓ΔV1。此外，在第二鎖存器154的上拉端子與下拉端子之間形成與第二差值電壓ΔV2對應的電壓差。第一差值電壓ΔV1的位準可不同於第二差值電壓ΔV2的位準。舉例而言，可將用於儲存最高有效位元MSB的第二差值電壓ΔV2設定為用於儲存最低有效位元LSB的第一差值電壓ΔV1的量值的兩倍。
自時間點T0至時間點T2，不將感測賦能電壓VSS1、感測賦能電壓VSS2、感測賦能電壓VDD1及感測賦能電壓VDD2提供至第一鎖存器152及第二鎖存器154，因此第一鎖存器152的上拉端子及下拉端子及第二鎖存器154的上拉端子及下拉端子可浮動。
在時間點T3處，開關SW1及開關SW2導通，且開關SW3及開關SW4關斷。另外，持續提供用於驅動第二鎖存器154的感測賦能電壓VSS2及感測賦能電壓VDD2，而阻止用於驅動第一鎖存器152的感測賦能電壓VSS1及感測賦能電壓VDD1。在此時，第一鎖存器152的位元線BL及第一感測放大器位元線SBL1彼此連接且第一感測放大器位元線SBL1上的電壓可因與位元線BL共享而發生改變。因此，第一鎖存器152在感測第一位元時的參考 電壓可發生改變。如此，維持於位元線BL中的電壓由第一鎖存器152感測。舉例而言，可提供第一鎖存器152的具有不同位準VLA1’的感測賦能電壓VSS1及感測賦能電壓VDD1以感測最低有效位元LSB。不同位準VLA1’可包括各種電壓位準。再舉例而言，可阻止第一鎖存器152的感測賦能電壓VSS1及感測賦能電壓VDD1以使第一鎖存器152的上拉端子及下拉端子浮動以感測最低有效位元LSB。
在第四時間點T4處，開關SW1及開關SW2關斷，且第一鎖存器152的驅動電壓可返回至感測賦能電壓VSS1及感測賦能電壓VDD1的位準。在此種情形中，與由第一鎖存器152感測的最低有效位元LSB的邏輯值對應的電壓被放大。在第四時間點T4之後，多位元資料被鎖存於第一鎖存器152及第二鎖存器154中。儘管圖7中未加以說明，但可藉由啟用行選擇訊號CSL來輸出鎖存於位元線感測放大器150a中的資料。
在第五時間點T5處，可對鎖存於第一鎖存器152及第二鎖存器154中的多位元資料執行恢復操作。若開關SW1導通而開關SW2處於關斷狀態中，則與鎖存於第一鎖存器152中的最低有效位元LSB對應的感測賦能電壓VSS1或VDD1可對位元線BL進行充電。若開關SW6導通而開關SW5處於關斷狀態中，則與鎖存於第二鎖存器154中的最高有效位元MSB對應的感測賦能電壓VSS2或感測賦能電壓VDD2可對互補位元線BLB進行充電。若在此種狀態中啟用隔離訊號ISO且將傳輸閘TG導通，則可經 由位元線BL將與多位元資料對應的電荷儲存於記憶體胞元111的胞元電容器Cs中。
上文參考圖7的時序圖說明瞭圖6中所說明的位元線感測放大器的操作方法。然而，應清楚地理解，感測及恢復多位元資料的方法並不僅限於圖7中所說明的開關方式。
圖8是說明根據本發明概念的另一實施例的位元線感測放大器的電路圖。參考圖8，位元線感測放大器150b包括第一鎖存器152、第二鎖存器154及傳輸閘TG。第一耦合電容器C1及第二耦合電容器C2可連接於第一鎖存器152與第二鎖存器154之間。
第一鎖存器152藉由使用感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA來感測資料。第一鎖存器152可包括：P型金屬氧化物半導體電晶體PM1及PM2，用於構成上拉級；及N型金屬氧化物半導體電晶體NM1及NM2，用於構成下拉級。第一鎖存器152感測位元線BL的電壓改變來鎖存儲存於記憶體胞元111中的資料。P型金屬氧化物半導體電晶體PM1的汲極或N型金屬氧化物半導體電晶體NM1的汲極形成第一感測放大器位元線SBL1。P型金屬氧化物半導體電晶體PM2的汲極或N型金屬氧化物半導體電晶體NM2的汲極形成第一反相感測放大器位元線SBLB1。第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1可用作第一鎖存器152輸入節點或輸出節點。
舉例而言，在第一鎖存器152的感測操作中，可將開關 SW1及開關SW2導通，且因此可將位元線對BL及BLB的電壓改變傳送至第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1。相比之下，在資料被完全感測之後，將開關SW1及開關SW2關斷，且將開關SW3及開關SW4導通。舉例而言，經由開關SW3及開關SW4將由第一鎖存器152感測的最高有效位元MSB傳送至第二鎖存器154。如此，在感測了最高有效位元MSB之後由第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1定義的電壓位準被傳送至第二鎖存器154且在第二鎖存器154中被反相。
當由第一鎖存器152感測的最高有效位元MSB被傳送至第二鎖存器154時，將開關SW3及開關SW4關斷。根據與所傳送的最高有效位元MSB對應的邏輯值，經由上拉及下拉過程來將第二反相感測放大器位元線SBLB2及第二感測放大器位元線SBL2的電壓放大至感測賦能電壓-1/6VINTA及7/6VINTA。亦即，自第一鎖存器152傳送的最高有效位元MSB由第二鎖存器154鎖存作為第二差值電壓ΔV2的位準(例如，8/6VINTA)。
當第二反相感測放大器位元線SBLB2與第二感測放大器位元線SBL2的節點電壓被放大至第二差值電壓ΔV2的位準時，第一鎖存器152的輸入節點及輸出節點的電壓由耦合電容器C1及耦合電容器C2改變。舉例而言，根據鎖存於第二鎖存器154中的電壓位準來耦合第一感測放大器位元線SBL1的電壓位準與第一反相感測放大器位元線SBLB1的電壓位準。可在被傳送至第二鎖 存器154且在第二鎖存器154中被反相的資料被放大的時間點處將與最低有效位元LSB對應的邏輯值鎖存於第一鎖存器152中。
然後，在恢復操作中，將第一鎖存器152及第二鎖存器154分別連接至位元線BL及互補位元線BLB。利用與分別儲存於第一鎖存器152及第二鎖存器154中的最低有效位元LSB及最高有效位元MSB的邏輯值對應的感測賦能電壓1/6VINTA、感測賦能電壓5/6VINTA、感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA來對位元線BL及互補位元線BLB進行充電。然後，可將充於位元線對BL及BLB中且與多位元資料對應的電荷充於胞元電容器Cs中。
第二鎖存器154藉由使用感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA來感測資料。第二鎖存器154可包括：P型金屬氧化物半導體電晶體PM3及PM4，構成上拉級；及N型金屬氧化物半導體電晶體NM3及NM4，構成下拉級。第二鎖存器154可不對位元線對BL及BLB執行感測。P型金屬氧化物半導體電晶體PM3的汲極或N型金屬氧化物半導體電晶體NM3的汲極形成第二感測放大器位元線SBL2。P型金屬氧化物半導體電晶體PM4的汲極或N型金屬氧化物半導體電晶體NM4的汲極形成第二反相感測放大器位元線SBLB2。第二感測放大器位元線SBL2及第二反相感測放大器位元線SBLB2可用作第二鎖存器154的輸入節點或輸出節點。
將感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA提 供至第二鎖存器154的下拉端子及上拉端子。因此，可形成是與第二鎖存器154的上拉端子與下拉端子的電壓差對應的第二差值電壓ΔV2的電壓「8/6VINTA」。感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA可由上文所述的鎖存電壓產生器190(參考圖1)來提供。
在恢復操作中，當傳輸閘TG導通時，由感測賦能電壓1/6VINTA、感測賦能電壓5/6VINTA、感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA充電的位元線對BL及BLB的電荷被傳送至記憶體胞元111的胞元電容器Cs。在恢復操作中，開關SW2、開關SW3、開關SW4及開關SW5可維持關斷狀態。
圖9是說明根據實例性實施例的圖8所示位元線感測放大器的運作的時序圖。參考圖9，本發明概念的位元線感測放大器150b可依序感測儲存於記憶體胞元111中的多位元資料且可恢復所感測的多位元資料。儘管圖8中未說明，但可清楚地理解，如圖6中所說明包括記憶體胞元111、隔離電晶體MNi及預充電電路156。
在時間點T0處，假定位元線對BL及BLB已被預充電。亦即，預充電訊號PEQ被說明為在時間點T0處自高位準轉變至低位準。在此種情形中，位元線對BL及BLB可被設定為具有相等位準，例如VDD/2。在時間點T0處，隔離訊號ISO維持高位準。即使在時間點T0之後，開關SW3、開關SW4、開關SW5及開關SW6保持於關斷狀態下。相比之下，在時間點T0處，連接第一鎖 存器152與位元線BL的開關SW1及連接第一鎖存器152與互補位元線BLB的開關SW2導通。
在時間點T1處，啟用字元線WL。在此時，將儲存於胞元電容器Cs中的電荷共享給位元線BL。位元線BL的電壓因電荷共享過程而發生改變。位元線BL的電壓在圖9中被說明為略有增大。同時，經由開關SW1及開關SW2與位元線對BL及BLB連接的第一鎖存器152的輸入節點的電壓亦可發生改變。舉例而言，作為第一鎖存器152的輸入節點的第一鎖存器152的輸出節點(例如，第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1)的電壓可能會像位元線對BL及BLB一樣發生改變。
在時間點T2處，隔離訊號ISO轉變至低位準，使位元線BL及記憶體胞元111彼此隔離。在此種情形中，開關SW1及開關SW2關斷，且開關SW3及開關SW4關斷。同時，與鎖存器驅動電壓對應的感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA被提供至第一鎖存器152，且與鎖存器驅動電壓對應的感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA被提供至第二鎖存器154。可先提供感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA再提供感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA。舉例而言，感測放大器控制電路180可對鎖存電壓產生器190進行控制來確定何時提供感測賦能電壓-1/6VINTA、感測賦能電壓1/6VINTA、感測賦能電壓5/6VINTA及感測賦能電壓7/6VINTA中的每一者。由於提供了感測賦能電壓1/6VINTA及感測賦能電壓 5/6VINTA，因此第一鎖存器152的第一感測放大器位元線SBL1的節點電壓及第一反相感測放大器位元線SBLB1的節點電壓被放大。舉例而言，鎖存於第一鎖存器152中的最高有效位元MSB可被傳送至第二鎖存器154且在第二鎖存器154中被反相。
在此種情形中，在第一鎖存器152的上拉端子及下拉端子之間形成與第一差值電壓ΔV1對應的電壓差。舉例而言，在第一鎖存器152中，提供至下拉端子的感測賦能電壓1/6VINTA與提供至上拉端子的感測賦能電壓5/6VINTA之間的差對應於第一差值電壓ΔV1(例如，4/6VINTA)。此外，在第二鎖存器154的上拉端子及下拉端子之間形成與第二差值電壓ΔV2對應的電壓差。第一差值電壓ΔV1的位準可不同於第二差值電壓ΔV2的位準。舉例而言，用於儲存最高有效位元MSB的第二差值電壓ΔV2可被設定為用於儲存最低有效位元LSB的第一差值電壓ΔV1的量值的兩倍。
自時間點T0至時間點T2，不將感測賦能電壓-1/6VINTA、感測賦能電壓1/6VINTA、感測賦能電壓5/6VINTA及感測賦能電壓7/6VINTA提供至第一鎖存器152及第二鎖存器154，因此第一鎖存器152及第二鎖存器154的上拉端子及下拉端子可浮動。
在時間點T3處，開關SW1及開關SW2導通，且開關SW3及開關SW4導通。當開關SW3及開關SW4導通時，由第一鎖存器152感測的資料被傳送至第二鎖存器154且在第二鎖存器154 中被反相。根據第二鎖存器154的第二反相感測放大器位元線SBLB2的電壓改變及第二感測放大器位元線SBL2的電壓改變藉由耦合電容器C1及耦合電容器C2來分別耦合第一鎖存器152的第一感測放大器位元線SBL1及第一反相感測放大器位元線SBLB1。因此，第一鎖存器152可在不改變參考電壓的情況下感測最低有效位元LSB。持續提供用於驅動第二鎖存器154的感測賦能電壓-1/6VINTA及感測賦能電壓7/6VINTA，而阻止用於驅動第一鎖存器152的感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA。如此，第一鎖存器152感測維持於位元線BL中的電壓。
在第四時間點T4處，開關SW1及開關SW2關斷，且第一鎖存器152的驅動電壓可返回至感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA的位準。在此種情形中，與由第一鎖存器152感測的最低有效位元LSB的邏輯值對應的電壓被放大。在第四時間點T4之後，多位元資料被鎖存於第一鎖存器152及第二鎖存器154中。儘管圖9中未說明，但可藉由啟用行選擇訊號CSL來輸出鎖存於位元線感測放大器150b中的資料。
在第五時間點T5處，可對鎖存於第一鎖存器152及第二鎖存器154中的多位元資料執行恢復操作。若開關SW1導通而開關SW2處於關斷狀態中，則與鎖存於第一鎖存器152中的最低有效位元LSB對應的感測賦能電壓1/6VINTA或感測賦能電壓5/6VINTA可被傳送至位元線BL。若開關SW6導通而開關SW5 處於關斷狀態中，則與鎖存於第二鎖存器154中的最高有效位元MSB對應的感測賦能電壓-1/6VINTA或感測賦能電壓7/6VINTA可被傳送至互補位元線BLB。若在此種狀態中啟用隔離訊號ISO且將傳輸閘TG導通，則可經由位元線BL來將與多位元資料對應的電荷儲存於記憶體胞元111的胞元電容器Cs中。
上文說明瞭圖9中所說明的位元線感測放大器的操作方法。然而，應清楚地理解，感測及恢復多位元資料的方法並不僅限於圖9中所說明的方式。
圖10是說明根據本發明概念的另一實施例的位元線感測放大器的電路圖。參考圖10，位元線感測放大器150c包括第一鎖存器152、第二鎖存器154及傳輸閘TG。第一耦合電容器C1及第二耦合電容器C2可連接於第一鎖存器152與第二鎖存器154之間。舉例而言，對多位元資料執行感測的第一鎖存器152可執行偏移消除操作。
第一鎖存器152藉由使用感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA來感測資料。在實施例中，第一鎖存器152可在用於執行感測的預充電操作之後執行偏移消除操作。為此，第一鎖存器152可包括開關SW7、開關SW8、開關SW9及開關SW10。開關SW9及開關SW10被關斷以用於消除偏移。在預充電操作中，開關SW9及開關SW10可處於導通狀態中。在感測放大器控制電路180的控制下將開關SW7及開關SW8導通以用於消除偏移。同時，第一鎖存器152的下拉驅動電壓(N型金屬氧化 物半導體電晶體NM1與N型金屬氧化物半導體電晶體NM2的共用源極節點的電壓)可自預充電電壓(例如，VDD/2)轉變至感測賦能電壓1/6VINTA，且可再次自感測賦能電壓1/6VINTA轉變至預充電電壓VDD/2。同樣地，第一鎖存器152的上拉驅動電壓(P型金屬氧化物半導體電晶體PM1與P型金屬氧化物半導體電晶體PM2的共用源極節點的電壓)可自預充電電壓VDD/2轉變至感測賦能電壓5/6VINTA，且可再次自感測賦能電壓5/6VINTA轉變至預充電電壓VDD/2。
第一鎖存器152可藉由控制開關SW7、開關SW8、開關SW9及開關SW10以及感測賦能電壓1/6VINTA及感測賦能電壓5/6VINTA來執行偏移消除操作。第一鎖存器152的感測操作及恢復操作與參考圖8所述的感測操作及恢復操作實質上相同，且因此，其說明在此將不再贅述。
圖11是說明包括根據本發明概念的某些實施例的半導體記憶體裝置的可攜式裝置的方塊圖。參考圖11，可攜式裝置1000包括影像處理單元1100、無線收發器單元1200、音訊處理單元1300、影像檔案產生單元1400、動態隨機存取記憶體1500、使用者介面1600及控制器1700。
影像處理單元1100可包括透鏡1110、影像感測器1120、影像處理器1130及顯示單元1140。無線收發器單元1200包括天線1210、收發器1220及調變器/解調變器(數據機)1230。音訊處理單元1300包括音訊處理器1310、麥克風1320及揚聲器 1330。影像檔案產生單元1400可以是用於在可攜式裝置1000內產生影像檔案的組件。動態隨機存取記憶體1500可被設置為可攜式裝置1000的工作記憶體。使用者介面1600可以是用於接收使用者輸入訊號的組件。
在此，動態隨機存取記憶體1500可實施為行動動態隨機存取記憶體。動態隨機存取記憶體1500的位元線感測放大器(未說明)可與本文中所揭示的位元線感測放大器中的一者相同，且可高可靠性地感測並鎖存多位元資料。因此，可提供具有高容量及高資料完整性的動態隨機存取記憶體1500。
根據本發明概念的實施例，可在具有開路位元線結構的半導體記憶體裝置中感測高完整性的多位元資料。
雖然已參考本發明概念的示例性實施例闡述了本發明概念，但應明瞭熟習此項技術者可在不背離以下申請專利範圍中所陳述的本發明概念的精神及範疇的情況下對本發明概念做出各種改變及修改。
100:半導體記憶體裝置
110:記憶體胞元陣列
120:列解碼器
130:位址緩衝器
140:行解碼器
150:位元線感測放大器
160:DQ緩衝器
170:命令解碼器
180:感測放大器控制電路
190:鎖存電壓產生器
ACT:現用訊號
ADD:輸入位址/位址
BL:位元線
/CAS、/CS、/RAS、/WE:訊號
DQ:資料
MC:記憶體胞元
PRCH:預充電訊號
VLA1:鎖存器驅動電壓/第一鎖存器驅動電壓
VLA2:鎖存器驅動電壓/第二鎖存器驅動電壓
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：記憶體胞元，連接至位元線且被配置成儲存多位元資料；以及位元線感測放大器，包括第一鎖存器及第二鎖存器，且被配置成電性連接至開路位元線結構中的所述位元線及互補位元線，其中所述第一鎖存器被配置成依序感測所儲存的所述多位元資料的第一位元並將所感測的所述第一位元作為第一輸出電壓及反相第一輸出電壓傳送至所述第二鎖存器，並且感測所儲存的所述多位元資料的第二位元並輸出所感測的所述第二位元作為第二輸出電壓及反相第二輸出電壓，且所述第二鎖存器被配置成感測自所述第一鎖存器所傳送的位元並輸出所感測的所傳送的所述位元作為第三輸出電壓及反相第三輸出電壓。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述位元線感測放大器更包括：第一開關，被配置成將所述第一鎖存器的第一輸出節點連接至所述位元線；第二開關，被配置成將所述第一鎖存器的第二輸出節點連接至所述互補位元線；第三開關，將所述第一鎖存器的所述第一輸出節點連接至所述第二鎖存器的第一輸入節點； 第四開關，將所述第一鎖存器的所述第二輸出節點連接至所述第二鎖存器的第二輸入節點；第五開關，被配置成將所述第二鎖存器的第一輸出節點連接至所述位元線；以及第六開關，被配置成將所述第二鎖存器的第二輸出節點連接至所述互補位元線。
  3. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述半導體記憶體裝置更包括連接至所述位元線的第一隔離電晶體及連接至所述互補位元線的第二隔離電晶體，且其中在所述第一鎖存器感測所述第一位元之前，所述半導體記憶體裝置的感測放大器控制電路被配置成使得所述第一隔離電晶體導通且所述第二隔離電晶體關斷。
  4. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述位元線感測放大器被配置成使得所述第一鎖存器在感測所述第一位元時及在感測所述第二位元時使用不同的參考電壓。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述位元線感測放大器被配置成使得在所述多位元資料的恢復操作中，所述第一鎖存器以與所感測的所述第二位元對應的電壓對所述位元線進行充電且所述第二鎖存器以所述反相第三輸出電壓對所述互補位元線進行充電。
  6. 如申請專利範圍第5項所述的半導體記憶體裝置，其中所述位元線感測放大器更包括： 傳輸閘，被配置成在所述恢復操作中連接所述位元線與所述互補位元線。
  7. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述第一鎖存器被配置成基於所述位元線的電壓及所述互補位元線的電壓來感測所述第一位元及所述第二位元。
  8. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述位元線感測放大器更包括：第一耦合電容器，連接於所述第一鎖存器的第一輸出節點與所述第二鎖存器的第二輸入節點之間；以及第二耦合電容器，連接於所述第一鎖存器的第二輸出節點與所述第二鎖存器的第一輸入節點之間。
  9. 如申請專利範圍第1項所述的半導體記憶體裝置，更包括：鎖存電壓產生器，被配置成將第一上拉驅動電壓及較所述第一上拉驅動電壓低的第一下拉驅動電壓提供至所述第一鎖存器並將第二上拉驅動電壓及較所述第二上拉驅動電壓低的第二下拉驅動電壓提供至所述第二鎖存器，其中所述第一上拉驅動電壓與所述第一下拉驅動電壓之間的第一電壓差低於所述第二上拉驅動電壓與所述第二下拉驅動電壓之間的第二電壓差。
  10. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述第二電壓差是所述第一電壓差的兩倍。
  11. 如申請專利範圍第9項所述的半導體記憶體裝置，其中所述鎖存電壓產生器被配置成在感測所述第二位元之前阻止將所述第一上拉驅動電壓及所述第一下拉驅動電壓提供至所述第一鎖存器。
  12. 如申請專利範圍第1項所述的半導體記憶體裝置，其中所述第一鎖存器及所述第二鎖存器被配置成分別經由第一開關及第二開關電性連接至所述互補位元線，且所述第一開關及所述第二開關中的每一者的第一端直接連接至所述互補位元線。
  13. 一種半導體記憶體裝置，包括：位元線，連接至記憶體胞元，所述記憶體胞元被配置成儲存多位元資料；互補位元線，被作為開路位元線提供；第一鎖存器，分別經由第一開關及第二開關連接至所述位元線及所述互補位元線，且被配置成基於所述位元線的電壓及所述互補位元線的電壓來依序感測所儲存的所述多位元資料的第一位元及所儲存的所述多位元資料的第二位元；以及第二鎖存器，經由第三開關及第四開關連接至所述第一鎖存器且經由第五開關連接至所述位元線，且所述第二鎖存器被配置成自所述第一鎖存器接收所感測的所述第一位元並感測所接收的位元。
  14. 如申請專利範圍第13項所述的半導體記憶體裝置，其 中所述第一鎖存器被配置成將所感測的所述第一位元經由所述第三開關及所述第四開關傳送至所述第二鎖存器。
  15. 如申請專利範圍第13項所述的半導體記憶體裝置，更包括：第一耦合電容器，連接於所述第一鎖存器的第一輸出節點與所述第二鎖存器的第二輸入節點之間；以及第二耦合電容器，連接於所述第一鎖存器的第二輸出節點與所述第二鎖存器的第一輸入節點之間。
  16. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述第一鎖存器包括彼此交叉耦合的第一反相器與第二反相器，且其中所述第一鎖存器被配置成藉由將所述第一反相器的輸入節點與所述第一反相器的輸出節點連接並將所述第二反相器的輸入節點與所述第二反相器的輸出節點連接來執行偏移消除操作。
  17. 如申請專利範圍第13項所述的半導體記憶體裝置，其中所述半導體記憶體裝置更包括：傳輸閘，被配置成在恢復操作中利用所述第一開關及所述第五開關連接至所述位元線及所述互補位元線。
  18. 一種以開路位元線結構形成的半導體記憶體裝置的多位元資料感測方法，所述方法包括：由第一鎖存器感測儲存於記憶體胞元中的多位元資料的第一位元； 將所感測的所述第一位元傳送至第二鎖存器；由所述第二鎖存器感測所傳送的位元；由所述第一鎖存器感測所述多位元資料的第二位元；以及將與所感測的所述第二位元對應的儲存於所述第二鎖存器中的第一電壓及儲存於所述第一鎖存器中的第二電壓恢復至所述記憶體胞元。
  19. 如申請專利範圍第18項所述的方法，其中所述恢復所述第一電壓包括將所述第一電壓充至互補位元線，其中所述恢復所述第二電壓包括將所述第二電壓充至與所述記憶體胞元連接的位元線，且其中所述恢復所述第一電壓及所述第二電壓包括將所述位元線與所述互補位元線電性連接。
  20. 如申請專利範圍第18項所述的方法，其中所述感測所述第一位元包括將第一上拉驅動電壓及較所述第一上拉驅動電壓低的第一下拉驅動電壓提供至所述第一鎖存器，其中所述感測所傳送的所述位元包括將第二上拉驅動電壓及較所述第二上拉驅動電壓低的第二下拉驅動電壓提供至所述第二鎖存器，且其中所述第一上拉驅動電壓與所述第一下拉驅動電壓之間的第一電壓差低於所述第二上拉驅動電壓與所述第二下拉驅動電壓之間的第二電壓差。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10706911B1 (en) * 2018-10-10 2020-07-07 Samsung Electronics Co., Ltd. Sense amplifier for sensing multi-level cell and memory device including the sense amplifier
US11024364B2 (en) * 2018-11-07 2021-06-01 Samsung Electronics Co., Ltd. Sense amplifiers for sensing multilevel cells and memory devices including the same
US10930337B2 (en) * 2018-12-26 2021-02-23 Micron Technology, Inc. Write techniques for a memory device with a charge transfer device
US11300614B1 (en) * 2019-10-04 2022-04-12 Synopsys, Inc. Save and restore register
KR20210099863A (ko) * 2020-02-05 2021-08-13 삼성전자주식회사 휘발성 메모리 장치 및 휘발성 메모리 장치의 데이터 센싱 방법
EP4030429A4 (en) * 2020-06-30 2022-12-28 Changxin Memory Technologies, Inc. MEASUREMENT AMPLIFIER, STORAGE DEVICE AND READ AND WRITE PROCEDURES
KR20220033850A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치
US11755685B2 (en) 2020-09-30 2023-09-12 Piecemakers Technology, Inc. Apparatus for data processing in conjunction with memory array access
US11250904B1 (en) * 2020-09-30 2022-02-15 Piecemakers Technology, Inc. DRAM with inter-section, page-data-copy scheme for low power and wide data access
CN116564376B (zh) * 2023-07-12 2023-11-14 长鑫存储技术有限公司 读写转换电路、存储器以及读写控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802370A (en) * 2006-06-07 2008-01-01 Freescale Semiconductor Inc Sense amplifier with multiple bits sharing a common reference
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
US20130163303A1 (en) * 2011-12-21 2013-06-27 Elpida Memory, Inc. Semiconductor device having multi-level wiring structure
TWI506633B (zh) * 2009-12-03 2015-11-01 Samsung Electronics Co Ltd 快閃記憶體裝置及其程式化方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293563A (en) 1988-12-29 1994-03-08 Sharp Kabushiki Kaisha Multi-level memory cell with increased read-out margin
US5283761A (en) 1992-07-22 1994-02-01 Mosaid Technologies Incorporated Method of multi-level storage in DRAM
US5532955A (en) 1994-12-30 1996-07-02 Mosaid Technologies Incorporated Method of multilevel dram sense and restore
US5995403A (en) 1996-03-29 1999-11-30 Nec Corporation DRAM having memory cells each using one transfer gate and one capacitor to store plural bit data
US5684736A (en) 1996-06-17 1997-11-04 Nuram Technology, Inc. Multilevel memory cell sense amplifier system
US5754488A (en) * 1996-11-06 1998-05-19 Hyundai Electronics Industries Co., Ltd. Apparatus and method for controlling a bit line sense amplifier having offset compensation
JPH10334672A (ja) * 1997-05-30 1998-12-18 Nec Corp 半導体記憶装置
JP3183331B2 (ja) 1997-09-22 2001-07-09 日本電気株式会社 ダイナミック型半導体記憶装置
CA2217359C (en) 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
JP3244039B2 (ja) 1997-11-19 2002-01-07 日本電気株式会社 多値のダイナミック型半導体記憶装置
US5917748A (en) 1998-03-17 1999-06-29 Vanguard International Semiconductor Corporation Multi-level DRAM sensing scheme
JP3430911B2 (ja) 1998-03-24 2003-07-28 ティアック株式会社 光ディスク装置
US6137739A (en) 1998-06-29 2000-10-24 Hyundai Electronics Industries Co., Ltd. Multilevel sensing circuit and method thereof
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
JP2000331491A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
CA2273122A1 (en) 1999-05-26 2000-11-26 Gershom Birk Multilevel dram with local reference generation
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
JP2003308693A (ja) * 2002-04-11 2003-10-31 Mitsubishi Electric Corp 半導体記憶装置
US20030214867A1 (en) 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
US7133311B2 (en) 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
KR100641704B1 (ko) * 2004-10-30 2006-11-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법
KR100843139B1 (ko) 2005-12-15 2008-07-02 삼성전자주식회사 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법
US7623373B2 (en) 2006-12-14 2009-11-24 Intel Corporation Multi-level memory cell sensing
CN101364424A (zh) * 2007-08-10 2009-02-11 财团法人工业技术研究院 相变存储器的感测电路及方法
JP5142906B2 (ja) 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
KR20110093435A (ko) * 2010-02-12 2011-08-18 삼성전자주식회사 비트라인 센스 증폭기, 이를 포함하는 반도체 메모리 장치 및 비트라인 마이크로 브릿지 결함 테스트 방법
US8743630B2 (en) 2011-05-23 2014-06-03 Infineon Technologies Ag Current sense amplifier with replica bias scheme
KR20130068482A (ko) * 2011-12-15 2013-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2014197442A (ja) * 2013-03-08 2014-10-16 株式会社東芝 不揮発性半導体記憶装置及びその読み出し方法
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
WO2015037088A1 (ja) * 2013-09-11 2015-03-19 株式会社 東芝 半導体記憶装置およびメモリシステム
KR102432868B1 (ko) * 2015-07-17 2022-08-17 에스케이하이닉스 주식회사 비트라인 센스앰프 및 이를 이용하는 메모리 장치
KR102408572B1 (ko) * 2015-08-18 2022-06-13 삼성전자주식회사 반도체 메모리 장치
US9478277B1 (en) 2015-09-03 2016-10-25 Bo Liu Tri-level-cell DRAM and sense amplifier with alternating offset voltage
US10185674B2 (en) * 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US9997212B1 (en) * 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802370A (en) * 2006-06-07 2008-01-01 Freescale Semiconductor Inc Sense amplifier with multiple bits sharing a common reference
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
TWI506633B (zh) * 2009-12-03 2015-11-01 Samsung Electronics Co Ltd 快閃記憶體裝置及其程式化方法
US20130163303A1 (en) * 2011-12-21 2013-06-27 Elpida Memory, Inc. Semiconductor device having multi-level wiring structure

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