CN109935249B - 半导体存储器装置及其多位数据感测方法 - Google Patents

半导体存储器装置及其多位数据感测方法 Download PDF

Info

Publication number
CN109935249B
CN109935249B CN201811441122.9A CN201811441122A CN109935249B CN 109935249 B CN109935249 B CN 109935249B CN 201811441122 A CN201811441122 A CN 201811441122A CN 109935249 B CN109935249 B CN 109935249B
Authority
CN
China
Prior art keywords
latch
bit line
bit
voltage
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811441122.9A
Other languages
English (en)
Other versions
CN109935249A (zh
Inventor
金经纶
徐寧焄
张寿凤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109935249A publication Critical patent/CN109935249A/zh
Application granted granted Critical
Publication of CN109935249B publication Critical patent/CN109935249B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

提供了半导体存储器装置及其多位数据感测方法。该半导体存储器装置包括：存储器单元，存储多位数据；以及位线感测放大器，以开放位线结构连接到存储器单元的位线和与存储器单元对应的互补位线。位线感测放大器包括第一锁存器和第二锁存器，第一锁存器顺序地感测存储的多位数据的第一位和第二位并且向第二锁存器发送感测的第一位，第二锁存器感测来自第一锁存器的发送的位。

Description

半导体存储器装置及其多位数据感测方法
本申请要求于2017年12月18日在韩国知识产权局提交的第10-2017-0174424号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
这里描述的发明构思的实施例涉及一种半导体存储器装置，更具体地，涉及一种感测存储在存储器单元中的多位数据的位线感测放大器、一种半导体存储器装置和一种该半导体存储器装置的多位数据感测方法。
背景技术
作为半导体存储器装置，易失性存储器装置是指在断电时丢失存储在其中的数据的存储器装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步DRAM等。相反，即使在不向非易失性半导体存储器装置供应电力时，非易失性半导体存储器装置也保留存储在其中的数据。因此，非易失性半导体存储器装置通常用于存储不管是否向其供应电力也必须保留的信息。通常，正在应用用于在一个存储器单元中存储多位数据的多级单元(MLC)技术以增大非易失性存储器装置的容量。
随着对高容量易失性存储器装置的需求增加，尝试在一个DRAM单元中存储多位数据。然而，与感测阈值电压的电平的非易失性存储器装置不同，感测存储在单元电容器中的电荷量的DRAM需要在感测操作的同时恢复感测的数据。因此，出于在感测存储在单元电容器中的电荷之后将电荷恢复到单元电容器的目的，需要精确地控制感测放大器的功能，其中，所述电荷的量与感测的多位数据对应。
为了实现DRAM的多级单元，在对小噪声或偏移敏感的开放位线结构的感测放大器中，需要能够进行高可靠性的感测和恢复操作的结构。
发明内容
发明构思的实施例提供了一种能够在开放位线结构的多级单元半导体存储器装置中以高可靠性执行感测和恢复的位线感测放大器。
根据示例性实施例，一种半导体存储器装置包括：存储器单元，连接到位线并且被构造为存储多位数据；以及位线感测放大器，包括第一锁存器和第二锁存器，并且被构造为以开放位线结构电连接到位线和互补位线。第一锁存器被构造为顺序地感测存储的多位数据的第一位并且将感测的第一位作为第一输出电压和反相第一输出电压发送到第二锁存器，并且感测存储的多位数据的第二位并且将感测的第二位作为第二输出电压和反相第二输出电压输出。第二锁存器被构造为感测来自第一锁存器的发送的位并且将感测的发送的位作为第三输出电压和反相第三输出电压输出。
根据示例性实施例，一种半导体存储器装置包括：位线，连接到被构造为存储多位数据的存储器单元；互补位线，设置为开放位线；第一锁存器，分别通过第一开关和第二开关连接到位线和互补位线，并且被构造为基于位线和互补位线的电压顺序地感测存储的多位数据的第一位和存储的多位数据的第二位；以及第二锁存器，通过第三开关和第四开关连接到第一锁存器并且通过第五开关连接到互补位线，第二锁存器被构造为从第一锁存器接收感测的第一位并且感测接收的位。
根据示例性实施例，一种以开放位线结构形成的半导体存储器装置的多位数据感测方法包括：通过第一锁存器感测存储在存储器单元中的多位数据的第一位；向第二锁存器发送感测的第一位；通过第二锁存器感测发送的位；通过第一锁存器感测多位数据的第二位；以及将存储在第二锁存器中的第一电压和存储在第一锁存器中的第二电压恢复到存储器单元。
附图说明
通过参照附图详细地描述发明构思的示例性实施例，发明构思的以上和其它目标和特征将变得明显。
图1是示出根据示例实施例的半导体存储器装置的框图。
图2是示出根据示例实施例的开放位线结构的多级单元和位线感测放大器的图。
图3是示意性示出根据示例实施例的位线感测放大器的构造的框图。
图4是示出根据示例实施例的控制图3的位线感测放大器的感测操作的感测放大器控制逻辑的操作的流程图。
图5是示出根据示例实施例的图3的位线感测放大器的示例性构造的电路图。
图6是示出根据示例实施例的连接到存储器单元的图5的位线感测放大器的电路图。
图7是示出根据示例实施例的图6的位线感测放大器的操作的时序图。
图8是示出根据示例实施例的位线感测放大器的电路图。
图9是示出根据示例实施例的图8的位线感测放大器的操作的时序图。
图10是示出根据示例实施例的位线感测放大器的电路图。
图11是示出包括根据某些实施例的半导体存储器装置的便携式装置的框图。
具体实施方式
应该理解的是，作为示例提供了上面的总体描述和下面的详细描述两者，并且应视为提供附加的描述。将在发明构思的实施例中详细地描述附图标记，在附图中示出了发明构思的示例。只要可能，在附图和描述中使用相同的附图标记表示相同或相似的部件。
下面，同步DRAM(SDRAM)可以用作用于描述发明构思的特征和功能的半导体装置的示例。然而，本领域的技术人员可以根据这里公开的内容容易地理解发明构思的其它优点和性能。可以通过其它实施例实现或应用发明构思。此外，在不脱离权利要求、范围和精神以及发明构思的任何其它目的的情况下，可以根据观点和应用来改变或修改详细描述。
图1是示出根据发明构思的实施例的半导体存储器装置的框图。参照图1，半导体存储器装置100包括存储器单元阵列110、行解码器(行-DEC)120、地址缓冲器(ADD缓冲器)130、列解码器(列DEC)140、位线感测放大器(BLSA)150、DQ缓冲器160、命令解码器(CMD解码器)170、感测放大器控制电路(SA控制电路)180和锁存电压发生器190。存储器单元阵列110包括多个存储器单元MC，每个存储器单元用作多级单元(在下文中，被称为“MLC”)。位线感测放大器150可以通过利用至少两个锁存器感测并恢复多位数据。
存储器单元阵列110的多个存储器单元MC中的每一个可以用作MLC。多个存储器单元MC与字线和位线连接，并且沿行方向和列方向布置。存储器单元MC中的每一个可以包括单元电容器和存取晶体管。在每个存储器单元中，存取晶体管的栅极连接到沿行方向布置的字线WL。存取晶体管的第一端连接到沿列方向延伸的位线BL或互补位线BLB。存取晶体管的第二端可以连接到单元电容器的一端。单元电容器可以存储电荷，所述电荷的量随着多位数据而变化。单元电容器可以刷新和/或恢复与各自的多位数据对应的电荷的量。
响应于输入的地址ADD，行解码器120选择要访问的存储器单元的字线。行解码器120对输入的地址ADD进行解码并且使与解码的地址对应的字线使能。此外，在自刷新操作模式下，行解码器120可以对从地址计数器(未示出)生成的行地址进行解码并且可以使与解码的行地址对应的字线使能。列解码器140选择存储器单元的位线，通过所述位线数据将被输入到选择的存储器单元或者将从选择的存储器单元输出。
地址缓冲器130临时存储从外部(例如，存储器控制器)输入的地址ADD。地址缓冲器130向行解码器120或列解码器140提供存储的地址ADD。外部信令方式(externalsignaling manner)的地址ADD可以通过地址缓冲器130转换为半导体存储器装置100的内部信令方式。
位线感测放大器150可以通过利用选择的位线在存储器单元中写入多位数据。位线感测放大器150可以感测(或者，放大)存储在选择的存储器单元中的多位数据并且可以向DQ缓冲器160提供感测的数据。此外，位线感测放大器150还可以包括用于将输入的数据存储在选择的存储器单元中的组件。可选择地，位线感测放大器150可以在自刷新模式下改写存储在存储器单元中的多位数据。位线感测放大器150可以以开放位线结构连接到存储器单元。
在示例实施例中，位线感测放大器150包括电连接到以开放位线结构布置的位线对BL和BLB的至少两个锁存器。开放位线结构是指，位线BL和互补位线BLB相对于位线感测放大器150彼此相对地设置，位线BL和互补位线BLB为开放位线。例如，连接到位线BL的第一组存储器单元布置在位线感测放大器150的左侧中，连接到互补位线BLB的第二组存储器单元布置在位线感测放大器150的右侧中。将理解的是，这里引用位线BL和互补位线BLB是为了帮助描述。然而，每条位线可以在某些存取操作期间用作位线BL并且在其它存取操作期间用作互补位线BLB，应该如此理解公开的实施例。两个锁存器中的一个可以通过位线对BL和BLB感测存储在存储器单元中的数据，两个锁存器中的另一个可以锁存感测的数据。例如，一个锁存器执行感测，另一个锁存器存储感测的多数据位中的至少一个数据位。在恢复操作中，位线BL可以被充电至与感测的多数据位中的一个数据位对应的电压电平，互补位线BLB可以被充电至与另一数据位对应的电压电平。通过不同地设定包括在位线感测放大器150中的锁存器的电压，这样的结构是可能的。
DQ缓冲器160临时存储从外部(例如，存储器控制器)输入的写数据并且向位线感测放大器150发送写数据。DQ缓冲器160向外部输出从位线感测放大器150发送的感测的数据。DQ缓冲器160可以向位线感测放大器150发送多位数据并且可以向外部输出从位线感测放大器150感测的多位数据。DQ缓冲器160可以包括用于从存储器单元阵列110读取数据的主感测放大器(未示出)和用于将数据写入存储器单元阵列110的写缓冲器(未示出)。
命令解码器170根据从外部施加的信号/CS、/RAS、/CAS和/WE来确定输入的命令。在典型的DRAM中，通过信号/CS、/RAS、/CAS和/WE的组合来确定激活命令和自动刷新命令。此外，可以通过自动刷新命令和时钟使能信号CKE的组合来识别自刷新命令。命令解码器170可以解码激活命令和预充电命令并且可以向感测放大器控制电路180提供激活信号ACT或预充电信号PRCH。
感测放大器控制电路180在命令解码器170的控制下控制位线感测放大器150。具体地，感测放大器控制电路180可以允许位线感测放大器150写入并感测多位数据。例如，假设存储器单元MC作为2位多级单元而被驱动。根据该假设，感测放大器控制电路180可以允许位线感测放大器150通过第一锁存器感测最高有效位MSB并且将感测到的最高有效位MSB存储在第二锁存器中。然后，感测放大器控制电路180可以根据存储在第二锁存器中的最高有效位MSB的位值来感测最低有效位LSB并且可以将最低有效位LSB存储在第一锁存器中。如果完全感测(例如，锁存和放大)了最高有效位MSB和最低有效位LSB，那么感测放大器控制电路180可以允许位线感测放大器150对存储器单元MC执行恢复。例如，感测放大器控制电路180可以控制位线感测放大器150，使得通过互补位线BLB在存储器单元MC中恢复最高有效位MSB并且通过位线BL在存储器单元MC中恢复最低有效位LSB。
锁存电压发生器190向包括在位线感测放大器150中的第一锁存器和第二锁存器提供不同电平的锁存驱动电压VLA1和VLA2。例如，锁存电压发生器190提供锁存驱动电压VLA1和VLA2，使得第一锁存器的上拉端子和下拉端子的电压差(在下文中，被称为“第一增量(delta，或称为德尔塔)电压”)与第二锁存器的上拉端子和下拉端子的电压差(在下文中，被称为“第二增量电压”)彼此不同。将参照附图更充分地描述包括在位线感测放大器150中的每个锁存器的构造和功能。
根据上述的半导体存储器装置100的结构，位线感测放大器150包括通过利用不同的增量电压锁存数据并且执行恢复操作的锁存器。任何一个锁存器通过位线对BL和BLB完全负责感测存储器单元的数据的功能。例如，第一锁存器感测多位数据的最高有效位MSB并且向第二锁存器发送感测到的最高有效位MSB。在最高有效位MSB被发送到第二锁存器之后，第一锁存器可以感测最低有效位LSB。在恢复操作中，第一锁存器和第二锁存器通过利用与存储的数据对应的电压对互补位线BLB和位线BL进行充电。在这种情况下，因为第一锁存器和第二锁存器使用不同的增量电压，所以将被恢复到存储器单元的电荷的量可以作为与多位数据对应的值而被发送。
图2是示出根据发明构思的实施例的开放位线结构的MLC和位线感测放大器的图。参照图2，半导体存储器装置100包括存储器单元111和位线感测放大器150。
存储器单元111连接到位线BL和字线WL。存储器单元111可以包括存取晶体管ST和单元电容器Cs。存取晶体管ST的栅极连接到字线WL，存取晶体管ST的第一端连接到位线BL。存储器单元111可以被控制为作为MLC而操作。存储器单元111的单元电容器Cs可以存储多位数据。例如，出于存储2位数据的目的，可以用至少四个可区分的电平的电荷量中的任何一个对单元电容器Cs进行充电。
位线感测放大器150通过位线对BL和BLB与存储器单元连接。例如，位线感测放大器150可以通过位线BL感测并恢复存储在存储器单元111中的多位数据。位线感测放大器150以开放位线结构与存储器单元连接。位线感测放大器150可以感测通过位线BL和存储器单元111电荷共享(charge-shared)的电荷并且可以将感测的结果作为多位数据输出。出于感测多位数据的目的，位线感测放大器150包括至少两个锁存器。第一锁存器通过利用第一锁存驱动电压VLA1锁存感测的数据。第二锁存器通过利用第二锁存驱动电压VLA2锁存由第一锁存器感测的1位数据。
位线感测放大器150通过利用位线BL和互补位线BLB将通过第一锁存器和第二锁存器锁存的感测到的多位数据恢复到存储器单元111。完全负责感测存储在存储器单元111中的数据的第一锁存器也可以在感测操作中执行例如偏移消除操作。
图3是示意性示出根据发明构思的实施例的位线感测放大器的构造的框图。参照图3，位线感测放大器150包括第一锁存器152和第二锁存器154。通过第一锁存器152和第二锁存器154，位线感测放大器150可以在开放位线结构的存储器单元阵列中执行高可靠性的数据感测和恢复操作。
第一锁存器152通过利用第一开关SW1与位线BL连接。在下文中，每个开关可以通过至少一个晶体管实现。第一锁存器152可以通过利用第二开关SW2与互补位线BLB连接。第一锁存器152可以被提供有来自锁存电压发生器190的第一锁存驱动电压VLA1。第一锁存驱动电压VLA1包括提供给第一锁存器152的上拉端子的感测使能电压VDD1和提供给第一锁存器152的下拉端子的感测使能电压VSS1两者。感测使能电压VDD1的电压电平大于感测使能电压VSS1的电压电平。作为上拉端子与下拉端子之间的电压差的第一增量电压ΔV1可以通过感测使能电压VSS1和VDD1保持。
第二锁存器154通过利用第五开关SW5与位线BL连接。第二锁存器154可以通过利用第六开关SW6与互补位线BLB连接。第二锁存器154可以被提供有来自锁存电压发生器190的第二锁存驱动电压VLA2。第二锁存驱动电压VLA2包括提供给第二锁存器154的上拉端子的感测使能电压VDD2和提供给第二锁存器154的下拉端子的感测使能电压VSS2两者。感测使能电压VDD2的电压电平大于感测使能电压VSS2的电压电平。第二锁存驱动电压VLA2可以设置为用于提供作为第二锁存器154的上拉端子和下拉端子之间的电压差的第二增量电压ΔV2的电压组。第二锁存器154可以不通过位线对BL和BLB对存储器单元111执行感测。
在示例实施例中，第一开关SW1的第一端连接到位线BL的第一节点，第一开关SW1的第二端连接到第一锁存器152，第五开关SW5的第一端直接连接到位线BL的第一节点N1，第五开关SW5的第二端连接到第二锁存器154。此外，第二开关SW2的第一端连接到第一锁存器152，第二开关SW2的第二端连接到互补位线BLB的第二节点N2，第六开关SW6的第一端连接到第二锁存器154，第六开关SW6的第二端直接连接到互补位线BLB的第二节点N2。因此，可以增大位线感测放大器150的操作速度，因此可以改善读取、写入、刷新和恢复操作。
如这里使用的，彼此“直接连接”的物品可以通过一个或更多个导体(诸如以布线、焊盘、内部电线、通孔等为例)连接，并且可以形成同一电气节点。如此，直接连接的组件不包括通过有源元件(诸如晶体管或二极管)连接的组件(虽然这样的连接可以形成电气连接)。直接连接的元件可以直接物理连接(例如，彼此接触)。
第一锁存器152和第二锁存器154通过第三开关SW3和第四开关SW4连接。第一锁存器152可以通过位线对BL和BLB顺序地感测存储在存储器单元111中的多位数据。来自多位数据之中的第一锁存器152首先感测的数据MSB或LSB通过第三开关SW3和第四开关SW4发送到第二锁存器154。
在一个实施例中，由第一锁存器152感测的第一位数据被反相，反相的第一位数据存储在第二锁存器154中。例如，第一锁存器152的输出节点out和outb通过第三开关SW3和第四开关SW4以扭曲形式连接到第二锁存器154的输入节点inb和in。例如，第一锁存器152的输出节点out通过第三开关SW3连接到第二锁存器154的反相输入节点inb。第一锁存器152的反相输出节点outb通过第四开关SW4连接到第二锁存器154的输入节点in。
在另一实施例中，由第一锁存器152感测的第一位数据不被反相，第一位数据存储在第二锁存器154中。例如，第一锁存器152的输出节点out和outb分别通过第三开关SW3和第四开关SW4以径直形式连接到第二锁存器154的输入节点in和inb。例如，第一锁存器152的输出节点out通过第三开关SW3连接到第二锁存器154的输入节点in。第一锁存器152的反相输出节点outb通过第四开关SW4连接到第二锁存器154的反相输入节点inb。
在恢复操作中，传输门TG添加与多位数据对应并且充入位线BL和互补位线BLB中的电荷，并且向存储器单元111传输添加的电荷。例如，在恢复操作中，可以通过第一锁存器152向位线BL供应与多位数据的任何一个数据位(例如，LSB)对应的电荷。为此，第一开关SW1导通，第二开关SW2截止。同时，可以通过第二锁存器154向互补位线BLB供应与多位数据的任何一个数据位(例如，MSB)对应的电荷。为此，第六开关SW6导通，第五开关SW5截止。当传输门TG导通时，与最低有效位LSB对应并且充入位线BL中的电荷以及与最高有效位MSB对应并且充入互补位线BLB中的电荷可以传输到位线BL，以被存储在存储器单元111的单元电容器Cs中。
第一锁存器152和第二锁存器154感测并恢复多位数据的不同的位的原理可以来自设定不同大小的增量电压ΔV1和ΔV2的锁存驱动电压VLA1和VLA2。
图4是示出根据示例实施例的控制图3的位线感测放大器的感测操作的感测放大器控制逻辑的操作的流程图。将参照图4描述通过位线感测放大器150的锁存器感测并恢复多位数据的操作过程。
在操作S110中，当激活选择的存储器单元111的字线时，通过电荷共享的过程与位线BL共享存储在单元电容器Cs中的电荷。对于电荷共享，感测放大器控制电路180可以使将位线BL电连接到存储器单元111或将位线BL和存储器单元111电隔离的隔离晶体管导通。可以通过电荷共享的过程将与多位数据对应的电荷发送到位线BL并存储在位线BL中。
在操作S120中，通过第一锁存器152感测第一位(例如，MSB)。例如，使第一开关SW1和第二开关SW2导通，第一锁存器152感测存储在位线BL中的共享电荷以锁存多位数据的第一位。在操作S120中，第一锁存器152可以通过被供应来自锁存电压发生器190的第一增量电压ΔV1来放大位线BL的电压。
在操作S130中，第一锁存器152向第二锁存器154发送感测到的第一位。感测放大器控制电路180可以使开关SW3和SW4导通，使得与锁存在第一锁存器152中的第一位对应的逻辑值被发送到第二锁存器154。例如，不是被感测并存储在第一锁存器152中的第一位而是第一位的反相逻辑值被发送到第二锁存器154。
在操作S140中，第一锁存器152可以在感测放大器控制电路180的控制下感测第二位(例如，LSB)。即，在第一开关SW1和第二开关SW2导通的同时，第一锁存器152感测存储在位线BL中的共享电荷，以锁存多位数据的第二位。可以改变第一锁存器152的参考电压(例如，输入节点的电压)以感测并锁存第二位。
在操作S150中，感测放大器控制电路180通过利用与多位数据对应的电压电平将存储在第一锁存器152和第二锁存器154中的多位数据恢复到存储器单元111。首先，感测放大器控制电路180使开关SW2、SW3、SW4和SW5截止并且使传输门TG导通。位线BL和互补位线BLB可以被充电至与存储在第一锁存器152中的第二位对应的电压电平和与存储在第二锁存器154中的第一位对应的电压电平。如此，可以通过位线BL向存储器单元111发送与第二位对应的电荷，并且可以通过互补位线BLB向存储器单元111发送与第一位对应的电荷。
上面简要描述了根据发明构思的实施例的位线感测放大器150的操作方法。根据发明构思的实施例，出于存储并恢复多位数据的目的，第一锁存器152和第二锁存器154可以使用不同的增量电压ΔV1和ΔV2。因此，即使位线BL的电容和互补位线BLB的电容彼此相同，也可以容易地执行感测并恢复最高有效位MSB和最低有效位LSB。
图5是示出根据示例实施例的图3的位线感测放大器的示例性构造的电路图。参照图5，根据发明构思的实施例的位线感测放大器150a可以包括通过利用感测使能电压VSS1和VDD1感测数据的第一锁存器152、通过利用感测使能电压VSS2和VDD2感测数据的第二锁存器154以及传输门TG。
第一锁存器152可以包括用于构成上拉级的PMOS晶体管PM1和PM2以及用于构成下拉级的NMOS晶体管NM1和NM2。第一锁存器152可以感测位线对BL和BLB的电压变化以锁存存储在存储器单元111中的数据。PMOS晶体管PM1的漏极或NMOS晶体管NM1的漏极形成第一感测放大器位线SBL1。PMOS晶体管PM2的漏极或NMOS晶体管NM2的漏极形成第一反相感测放大器位线SBLB1。第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1可以用作第一锁存器152的输入节点或输出节点。例如，第一感测放大器位线SBL1可以被称为第一输出节点，第一反相感测放大器位线SBLB1可以被称为第二输出节点。PMOS晶体管PM1和NMOS晶体管NM1的公共栅极可以形成第一输入节点。PMOS晶体管PM2和NMOS晶体管NM2的公共栅极可以形成第二输入节点。
例如，在第一锁存器152的感测操作中，开关SW1和SW2可以导通，因此，可以向第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1发送位线对BL和BLB的电压变化。相比之下，在完全感测数据之后，开关SW1和SW2截止，开关SW3和SW4导通。如此，由第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1限定的电压电平被发送到第二锁存器154并在第二锁存器154中反相。
向第一锁存器152的下拉端子和上拉端子提供感测使能电压VSS1和VDD1。因此，可以形成与第一锁存器152的上拉端子和下拉端子的电压差对应的第一增量电压ΔV1(＝VDD1-VSS1)。可以通过上述的锁存电压发生器190(参照图1)提供感测使能电压VSS1和VDD1。
在第一锁存器152的感测操作中，位线BL的通过电荷共享的过程的微小电压变化可以传输到第一感测放大器位线SBL1，因此，NMOS晶体管NM2和PMOS晶体管PM2的栅极电压可以增大或减小。随着位线BL的电压变化，NMOS晶体管NM2和PMOS晶体管PM2中的任何一个导通，而NMOS晶体管NM2和PMOS晶体管PM2中的另一个截止。通过上述的过程，感测并放大数据。
第二锁存器154可以包括用于构成上拉级的PMOS晶体管PM3和PM4以及构成下拉级的NMOS晶体管NM3和NM4。第二锁存器154可以不对位线对BL和BLB执行感测。PMOS晶体管PM3的漏极或NMOS晶体管NM3的漏极形成第二感测放大器位线SBL2。PMOS晶体管PM4的漏极或NMOS晶体管NM4的漏极形成第二反相感测放大器位线SBLB2。第二感测放大器位线SBL2和第二反相感测放大器位线SBLB2可以用作第二锁存器154的输入节点或输出节点。例如，第二感测放大器位线SBL2可以形成第一输出节点，第二反相感测放大器位线SBLB2可以形成第二输出节点。PMOS晶体管PM3和NMOS晶体管NM3的公共栅极可以形成第一输入节点。PMOS晶体管PM4和NMOS晶体管NM4的公共栅极可以形成第二输入节点。如果开关SW3和SW4导通，那么第二反相感测放大器位线SBLB2连接到第一感测放大器位线SBL1，并且第二感测放大器位线SBL2连接到第一反相感测放大器位线SBLB1。根据该构造(或结构)，由第一锁存器152锁存的数据被发送到第二锁存器154并在第二锁存器154中反相。
向第二锁存器154的下拉端子和上拉端子提供感测使能电压VSS2和VDD2。因此，可以形成与第二锁存器154的上拉端子和下拉端子的电压差对应的第二增量电压ΔV2(＝VDD2-VSS2)。可以从上述的锁存电压发生器190(参照图1)提供感测使能电压VSS2和VDD2。可以很好地理解的是，感测使能电压VSS2和VDD2中的任何一个是负电压。
在存储器单元111中恢复多位数据的恢复操作中，第一锁存器152可以根据存储在其中的第一位(或LSB)的逻辑值对位线BL进行充电。例如，在恢复操作中，第一锁存器152可以通过开关SW1与位线BL连接并且可以用与第一位(或LSB)对应的感测使能电压VSS1和VDD1中的任何一个对位线BL进行充电。在恢复操作中，第二锁存器154可以根据存储在其中的第二位(或MSB)的逻辑值对互补位线BLB进行充电。例如，在恢复操作中，第二锁存器154可以通过开关SW6与互补位线BLB连接并且可以用与第二位(或MSB)对应的感测使能电压VSS2和VDD2中的任何一个对互补位线BLB进行充电。
当传输门TG导通时，在恢复操作中充入有与第一位和第二位的逻辑值对应的电压的位线对BL和BLB与存储器单元111的单元电容器Cs连接。在恢复操作中，开关SW2、SW3、SW4和SW5可以保持截止状态。
图6是示出根据示例实施例的连接到存储器单元的图5的位线感测放大器的电路图。参照图6，以开放位线结构布置的位线感测放大器150a和存储器单元111通过隔离晶体管NMi连接。在开放位线结构中，包括连接到位线BL的存储器单元111的第一组存储器单元布置在位线感测放大器150a的第一侧处(并且连接到位线感测放大器150a)，连接到互补位线BLB的第二组存储器单元布置在位线感测放大器150a的与位线感测放大器150a的第一侧相对的第二处(并且连接到位线感测放大器150a)。当位线感测放大器150a感测存储在存储器单元111中的数据时，连接到位线BL的隔离晶体管NMi通过隔离控制信号(在下文中，也可称为隔离信号)ISO导通，连接到互补位线BLB的另一隔离晶体管NMj(未示出)通过反相隔离控制信号ISOB(未示出)截止。换言之，在第一锁存器152感测第一位之前，半导体存储器装置100的感测放大器控制电路180被构造为使得隔离晶体管NMi导通并且隔离晶体管NMj截止。
存储器单元111包括存取晶体管ST和单元电容器Cs。存储器单元111的存取晶体管ST的栅极连接到字线WL。与多位数据对应的电荷量可以充入单元电容器Cs中。可以通过周期性的刷新操作来保持并管理与存储在单元电容器Cs中的多位数据对应的电荷量。
为了感测存储在存储器单元111中的多位数据，使隔离晶体管NMi导通，并对位线对BL和BLB进行预充电。之后，如果字线WL被激活以选择存储器单元111，则与位线BL共享与存储在存储器单元111中的多位数据对应的电荷。在这种情况下，第一锁存器152感测位线BL的通过电荷共享的过程改变的电压。在单元电容器Cs中存储的多位数据是2位数据的情况下，第一锁存器152可以感测位线BL的通过电荷共享的过程发展到四个电平中的一个的电压。
如果第一锁存器152感测了位线BL的电压电平并且完全锁存了最高有效位MSB，那么开关SW1和SW2可以截止，并且开关SW3和SW4可以导通。在这种情况下，最高有效位MSB可以被发送到第二锁存器154。如上所述，锁存在第一锁存器152中的最高有效位MSB被发送到第二锁存器154并且在第二锁存器154中被反相。第二锁存器154保持与最高有效位MSB对应的逻辑值。为此，开关SW5和SW6可以保持截止状态。
然后，通过第一锁存器152感测最低有效位LSB。为了使第一锁存器152感测最低有效位LSB，开关SW1和SW2导通，而开关SW3和SW4截止。在这种情况下，第一锁存器152的跳转电压可以与感测最高有效位MSB时的跳转电压不同。作为示例，感测使能电压VSS1和VDD1可以在感测最低有效位LSB时改变。作为另一示例，可以在感测最低有效位LSB之前阻止提供给第一锁存器152的感测使能电压VSS1和VDD1。在阻止感测使能电压VSS1和VDD1之后，第一锁存器152的上拉端子和下拉端子可以被浮置。如果第一锁存器152完全感测了最低有效位LSB，那么存储在第一锁存器152和第二锁存器154中的多位数据可以根据列选择信号输出到输入/输出线I/O(未示出)。然而，可以省略与输出多位数据有关的构造和操作。
向第一锁存器152的上拉端子和下拉端子提供感测使能电压VDD1和VSS1。通过其放大感测的数据的第一增量电压ΔV1与感测使能电压VDD1和VSS1之间的差对应。向第二锁存器154的上拉端子和下拉端子提供感测使能电压VDD2和VSS2。通过其放大感测的数据的第二增量电压ΔV2与感测使能电压VDD2和VSS2之间的差对应。为了恢复感测的多位数据，第二增量电压ΔV2可以被设定为例如第一增量电压ΔV1的大小的两倍。
当第一锁存器152和第二锁存器154完全感测并锁存了多位数据时，执行用电荷对单元电容器Cs充电的恢复操作，所述电荷的量与存储在第一锁存器152和第二锁存器154中的多位数据对应。在恢复操作中，第一锁存器152用与最低有效位LSB对应的电平的电压对位线BL进行充电。相比之下，第二锁存器154用与最高有效位MSB对应的电平的电压对互补位线BLB进行充电。用于将互补位线BLB充电至最高有效位MSB的电压的电平被设定为用于将位线BL充电至最低有效位LSB的电压的电平的两倍。因此，如果开关SW1和SW6导通，那么位线BL可以充入有其量与最低有效位LSB对应的电荷，互补位线BLB可以充入有其量与最高有效位MSB对应的电荷。之后，如果传输门TG导通，那么可以在单元电容器Cs中恢复与多位数据对应的电荷。
图7是示出根据示例实施例的图6的位线感测放大器的操作的时序图。参照图7，发明构思的位线感测放大器150a可以顺序地感测存储在存储器单元111中的多位数据并且可以恢复感测的多位数据。
在时间点T0，假设已经对位线对BL和BLB进行了预充电。即，预充电信号PEQ被示出为在时间点T0从高电平转变到低电平。在这种情况下，位线对BL和BLB可以被设定为均衡电平，例如，VDD/2。这里，VDD可以是电源电压。在时间点T0，隔离信号ISO保持高电平。开关SW3、SW4、SW5和SW6即使在时间点T0之后也保持处于截止状态。相反，在时间点T0，连接第一锁存器152和位线BL的开关SW1以及连接第一锁存器152和互补位线BLB的开关SW2导通。
在时间点T1，激活字线WL。此时，与位线BL共享存储在单元电容器Cs中的电荷。通过电荷共享的过程改变位线BL的电压。位线BL的电压在图7中被示出为略微增大。同时，通过开关SW1和SW2与位线对BL和BLB连接的第一锁存器152的输入节点的电压也可以改变。例如，和第一锁存器152的输入节点一样，第一锁存器152的输出节点(例如，第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1)的电压可以像位线对BL和BLB一样改变。
在时间点T2，隔离信号ISO转变为低电平，位线BL和存储器单元111彼此隔离。在这种情况下，开关SW1和SW2截止，开关SW3和SW4导通。同时，向锁存器152提供与锁存驱动电压对应的感测使能电压VSS1和VDD1，向锁存器154提供与锁存驱动电压对应的感测使能电压VSS2和VDD2。可以在提供感测使能电压VSS1和VDD1之后提供感测使能电压VSS2和VDD2。例如，感测放大器控制电路180可以控制锁存电压发生器190以确定何时提供感测使能电压VSS1、VSS2、VDD1和VDD2中的每个。当提供感测使能电压VSS1和VDD1时，第一锁存器152的第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1的节点电压可以被放大。例如，锁存在第一锁存器152中的最高有效位MSB可以被发送到第二锁存器154并在第二锁存器154中反相。
在这种情况下，在第一锁存器152的上拉端子和下拉端子之间形成与第一增量电压ΔV1对应的电压差。例如，在第一锁存器152中，提供给下拉端子的感测使能电压VSS1与提供给上拉端子的感测使能电压VDD1之间的差与第一增量电压ΔV1对应。此外，在第二锁存器154的上拉端子和下拉端子之间形成与第二增量电压ΔV2对应的电压差。第一增量电压ΔV1的电平可以与第二增量电压ΔV2的电平不同。例如，用于存储最高有效位MSB的第二增量电压ΔV2可以被设定为用于存储最低有效位LSB的第一增量电压ΔV1的大小的两倍。
从时间点T0至时间点T2，不向第一锁存器152和第二锁存器154提供感测使能电压VSS1、VSS2、VDD1和VDD2，因此第一锁存器152和第二锁存器154的上拉端子和下拉端子可以被浮置。
在时间点T3，开关SW1和SW2导通，开关SW3和SW4截止。此外，用于驱动第二锁存器154的感测使能电压VSS2和VDD2连续地提供，而用于驱动第一锁存器152的感测使能电压VSS1和VDD1被阻止。此时，第一锁存器152的位线BL和第一感测放大器位线SBL1彼此连接，第一感测放大器位线SBL1上的电压可以通过与位线BL共享而改变。因此，可以改变第一锁存器152的在感测第一位时的参考电压。如此，通过第一锁存器152感测在位线BL中保持的电压。作为示例，可以提供第一锁存器152的具有不同的电平VLA1’的感测使能电压VSS1和VDD1以感测最低有效位LSB。不同的电平VLA1’可以包括各种电压电平。作为另一示例，可以阻止第一锁存器152的感测使能电压VSS1和VDD1，使得第一锁存器152的上拉端子和下拉端子被浮置以感测最低有效位LSB。
在第四时间点T4，开关SW1和SW2截止，第一锁存器152的驱动电压可以返回到感测使能电压VSS1和VDD1的电平。在这种情况下，与由第一锁存器152感测的最低有效位LSB的逻辑值对应的电压被放大。在第四时间点T4之后，多位数据锁存在第一锁存器152和第二锁存器154中。虽然图7中未示出，但是可以通过激活列选择信号CSL来输出锁存在位线感测放大器150a中的数据。
在第五时间点T5，可以执行锁存在第一锁存器152和第二锁存器154中的多位数据的恢复操作。如果开关SW1导通而开关SW2处于截止状态，那么可以通过与锁存在第一锁存器152中的最低有效位LSB对应的感测使能电压VSS1或VDD1对位线BL进行充电。如果开关SW6导通而开关SW5处于截止状态，那么可以通过与锁存在第二锁存器154中的最高有效位MSB对应的感测使能电压VSS2或VDD2对互补位线BLB进行充电。如果在这样的状态下，隔离信号ISO被激活并且传输门TG导通，那么与多位数据对应的电荷可以通过位线BL存储在存储器单元111的单元电容器Cs中。
上面参照图7的时序图例示了图6中示出的位线感测放大器的操作方法。然而，可以很好地理解的是，感测和恢复多位数据的方法不限于图7中示出的切换方式。
图8是示出根据发明构思的另一实施例的位线感测放大器的电路图。参照图8，位线感测放大器150b包括第一锁存器152、第二锁存器154和传输门TG。第一耦合电容器C1和第二耦合电容器C2可以连接在第一锁存器152与第二锁存器154之间。
第一锁存器152通过利用感测使能电压1/6VINTA和5/6VINTA来感测数据。第一锁存器152可以包括用于构成上拉级的PMOS晶体管PM1和PM2以及用于构成下拉级的NMOS晶体管NM1和NM2。第一锁存器152感测位线BL的电压变化以锁存存储在存储器单元111中的数据。PMOS晶体管PM1的漏极或NMOS晶体管NM1的漏极形成第一感测放大器位线SBL1。PMOS晶体管PM2的漏极或NMOS晶体管NM2的漏极形成第一反相感测放大器位线SBLB1。第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1可以用作第一锁存器152的输入节点或输出节点。
例如，在第一锁存器152的感测操作中，开关SW1和SW2可以导通，因此，可以向第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1发送位线对BL和BLB的电压变化。相比之下，在完全感测数据之后，开关SW1和SW2截止，开关SW3和SW4导通。例如，通过开关SW3和SW4向第二锁存器154发送由第一锁存器152感测的最高有效位MSB。如此，在感测最高有效位MSB之后由第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1限定的电压电平被发送到第二锁存器154并在第二锁存器154中反相。
当向第二锁存器154发送由第一锁存器152感测的最高有效位MSB时，开关SW3和SW4截止。根据与发送的最高有效位MSB对应的逻辑值，第二反相感测放大器位线SBLB2和第二感测放大器位线SBL2的电压通过上拉过程和下拉过程被放大到感测使能电压-1/6VINTA和7/6VINTA。即，从第一锁存器152发送的最高有效位MSB被第二锁存器154锁存为第二增量电压ΔV2的电平(例如，8/6VINTA)。
当第二反相感测放大器位线SBLB2和第二感测放大器位线SBL2的节点电压被放大到第二增量电压ΔV2的电平时，第一锁存器152的输入节点和输出节点的电压通过耦合电容器C1和C2而改变。例如，第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1的电压电平根据锁存在第二锁存器154中的电压电平而耦合。与最低有效位LSB对应的逻辑值可以在当放大被发送到第二锁存器154并在第二锁存器154中反相的数据时的时间点锁存在第一锁存器152中。
之后，在恢复操作中，第一锁存器152和第二锁存器154分别连接到位线BL和互补位线BLB。位线BL和互补位线BLB充入有与分别存储在第一锁存器152和第二锁存器154中的最低有效位LSB和最高有效位MSB的逻辑值对应的感测使能电压1/6VINTA、5/6VINTA、-1/6VINTA和7/6VINTA。之后，充入位线对BL和BLB中并且与多位数据对应的电荷可以充入单元电容器Cs中。
第二锁存器154通过利用感测使能电压-1/6VINTA和7/6VINTA来感测数据。第二锁存器154可以包括用于构成上拉级的PMOS晶体管PM3和PM4以及用于构成下拉级的NMOS晶体管NM3和NM4。第二锁存器154可以不对位线对BL和BLB执行感测。PMOS晶体管PM3的漏极或NMOS晶体管NM3的漏极形成第二感测放大器位线SBL2。PMOS晶体管PM4的漏极或NMOS晶体管NM4的漏极形成第二反相感测放大器位线SBLB2。第二感测放大器位线SBL2和第二反相感测放大器位线SBLB2可以用作第二锁存器154的输入节点或输出节点。
向第二锁存器154的下拉端子和上拉端子提供感测使能电压-1/6VINTA和7/6VINTA。因此，可以形成作为与第二锁存器154的上拉端子和下拉端子的电压差对应的第二增量电压ΔV2的电压“8/6VINTA”。感测使能电压-1/6VINTA和7/6VINTA可以由上述的锁存电压发生器190(参照图1)提供。
在恢复操作中，当传输门TG导通时，通过感测使能电压1/6VINTA、5/6VINTA、-1/6VINTA和7/6VINTA充电的位线对BL和BLB的电荷传输到存储器单元111的单元电容器Cs。在恢复操作中，开关SW2、SW3、SW4和SW5可以保持截止状态。
图9是示出根据示例实施例的图8的位线感测放大器的操作的时序图。参照图9，发明构思的位线感测放大器150b可以顺序地感测存储在存储器单元111中的多位数据并且可以恢复感测的多位数据。虽然图8中未示出，但是可以很好地理解的是，如图6中所示，包括存储器单元111、隔离晶体管MNi和预充电电路156。
在时间点T0，假设已经对位线对BL和BLB进行预充电。即，预充电信号PEQ被示出为在时间点T0从高电平转变为低电平。在这种情况下，位线对BL和BLB可以被设定为均衡电平，例如，VDD/2。在时间点T0，隔离信号ISO保持高电平。开关SW3、SW4、SW5和SW6即使在时间点T0之后也保持截止状态。相反，在时间点T0，使第一锁存器152与位线BL连接的开关SW1以及使第一锁存器152与互补位线BLB连接的开关SW2导通。
在时间点T1，激活字线WL。此时，与位线BL共享存储在单元电容器Cs中的电荷。通过电荷共享的过程改变位线BL的电压。位线BL的电压在图9中示出为略微增大。同时，也可以改变通过开关SW1和SW2与位线对BL和BLB连接的第一锁存器152的输入节点的电压。例如，和第一锁存器152的输入节点一样，第一锁存器152的输出节点(例如，第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1)的电压可以像位线对BL和BLB一样改变。
在时间点T2，隔离信号ISO转变为低电平，位线BL和存储器单元111彼此隔离。在这种情况下，开关SW1和SW2截止，开关SW3和SW4导通。同时，向第一锁存器152提供与锁存驱动电压对应的感测使能电压1/6VINTA和5/6VINTA，向第二锁存器154提供与锁存驱动电压对应的感测使能电压-1/6VINTA和7/6VINTA。可以在提供感测使能电压1/6VINTA和5/6VINTA之后提供感测使能电压-1/6VINTA和7/6VINTA。例如，感测放大器控制电路180可以控制锁存电压发生器190以确定何时提供感测使能电压-1/6VINTA、1/6VINTA、5/6VINTA和7/6VINTA中的每个。当提供感测使能电压1/6VINTA和5/6VINTA时，第一锁存器152的第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1的节点电压被放大。例如，锁存在第一锁存器152中的最高有效位MSB可以被发送到第二锁存器154并在第二锁存器154中反相。
在这种情况下，在第一锁存器152的上拉端子和下拉端子之间形成与第一增量电压ΔV1对应的电压差。例如，在第一锁存器152中，提供给下拉端子的感测使能电压1/6VINTA与提供给上拉端子的感测使能电压5/6VINTA之间的差与第一增量电压ΔV1(例如，4/6VINTA)对应。此外，在第二锁存器154的上拉端子和下拉端子之间形成与第二增量电压ΔV2对应的电压差。第一增量电压ΔV1的电平可以与第二增量电压ΔV2的电平不同。例如，用于存储最高有效位MSB的第二增量电压ΔV2可以被设定为用于存储最低有效位LSB的第一增量电压ΔV1的大小的两倍。
从时间点T0至时间点T2，不向第一锁存器152和第二锁存器154提供感测使能电压-1/6VINTA、1/6VINTA、5/6VINTA和7/6VINTA，因此第一锁存器152和第二锁存器154的上拉端子和下拉端子可以浮置。
在时间点T3，开关SW1和SW2导通，开关SW3和SW4导通。当开关SW3和SW4导通时，由第一锁存器152感测的数据被发送到第二锁存器154并在第二锁存器154中反相。第一锁存器152的第一感测放大器位线SBL1和第一反相感测放大器位线SBLB1分别通过耦合电容器C1和C2根据第二锁存器154的第二反相感测放大器位线SBLB2和第二感测放大器位线SBL2的电压变化而耦合。因此，第一锁存器152可以感测最低有效位LSB而不改变参考电压。用于驱动第二锁存器154的感测使能电压-1/6VINTA和7/6VINTA连续地提供，而用于驱动第一锁存器152的感测使能电压1/6VINTA和5/6VINTA被阻止。如此，由第一锁存器152感测在位线BL中保持的电压。
在第四时间点T4，开关SW1和SW2截止，第一锁存器152的驱动电压可以返回到感测使能电压1/6VINTA和5/6VINTA的电平。在这种情况下，与由第一锁存器152感测的最低有效位LSB的逻辑值对应的电压被放大。在第四时间点T4之后，多位数据锁存在第一锁存器152和第二锁存器154中。虽然图9中未示出，但是可以通过激活列选择信号CSL(未示出)来输出锁存在位线感测放大器150b中的数据。
在第五时间点T5，可以执行锁存在第一锁存器152和第二锁存器154中的多位数据的恢复操作。如果开关SW1导通而开关SW2处于截止状态，那么可以向位线BL发送与锁存在第一锁存器152中的最低有效位LSB对应的感测使能电压1/6VINTA或5/6VINTA。如果开关SW6导通而开关SW5处于截止状态，那么可以向互补位线BLB发送与锁存在第二锁存器154中的最高有效位MSB对应的感测使能电压-1/6VINTA或7/6VINTA。如果在这样的状态下，隔离信号ISO被激活并且传输门TG导通，那么与多位数据对应的电荷可以通过位线BL存储在存储器单元111的单元电容器Cs中。
上面例示了图9中示出的位线感测放大器的操作方法。然而，可以很好地理解的是，感测和恢复多位数据的方法不限于图9中示出的方式。
图10是示出根据发明构思的另一实施例的位线感测放大器的电路图。参照图10，位线感测放大器150c包括第一锁存器152、第二锁存器154和传输门TG。第一耦合电容器C1和第二耦合电容器C2可以连接在第一锁存器152与第二锁存器154之间。例如，执行多位数据的感测的第一锁存器152可以执行偏移消除操作。
第一锁存器152通过利用感测使能电压1/6VINTA和5/6VINTA感测数据。在实施例中，第一锁存器152可以在用于执行感测的预充电操作之后执行偏移消除操作。为此，第一锁存器152可以包括开关SW7、SW8、SW9和SW10。开关SW9和SW10截止以进行偏移消除。在预充电操作中，开关SW9和SW10可以处于导通状态。开关SW7和SW8在感测放大器控制电路180的控制下导通以进行偏移消除。同时，第一锁存器152的下拉驱动电压(NMOS晶体管NM1和NM2的共源极节点的电压)可以从预充电电压(例如，VDD/2)转变为感测使能电压1/6VINTA，并且可以从感测使能电压1/6VINTA再次转变为预充电电压VDD/2。同样地，第一锁存器152的上拉驱动电压(PMOS晶体管PM1和PM2的共源极节点的电压)可以从预充电电压VDD/2转变为感测使能电压5/6VINTA，并且可以从感测使能电压5/6VINTA再次转变为预充电电压VDD/2。
第一锁存器152可以通过控制开关SW7、SW8、SW9和SW10以及感测使能电压1/6VINTA和5/6VINTA来执行偏移消除操作。第一锁存器152的感测操作和恢复操作与参照图8描述的感测操作和恢复操作基本相同，因此，这里将不重复其描述。
图11是示出包括根据发明构思的某些实施例的半导体存储器装置的便携式装置的框图。参照图11，便携式装置1000包括图像处理单元1100、无线收发单元1200、音频处理单元1300、图像文件生成单元1400、DRAM 1500、用户界面1600和控制器1700。
图像处理单元1100可以包括透镜1110、图像传感器1120、图像处理器1130和显示单元1140。无线收发单元1200包括天线1210、收发器1220和调制器/解调器(调制解调器)1230。音频处理单元1300包括音频处理器1310、麦克风1320和扬声器1330。图像文件生成单元1400可以是用于在便携式装置1000内生成图像文件的组件。DRAM 1500可以设置为便携式装置1000的工作存储器。用户界面1600可以是用于接收用户输入信号的组件。
这里，DRAM 1500可以用移动DRAM实现。DRAM 1500的位线感测放大器(未示出)可以与这里公开的位线感测放大器中的一个相同并且可以以高可靠性来感测并锁存多位数据。因此，可以提供高容量和高完整性的数据的DRAM 1500。
根据发明构思的实施例，可以能够在具有开放位线结构的半导体存储器装置中感测高完整性的多位数据。
虽然已经参照发明构思的示例性实施例描述了发明构思，但是对本领域的普通技术人员将明显的是，在不脱离如权利要求中阐述的发明构思的精神和范围的情况下，可以对其做出各种改变和修改。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元，连接到位线并且被构造为存储多位数据；以及
位线感测放大器，包括第一锁存器和第二锁存器，并且被构造为以开放位线结构电连接到位线和互补位线，
其中，第一锁存器被构造为顺序地感测存储的多位数据的第一位并将感测的第一位作为第一输出电压和反相第一输出电压发送到第二锁存器，并且感测存储的多位数据的第二位并将感测的第二位作为第二输出电压和反相第二输出电压输出，并且
第二锁存器被构造为感测来自第一锁存器的发送的位并且将感测的发送的位作为第三输出电压和反相第三输出电压输出。
2.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器还包括：
第一开关，被构造为将第一锁存器的第一输出节点连接到位线；
第二开关，被构造为将第一锁存器的第二输出节点连接到互补位线；
第三开关，将第一锁存器的第一输出节点连接到第二锁存器的第一输入节点；
第四开关，将第一锁存器的第二输出节点连接到第二锁存器的第二输入节点；以及
第五开关，被构造为将第二锁存器的第二输出节点连接到互补位线。
3.根据权利要求1所述的半导体存储器装置，其中，半导体存储器装置还包括连接到位线的第一隔离晶体管和连接到互补位线的第二隔离晶体管，并且
其中，在第一锁存器感测第一位之前，半导体存储器装置的感测放大器控制电路被构造为使得第一隔离晶体管导通并且第二隔离晶体管截止。
4.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器被构造为使得第一锁存器在感测第一位时和在感测第二位时使用不同的参考电压。
5.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器被构造为使得在多位数据的恢复操作中第一锁存器用与感测的第二位对应的电压对位线进行充电并且第二锁存器用反相第三输出电压对互补位线进行充电。
6.根据权利要求5所述的半导体存储器装置，其中，位线感测放大器还包括：
传输门，被构造为在恢复操作中将位线连接到互补位线。
7.根据权利要求1所述的半导体存储器装置，其中，第一锁存器被构造为基于位线和互补位线的电压感测第一位和第二位。
8.根据权利要求1所述的半导体存储器装置，其中，位线感测放大器还包括：
第一耦合电容器，连接在第一锁存器的第一输出节点与第二锁存器的第二输入节点之间；以及
第二耦合电容器，连接在第一锁存器的第二输出节点与第二锁存器的第一输入节点之间。
9.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
锁存电压发生器，被构造为向第一锁存器提供第一上拉驱动电压和比第一上拉驱动电压低的第一下拉驱动电压并且向第二锁存器提供第二上拉驱动电压和比第二上拉驱动电压低的第二下拉驱动电压，
其中，第一上拉驱动电压与第一下拉驱动电压之间的第一电压差比第二上拉驱动电压与第二下拉驱动电压之间的第二电压差低。
10.根据权利要求9所述的半导体存储器装置，其中，第二电压差是第一电压差的两倍。
11.根据权利要求9所述的半导体存储器装置，其中，锁存电压发生器被构造为在感测第二位之前阻止向第一锁存器提供第一上拉驱动电压和第一下拉驱动电压。
12.根据权利要求1所述的半导体存储器装置，其中，第一锁存器和第二锁存器被构造为分别通过第一开关和第二开关电连接到互补位线，并且
第一开关和第二开关中的每一个的第一端直接连接到互补位线。
13.一种半导体存储器装置，所述半导体存储器装置包括：
位线，连接到被构造为存储多位数据的存储器单元；
互补位线，设置为开放位线；
第一锁存器，分别通过第一开关和第二开关连接到位线和互补位线，并且被构造为基于位线和互补位线的电压顺序地感测存储的多位数据的第一位和存储的多位数据的第二位；以及
第二锁存器，通过第三开关和第四开关连接到第一锁存器并且通过第五开关连接到互补位线，第二锁存器被构造为从第一锁存器接收感测的第一位并且感测接收的位。
14.根据权利要求13所述的半导体存储器装置，其中，第一锁存器被构造为通过第三开关和第四开关向第二锁存器发送感测的第一位。
15.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
第一耦合电容器，连接在第一锁存器的第一输出节点与第二锁存器的第二输入节点之间；以及
第二耦合电容器，连接在第一锁存器的第二输出节点与第二锁存器的第一输入节点之间。
16.根据权利要求13所述的半导体存储器装置，其中，第一锁存器包括彼此交叉耦合的第一反相器和第二反相器，并且
其中，第一锁存器被构造为通过将第一反相器的输入节点与第一反相器的输出节点连接并且通过将第二反相器的输入节点与第二反相器的输出节点连接来执行偏移消除操作。
17.根据权利要求13所述的半导体存储器装置，其中，半导体存储器装置还包括：
传输门，被构造为在恢复操作中通过利用第一开关和第五开关连接到位线和互补位线。
18.一种以开放位线结构形成的半导体存储器装置的多位数据感测方法，所述方法包括：
通过第一锁存器感测存储在存储器单元中的多位数据的第一位；
向第二锁存器发送感测的第一位；
通过第二锁存器感测发送的位；
通过第一锁存器感测多位数据的第二位；以及
将存储在第二锁存器中的第一电压和与感测的第二位对应的存储在第一锁存器中的第二电压恢复到存储器单元。
19.根据权利要求18所述的方法，其中，恢复第一电压的步骤包括将第一电压充电到互补位线，
其中，恢复第二电压的步骤包括将第二电压充电到连接到存储器单元的位线，并且
其中，恢复第一电压和第二电压的步骤包括将位线与互补位线电连接。
20.根据权利要求18所述的方法，其中，感测第一位的步骤包括向第一锁存器提供第一上拉驱动电压和比第一上拉驱动电压低的第一下拉驱动电压，
其中，感测发送的位的步骤包括向第二锁存器提供第二上拉驱动电压和比第二上拉驱动电压低的第二下拉驱动电压，并且
其中，第一上拉驱动电压与第一下拉驱动电压之间的第一电压差比第二上拉驱动电压与第二下拉驱动电压之间的第二电压差低。
CN201811441122.9A 2017-12-18 2018-11-29 半导体存储器装置及其多位数据感测方法 Active CN109935249B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170174424A KR20190073102A (ko) 2017-12-18 2017-12-18 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법
KR10-2017-0174424 2017-12-18

Publications (2)

Publication Number Publication Date
CN109935249A CN109935249A (zh) 2019-06-25
CN109935249B true CN109935249B (zh) 2024-04-05

Family

ID=66814642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811441122.9A Active CN109935249B (zh) 2017-12-18 2018-11-29 半导体存储器装置及其多位数据感测方法

Country Status (4)

Country Link
US (1) US10497428B2 (zh)
KR (1) KR20190073102A (zh)
CN (1) CN109935249B (zh)
TW (1) TWI759554B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10706911B1 (en) * 2018-10-10 2020-07-07 Samsung Electronics Co., Ltd. Sense amplifier for sensing multi-level cell and memory device including the sense amplifier
US11024364B2 (en) * 2018-11-07 2021-06-01 Samsung Electronics Co., Ltd. Sense amplifiers for sensing multilevel cells and memory devices including the same
US10930337B2 (en) * 2018-12-26 2021-02-23 Micron Technology, Inc. Write techniques for a memory device with a charge transfer device
US11300614B1 (en) * 2019-10-04 2022-04-12 Synopsys, Inc. Save and restore register
KR20210099863A (ko) * 2020-02-05 2021-08-13 삼성전자주식회사 휘발성 메모리 장치 및 휘발성 메모리 장치의 데이터 센싱 방법
EP4030429A4 (en) * 2020-06-30 2022-12-28 Changxin Memory Technologies, Inc. MEASUREMENT AMPLIFIER, STORAGE DEVICE AND READ AND WRITE PROCEDURES
KR20220033850A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치
US11755685B2 (en) 2020-09-30 2023-09-12 Piecemakers Technology, Inc. Apparatus for data processing in conjunction with memory array access
US11250904B1 (en) * 2020-09-30 2022-02-15 Piecemakers Technology, Inc. DRAM with inter-section, page-data-copy scheme for low power and wide data access
CN116564376B (zh) * 2023-07-12 2023-11-14 长鑫存储技术有限公司 读写转换电路、存储器以及读写控制方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1201239A (zh) * 1997-05-30 1998-12-09 日本电气株式会社 能够在一个存储单元中存储多位数据的半导体存储装置
US6137719A (en) * 1999-05-21 2000-10-24 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device storing multi-bit data
CN1767059A (zh) * 2004-10-30 2006-05-03 海力士半导体有限公司 测量感测放大器偏移电压的方法及半导体存储器装置
TW200802370A (en) * 2006-06-07 2008-01-01 Freescale Semiconductor Inc Sense amplifier with multiple bits sharing a common reference
CN101364424A (zh) * 2007-08-10 2009-02-11 财团法人工业技术研究院 相变存储器的感测电路及方法
CN103165165A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 半导体存储装置
CN105009219A (zh) * 2013-03-08 2015-10-28 株式会社东芝 非易失性半导体存储装置及其读取方法
CN105518798A (zh) * 2013-09-11 2016-04-20 株式会社东芝 半导体存储装置及存储器系统
CN106356084A (zh) * 2015-07-17 2017-01-25 爱思开海力士有限公司 位线感测放大器和使用其的半导体存储装置
CN106469567A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体存储器装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293563A (en) 1988-12-29 1994-03-08 Sharp Kabushiki Kaisha Multi-level memory cell with increased read-out margin
US5283761A (en) 1992-07-22 1994-02-01 Mosaid Technologies Incorporated Method of multi-level storage in DRAM
US5532955A (en) 1994-12-30 1996-07-02 Mosaid Technologies Incorporated Method of multilevel dram sense and restore
US5995403A (en) 1996-03-29 1999-11-30 Nec Corporation DRAM having memory cells each using one transfer gate and one capacitor to store plural bit data
US5684736A (en) 1996-06-17 1997-11-04 Nuram Technology, Inc. Multilevel memory cell sense amplifier system
US5754488A (en) * 1996-11-06 1998-05-19 Hyundai Electronics Industries Co., Ltd. Apparatus and method for controlling a bit line sense amplifier having offset compensation
JP3183331B2 (ja) 1997-09-22 2001-07-09 日本電気株式会社 ダイナミック型半導体記憶装置
CA2217359C (en) 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
JP3244039B2 (ja) 1997-11-19 2002-01-07 日本電気株式会社 多値のダイナミック型半導体記憶装置
US5917748A (en) 1998-03-17 1999-06-29 Vanguard International Semiconductor Corporation Multi-level DRAM sensing scheme
JP3430911B2 (ja) 1998-03-24 2003-07-28 ティアック株式会社 光ディスク装置
US6137739A (en) 1998-06-29 2000-10-24 Hyundai Electronics Industries Co., Ltd. Multilevel sensing circuit and method thereof
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
CA2273122A1 (en) 1999-05-26 2000-11-26 Gershom Birk Multilevel dram with local reference generation
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
JP2003308693A (ja) * 2002-04-11 2003-10-31 Mitsubishi Electric Corp 半導体記憶装置
US20030214867A1 (en) 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
US7133311B2 (en) 2004-08-16 2006-11-07 Bo Liu Low power, high speed read method for a multi-level cell DRAM
KR100843139B1 (ko) 2005-12-15 2008-07-02 삼성전자주식회사 오픈 비트 라인 구조를 갖는 멀티레벨 동적 메모리 장치 및그 구동 방법
US7623373B2 (en) 2006-12-14 2009-11-24 Intel Corporation Multi-level memory cell sensing
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
JP5142906B2 (ja) 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
KR101616099B1 (ko) * 2009-12-03 2016-04-27 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR20110093435A (ko) * 2010-02-12 2011-08-18 삼성전자주식회사 비트라인 센스 증폭기, 이를 포함하는 반도체 메모리 장치 및 비트라인 마이크로 브릿지 결함 테스트 방법
US8743630B2 (en) 2011-05-23 2014-06-03 Infineon Technologies Ag Current sense amplifier with replica bias scheme
JP2013131615A (ja) * 2011-12-21 2013-07-04 Elpida Memory Inc 半導体装置
KR102070977B1 (ko) * 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
US9478277B1 (en) 2015-09-03 2016-10-25 Bo Liu Tri-level-cell DRAM and sense amplifier with alternating offset voltage
US10185674B2 (en) * 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US9997212B1 (en) * 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1201239A (zh) * 1997-05-30 1998-12-09 日本电气株式会社 能够在一个存储单元中存储多位数据的半导体存储装置
US6137719A (en) * 1999-05-21 2000-10-24 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device storing multi-bit data
CN1767059A (zh) * 2004-10-30 2006-05-03 海力士半导体有限公司 测量感测放大器偏移电压的方法及半导体存储器装置
TW200802370A (en) * 2006-06-07 2008-01-01 Freescale Semiconductor Inc Sense amplifier with multiple bits sharing a common reference
CN101364424A (zh) * 2007-08-10 2009-02-11 财团法人工业技术研究院 相变存储器的感测电路及方法
CN103165165A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 半导体存储装置
CN105009219A (zh) * 2013-03-08 2015-10-28 株式会社东芝 非易失性半导体存储装置及其读取方法
CN105518798A (zh) * 2013-09-11 2016-04-20 株式会社东芝 半导体存储装置及存储器系统
CN106356084A (zh) * 2015-07-17 2017-01-25 爱思开海力士有限公司 位线感测放大器和使用其的半导体存储装置
CN106469567A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体存储器装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
相变存储器中灵敏放大器的设计;张怡云 等;《微电子学》;20121231;第42卷(第6期);第762-769页 *
静态存储单元电路设计工艺的研究;李彦旭 等;《电子元件与材料》;20021231(第12期);第13-16页 *

Also Published As

Publication number Publication date
TW201937487A (zh) 2019-09-16
TWI759554B (zh) 2022-04-01
CN109935249A (zh) 2019-06-25
US20190189192A1 (en) 2019-06-20
US10497428B2 (en) 2019-12-03
KR20190073102A (ko) 2019-06-26

Similar Documents

Publication Publication Date Title
CN109935249B (zh) 半导体存储器装置及其多位数据感测方法
US7251169B2 (en) Voltage supply circuit and semiconductor memory
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US10332571B2 (en) Memory device including memory cell for generating reference voltage
US8064241B2 (en) Semiconductor memory including voltage detection circuit for generating sense amplifier signal
US8295101B2 (en) Semiconductor device
US7139187B2 (en) Ferroelectric memory
US20060083051A1 (en) Nonvolatile ferroelectric memory device having a multi-bit control function
KR100527539B1 (ko) 고속 센싱을 위한 불휘발성 강유전체 메모리 장치
KR100259577B1 (ko) 반도체 메모리
TWI764453B (zh) 揮發性記憶體裝置及其資料感測方法
JP4673566B2 (ja) マルチビット制御機能を有する不揮発性強誘電体メモリ装置
CN116597876A (zh) 半导体存储器装置的位线感测放大器和位线感测方法
JP4807191B2 (ja) 強誘電体記憶装置および電子機器
KR100201245B1 (ko) 데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스
KR100583112B1 (ko) 싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리장치
US10854277B2 (en) Sense amplifier for sensing multi-level cell and memory device including the sense amplifer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant