TWI764453B - 揮發性記憶體裝置及其資料感測方法 - Google Patents

揮發性記憶體裝置及其資料感測方法

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TWI764453B
TWI764453B TW109145194A TW109145194A TWI764453B TW I764453 B TWI764453 B TW I764453B TW 109145194 A TW109145194 A TW 109145194A TW 109145194 A TW109145194 A TW 109145194A TW I764453 B TWI764453 B TW I764453B
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李東一
徐寧焄
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種揮發性記憶體裝置，包含：第一感測放大 器，經由第一位元線連接至第一記憶體單元，且組態以感測儲存於第一記憶體單元中的2位元資料；第二感測放大器，經由第二位元線連接至第二記憶體單元，且組態以感測儲存於第二記憶體單元中的2位元資料，第二位元線具有比第一位元線的長度更長的長度；以及驅動電壓供應電路，組態以將第一驅動電壓供應至第一感測放大器，且將第二驅動電壓供應至第二感測放大器，第二驅動電壓具有與第一驅動電壓的電壓位準不同的電壓位準。

Description

揮發性記憶體裝置及其資料感測方法
本發明概念的實施例是關於一種揮發性記憶體裝置及其資料感測方法，且更特定而言，是關於一種包含多個感測放大器的揮發性記憶體裝置及所述揮發性記憶體裝置的操作方法。
[相關申請案的交叉參考]
本申請案是基於2020年2月5日向韓國智慧財產局申請的韓國專利申請案第10-2020-0013733號且主張其優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
藉由基於儲存於記憶體單元的單元電容器中的電荷寫入及讀取資料來操作動態隨機存取記憶體(dynamic random access memory；DRAM)。隨著對高容量DRAM的需求不斷增加，已要求對將至少兩個位元的資料儲存於單個DRAM單元中(亦即，對開發儲存多位元資料的多階單元)進行研究。為了實現多階單元DRAM，需要能夠將儲存於單元電容器中的電荷感測為多位元資料的感測放大器。
本發明概念的實施例提供一種能夠補償感測放大器之間的歸因於位元線之間的長度差而存在的感測特性差的揮發性記憶體裝置及一種揮發性記憶體裝置的資料感測方法。
根據實施例的態樣，提供一種揮發性記憶體裝置，包含：第一感測放大器，經由第一位元線連接至第一記憶體單元，且組態以感測儲存於第一記憶體單元中的2位元資料；第二感測放大器，經由第二位元線連接至第二記憶體單元，且組態以感測儲存於第二記憶體單元中的2位元資料，第二位元線具有比第一位元線的長度更長的長度；以及驅動電壓供應電路，組態以將第一驅動電壓供應至第一感測放大器，且將第二驅動電壓供應至第二感測放大器，第二驅動電壓具有與第一驅動電壓的電壓位準不同的電壓位準。
根據實施例的另一態樣，提供一種揮發性記憶體裝置的資料感測方法。所述資料感測方法包含：使用第一預充電電壓對第一位元線進行預充電；經由連接至第一位元線的第一感測放大器感測第一2位元資料，所述第一2位元資料儲存於連接在第一位元線與所選擇的字元線之間的第一記憶體單元中；使用與第一預充電電壓不同的第二預充電電壓對第二位元線進行預充電，第二位元線具有比第一位元線的長度更長的長度；以及經由連接至第二位元線的第二感測放大器感測第二2位元資料，所述第二2位元資料儲存於連接在第二位元線與所選擇的字元線之間的第二記憶體單元中。
根據實施例的再一態樣，提供一種記憶體裝置的資料感 測方法，所述記憶體裝置包含儲存單位元資料的揮發性記憶體單元。所述資料感測方法包含：在對連接至具有第一長度的第一位元線的第一記憶體單元的感測操作中用第一預充電電壓對第一位元線進行預充電；感測儲存於第一記憶體單元中的第一1位元資料；在對連接至具有第二長度的第二位元線的第二記憶體單元的感測操作中用第二預充電電壓對第二位元線進行預充電，所述第二長度比第一長度更長；以及感測儲存於第二記憶體單元中的第二1位元資料。
根據實施例的另一態樣，提供一種記憶體裝置的資料感測方法，所述記憶體裝置包含儲存單位元資料的揮發性記憶體單元。所述資料感測方法包含：在對連接至第一位元線的第一記憶體單元的感測操作中用第一預充電電壓對第一位元線進行預充電；感測儲存於第一記憶體單元中的第一1位元資料；在對連接至第二位元線的第二記憶體單元的感測操作中用第一預充電電壓對第二位元線進行預充電；將第二位元線的電壓位準升壓至第二預充電電壓；以及感測儲存於第二記憶體單元中的第二1位元資料。
根據本發明概念的另一態樣，提供一種組態包含第一感測放大器及第二感測放大器的記憶體裝置的感測設置的方法。所述方法包含：根據各種單元電壓對第一感測放大器及第二感測放大器執行測試感測；基於測試感測結果來獲得相對於第一感測放大器的第一失效單元分佈及相對於第二感測放大器的第二失效單元分佈；以及基於第一失效單元分佈及第二失效單元分佈來判定第一感測放大器的第一驅動電壓的電壓位準及第二感測放大器的第二驅動電壓的電壓位準。
10:記憶體裝置
100:記憶體單元陣列
110、120:主要單元區塊
200:感測放大器
200_1:第一感測放大器
200_2:第二感測放大器
210:第一鎖存器
220:第二鎖存器
300:命令解碼器
400:位址緩衝器
500:位址解碼器
600:控制電路系統
700:資料輸入/輸出電路系統
810:第一驅動電壓供應電路
820:第二驅動電壓供應電路
ADDR:位址
BL、BL1、BL2:位元線
BLB:互補位元線
BL1B:第一互補位元線
BL2B:第二互補位元線
CC:單元電容器
CMD:命令
CT:單元電晶體
DQ:資料
FA1_1、FA1_2:第一失效區
FA2_1、FA2_2:第二失效區
FA3_1、FA3_2:第三失效區
HBL:保持位元線
HBLB:互補保持位元線
LA1:第一鎖存器上拉驅動訊號
LA2:第二鎖存器上拉驅動訊號
LAB1:第一鎖存器下拉驅動訊號
LAB2:第二鎖存器下拉驅動訊號
MC:記憶體單元
N11:第一N型MOS電晶體
N12:第二N型MOS電晶體
N21:第三NMOS電晶體
N22:第四NMOS電晶體
P11:第一P型金屬氧化物半導體電晶體
P12:第二P型金屬氧化物半導體電晶體
P21:第三PMOS電晶體
P22:第四PMOS電晶體
RVL00_1、RVL01_1、RVL10_1、RVL11_1、RVL00_2、RVL01_2、RVL10_2、RVL11_2:恢復電壓位準
S110、S120、S130、S132、S134、S136、S138、S139、S140、S142、S144、S150、S152、S154、S210、S220、S230、S240、S310、S320、S410、S420、S510、S520、S610、S620、S630、S640、S710、S720、S730、S740:操作
SBL1:第一感測位元線
SBL2:第二感測位元線
SBLB1:第一互補感測位元線
SBLB2:第二互補感測位元線
SW1:第一開關
SW2:第二開關
SW3:第三開關
SW4:第四開關
SW5:第五開關
SW6:第六開關
SW10:功率開關
SWa:位元線開關
SWb:互補位元線開關
T0、T1、T2、T2'、T3、T4、T5、T6、T7、T8、T9、T10、T11:時間點
V00、V01、V10、V11、VL00、VL10、VL11、VM00、VM01、VM10、VM11:電壓位準
VBLB:互補位元線電壓
Vcell:單元電壓
VD_1:第一驅動電壓
VD_2:第二驅動電壓
VINTA:電源電壓
VINTA1:第一電源電壓
VINTA1_1:第一位準第一電源電壓
VINTA1_2:第二位準第一電源電壓
VINTA2_1:第三位準第二電源電壓
VINTA2_2:第四位準第二電源電壓
V_LSB:LSB電壓
V_MSB:MSB電壓
VPRE:預充電電壓
VPRE_1:第一預充電電壓
VPRE_2:第二預充電電壓
VSS:接地電壓
WL:字元線
/CAS:行位址選通訊號
/CS:晶片選擇訊號
/RAS:列位址選通訊號
/WE:寫入啟用訊號
「00」、「01」、「10」、「11」:位元組合
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中：圖1示出根據實施例的記憶體裝置。
圖2示出根據實施例的記憶體單元及具有開放位元線結構的感測放大器。
圖3為用於描述根據實施例的由感測放大器感測的記憶體單元的多位元資料的圖。
圖4示出根據實施例的感測放大器。
圖5A至圖5D為根據實施例的感測放大器的依序操作的流程圖。
圖6為根據實施例的感測2位元資料「00」的感測放大器的訊號的時序圖。
圖7示出根據實施例的記憶體裝置。
圖8為用於描述根據實施例的感測放大器中的通過單元及失效單元的圖。
圖9為用於描述根據實施例的驅動電壓的種類的圖。
圖10為根據實施例的記憶體裝置的感測操作的流程圖。
圖11為根據實施例的記憶體裝置的感測操作的流程圖。
圖12為根據實施例的記憶體裝置的感測操作的流程圖。
圖13為根據實施例的記憶體裝置的感測操作的流程圖。
圖14為根據實施例的記憶體裝置的訊號的時序圖。
圖15為根據實施例的在記憶體裝置中設置驅動電壓的方法 的流程圖。
圖16示出根據實施例的感測放大器。
圖17為根據實施例的感測放大器的依序操作方法的流程圖。
圖18為根據實施例的在位元線的感測及預充電操作中的訊號的時序圖。
圖19為根據實施例的位元線的訊號感測及預充電操作的時序圖。
在下文中，將參考隨附圖式詳細描述實施例。應注意，本文中所描述的全部實施例為實例實施例。
圖1示出根據實施例的記憶體裝置10。記憶體裝置10可包含將儲存於記憶體單元MC中的單元電壓Vcell感測為多位元資料的動態隨機存取記憶體(DRAM)。記憶體裝置10可稱作多階DRAM。舉例而言，可將多階DRAM應用於記憶體，諸如同步DRAM(synchronous DRAM；SDRAM)、雙倍資料速率(double data rate；DDR)SDRAM、低功率DDR SDRAM(low power DDR SDRAM；LPDDR SDRAM)、圖形DDR SDRAM(graphics DDR SDRAM；GDDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM等。
記憶體裝置10可回應於自外部裝置(例如中央處理單元(central processing unit；CPU)或記憶體控制器)接收到的命令CMD及位址而輸出資料DQ。記憶體裝置10可包含記憶體單元陣列100、第一感測放大器(BLSA)200_1、第二感測放大器200_2、 命令解碼器300、位址緩衝器400、位址解碼器500、控制電路系統600以及資料輸入/輸出(I/O)電路系統700。
記憶體單元陣列100包含列及行的二維(two-dimensional；2D)矩陣中的多個記憶體單元MC。記憶體單元陣列100包含連接至記憶體單元MC的多個字元線WL及位元線BL。記憶體單元MC中的每一者包含單元電晶體CT及單元電容器CC。單元電晶體CT的閘極連接至在記憶體單元陣列100的列方向上配置的字元線WL中的一者。單元電晶體CT的一個端部連接至在記憶體單元陣列100的行方向上配置的位元線BL中的一者。單元電晶體CT的另一個端部連接至單元電容器CC。單元電容器CC可儲存對應於多位元資料(例如2位元資料)的各種量的電荷。單元電容器CC可恢復至對應於多位元資料的量的電荷量，亦即，單元電壓Vcell。替代地，單元電容器CC可儲存對應於單位元資料的電荷量。單元電容器CC可恢復至對應於單位元資料的量的電荷量，亦即，單元電壓Vcell。
記憶體單元MC可儲存具有指定2位元資料的幅值的單元電壓Vcell。單元電壓Vcell可表述為包含最高有效位元(most significant bit；MSB)及最低有效位元(least significant bit；LSB)的2位元資料。根據實施例，記憶體單元MC可儲存包含至少「n」個位元(其中「n」為大於2的自然數)的多位元資料或單位元資料。
命令解碼器300可參考自外部裝置接收到的晶片選擇訊號/CS、列位址選通訊號/RAS、行位址選通訊號/CAS、寫入啟用訊號/WE等來判定命令CMD。命令解碼器300可產生對應於命令 CMD的控制訊號。命令CMD可包含有效命令、讀取命令、寫入命令、預充電命令或類似者。
位址緩衝器400自外部裝置接收位址ADDR。位址ADDR包含對記憶體單元陣列100的列進行尋址的列位址及對記憶體單元陣列100的行進行尋址的行位址。位址緩衝器400可將列位址及行位址傳輸至位址解碼器500。
位址解碼器500可包含回應於位址ADDR而分別選擇待存取的記憶體單元MC的字元線WL及位元線BL的列解碼器及行解碼器。列解碼器可解碼列位址，且啟用對應於列位址的記憶體單元MC的字元線WL。行解碼器可解碼行位址，且提供選擇對應於行位址的記憶體單元MC的位元線BL的行選擇訊號。
控制電路系統600可在命令解碼器300的控制下控制第一感測放大器200_1及第二感測放大器200_2。當第一感測放大器200_1及第二感測放大器200_2中的每一者感測對應記憶體單元MC的單元電壓Vcell時，控制電路系統600可控制第一感測放大器200_1及第二感測放大器200_2的操作。控制電路系統600可控制第一感測放大器200_1及第二感測放大器200_2，以依序執行預充電操作、偏移消除操作、MSB感測操作、LSB感測操作以及恢復操作。控制電路系統600可選擇性地打開或關閉對應於第一感測放大器200_1及第二感測放大器200_2中的任一者的圖4的感測放大器200的元件，例如第一鎖存器210及第二鎖存器220以及多個開關SWa、開關SWb、開關SW10及開關SW1至開關SW6。
第一感測放大器200_1及第二感測放大器200_2中的每 一者可將儲存於對應記憶體單元MC中的電荷感測為2位元資料。第一感測放大器200_1及第二感測放大器200_2中的每一者可感測2位元資料的LSB及MSB，且可將藉由組合MSB資料與LSB資料而產生的位元線電壓恢復為對應記憶體單元MC中的單元電壓。第一感測放大器200_1及第二感測放大器200_2中的每一者亦可將所感測的2位元資料傳輸至資料I/O電路系統700，使得所感測的2位元資料經由一個資料墊或多個資料墊自記憶體裝置10輸出。
第一感測放大器200_1可連接至第一位元線BL1，且第二感測放大器200_2可連接至第二位元線BL2。根據實施例，如圖2中所繪示，互補位元線可連接至具有開放位元線結構的記憶體裝置中的第一感測放大器200_1及第二感測放大器200_2中的每一者。
資料I/O電路系統700可在外部接收待寫入記憶體單元MC的資料DQ，且將資料DQ傳輸至記憶體單元陣列100。資料I/O電路系統700可經由資料墊將由第一感測放大器200_1或第二感測放大器200_2所感測的2位元資料輸出至記憶體裝置10的外部。根據實施例，當輸出所感測的2位元資料時，資料I/O電路系統700可經由單個資料墊串行輸出MSB資料及LSB資料。相反地，LSB資料及MSB資料可經由單個資料墊串行輸出。根據實施例，資料I/O電路系統700可經由兩個資料墊並行輸出所感測的2位元資料。舉例而言，MSB資料可經由第一資料墊輸出，且LSB資料可經由第二資料墊輸出。
在記憶體裝置10中，連接至第一感測放大器200_1的第 一位元線BL1的長度可與連接至第二感測放大器200_2的第二位元線BL2的長度不同，且因此，第一位元線BL1的電容可與第二位元線BL2的電容不同。因此，第一感測放大器200_1的感測特性可與第二感測放大器200_2的感測特性不同。此時，存在感測特性差可指存在感測裕量差。舉例而言，即使在對具有相同單元電壓Vcell的記憶體單元執行感測操作時，第一感測放大器200_1亦可執行正確的感測，但第二感測放大器200_2可執行不正確的感測。因此，補償由位元線之間的長度差所引起的感測特性差的方法為期望的。
根據實施例，為了補償由第一位元線BL1與第二位元線BL2之間的長度差所引起的感測特性差，記憶體裝置10可使用不同的驅動電壓分別驅動第一感測放大器200_1及第二感測放大器200_2。舉例而言，記憶體裝置10可將第一驅動電壓VD_1提供至第一感測放大器200_1，且將第二驅動電壓VD_2提供至第二感測放大器200_2。在實施例中，驅動電壓可包含預充電電壓、第一鎖存器驅動電壓以及第二鎖存器驅動電壓中的至少一者。換言之，在實施例中，在感測操作的預充電操作週期中可使用不同的預充電電壓分別對第一位元線BL1及第二位元線BL2進行充電。在實施例中，在MSB感測操作期間，第一感測放大器200_1的第一鎖存器可由具有第一電壓位準的第一鎖存器驅動電壓驅動，且第二感測放大器200_2的第一鎖存器可由具有與第一電壓位準不同的第二電壓位準的第一鎖存器驅動電壓驅動。在實施例中，在MSB感測操作或LSB感測操作期間，第一感測放大器200_1的第二鎖存器可由具有第三電壓位準的第二鎖存器驅動電壓驅動，且第二 感測放大器200_2的第二鎖存器可由具有與第三電壓位準不同的第四電壓位準的第二鎖存器驅動電壓驅動。將參考以下圖式詳細地描述特定實施例。
根據本發明實施例，記憶體裝置10可將第一驅動電壓VD_1提供至連接至第一位元線BL1的第一感測放大器200_1，且將第二驅動電壓VD_2提供至連接至第二位元線BL2的第二感測放大器200_2。因此，可補償由第一位元線BL1與第二位元線BL2之間的長度差所引起的感測特性差。
圖2示出根據實施例的多個記憶體單元MC及具有開放位元線結構的感測放大器200。圖2的感測放大器200可對應於圖1中的第一感測放大器200_1及第二感測放大器200_2中的任一者。圖2將參考圖1一起描述。可在控制電路系統600(在圖1中)的控制下將電源電壓VINTA、接地電壓VSS或預充電電壓VPRE施加至感測放大器200。
參考圖2，感測放大器200可經由一對位元線(例如位元線BL及互補位元線BLB)連接至記憶體單元MC。特定而言，感測放大器200可具有開放位元線結構，且可連接至記憶體單元MC。在開放位元線結構中，成對的位元線BL及互補位元線BLB分別單獨地安置於與感測放大器200相鄰的主要單元區塊110及主要單元區塊120中。在開放位元線結構中，當在所啟用的主要單元區塊110中包含記憶體單元MC的字元線WL時，可經由所選擇的位元線BL自記憶體單元MC讀取資料或將資料寫入至記憶體單元MC。此時，雖然經由所選擇的位元線BL存取記憶體單元MC，但互補位元線BLB可保持在預充電電壓VPRE的位準作 為參考電壓位準，此是因為在主要單元區塊120中不存在連接至互補位元線BLB的所選擇的記憶體單元。因此，感測放大器200可經由位元線BL使用共用電荷感測記憶體單元MC的單元電壓Vcell。
感測放大器200可將儲存於主要單元區塊110中的記憶體單元MC中的單元電壓Vcell感測為2位元資料的MSB及LSB，且可恢復對應於在記憶體單元MC中的所感測的MSB及LSB的單元電壓Vcell。感測放大器200可使用記憶體單元MC的單元電容、位元線對(例如位元線BL及位元線BLB)、保持位元線對(例如圖4中的保持位元線HBL及互補保持位元線HBLB)、第一感測位元線對(例如圖4中所繪示的第一感測位元線SBL1及第一互補感測位元線SBLB1)以及第二感測位元線對(例如圖4中所繪示的第二感測位元線SBL2及第二互補感測位元線SBLB2)的位元線電容以及此等電容的變化來執行第一電荷共用操作至第三電荷共用操作。感測放大器200可藉由執行第一電荷共用操作至第三電荷共用操作來感測2位元資料的MSB及LSB，且可恢復對應於在記憶體單元MC中的所感測的MSB及LSB資料的單元電壓Vcell。在下文中，將描述感測放大器200的第一電荷共用操作至第三電荷共用操作。
在感測放大器200中，第一電荷共用操作可在儲存於具有單元電容的單元電容器CC中的電荷與儲存於各自具有位元線電容的位元線BL及保持位元線HBL中的電荷之間發生。感測放大器200可藉由執行第一電荷共用操作來感測記憶體單元MC的MSB資料。
在感測放大器200中，第二電荷共用操作可包含在儲存於位元線BL及保持位元線HBL中的電荷與儲存於第一感測位元線SBL1中的電荷之間發生的電荷共用及在儲存於互補位元線BLB及互補保持位元線HBLB中的電荷與儲存於第一互補感測位元線SBLB1中的電荷之間發生的電荷共用。感測放大器200可藉由執行第二電荷共用操作來感測記憶體單元MC的LSB資料。
在感測放大器200中，第三電荷共用操作可在儲存於記憶體單元MC的位元線BL中的電荷、儲存於儲存記憶體單元MC的LSB資料的保持位元線HBL中的電荷、儲存於儲存記憶體單元MC的MSB資料的第二互補感測位元線SBLB2中的電荷、儲存於第一互補感測位元線SBLB1中的電荷、儲存於互補位元線BLB及互補保持位元線HBLB中的電荷以及儲存於第一感測位元線SBL1中的電荷當中發生。感測放大器200可藉由執行第三電荷共用操作來組合所感測的MSB資料與所感測的LSB資料。感測放大器200可在記憶體單元MC中恢復藉由所感測的MSB資料與所感測的LSB資料的組合產生的單元電壓Vcell。
在記憶體裝置10的讀取模式中，感測放大器200可回應於行選擇訊號而將第二感測位元線對(例如第二感測位元線SBL2及第二感測位元線SBLB2)及位元線對(例如位元線BL及位元線BLB)電連接至資料I/O電路系統700，其中第二感測位元線對(例如第二感測位元線SBL2及第二感測位元線SBLB2)儲存在第一電荷共用操作及第二電荷共用操作中所感測的記憶體單元MC的MSB資料，且位元線對(例如位元線BL及位元線BLB)儲存在第一電荷共用操作及第二電荷共用操作中所感測的記憶體單元 MC的LSB資料。資料I/O電路系統700可經由單個資料墊串行輸出或經由兩個資料墊並行輸出MSB資料及LSB資料。
圖3為用於描述根據實施例的由感測放大器感測的記憶體單元的多位元資料的圖。圖3將參考圖1及圖2一起描述。
參考圖3，記憶體單元MC的單元電壓Vcell可表述為2位元資料的MSB及LSB。單元電壓Vcell可表述為位元組合，亦即，「00」、「01」、「10」或「11」。舉例而言，具有電壓位準V00的單元電壓Vcell可指示位元組合「00」，具有電壓位準V01的單元電壓Vcell可指示位元組合「01」，具有電壓位準V10的單元電壓Vcell可指示位元組合「10」，且具有電壓位準V11的單元電壓Vcell可指示位元組合「11」。
當在感測記憶體單元MC的MSB資料的感測放大器200中，在儲存於單元電容器CC中的電荷與儲存於位元線BL及保持位元線HBL中的電荷之間執行第一電荷共用操作時，將位元線BL及保持位元線HBL捕獲為MSB電壓V_MSB。位元線BL可自預充電電壓VPRE的位準轉變至MSB電壓V_MSB。此時，互補位元線BLB可保持在預充電電壓VPRE的位準處。
舉例而言，歸因於對具有電壓位準V00的單元電壓Vcell的第一電荷共用操作，可將位元線BL的電壓位準捕獲為在電壓位準VM00處的MSB電壓V_MSB。舉例而言，歸因於對具有電壓位準V01的單元電壓Vcell的第一電荷共用操作，可將位元線BL的電壓位準捕獲為在電壓位準VM01處的MSB電壓V_MSB。舉例而言，歸因於對具有電壓位準V10的單元電壓Vcell的第一電荷共用操作，可將位元線BL的電壓位準捕獲為在電壓位準VM10 處的MSB電壓V_MSB。舉例而言，歸因於對具有電壓位準V11的單元電壓Vcell的第一電荷共用操作，可將位元線BL的電壓位準捕獲為在電壓位準VM11處的MSB電壓V_MSB。此時，互補位元線BLB可保持在預充電電壓VPRE的位準處。
當在感測記憶體單元MC的LSB資料的感測放大器200中執行第二電荷共用操作時，將所選擇的位元線BL捕獲為LSB電壓V_LSB，所述第二電荷共用操作包含在儲存於位元線BL及保持位元線HBL中的電荷與儲存於第一感測位元線SBL1中的電荷之間發生的電荷共用及在儲存於互補位元線BLB及互補保持位元線HBLB中的電荷與儲存於第一互補感測位元線SBLB1中的電荷之間發生的電荷共用。所選擇的位元線BL可自MSB電壓V_MSB轉變至LSB電壓V_LSB。
舉例而言，歸因於第二電荷共用操作，可將具有在電壓位準VM00處的MSB電壓V_MSB的位元線BL的電壓位準捕獲為在電壓位準VL00處的LSB電壓V_LSB。舉例而言，歸因於第二電荷共用操作，可將具有在電壓位準VM01處的MSB電壓V_MSB的位元線BL的電壓位準捕獲為在電壓位準VL10處的LSB電壓V_LSB。舉例而言，歸因於第二電荷共用操作，可將具有在電壓位準VM10處的MSB電壓V_MSB的位元線BL的電壓位準捕獲為在電壓位準VL10處的LSB電壓V_LSB。舉例而言，歸因於第二電荷共用操作，可將具有在電壓位準VM11處的MSB電壓V_MSB的位元線BL的電壓位準捕獲為在電壓位準VL11處的LSB電壓V_LSB。
當感測放大器200將記憶體單元MC的單元電壓Vcell感 測為2位元組合的MSB及LSB資料時，具有LSB電壓位準的保持位元線HBL及位元線BL的電壓位準充當與互補位元線BLB及互補保持位元線HBLB的電壓位準具有某一電壓差的自參考。
圖4示出根據實施例的感測放大器200。圖4的感測放大器200可對應於圖1中的第一感測放大器200_1或第二感測放大器200_2。圖4將參考圖1一起描述。
參考圖2及圖4，感測放大器200包含第一鎖存器210、第二鎖存器220以及包含位元線開關SWa、互補位元線開關SWb、功率開關SW10以及第一開關SW1至第六開關SW6的開關電路。
第一鎖存器210連接至第一鎖存器上拉驅動訊號LA1及第一鎖存器下拉驅動訊號LAB1，且包含第一P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)電晶體P11及第二P型金屬氧化物半導體電晶體P12以及第一N型MOS(N-type MOS；NMOS)電晶體N11及第二N型MOS電晶體N12。可在控制感測放大器200的操作的控制電路系統600(在圖1中)的控制下將電源電壓VINTA、接地電壓VSS或預充電電壓VPRE施加至第一鎖存器上拉驅動訊號LA1及第一鎖存器下拉驅動訊號LAB1。
第一PMOS電晶體P11的一個端部連接至第一鎖存器上拉驅動訊號LA1的線，第一PMOS電晶體P11的另一個端部連接至第一感測位元線SBL1，且第一PMOS電晶體P11的閘極連接至第一互補感測位元線SBLB1。第二PMOS電晶體P12的一個端部連接至第一鎖存器上拉驅動訊號LA1的線，第二PMOS電晶體P12的另一個端部連接至第一互補感測位元線SBLB1，且第二PMOS電晶體P12的閘極連接至第一感測位元線SBL1。
第一NMOS電晶體N11的一個端部連接至功率開關SW10，第一NMOS電晶體N11的另一個端部連接至第一感測位元線SBL1，且第一NMOS電晶體N11的閘極連接至保持位元線HBL。第二NMOS電晶體N12的一個端部連接至功率開關SW10，第二NMOS電晶體N12的另一個端部連接至第一互補感測位元線SBLB1，且第二NMOS電晶體N12的閘極連接至互補保持位元線HBLB。
位元線開關SWa連接於位元線BL與保持位元線HBL之間，且在控制電路系統600的控制下打開或關閉。互補位元線開關SWb連接於互補位元線BLB與互補保持位元線HBLB之間，且在控制電路系統600的控制下打開或關閉。功率開關SW10連接於第一NMOS電晶體N11及第二NMOS電晶體N12的相應端部以及第一鎖存器下拉驅動訊號LAB1的線當中，且在控制電路系統600的控制下打開或關閉。
第一開關SW1連接於保持位元線HBL與第一感測位元線SBL1之間，且在控制電路系統600的控制下打開或關閉。第二開關SW2連接於互補保持位元線HBLB與第一互補感測位元線SBLB1之間，且在控制電路系統600的控制下打開或關閉。第三開關SW3連接於保持位元線HBL與第一互補感測位元線SBLB1之間，且在控制電路系統600的控制下打開或關閉。第四開關SW4連接於互補保持位元線HBLB與第一感測位元線SBL1之間，且在控制電路系統600的控制下打開或關閉。
第二鎖存器220連接至第二鎖存器上拉驅動訊號LA2及第二鎖存器下拉驅動訊號LAB2，且包含第三PMOS電晶體P21及 第四PMOS電晶體P22以及第三NMOS電晶體N21及第四NMOS電晶體N22。
第三PMOS電晶體P21的一個端部連接至第二鎖存器上拉驅動訊號LA2的線，第三PMOS電晶體P21的另一個端部連接至第二感測位元線SBL2，且第三PMOS電晶體P21的閘極連接至第二互補感測位元線SBLB2。第四PMOS電晶體P22的一個端部連接至第二鎖存器上拉驅動訊號LA2的線，第四PMOS電晶體P22的另一個端部連接至第二互補感測位元線SBLB2，且第四PMOS電晶體P22的閘極連接至第二感測位元線SBL2。
第三NMOS電晶體N21的一個端部連接至第二鎖存器下拉驅動訊號LAB2的線，第三NMOS電晶體N21的另一個端部連接至第二感測位元線SBL2，且第三NMOS電晶體N21的閘極連接至第二互補感測位元線SBLB2。第四NMOS電晶體N22的一個端部連接至第二鎖存器下拉驅動訊號LAB2的線，第四NMOS電晶體N22的另一個端部連接至第二互補感測位元線SBLB2，且第四NMOS電晶體N22的閘極連接至第二感測位元線SBL2。
第五開關SW5連接於第一感測位元線SBL1與第二感測位元線SBL2之間，且在控制電路系統600的控制下打開或關閉。第六開關SW6連接於第一互補感測位元線SBLB1與第二互補感測位元線SBLB2之間，且在控制電路系統600的控制下打開或關閉。
圖5A至圖5D為根據實施例的感測放大器的依序操作的流程圖。
根據參考圖2至圖4的圖5A，在操作S110中，感測放 大器200可執行預充電操作。感測放大器200可用預充電電壓VPRE對位元線BL、保持位元線HBL、互補位元線BLB、互補保持位元線HBLB、第一感測位元線SBL1、第一互補感測位元線SBLB1、第二感測位元線SBL2、第二互補感測位元線SBLB2、第一鎖存器上拉驅動訊號LA1、第一鎖存器下拉驅動訊號LAB1、第二鎖存器上拉驅動訊號LA2以及第二鎖存器下拉驅動訊號LAB2進行預充電。
在操作S120中，感測放大器200可執行偏移消除操作。在具有參考圖2所描述的開放位元線結構的感測放大器200中，諸如製程變化、溫度或電晶體之間的臨限電壓差的雜訊可在一對位元線(亦即，位元線BL及互補位元線BLB)之間以不同方式出現。位元線BL與互補位元線BLB之間的此類不同雜訊可在感測放大器200的感測操作期間充當偏移雜訊，由此減小有效感測裕量。因此，感測放大器200執行偏移消除操作，以在感測操作之前增加有效感測裕量。
在操作S130中，感測放大器200可執行第一感測操作，以感測指示儲存於記憶體單元MC中的單元電壓Vcell的2位元組合的MSB。此MSB感測操作可包含在儲存於記憶體單元MC中的電荷與儲存於位元線BL及保持位元線HBL中的電荷之間發生的第一電荷共用操作。
第一電荷共用操作在儲存於具有單元電容的單元電容器CC中的電荷與儲存於各自具有位元線電容的位元線BL及保持位元線HBL中的電荷之間發生。由於第一電荷共用操作，因此位元線BL及保持位元線HBL的電壓位準可作為對應於位元組合「00」、 「01」、「10」或「11」的MSB電壓V_MSB(在圖3中)而出現。感測放大器200可感測且放大MSB電壓V_MSB與互補位元線BLB的互補位元線電壓VBLB之間的差，且可鎖存具有電源電壓VINTA或接地電壓VSS的位準的邏輯「1」或邏輯「0」的MSB資料。
在操作S140中，感測放大器200可執行第二感測操作，以感測指示儲存於記憶體單元MC中的單元電壓Vcell的2位元組合的LSB。LSB感測操作可包含第二電荷共用操作。
第二電荷共用操作可包含在儲存於位元線BL及保持位元線HBL中的電荷與儲存於第一感測位元線SBL1中的電荷之間發生的電荷共用及在儲存於互補位元線BLB及互補保持位元線HBLB中的電荷與儲存於第一互補感測位元線SBLB1中的電荷之間發生的電荷共用。
由於第二電荷共用操作，因此位元線BL及保持位元線HBL的電壓位準可作為對應於位元組合「00」、「01」、「10」或「11」的LSB電壓V_LSB(在圖3中)而出現。感測放大器200可感測且放大LSB電壓V_LSB與互補位元線電壓VBLB及互補保持位元線HBLB中的每一者之間的差，且可鎖存具有電源電壓VINTA或接地電壓VSS的位準的邏輯「1」或邏輯「0」的LSB資料。
在操作S150中，感測放大器200可藉由將單元電壓Vcell重寫至記憶體單元MC來執行恢復操作，所述單元電壓Vcell藉由組合所感測的MSB資料與所感測的LSB資料而產生。恢復操作可包含第三電荷共用操作。
由於在操作S130及操作S140中感測MSB及LSB資料， 因此將具有對應邏輯位準的LSB資料儲存於位元線BL及保持位元線HBL中，且將具有對應邏輯位準的MSB資料儲存於第一感測位元線SBL1、互補位元線BLB、互補保持位元線HBLB以及第一互補感測位元線SBLB1中。
可使用記憶體單元MC的單元電容、位元線對(例如位元線BL及位元線BLB)的位元線電容、保持位元線對(例如保持位元線HBL及保持位元線HBLB)的位元線電容以及第一感測位元線對(例如第一感測位元線SBL1及第一感測位元線SBLB1)的位元線電容以及電容的變化來執行第三電荷共用操作。可組合由第三電荷共用操作感測的MSB及LSB資料。感測放大器200可在記憶體單元MC中恢復藉由組合所感測的MSB資料與所感測的LSB資料而產生的單元電壓Vcell。
為便於描述，將結合圖2及圖6描述圖5B至圖5D的詳細流程圖。
圖6為根據實施例的感測2位元資料「00」的感測放大器的訊號的時序圖。為便於描述，將詳細描述感測2位元資料「00」的感測放大器的操作。
1.預充電操作
參考圖5A及圖6中的時間點T0，在操作S110中，感測放大器200可用預充電電壓VPRE對位元線BL、保持位元線HBL、互補位元線BLB、互補保持位元線HBLB、第一感測位元線SBL1、第一互補感測位元線SBLB1、第二感測位元線SBL2、第二互補感測位元線SBLB2、第一鎖存器上拉驅動訊號LA1、第一鎖存器下拉驅動訊號LAB1、第二鎖存器上拉驅動訊號LA2以及第二鎖存 器下拉驅動訊號LAB2進行預充電。
可將預充電電壓VPRE設置為作為電源電壓VINTA的位準的一半的電壓位準。舉例而言，當電源電壓VINTA為1伏特時，可將預充電電壓VPRE設置為0.5伏特。根據實施例，感測放大器200可更包含預充電電路，所述預充電電路可用預充電電壓VPRE對保持位元線HBL、互補保持位元線HBLB、第一感測位元線SBL1、第一互補感測位元線SBLB1、第二感測位元線SBL2、第二互補感測位元線SBLB2、第一鎖存器上拉驅動訊號LA1、第一鎖存器下拉驅動訊號LAB1、第二鎖存器上拉驅動訊號LA2以及第二鎖存器下拉驅動訊號LAB2進行預充電。
在預充電操作中，第一鎖存器210及第二鎖存器220可處於關斷狀態，位元線開關SWa、互補位元線開關SWb以及功率開關SW10處於接通狀態，且第一開關SW1至第六開關SW6處於關斷狀態。當第一鎖存器210處於關斷狀態時，將預充電電壓VPRE施加至第一鎖存器上拉驅動訊號LA1及第一鎖存器下拉驅動訊號LAB1。當第二鎖存器220處於關斷狀態時，將預充電電壓VPRE施加至第二鎖存器上拉驅動訊號LA2及第二鎖存器下拉驅動訊號LAB2。
2.偏移消除操作
參考圖5A及圖6中的時間點T1，在操作S120中，感測放大器200執行偏移消除操作。如圖2中所繪示，感測放大器200具有開放位元線結構，使得感測放大器200連接至分別位於與感測放大器200相鄰的單元區塊110及單元區塊120中的位元線BL及互補位元線BLB的對。在開放位元線結構中，可在感測放大器 200的感測操作期間使相對於位元線BL及互補位元線BLB中的雜訊的偏移雜訊最大化，且因此，減小感測放大器200的有效感測裕量。
為增加感測放大器200的有效感測裕量，感測放大器200打開第一鎖存器210以及第一開關SW1及第二開關SW2以執行偏移消除操作。將第一電源電壓VINTA1施加至第一鎖存器210的第一鎖存器上拉驅動訊號LA1，且將接地電壓VSS施加至第一鎖存器210的第一鎖存器下拉驅動訊號LAB1。
歸因於第一鎖存器210中的位元線對(亦即，位元線BL及位元線BLB)的偏移雜訊，相較於位元線BL，互補位元線BLB可上升或下降至某一位準，且因此，在位元線BL與互補位元線BLB之間存在電壓差。可將電壓差解譯為由偏移雜訊產生的偏移電壓。當將位元線BL及互補位元線BLB設置為具有對應於偏移電壓的差時，移除感測放大器200的偏移雜訊。換言之，感測放大器200可經由偏移消除操作補償偏移。
3.第一電荷共用操作
參考圖5B及圖6中的時間點T2，在操作S132中，感測放大器200在記憶體單元MC與位元線BL之間執行第一電荷共用操作。感測放大器200關閉第一鎖存器210以及第一開關SW1及第二開關SW2。此時，啟用連接至記憶體單元MC的字元線WL，且電荷共用在儲存於記憶體單元MC的單元電容器CC中的電荷與儲存於位元線BL及保持位元線HBL中的電荷之間發生。
當將0伏特的單元電壓Vcell儲存於記憶體單元MC中時，位元線BL及保持位元線HBL的電壓位準可自預充電電壓 VPRE的位準下降某一位準。此時，互補位元線BLB及互補保持位元線HBLB可保持在預充電電壓VPRE的位準處。
4.電荷保持操作
參考圖5B及圖6中的時間點T3，在操作S134中，感測放大器200保持由第一電荷共用操作產生的位元線BL及保持位元線HBL的電荷。感測放大器200關閉位元線開關SWa及互補位元線開關SWb。
5.MSB感測操作
參考圖5B及圖6中的時間點T4，在操作S136中，感測放大器200藉由感測指示儲存於記憶體單元MC中的單元電壓Vcell的2位元組合的MSB來執行MSB感測操作。感測放大器200打開第一鎖存器210以及第三開關SW3及第四開關SW4以執行MSB感測操作。將第一電源電壓VINTA1施加至第一鎖存器210的第一鎖存器上拉驅動訊號LA1，且將接地電壓VSS施加至第一鎖存器210的第一鎖存器下拉驅動訊號LAB1。保持位元線HBL藉由第三開關SW3連接至第一互補感測位元線SBLB1，且互補保持位元線HBLB藉由第四開關SW4連接至第一感測位元線SBL1。
第一鎖存器210可將第一感測位元線SBL1的電壓增加至邏輯「1」位準，且將第一互補感測位元線SBLB1的電壓減小至邏輯「0」位準。連接至第一感測位元線SBL1的互補保持位元線HBLB的電壓可上升至邏輯「1」位準，且連接至第一互補感測位元線SBLB1的保持位元線HBL的電壓可下降至邏輯「0」位準。
6.第一MSB鎖存操作
參考圖5B及圖6中的時間點T5，在操作S138中，感測放大器200藉由鎖存2位元資料的MSB來執行第一MSB鎖存操作。感測放大器200關閉第一鎖存器210及功率開關SW10，且打開第二鎖存器220以及第五開關SW5及第六開關SW6以執行第一MSB鎖存操作。將第二電源電壓VINTA2施加至第二鎖存器220的第二鎖存器上拉驅動訊號LA2，且將接地電壓VSS施加至第二鎖存器220的第二鎖存器下拉驅動訊號LAB2。第一感測位元線SBL1藉由第五開關SW5連接至第二感測位元線SBL2，且第一互補感測位元線SBLB1藉由第六開關SW6連接至第二互補感測位元線SBLB2。可關閉功率開關SW10以阻止中斷處於接通狀態的第二鎖存器220的操作的洩漏電流路徑。
第二鎖存器220可基於第二感測位元線SBL2與第二互補感測位元線SBLB2之間的電壓差來執行感測，且可將第二感測位元線SBL2的電壓增加至邏輯「1」位準，且將第二互補感測位元線SBLB2的電壓減小至邏輯「0」位準。連接至第二感測位元線SBL2的第一感測位元線SBL1及互補保持位元線HBLB的電壓可變為邏輯「1」位準。連接至第二互補感測位元線SBLB2的第一互補感測位元線SBLB1及保持位元線HBL的電壓可變為邏輯「0」位準。
7.第二MSB鎖存操作
參考圖5B及圖6中的時間點T6，在操作S139中，感測放大器200執行第二MSB鎖存操作。感測放大器200關閉第三開關SW3至第六開關SW6以執行第二MSB鎖存操作。第二感測位元線SBL2的電壓可保持在邏輯「1」位準處，第二互補感測位元 線SBLB2的電壓可保持在邏輯「0」位準處，第一感測位元線SBL1的電壓可保持在邏輯「1」位準處，第一互補感測位元線SBLB1的電壓可保持在邏輯「0」位準處，保持位元線HBL的電壓可保持在邏輯「0」位準處，且互補保持位元線HBLB的電壓可保持在邏輯「1」位準處。
邏輯「0」位準可作為記憶體單元MC的MSB資料鎖存於第二鎖存器220的第二互補感測位元線SBLB2中。
8.第二電荷共用操作
參考圖5C及圖6中的時間點T7，在操作S142中，感測放大器200在第一感測位元線SBL1、保持位元線HBL以及位元線BL當中且在第一互補感測位元線SBLB1、互補保持位元線HBLB以及互補位元線BLB當中執行第二電荷共用操作。感測放大器200打開位元線開關SWa、互補位元線開關SWb以及第一開關SW1及第二開關SW2。
位元線BL、保持位元線HBL以及第一感測位元線SBL1藉由位元線開關SWa及第一開關SW1彼此連接。互補位元線BLB、互補保持位元線HBLB以及第一互補感測位元線SBLB1藉由互補位元線開關SWb及第二開關SW2彼此連接。
電荷共用在儲存於位元線BL中的電荷、儲存於保持位元線HBL中的電荷以及儲存於第一感測位元線SBL1中的電荷當中發生。電荷共用亦在儲存於互補位元線BLB中的電荷、儲存於互補保持位元線HBLB中的電荷以及儲存於第一互補感測位元線SBLB1中的電荷當中發生。
9.LSB感測操作
參考圖5C及圖6中的時間點T8，在操作S144中，感測放大器200藉由感測指示儲存於記憶體單元MC中的單元電壓Vcell的2位元組合的LSB來執行LSB感測操作。感測放大器200打開第一鎖存器210、功率開關SW10以及第三開關SW3及第四開關SW4，且關閉第一開關SW1及第二開關SW2以執行LSB感測操作。
將第一電源電壓VINTA1施加至第一鎖存器210的第一鎖存器上拉驅動訊號LA1，且將接地電壓VSS施加至第一鎖存器210的第一鎖存器下拉驅動訊號LAB1。位元線BL、保持位元線HBL以及第一互補感測位元線SBLB1藉由位元線開關SWa及第三開關SW3彼此連接。互補位元線BLB、互補保持位元線HBLB以及第一感測位元線SBL1藉由互補位元線開關SWb及第四開關SW4彼此連接。
第一鎖存器210可將第一感測位元線SBL1的電壓增加至邏輯「1」位準，且將第一互補感測位元線SBLB1的電壓減小至邏輯「0」位準。
連接至第一感測位元線SBL1的互補位元線BLB及互補保持位元線HBLB的電壓可上升至邏輯「1」位準。連接至第一互補感測位元線SBLB1的位元線BL及保持位元線HBL的電壓可下降至邏輯「0」位準。
邏輯「0」位準可作為記憶體單元MC的LSB資料鎖存於第一鎖存器210的位元線BL中。
10.MSB及LSB組合操作
參考圖5D及圖6中的時間點T9，在操作S152中，感測 放大器200可組合記憶體單元MC的所感測的MSB資料與記憶體單元MC的所感測的LSB資料。感測放大器200可關閉第一鎖存器210、功率開關SW10以及第三開關SW3，且打開第二開關SW2及第六開關SW6，以組合所感測的MSB資料與所感測的LSB資料。
第二鎖存器220的第二互補感測位元線SBLB2將MSB資料鎖存於邏輯「0」位準處，且第一鎖存器210的第一互補感測位元線SBLB1將LSB資料鎖存於邏輯「0」位準處。
第二互補感測位元線SBLB2、第一感測位元線對(亦即，第一感測位元線SBL1及第一感測位元線SBLB1)、互補保持位元線HBLB以及互補位元線BLB可藉由互補位元線開關SWb以及第二開關SW2、第四開關SW4以及第六開關SW6彼此連接。連接至第二互補感測位元線SBLB2的第一感測位元線對(亦即，第一感測位元線SBL1及第一感測位元線SBLB1)、互補保持位元線HBLB以及互補位元線BLB的電壓可下降至邏輯「0」位準。此時，位元線BL及保持位元線HBL的電壓可保持在邏輯「0」位準處。
11.第三電荷共用操作
參考圖5D及圖6中的時間點T10，在操作S154中，感測放大器200在第一感測位元線對(亦即，第一感測位元線SBL1及第一感測位元線SBLB1)、保持位元線對(亦即，保持位元線HBL及保持位元線HBLB)以及位元線對(亦即，位元線BL及位元線BLB)當中執行第三電荷共用操作。感測放大器200可關閉第一鎖存器210及第六開關SW6，且打開第一開關SW1及第三開關SW3， 以執行第三電荷共用操作。
位元線對(亦即，位元線BL及位元線BLB)、保持位元線對(亦即，保持位元線HBL及保持位元線HBLB)以及第一感測位元線對(亦即，第一感測位元線SBL1及第一感測位元線SBLB1)可藉由位元線開關SWa、互補位元線開關SWb以及第一開關SW1至第四開關SW4彼此連接。
感測放大器200可使用記憶體單元MC的單元電容、位元線對(例如位元線BL及位元線BLB)的位元線電容、保持位元線對(例如保持位元線HBL及保持位元線HBLB)的位元線電容以及第一感測位元線對(例如第一感測位元線SBL1及第一感測位元線SBLB1)的位元線電容以及電容的變化來執行第三電荷共用操作。由於第三電荷共用操作，因此位元線對(亦即，位元線BL及位元線BLB)、保持位元線對(亦即，保持位元線HBL及保持位元線HBLB)以及第一感測位元線對(亦即，第一感測位元線SBL1及第一感測位元線SBLB1)的電壓變為接地電壓VSS的位準。具有接地電壓VSS的位準的位元線BL的電壓在記憶體單元MC中恢復為單元電壓Vcell。
如上文所描述，感測放大器200將儲存於記憶體單元MC中的0伏特的單元電壓Vcell感測為MSB及LSB位元「00」，且在記憶體單元MC中將對應於所感測的MSB及LSB位元「00」的位元線BL的0伏特恢復為單元電壓Vcell。感測放大器200的上文所描述的操作可在圖6中的時間點T11處終止。
圖7示出根據實施例的記憶體裝置10。記憶體裝置10可包含第一感測放大器200_1、第二感測放大器200_2、第一驅動電 壓供應電路810以及第二驅動電壓供應電路820。
第一感測放大器200_1可連接至第一位元線BL1及第一互補位元線BL1B，且第二感測放大器200_2可連接至第二位元線BL2及第二互補位元線BL2B。
對應於自記憶體單元至第一感測放大器200_1的長度的第一位元線BL1的長度可比對應於自記憶體單元至第二感測放大器200_2的長度的第二位元線BL2的長度更短。位元線之間的此長度差引起位元線之間的電容差，且位元線之間的電容差引起感測放大器之間的感測特性差。為了補償由位元線之間的長度差引起的感測特性差，第一感測放大器200_1及第二感測放大器200_2可分別由不同的驅動電壓驅動。
對於此操作，第一驅動電壓供應電路810可產生第一驅動電壓VD_1且將第一驅動電壓VD_1提供至第一感測放大器200_1。如下文參考圖9所描述，第一驅動電壓VD_1可包含第一預充電電壓VPRE_1、第一位準第一電源電壓VINTA1_1以及第三位準第二電源電壓VINTA2_1中的至少一者。在實施例中，第一驅動電壓供應電路810可在圖1中的控制電路系統600的控制下將第一驅動電壓VD_1提供至第一感測放大器200_1。
類似地，第二驅動電壓供應電路820可產生第二驅動電壓VD_2且將第二驅動電壓VD_2提供至第二感測放大器200_2。如下文參考圖9所描述，第二驅動電壓VD_2可包含第二預充電電壓VPRE_2、第二位準第一電源電壓VINTA1_2以及第四位準第二電源電壓VINTA2_2中的至少一者。在實施例中，第二驅動電壓供應電路820可在圖1中的控制電路系統600的控制下將第二 驅動電壓VD_2提供至第二感測放大器200_2。
第二驅動電壓VD_2可具有與第一驅動電壓VD_1不同的一或多個值。第一驅動電壓VD_1與第二驅動電壓VD_2之間的差可對應於用於補償第一位元線BL1與第二位元線BL2之間的長度差的位準。因此，記憶體裝置10的設計者可相對於單元電壓測試每一位元線中的失效單元的分佈，且基於失效單元的分佈來設置第一驅動電壓VD_1與第二驅動電壓VD_2之間的差。下文將參考圖8及圖13對此進行詳細描述。
儘管第一驅動電壓供應電路810及第二驅動電壓供應電路820在圖7中示出為單獨區塊，但實施例不限於此。根據實施例，第一驅動電壓供應電路810及第二驅動電壓供應電路820可整合為產生且提供第一驅動電壓VD_1及第二驅動電壓VD2的單個驅動電壓供應電路。
根據本發明實施例，記憶體裝置10使用具有不同位準的電壓分別驅動分別連接至具有彼此不同的長度的位元線的感測放大器，由此補償由位元線之間的長度差引起的感測特性差。
圖8為用於描述根據實施例的感測放大器中的通過單元及失效單元的圖。圖8示出在感測多位元資料的記憶體裝置中的針對感測放大器中的四個狀態「00」、「01」、「10」以及「11」的恢復電壓位準RVL00_1、恢復電壓位準RVL01_1、恢復電壓位準RVL10_1、恢復電壓位準RVL11_1、恢復電壓位準RVL00_2、恢復電壓位準RVL01_2、恢復電壓位準RVL10_2以及恢復電壓位準RVL11_2，以及在中間區域出現失效的第一失效區FA1_1、第一失效區FA1_2、第二失效區FA2_1、第二失效區FA2_2、第三失效 區FA3_1以及第三失效區FA3_2。圖8將參考圖7一起描述。圖8中所示出的每一狀態中的通過單元及失效單元的分佈僅為實例，且並不表示一般趨勢。
如圖8中所繪示，感測特性在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。第一感測放大器200_1與第二感測放大器200_2之間的感測特性差可由分別連接至第一感測放大器200_1及第二感測放大器200_2的位元線之間的長度差引起。
舉例而言，相對於第一感測放大器200_1的第一失效區FA1_1可與相對於第二感測放大器200_2的第一失效區FA1_2不同，其中第一失效區FA1_1及第一失效區FA1_2在「00」資料與「01」資料之間。相對於第一感測放大器200_1的第二失效區FA2_1可與相對於第二感測放大器200_2的第二失效區FA2_2不同，其中第二失效區FA2_1及第二失效區FA2_2在「01」資料與「10」資料之間。相對於第一感測放大器200_1的第三失效區FA3_1可與相對於第二感測放大器200_2的第三失效區FA3_2不同，其中第三失效區FA3_1及第三失效區FA3_2在「10」資料與「11」資料之間。
此處，相對於第一感測放大器200_1的第一失效區FA1_1、第二失效區FA2_1或第三失效區FA3_1分別與相對於第二感測放大器200_2的第一失效區FA1_2、第二失效區FA2_2或第三失效區FA3_2不同可表示在記憶體單元陣列100中，相對於第一感測放大器200_1的失效記憶體單元分佈與相對於第二感測放大器200_2的失效記憶體單元分佈不同。舉例而言，第一失效 區FA1_1、第二失效區FA2_1或第三失效區FA3_1的位置(相對於第一感測放大器200_1)及大小中的至少一者可分別與第一失效區FA1_2、第二失效區FA2_2或第三失效區FA3_2的位置(相對於第二感測放大器200_2)及大小中的至少一者不同。
另外，分別相對於第一感測放大器200_1及第二感測放大器200_2，針對「00」資料的恢復電壓位準RVL00_1與恢復電壓位準RVL00_2可彼此不同，針對「01」資料的恢復電壓位準RVL01_1與恢復電壓位準RVL01_2可彼此不同，針對「10」資料的恢復電壓位準RVL10_1與恢復電壓位準RVL10_2可彼此不同，且針對「11」資料的恢復電壓位準RVL11_1與恢復電壓位準RVL11_2可彼此不同。
為了補償前述感測特性差(亦即，失效區的位置、失效區的大小以及針對狀態的恢復電壓位準中的至少一者)，記憶體裝置可分別將不同的驅動電壓施加至第一感測放大器200_1及第二感測放大器200_2。
舉例而言，參考圖10，可使用不同的預充電電壓分別在第一感測放大器200_1及第二感測放大器200_2中執行預充電操作。舉例而言，參考圖11，可在MSB感測操作中分別將不同的驅動電壓施加至第一感測放大器200_1及第二感測放大器200_2。舉例而言，參考圖12，可在LSB感測操作中分別將不同的驅動電壓施加至第一感測放大器200_1及第二感測放大器200_2。舉例而言，參考圖13，可在恢復操作中分別將不同的驅動電壓施加至第一感測放大器200_1及第二感測放大器200_2。將參考以下圖式詳細地描述上述實例的實施例。
記憶體裝置的設計者可在設計階段測試如圖8中所繪示的感測放大器的感測特性。舉例而言，基於根據測試所判定的如圖8中所繪示的失效記憶體單元分佈，設計者可判定待施加至第一感測放大器200_1的第一驅動電壓VD_1的位準及待施加至第二感測放大器200_2的第二驅動電壓VD_2的位準中的至少一者。如上文所描述，當基於相對於每一感測放大器判定的感測特性來以不同方式設置分別驅動感測放大器的電壓時，可補償由位元線之間的長度差引起的感測特性差。
圖9為用於描述根據實施例的驅動電壓(例如第一驅動電壓VD_1及第二驅動電壓VD_2)的種類的圖。圖9將參考圖7一起描述。
施加至第一感測放大器200_1的第一驅動電壓VD_1可包含第一預充電電壓VPRE_1、第一位準第一電源電壓VINTA1_1以及第三位準第二電源電壓VINTA2_1中的至少一者。施加至第二感測放大器200_2的第二驅動電壓VD_2可包含第二預充電電壓VPRE_2、第二位準第一電源電壓VINTA1_2以及第四位準第二電源電壓VINTA2_2中的至少一者。
此時，第一預充電電壓VPRE_1及第二預充電電壓VPRE_2可對應於預充電電壓VPRE。第一位準第一電源電壓VINTA1_1及第二位準第一電源電壓VINTA1_2可對應於圖6中的第一電源電壓VINTA1。第三位準第二電源電壓VINTA2_1及第四位準第二電源電壓VINTA2_2可對應於圖6中的第二電源電壓VINTA2。
將參考以下圖式詳細地描述用於使用具有不同電壓位準 的驅動電壓來驅動感測放大器的實施例。
圖10為根據實施例的記憶體裝置的感測操作的流程圖。圖10將參考圖7及圖9一起描述。
在對連接至第一位元線BL1的記憶體單元執行的感測操作的預充電操作週期中，記憶體裝置10可在操作S210中使用第一預充電電壓VPRE_1對第一位元線BL1進行預充電。對於此操作，第一驅動電壓供應電路810可將第一預充電電壓VPRE_1供應至第一感測放大器200_1。
記憶體裝置10可在操作S220中經由連接至第一位元線BL1的第一感測放大器200_1對連接至第一位元線BL1的記憶體單元執行多位元感測。操作S220可包含對應於圖5A中的操作S120至操作S150的一系列製程。
在對連接至第二位元線BL2的記憶體單元執行的感測操作的預充電操作週期中，記憶體裝置10可在操作S230中使用第二預充電電壓VPRE_2對第二位元線BL2進行預充電。對於此操作，第二驅動電壓供應電路820可將第二預充電電壓VPRE_2供應至第二感測放大器200_2。
在實施例中，第二預充電電壓VPRE_2可具有與第一預充電電壓VPRE_1不同的電壓位準，且第一預充電電壓VPRE_1與第二預充電電壓VPRE_2之間的差可對應於用於補償由第一位元線BL1的長度與第二位元線BL2的長度之間的差引起的感測特性差的位準。
記憶體裝置10可在操作S240中經由連接至第二位元線BL2的第二感測放大器200_2對連接至第二位元線BL2的記憶體 單元執行多位元感測。操作S240可包含對應於圖5A中的操作S120至操作S150的一系列製程。
儘管在圖10中操作S230及操作S240在操作S210及操作S220之後依序執行，但實施例不限於此。舉例而言，操作S230及操作S240可與操作S210及操作S220同時執行。換言之，操作S230及操作S240可與操作S210及操作S220並行地執行。
圖11為根據實施例的記憶體裝置的感測操作的流程圖。圖11將參考圖7及圖9一起描述。
在連接至第一位元線BL1的第一感測放大器200_1的MSB感測操作及/或LSB感測操作中，記憶體裝置10可在操作S310中將第一位準第一電源電壓VINTA1_1施加至第一感測放大器200_1。在實施例中，在第一感測放大器200_1的MSB感測操作及/或LSB感測操作中，可將第一位準第一電源電壓VINTA1_1施加至第一感測放大器200_1的第一鎖存器中的第一鎖存器上拉驅動訊號。
在連接至第二位元線BL2的第二感測放大器200_2的MSB感測操作及/或LSB感測操作中，記憶體裝置10可在操作S320中將第二位準第一電源電壓VINTA1_2施加至第二感測放大器200_2。在實施例中，在第二感測放大器200_2的MSB感測操作及/或LSB感測操作中，可將第二位準第一電源電壓VINTA1_2施加至第二感測放大器200_2的第一鎖存器中的第一鎖存器上拉驅動訊號。
在實施例中，第二位準第一電源電壓VINTA1_2可具有與第一位準第一電源電壓VINTA1_1不同的電壓位準，且第一位 準第一電源電壓VINTA1_1與第二位準第一電源電壓VINTA1_2之間的差可對應於用於補償由第一位元線BL1的長度與第二位元線BL2的長度之間的差引起的感測特性差的位準。
儘管在圖11中操作S320在操作S310之後依序執行，但實施例不限於此。舉例而言，操作S310可與操作S320同時執行。換言之，操作S310可與操作S320並行地執行。
圖12為根據實施例的記憶體裝置的感測操作的流程圖。圖12將參考圖7及圖9一起描述。
在連接至第一位元線BL1的第一感測放大器200_1的MSB感測操作中，記憶體裝置10可在操作S410中將第三位準第二電源電壓VINTA2_1施加至第一感測放大器200_1。在實施例中，在第一感測放大器200_1的MSB感測操作中，可將第三位準第二電源電壓VINTA2_1施加至第一感測放大器200_1的第二鎖存器中的第二鎖存器上拉驅動訊號。
在連接至第二位元線BL2的第二感測放大器200_2的MSB感測操作中，記憶體裝置10可在操作S420中將第四位準第二電源電壓VINTA2_2施加至第二感測放大器200_2。在實施例中，在第二感測放大器200_2的MSB感測操作中，可將第四位準第二電源電壓VINTA2_2施加至第二感測放大器200_2的第二鎖存器中的第二鎖存器上拉驅動訊號。
在實施例中，第四位準第二電源電壓VINTA2_2可具有與第三位準第二電源電壓VINTA2_1不同的電壓位準，且第三位準第二電源電壓VINTA2_1與第四位準第二電源電壓VINTA2_2之間的差可對應於用於補償由第一位元線BL1的長度與第二位元 線BL2的長度之間的差引起的感測特性差的位準。
圖13為根據實施例的記憶體裝置的感測操作的流程圖。圖13將參考圖7及圖9一起描述。
在連接至第一位元線BL1的第一感測放大器200_1的恢復操作中，記憶體裝置10可在操作S510中將具有第一恢復位準的第二電源電壓施加至第一感測放大器200_1。在實施例中，在第一感測放大器200_1的恢復操作中，可將具有第一恢復位準的第二電源電壓施加至第一感測放大器200_1的第二鎖存器中的第二鎖存器上拉驅動訊號。
在連接至第二位元線BL2的第二感測放大器200_2的恢復操作中，記憶體裝置10可在操作S520中將具有第二恢復位準的第二電源電壓施加至第二感測放大器200_2。在實施例中，在第二感測放大器200_2的恢復操作中，可將具有第二恢復位準的第二電源電壓施加至第二感測放大器200_2的第二鎖存器中的第二鎖存器上拉驅動訊號。
在實施例中，具有第二恢復位準的第二電源電壓可具有與具有第一恢復位準的第二電源電壓不同的電壓位準，且第一恢復位準與第二恢復位準之間的差可對應於用於補償由第一位元線BL1的長度與第二位元線BL2的長度之間的差引起的感測特性差的位準。
圖14為根據實施例的記憶體裝置的訊號的時序圖。如上文所描述，圖14繪示分別針對第一感測放大器200_1及第二感測放大器200_2使用不同的驅動電壓的實施例的變化。圖14將參考圖7以及圖10至圖13一起描述。
參考圖10及圖14，在預充電操作週期中，用於對位元線進行預充電的預充電電壓VPRE在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。
參考圖11及圖14，在MSB感測操作週期及/或LSB感測操作週期中，施加至第一鎖存器中的第一鎖存器上拉驅動訊號LA1的第一電源電壓VINTA1在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。
參考圖12及圖14，在MSB感測操作週期中，施加至第二鎖存器中的第二鎖存器上拉驅動訊號LA2的第二電源電壓VINTA2在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。
參考圖13及圖14，在恢復操作週期中，分別施加至第二鎖存器中的第二鎖存器上拉驅動訊號LA2及第二鎖存器下拉驅動訊號LAB2的第二電源電壓及第二下拉電壓在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。
補償由位元線之間的長度差引起的感測特性差的方法可如上文參考圖10至圖13所描述的一般改變，且在實施例中可同時使用圖10至圖13的方法中的至少兩者。換言之，根據實施例，預充電電壓的位準及第一電源電壓的位準兩者在第一感測放大器200_1與第二感測放大器200_2之間可為不同的。
圖15為根據實施例的在記憶體裝置中設置驅動電壓的方法的流程圖。圖15將參考圖7一起描述。
在操作S610中，記憶體裝置的設計者可相對於各種單元電壓Vcell對包含第一感測放大器200_1及第二感測放大器200_2 的多個感測放大器執行測試感測。
在操作S620中，設計者可自在操作S610中執行的測試感測獲得失效單元分佈。設計者可獲得相對於第一感測放大器200_1的失效單元分佈及相對於第二感測放大器200_2的失效單元分佈。在實施例中，所獲得的失效單元分佈可如圖8中所繪示的一般出現。
在操作S630中，設計者可基於操作S620中的所獲得的失效單元分佈來判定第一驅動電壓VD_1的位準及第二驅動電壓VD_2的位準。
在操作S640中，設計者可設置記憶體裝置10中的第一驅動電壓VD_1及第二驅動電壓VD_2的所判定的位準。記憶體裝置10可基於第一驅動電壓VD_1的設置位準來驅動第一感測放大器200_1，且基於第二驅動電壓VD_2的設置位準來驅動第二感測放大器200_2。
當使用根據本發明實施例的驅動電壓設置方法時，可有效地補償由第一位元線的長度與第二位元線的長度之間的差引起的感測特性差。
圖16示出根據實施例的感測放大器200。圖16示出可對單位元資料執行感測操作的感測放大器200。圖16將參考圖7一起描述。
相較於圖4的感測放大器200，圖16的感測放大器200可僅包含一個鎖存器，此是因為感測放大器200需要感測單個位元。鎖存器的操作類似於圖4中的第一鎖存器的操作，且因此將省略對其的詳細描述。
第一感測放大器200_1及第二感測放大器200_2中的每一者可對應於圖16的感測放大器200。此時，仍存在由第一位元線BL1的長度與第二位元線BL2的長度之間的差引起的感測特性差。
為補償由位元線之間的長度差引起的此感測特性差，類似於上文參考圖式所給出的描述，可針對對單位元資料執行感測操作的感測放大器200分別使用不同的預充電電壓。將參考以下圖式詳細地描述代表性實施例。
圖17為根據實施例的感測放大器的依序操作方法的流程圖。圖17將參考圖7及圖16一起描述。
在對連接至第一位元線BL1的記憶體單元的感測操作的預充電操作週期中，記憶體裝置10可在操作S710中使用第一預充電電壓VPRE_1對第一位元線BL1進行預充電。對於此操作，第一驅動電壓供應電路810可將第一預充電電壓VPRE_1供應至第一感測放大器200_1。
記憶體裝置10可在操作S720中經由連接至第一位元線BL1的第一感測放大器200_1對連接至第一位元線BL1的記憶體單元執行單位元感測。操作S720可包含感測來自記憶體單元的單位元資料的一系列製程。
在對連接至第二位元線BL2的記憶體單元執行的感測操作的預充電操作週期中，記憶體裝置10可在操作S730中使用第二預充電電壓VPRE_2對第二位元線BL2進行預充電。對於此操作，第二驅動電壓供應電路820可將第二預充電電壓VPRE_2供應至第二感測放大器200_2。
在實施例中，第二預充電電壓VPRE_2可具有與第一預充電電壓VPRE_1不同的電壓位準，且第一預充電電壓VPRE_1與第二預充電電壓VPRE_2之間的差可對應於用於補償由第一位元線BL1的長度與第二位元線BL2的長度之間的差引起的感測特性差的位準。
記憶體裝置10可在操作S740中經由連接至第二位元線BL2的第二感測放大器200_2對連接至第二位元線BL2的記憶體單元執行單位元感測。操作S740可包含感測來自記憶體單元的單位元資料的一系列製程。
在實施例中，圖18中的長位元線長BL可對應於位於記憶體裝置10的邊緣處的感測放大器。
圖18為根據實施例的在位元線(例如短位元線短BL及長位元線長BL)的感測及預充電操作中的訊號的時序圖。圖18將參考圖7一起描述。
在時間點T1與時間點T2之間的感測操作週期中，可使用高於對應於短位元線短BL的第一驅動電壓VINTA_1的第二驅動電壓VINTA_2來驅動長位元線長BL。因此，在時間點T3與時間點T4之間的操作週期中，長位元線長BL的電壓位準與短位元線短BL的電壓位準實質上相同。
根據實施例，在時間點T2與時間點T3之間的週期中，預充電電壓VPRE在長位元線長BL與短位元線短BL之間可為不同的。然而，實施例不限於此，且預充電電壓VPRE在長位元線長BL與短位元線短BL之間可為相同的。
圖19為根據實施例的在位元線(例如短位元線短BL及 長位元線長BL)的感測及預充電操作中的訊號的時序圖。圖19繪示與圖18的實施例類似但不同的實施例。
參考圖19，可在時間點T1與時間點T2之間的感測操作週期中使用第一驅動電壓VINTA_1對長位元線長BL及短位元線短BL兩者進行預充電。
然而，在時間點T2與時間點T2'之間的週期中，可僅對長位元線長BL執行電壓升高。此時，長位元線長BL的電壓位準可上升至第二驅動電壓VINTA_2的電壓位準。因此，可出現與圖18中使用不同的驅動電壓的實施例中的效果實質上相同的效果。因此，在時間點T3與時間點T4之間的操作週期中，長位元線長BL的電壓位準與短位元線短BL的電壓位準實質上相同。
雖然本發明概念已參考其實施例進行具體繪示及描述，但將理解，可在不脫離以下申請專利範圍的精神及範疇的情況下進行在形式及細節方面的各種改變。
10:記憶體裝置
100:記憶體單元陣列
200_1:第一感測放大器
200_2:第二感測放大器
300:命令解碼器
400:位址緩衝器
500:位址解碼器
600:控制電路系統
700:資料輸入/輸出電路系統
ADDR:位址
BL、BL1、BL2:位元線
CC:單元電容器
CMD:命令
CT:單元電晶體
DQ:資料
MC:記憶體單元
Vcell:單元電壓
VD_1:第一驅動電壓
VD_2:第二驅動電壓
WL:字元線
/CAS:行位址選通訊號
/CS:晶片選擇訊號
/RAS:列位址選通訊號
/WE:寫入啟用訊號

Claims (17)

  1. 一種揮發性記憶體裝置，包括：第一感測放大器，經由第一位元線連接至第一記憶體單元，且組態以感測儲存於所述第一記憶體單元中的2位元資料；第二感測放大器，經由第二位元線連接至第二記憶體單元，且組態以感測儲存於所述第二記憶體單元中的2位元資料，所述第二位元線具有比所述第一位元線的長度更長的長度；以及驅動電壓供應電路，組態以將第一驅動電壓供應至所述第一感測放大器，且將第二驅動電壓供應至所述第二感測放大器，所述第二驅動電壓具有與所述第一驅動電壓的電壓位準不同的電壓位準。
  2. 如請求項1所述的揮發性記憶體裝置，其中所述驅動電壓供應電路進一步組態以：藉由在對所述第一記憶體單元的感測操作的預充電週期中供應第一預充電電壓來使用所述第一預充電電壓對所述第一位元線進行預充電；以及藉由在對所述第二記憶體單元的感測操作的預充電週期中供應第二預充電電壓來使用所述第二預充電電壓對所述第二位元線進行預充電，其中所述第二預充電電壓與所述第一預充電電壓不同。
  3. 如請求項2所述的揮發性記憶體裝置，其中所述第一預充電電壓與所述第二預充電電壓之間的差對應於所述第一位元線的電容與所述第二位元線的電容之間的差。
  4. 如請求項1所述的揮發性記憶體裝置，其中所述第 一感測放大器包括：第一鎖存器，組態以感測儲存於所述第一記憶體單元中的所述2位元資料的最低有效位元(LSB)，且將儲存於所述第一記憶體單元中的所述2位元資料的所述最低有效位元鎖存至第一感測位元線對；以及第二鎖存器，組態以感測儲存於所述第一記憶體單元中的所述2位元資料的最高有效位元(MSB)，且將儲存於所述第一記憶體單元中的所述2位元資料的所述最高有效位元鎖存至第二感測位元線對，以及其中所述第二感測放大器包括：第三鎖存器，組態以感測儲存於所述第二記憶體單元中的所述2位元資料的最低有效位元，且將儲存於所述第二記憶體單元中的所述2位元資料的所述最低有效位元鎖存至第三感測位元線對；以及第四鎖存器，組態以感測儲存於所述第二記憶體單元中的所述2位元資料的最高有效位元，且將儲存於所述第二記憶體單元中的所述2位元資料的所述最高有效位元鎖存至第四感測位元線對。
  5. 如請求項4所述的揮發性記憶體裝置，其中所述驅動電壓供應電路進一步組態以：在對所述第一記憶體單元的感測操作的最高有效位元感測操作週期及最低有效位元感測操作週期中的至少一者中，將具有第一電壓位準的第一電源電壓供應至所述第一感測放大器以驅動所述第一鎖存器的上拉端子；以及 在對所述第二記憶體單元的感測操作的最高有效位元感測操作週期及最低有效位元感測操作週期中的至少一者中，將具有第二電壓位準的所述第一電源電壓供應至所述第二感測放大器以驅動所述第三鎖存器的上拉端子。
  6. 如請求項5所述的揮發性記憶體裝置，其中所述第一電壓位準與所述第二電壓位準之間的差對應於所述第一位元線的所述長度與所述第二位元線的所述長度之間的差。
  7. 如請求項4所述的揮發性記憶體裝置，其中所述驅動電壓供應電路進一步組態以：在對所述第一記憶體單元的感測操作的最高有效位元感測操作週期中，將具有第一電壓位準的第一電源電壓供應至所述第一感測放大器以驅動所述第二鎖存器的上拉端子；以及在對所述第二記憶體單元的感測操作的最高有效位元感測操作週期中，將具有第二電壓位準的所述第一電源電壓供應至所述第二感測放大器以驅動所述第四鎖存器的上拉端子。
  8. 如請求項7所述的揮發性記憶體裝置，其中所述第一電壓位準與所述第二電壓位準之間的差對應於用於補償所述第一感測放大器的感測特性與所述第二感測放大器的感測特性之間的差的電壓位準。
  9. 如請求項4所述的揮發性記憶體裝置，其中所述驅動電壓供應電路進一步組態以：在對所述第一記憶體單元的感測操作的恢復操作週期中，將具有第一電壓位準的第一電源電壓供應至所述第一感測放大器以驅動所述第二鎖存器的上拉端子；以及 在對所述第二記憶體單元的感測操作的恢復操作週期中，將具有第二電壓位準的所述第一電源電壓供應至所述第二感測放大器以驅動所述第四鎖存器的上拉端子。
  10. 如請求項9所述的揮發性記憶體裝置，其中所述驅動電壓供應電路進一步組態以：在對所述第一記憶體單元的所述感測操作的所述恢復操作週期中，將具有第三電壓位準的第一下拉電壓供應至所述第一感測放大器以驅動所述第二鎖存器的下拉端子；以及在對所述第二記憶體單元的所述感測操作的所述恢復操作週期中，將具有第四電壓位準的所述第一下拉電壓供應至所述第二感測放大器以驅動所述第四鎖存器的下拉端子。
  11. 一種揮發性記憶體裝置的資料感測方法，所述資料感測方法包括：使用第一預充電電壓對第一位元線進行預充電；經由連接至所述第一位元線的第一感測放大器感測第一2位元資料，所述第一2位元資料儲存於連接在所述第一位元線與所選擇的字元線之間的第一記憶體單元中；使用與所述第一預充電電壓不同的第二預充電電壓對第二位元線進行預充電，所述第二位元線具有比所述第一位元線的長度更長的長度；以及經由連接至所述第二位元線的第二感測放大器感測第二2位元資料，所述第二2位元資料儲存於連接在所述第二位元線與所述所選擇的字元線之間的第二記憶體單元中。
  12. 如請求項11所述的資料感測方法，其中所述第一預 充電電壓與所述第二預充電電壓之間的差對應於用於補償所述第一感測放大器的感測特性與所述第二感測放大器的感測特性之間的差的位準。
  13. 如請求項11所述的資料感測方法，其中所述感測所述第一2位元資料包括：使用基於第一電源電壓驅動的第一鎖存器來感測所述第一2位元資料的最高有效位元(MSB)；以及將所述第一2位元資料的所述最高有效位元鎖存於基於第二電源電壓驅動的第二鎖存器中，且其中所述感測所述第二2位元資料包括：使用基於第三電源電壓驅動的第三鎖存器來感測所述第二2位元資料的最高有效位元；以及將所述第二2位元資料的所述最高有效位元鎖存於基於第四電源電壓驅動的第四鎖存器中。
  14. 如請求項13所述的資料感測方法，其中所述第一電源電壓的電壓位準與所述第三電源電壓的電壓位準不同，且其中所述第一電源電壓的所述電壓位準與所述第三電源電壓的所述電壓位準之間的差對應於所述第一位元線的電容與所述第二位元線的電容之間的差。
  15. 如請求項13所述的資料感測方法，其中所述第二電源電壓的電壓位準與所述第四電源電壓的電壓位準不同，且其中所述第二電源電壓的所述電壓位準與所述第四電源電壓的所述電壓位準之間的差對應於所述第一位元線的所述長度與所述第二位元線的所述長度之間的差。
  16. 如請求項11所述的資料感測方法，更包括：基於第一上拉驅動電壓及第一下拉驅動電壓來在所述第一記憶體單元中恢復所感測的所述第一2位元資料；以及基於第二上拉驅動電壓及第二下拉驅動電壓來在所述第二記憶體單元中恢復所感測的所述第二2位元資料，其中所述第一上拉驅動電壓與所述第二上拉驅動電壓不同，且所述第一下拉驅動電壓與所述第二下拉驅動電壓不同。
  17. 如請求項11所述的資料感測方法，其中基於在將多個單元電壓施加至所述第一感測放大器及所述第二感測放大器中的每一者時出現的失效單元分佈來判定所述第一預充電電壓與所述第二預充電電壓之間的差。
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