KR100878315B1 - 반도체 집적회로 - Google Patents

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KR100878315B1
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Abstract

본 발명은 입력된 데이터의 레벨을 감지하는 센스 앰프; 및 테스트 모드 신호가 활성화되면 상기 센스 앰프에서 메모리 셀에 이르는 신호 경로를 차단하는 센스 앰프 제어기를 구비한다.
Figure R1020070081555
센스앰프, 뱅크

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 데이터 입출력 테스트를 수행하기 위한 반도체 집적회로에 관한 것이다.
반도체 집적회로와 이를 제어하는 컨트롤러 사이에는 데이터를 주고 받기 위한 인터페이스 회로가 구비되어 있다.
반도체 집적회로와 컨트롤러는 각각의 인터페이스 회로에 스큐(Skew)가 존재할 수 있다. 상기 스큐가 일정 수준을 초과할 경우, 데이터 전송상의 오류를 유발할 수 있다.
따라서 반도체 집적회로와 컨트롤러 사이에 데이터 전송이 정상적으로 이루어지는지 확인하기 위한 데이터 전송 테스트가 필수적으로 수행되어야 한다.
상기 데이터 전송 테스트는 반도체 집적회로와 컨트롤러가 정해진 데이터 패턴(Pattern)을 주고 받는 방식으로 이루어진다.
종래의 기술에 따른 반도체 집적회로는 데이터 전송 테스트를 수행하기 위한 회로구성으로서 입/출력 회로 주변부에 노멀 동작시 데이터 저장을 위해 구비된 메모리 셀을 이용하거나, 상기 원래의 메모리 셀과는 별도의 테스트용 메모리 셀을 추가로 형성하였다.
그러나 상기 테스트용 메모리 셀을 입/출력 회로 주변부에 형성하는 방식은 부가적인 면적을 필요로 하며, 타이밍 제어장치 및 배선이 복잡해 진다. 상기 타이밍 제어장치를 구현하기 위해 출력 인에이블 타이밍을 제어하는 장치에 부가적인 회로를 추가해야 하므로 데이터 출력 타이밍을 정상과 다르게 가변시킬 수 있다.
또한 원래 구비된 메모리 셀을 이용하는 방식은 워드 라인을 활성화시키고 비트 라인의 데이터 감지를 위해 과도한 전류가 소비될 수 있다. 또한 과도한 전류 소비로 인하여 노이즈가 유발될 수 있으므로 데이터 전송 테스트의 오차를 증가시킬 수 있다.
본 발명은 데이터 전송 테스트를 위한 회로 면적을 줄일 수 있도록 한 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명은 데이터 전송 테스트를 위한 부가적인 타이밍 제어가 필요 없도록 한 반도체 집적회로를 제공함에 다른 목적이 있다.
본 발명은 데이터 전송 테스트로 인한 전류 소모량을 최소화하여 노이즈가 발생되지 않도록 한 반도체 집적회로를 제공함에 또 다른 목적이 있다.
본 발명의 실시예에 따른 반도체 집적회로는 입력된 데이터의 레벨을 감지하는 센스 앰프; 및 테스트 모드 신호가 활성화되면 상기 센스 앰프에서 메모리 셀에 이르는 신호 경로를 차단하는 센스 앰프 제어기를 구비함을 특징으로 한다.
본 발명의 실시예에 따른 반도체 집적회로는 입력된 데이터의 레벨을 감지하는 센스 앰프; 선택 차단신호에 응답하여 상기 센스 앰프에서 메모리 셀에 이르는 컬럼 패스를 차단하는 센스 앰프 제어기; 및 테스트 명령에 응답하여 로우 디코더에서 상기 메모리 셀에 이르는 로우 패스를 선택하기 위한 선택신호를 비활성화시키고, 상기 선택 차단신호를 활성화시키도록 구성된 어레이 제어기를 구비함을 다른 특징으로 한다.
본 발명의 실시예에 따른 반도체 집적회로는 메모리 셀; 및 데이터 입력단에 서 상기 메모리 셀에 이르는 신호 경로를 구비하며, 스트 명령이 입력된 것을 인식한 제어수단이 상기 신호 경로에 포함된 복수개의 회로 구성 중 어느 하나에서 상기 메모리 셀에 이르는 신호 경로를 차단하고, 상기 데이터 입력단을 통해 입력된 데이터를 상기 어느 하나의 회로 구성에 저장하도록 구성됨을 또 다른 특징으로 한다.
본 발명에 따르면, 별도의 메모리 셀 추가 없이 컬럼 신호 경로상의 구성에본 테스트용 데이터를 저장하므로 데이터 전송 테스트를 위한 회로 면적을 줄일 수 있다.
본 발명에 따르면, 노멀 컬럼 신호 경로와 동일한 방식으로 테스트용 데이터 입출력이 이루어지므로 부가적인 타이밍 제어가 필요 없어 회로 및 소프트 웨어 구현이 간단하다.
본 발명에 따르면, 데이터 전송 테스트시 워드 라인 활성화가 이루어지지 않으므로 데이터 전송 테스트로 인한 전류 소모량을 최소화하여 노이즈 발생을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로는 도 1에 도시된 바와 같이, 뱅크 제어기(100), 어레이 제어기(200), 로우 어드레스 디코더(300), 컬럼 어드레스 디코 더(400), 메모리 뱅크(500)를 구비한다.
상기 메모리 뱅크(500)는 로우 인에이블 제어기(510), 로우 디코더(520), 컬럼 디코더(530), 비트 라인 센스 앰프 제어기(이하, BLSA 제어기)(540), BLSA(550), 및 셀 매트(560)를 구비한다.
상기 뱅크 제어기(100)는 액티브 명령(CAT), 테스트 명령(MODE) 및 뱅크 어드레스(BA)를 입력받아 인에이블 신호(EN) 및 테스트 모드 인에이블 신호(MODE_EN)를 출력하도록 구성된다.
상기 어레이 제어기(200)는 상기 인에이블 신호(EN), 상기 테스트 모드 인에이블 신호(MODE_EN) 및 어레이 어드레스(AA)를 입력받아 어레이 선택신호(AS) 및 어레이 선택 차단신호(ADS)를 출력하도록 구성된다.
상기 로우 어드레스 디코더(300)는 외부에서 입력된 로우 어드레스(RA)를 액티브 명령(ACT)에 따라 디코딩하여 반도체 집적회로 내부적으로 사용되는 로우 어드레스(RAd)를 출력하도록 구성된다.
상기 컬럼 어드레스 디코더(400)는 외부에서 입력된 컬럼 어드레스(CA)를 리드/라이트 명령(RD/WT)에 따라 디코딩하여 반도체 집적회로 내부적으로 사용되는 컬럼 어드레스(CAd)를 출력하도록 구성된다.
상기 로우 인에이블 제어기(510)는 상기 로우 어드레스(RAd)와 상기 어레이 선택신호(AS)를 입력받아 로우 선택신호(RS)를 출력하도록 구성된다.
상기 로우 디코더(520)는 상기 로우 선택신호(RS)를 입력받아 상기 로우 선택신호(RS)에 해당하는 워드라인(W/L)을 활성화시키도록 구성된다.
상기 컬럼 디코더(530)는 상기 컬럼 어드레스(CAd)를 입력받아 컬럼 선택신호(YI)를 출력하도록 구성된다.
상기 BLSA 제어기(540)는 상기 어레이 선택신호(AS)와 어레이 선택 차단신호(ADS)를 입력받아 BLSA(540)를 제어하기 위한 비트 라인 아이솔레이션 신호(BIS_M, BIS_N), 동작 전원(RTO, SB), 및 비트 라인 이퀄라이즈 신호(BLEQ)를 출력하도록 구성된다.
상기 BLSA(550)는 아이오 라인(SIO, SIOB)과 비트 라인 쌍(BL, BLB) 사이에 연결된다. 상기 BLSA(550)는 상기 비트 라인 아이솔레이션 신호(BIS_M, BIS_N), 동작 전원(RTO, SB), 비트 라인 이퀄라이즈 신호(BLEQ) 및 컬럼 선택신호(YI)를 입력받도록 구성된다. 상기 BLSA(550)는 상기 비트 라인 아이솔레이션 신호(BIS_M, BIS_N) 또는 상기 컬럼 선택신호(YI)에 따라 상기 아이오 라인(SIO, SIOB)의 데이터 또는 비트 라인 쌍(BL, BLB)에 실린 데이터를 감지하고 증폭하도록 구성된다. 상기 BLSA(550)는 상기 감지 및 증폭한 데이터를 상기 아이오 라인(SIO, SIOB) 또는 비트 라인 쌍(BL, BLB)을 통해 출력하도록 구성된다.
본 발명에 따른 반도체 집적회로는 별도의 메모리 셀을 형성하지 않고, 원래 구비된 BLSA 자체를 테스트용 데이터를 저장하기 위한 수단으로 사용하도록 구성된다.
반도체 집적회로는 데이터 입출력 제어의 효율성을 높이기 위하여, 전체의 메모리 셀 영역을 구분하고, 구분된 영역별로 데이터 입/출력 관련 회로를 구성할 수 있다.
전체 메모리 셀 영역을 구분한 하나의 예로서, 메모리 뱅크(Bank) 라는 단위가 있으며, 상기 메모리 뱅크의 메모리 셀 영역은 도 2에 도시된 바와 같이, 셀 매트라는 단위로 세분화될 수 있다.
상기 복수개의 셀 매트(셀 매트 0 ~ 셀 매트 n)의 데이터 감지 및 증폭을 위한 구성으로서 복수개의 BLSA 어레이(BLSA 어레이 0 ~ BLSA 어레이 n+1)가 구비된다. 상기 복수개의 BLSA 어레이(BLSA 어레이 0 ~ BLSA 어레이 n+1)는 각각 복수개의 BLSA를 구비한다.
본 발명은 상기 복수개의 BLSA 어레이(BLSA 어레이 0 ~ BLSA 어레이 n+1)를 선택적으로 테스트용으로 사용할 수 있도록 구성할 수 있으며, 도 2는 BLSA 어레이 n을 테스트용으로 사용하도록 구성한 예를 든 것이다. 물론 모든 BLSA 어레이(BLSA 어레이 0 ~ BLSA 어레이 n+1)를 테스트용으로 사용할 수도 있지만 하나의 BLSA 어레이(BLSA 어레이 n) 만 사용하여도 기존에 별도의 메모리 셀을 형성한 경우에 비해 훨씬 큰 메모리 용량을 사용할 수 있다.
상기 뱅크 제어기(100)는 도 3에 도시된 바와 같이, 인에이블 신호 발생부(110) 및 테스트 모드 인에이블 신호 발생부(120)를 구비한다.
상기 인에이블 신호 발생부(110)는 상기 뱅크 어드레스(BA), 상기 테스트 명령(MODE), 상기 액티브 명령(ACT) 및 프리차지 신호(PCG)를 이용하여 상기 인에이블 신호(EN)를 발생하도록 구성된다. 상기 인에이블 신호 발생부(110)는 제 1 내지 제 3 낸드 게이트(ND11 ~ ND13), 제 1 노아 게이트(NR11), 및 제 1 내지 제 4 인버터(IV11 ~ IV14)를 구비한다. 상기 인에이블 신호 발생부(110)는 상기 뱅크 어드레 스(BA)가 활성화되고 상기 테스트 명령(MODE)이 비활성화된 상태에서 상기 액티브 명령(ACT)이 활성화되면 상기 인에이블 신호(EN)를 활성화시키도록 구성된다. 상기 인에이블 신호 발생부(110)는 상기 뱅크 어드레스(BA)가 비활성화되거나, 상기 테스트 명령(MODE)이 활성화되거나, 상기 프리차지 신호(PCG)가 활성화되면 상기 인에이블 신호(EN)를 비활성화시키도록 구성된다.
상기 테스트 모드 인에이블 신호 발생부(120)는 상기 뱅크 어드레스(BA), 상기 테스트 명령(MODE) 및 상기 프리차지 신호(PCG)를 이용하여 상기 테스트 모드 인에이블 신호(MODE_EN)를 발생하도록 구성된다. 상기 테스트 모드 인에이블 신호 발생부(120)는 제 4 및 제 5 낸드 게이트(ND14 ~ ND15)와 제 5 내지 제 7 인버터(IV15 ~ IV17)를 구비한다. 상기 테스트 모드 인에이블 신호 발생부(120)는 상기 뱅크 어드레스(BA) 및 상기 테스트 명령(MODE)이 활성화되면 상기 테스트 모드 인에이블 신호(MODE_EN)를 활성화시키도록 구성된다. 상기 테스트 모드 인에이블 신호 발생부(120)는 상기 뱅크 어드레스(BA)가 비활성화되거나, 상기 테스트 명령(MODE)이 비활성화되거나, 상기 프리차지 신호(PCG)가 활성화되면 상기 테스트 모드 인에이블 신호(MODE_EN)를 비활성화시키도록 구성된다.
상기 어레이 제어기(200)는 도 4에 도시된 바와 같이, 어레이 선택신호 발생부(210) 및 어레이 선택 차단신호 발생부(220)를 구비한다.
상기 어레이 선택신호 발생부(210)는 상기 인에이블 신호(EN)와 상기 테스트 모드 인에이블 신호(MODE_EN)의 조합 결과값에 따라 어레이 어드레스(AA)를 디코딩하여 어레이 선택신호(AS)를 발생하도록 구성된다. 상기 어레이 선택신호 발생 부(210)는 제 1 내지 제 7 인버터(IV21 ~ IV27), 제 1 노아 게이트(NR21), 제 1 내지 제 4 낸드 게이트(ND21 ~ ND24)를 구비한다. 상기 어레이 선택신호 발생부(210)는 상기 인에이블 신호(EN)가 활성화되고 상기 테스트 모드 인에이블 신호(MODE_EN)가 비활성화되면 상기 어레이 어드레스(AA)를 디코딩하여 상기 어레이 선택신호(AS)를 발생하도록 구성된다. 상기 어레이 선택신호 발생부(210)는 어레이 어드레스 두 비트(AA0, AA1)를 입력 받는 경우의 회로 구성 예로서, 상기 어레이 어드레스(AA0, AA1, ...)의 비트 수가 증가함에 따라 어레이 선택신호(AS<0:n>)를 발생하도록 회로구성이 달라질 수 있다.
상기 어레이 선택 차단신호 발생부(220)는 상기 테스트 모드 인에이블 신호(MODE_EN) 및 상기 프리차지 신호(PCG)에 따라 어레이 선택 차단신호(ADS)를 발생하도록 구성된다. 상기 어레이 선택 차단신호 발생부(220)는 제 8 내지 제 10 인버터(IV28 ~ IV30), 제 1 및 제 2 트랜지스터(M21, M22), 및 지연부(DLY1)를 구비한다. 상기 어레이 선택 차단신호 발생부(220)는 상기 테스트 모드 인에이블 신호(MODE_EN)가 활성화되면 상기 어레이 선택 차단신호(ADS)를 활성화시키도록 구성된다.
상기 BLSA 제어기(540)는 도 5에 도시된 바와 같이, 비트 라인 이퀄라이즈 신호(Bit Line Equalize Signal) 발생부(541), 비트 라인 아이솔레이션 신호(Bit Line Isolation Signal) 발생부(542), 및 전원 공급부(543)를 구비한다.
상기 비트 라인 이퀄라이즈 신호 발생부(541)는 BLSA 어레이 n이 연결된 두 개의 셀 매트(셀 매트 m, 셀 매트 n)(도 2 참조)의 선택 여부를 판단하기 위한 어 레이 선택신호(AS<m>, AS<n>)와 어레이 선택 차단신호(ADS)에 따라 비트 라인 이퀄라이즈 신호(BLEQ)를 발생하도록 구성된다. 상기 비트 라인 이퀄라이즈 신호 발생부(541)는 제 1 노아 게이트(NR31), 제 1 인버터(IV31), 및 제 1 지연부(DLY2)를 구비한다. 상기 비트 라인 이퀄라이즈 신호 발생부(541)는 상기 어레이 선택신호(AS<m>, AS<n>)와 어레이 선택 차단신호(ADS)가 모두 비활성화되면 상기 비트 라인 이퀄라이즈 신호(BLEQ)를 활성화시키도록 구성된다.
상기 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택신호(AS<m>, AS<n>)와 어레이 선택 차단신호(ADS)의 논리합 결과에 따라 비트 라인 아이솔레이션 신호(BIS_M, BIS_N)를 발생하도록 구성된다. 상기 비트 라인 아이솔레이션 신호 발생부(542)는 제 2 및 제 3 노아 게이트(NR32, NR33), 제 2 및 제 3 인버터(IV33, IV34), 제 2 지연부(DLY3) 및 제 3 지연부(DLY4)를 구비한다. 상기 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택 차단신호(ADS)가 활성화되면 상기 비트 라인 아이솔레이션 신호(BIS_M, BIS_N)를 모두 비활성화시키도록 구성된다. 도 2를 참조하면, 상기 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택신호(AS<n>)가 활성화되면 BLSA(550)와 셀 매트 m과의 연결을 차단하기 위하여 상기 비트 라인 아이솔레이션 신호(BIS_M)를 비활성화시키도록 구성된다. 도 2를 참조하면, 상기 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택신호(AS<m>)가 활성화되면 BLSA(550)와 셀 매트 n의 연결을 차단하기 위하여 상기 비트 라인 아이솔레이션 신호(BIS_N)를 비활성화시키도록 구성된다.
상기 전원 공급부(543)는 어레이 선택신호(AS<m>, AS<n>)와 어레이 선택 차 단신호(ADS)의 논리합 결과에 따라 BLSA(550)에 동작전원(RTO, SB)을 인가하도록 구성된다. 상기 전원 공급부(543)는 제 4 내지 제 6 인버터(IV35 ~ IV37), 제 4 및 제5 지연부(DLY5, DLY6), 제 1 및 제 2 낸드 게이트(ND31, ND32), 제 1 내지 제 5 트랜지스터(M31 ~ M35)를 구비한다. 상기 제 1 내지 제 3 트랜지스터(M31 ~ M33)는 외부전원(VDD)과 접지전원(VSS) 사이에 연결된다. 상기 제 1 트랜지스터(M31)와 제 2 트랜지스터(M32)의 노드를 통해 동작전원(RTO)이 출력된다. 상기 제 2 트랜지스터(M32)와 제 3 트랜지스터(M33)의 노드를 통해 동작전원(SB)이 출력된다. 상기 제 4 트랜지스터(M34)는 소오스에 외부전원(VDD)이 연결되고 드레인이 상기 동작전원(RTO)과 연결된다. 상기 제 5 트랜지스터(M35)는 소오스에 외부전원(VDD)이 연결되고 드레인이 동작전원(SB)과 연결된다. 상기 제 2, 4 및 5 트랜지스터(M32, M34, M35)의 게이트에 비트 라인 이퀄라이즈 신호(BLEQ)가 공통 입력된다. 상기 제 4 인버터(IV35)는 상기 비트 라인 이퀄라이즈 신호 발생부(541)의 제 1 인버터(IV32)의 출력을 입력받는다. 상기 제 4 지연부(DLY5)는 상기 제 4 인버터(IV35)의 출력을 입력받는다. 상기 제 1 낸드 게이트(ND31)는 상기 제 4 지연부(DLY5)의 출력과 상기 제 4 인버터(IV35)의 출력을 입력받는다. 상기 제 1 낸드 게이트(ND31)의 출력단이 상기 제 1 트랜지스터(M31)의 게이트에 연결된다. 상기 제 5 인버터(IV36)는 상기 비트 라인 이퀄라이즈 신호 발생부(541)의 제 1 인버터(IV32)의 출력을 입력받는다. 상기 제 5 지연부(DLY6)는 상기 제 5 인버터(IV36)의 출력을 입력받는다. 상기 제 2 낸드 게이트(ND32)는 상기 제 5 지연부(DLY6)의 출력과 상기 제 5 인버터(IV36)의 출력을 입력받는다. 상기 제 6 인버터(IV37)는 상기 제 2 낸드 게이 트(ND32)의 출력을 입력받는다. 상기 제 6 인버터(IV37)의 출력단이 상기 제 3 트랜지스터(M33)의 게이트에 연결된다.
상기 BLSA(550)는 도 6에 도시된 바와 같이, 비트 라인 쌍(BL, BLB)을 통해 셀 매트 m과 셀 매트 n에 각각 연결되며, 제 1 내지 제 11 트랜지스터(M41 ~ M51)로 이루어진 크로스 커플드 래치(Cross Coupled Latch)를 구비한다. 상기 제 1 및 제 3 트랜지스터(M41, M43)는 소오스에 공통적으로 동작전원(RTO)을 입력받는다. 상기 제 2 및 제 4 트랜지스터(M42, M44)는 소오스에 공통적으로 동작전원(SB)를 입력받는다. 상기 제 5 트랜지스터(M45)는 게이트에 상기 비트 라인 이퀄라이즈 신호(BLEQ)를 입력받고 소오스와 드레인이 각각 비트 라인(BL)과 비트 바 라인(BLB)에 연결된다. 상기 제 6 및 제 7 트랜지스터(M46, M47)는 셀 매트 m과 연결된 비트 라인(BL) 사이와 비트 바 라인(BLB) 사이에 연결되며 게이트에 공통적으로 비트 라인 아이솔레이션 신호(BIS_M)를 입력받는다. 상기 제 8 및 제 9 트랜지스터(M48, M49)는 셀 매트 n과 연결된 비트 라인(BL) 사이와 비트 바 라인(BLB) 사이에 연결되며 게이트에 공통적으로 비트 라인 아이솔레이션 신호(BIS_N)를 입력받는다. 상기 제 10 트랜지스터(M50)는 소오스가 비트 라인(BL)과 제 3 및 제 4 트랜지스터(M43, M44)의 게이트에 공통 연결되고 드레인이 아이오 라인(SIO)과 연결된다. 상기 제 11 트랜지스터(M51)는 소오스가 비트 바 라인(BLB)과 제 1 및 제 2 트랜지스터(M41, M42)의 게이트에 공통 연결되고 드레인이 아이오 바 라인(SIOB)과 연결된다. 상기 제 10 및 제 11 트랜지스터(M50, M51)는 게이트에 컬럼 선택신호(YI)를 공통 입력받는다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 동작을 도 1 내지 도7을 참조하여 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로가 테스트 모드로 동작하는 경우에 대하여 설명한다.
외부 시스템 예를 들어, GPU(Graphic Processing Unit)에서 반도체 집적회로의 데이터 입/출력 테스트를 수행하기 위해, 테스트 명령(MODE), 뱅크 어드레스(BA), 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 활성화시킨다.
도 1의 로우 어드레스 디코더(300)가 상기 로우 어드레스(RA)를 디코딩하여 내부 로우 어드레스(RAd)와 어레이 어드레스(AA)를 출력한다.
도 1의 컬럼 어드레스 디코더(400)는 상기 컬럼 어드레스(CA)를 디코딩하여 내부 컬럼 어드레스(CAd)를 출력한다.
도 1의 컬럼 디코더(530)는 상기 내부 컬럼 어드레스(CAd)를 디코딩하여 컬럼 선택신호(YI)를 활성화시킨다.
도 3의 뱅크 제어기(100)의 인에이블 신호 발생부(110)는 상기 테스트 명령(MODE)이 활성화되었으므로 노아 게이트(NR11)가 로우 레벨 신호를 출력하고, 그에 따라 제 1 인버터(IV11)가 로우 레벨 신호를 출력하여 인에이블 신호(EN)를 비활성화시킨다. 상기 뱅크 제어기(100)의 테스트 모드 인에이블 신호 발생부(120)는 테스트 명령(MODE) 및 뱅크 어드레스(BA)가 활성화되었으므로 제 5 인버터(IV15)가 하이 레벨 신호를 출력한다. 상기 노아 게이트(NR11)가 로우 레벨 신호를 출력하고 프리차지 명령(PCG)이 로우 레벨로 비활성화되었으므로 제 1 낸드 게이트(ND11)가 하이 레벨 신호를 출력한다. 상기 제 1 낸드 게이트(ND11)가 하이 레벨 신호를 출력하고 상기 제 5 인버터(IV15)가 하이 레벨 신호를 출력하므로 제 5 낸드 게이트(ND15)가 로우 레벨 신호를 출력한다. 상기 제 5 낸드 게이트(ND15)가 로우 레벨 신호를 출력하므로 제 6 인버터(IV16)가 테스트 모드 인에이블 신호(MODE_EN)를 하이 레벨로 활성화시킨다.
도 4의 어레이 제어기(200)의 어레이 선택신호 발생부(210)는 상기 테스트 모드 인에이블 신호(MODE_EN)가 하이 레벨이므로 어레이 선택신호(AS<0>, AS<1>, ..., AS<m>, AS<n>)를 모두 비활성화시킨다. 상기 어레이 제어기(200)의 어레이 선택 차단신호 발생부(220)는 상기 테스트 모드 인에이블 신호(MODE_EN)가 하이 레벨이므로 어레이 선택 차단신호(ADS)를 하이 레벨로 활성화시킨다.
도 1의 로우 인에이블 제어기(510)는 어레이 선택신호(AS<0>, AS<1>, …, AS<m>, AS<n>)가 비활성화되었으므로 로우 선택신호(RS)를 비활성화시킨다.
도 1의 로우 디코더(520)는 상기 로우 선택신호(RS)가 비활성화되었으므로 자신과 연결된 워드라인(W/L)을 비활성화시킨다.
도 5의 BLSA 제어기(540)의 비트 라인 이퀄라이즈 신호 발생부(541)는 상기 어레이 선택 차단신호(ADS)가 활성화되었으므로 비트 라인 이퀄라이즈 신호(BLEQ)를 비활성화시킨다.
상기 BLSA 제어기(540)의 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택 차단신호(ADS)가 활성화되었으므로 비트 라인 아이솔레이션 신호(BIS_M, BIS_N)를 모두 비활성화시킨다.
상기 BLSA 제어기(540)의 전원 공급부(543)는 비트 라인 이퀄라이즈 신호(BLEQ)가 활성화된 경우 동작전원(RTO)과 동작전원(SB)을 연결하여 동일한 레벨 즉, 외부 전원(VDD) 레벨로 유지시킨다. 상기 전원 공급부(543)는 상기 비트 라인 이퀄라이즈 신호(BLEQ)가 비활성화되면 상기 비트 라인 이퀄라이즈 신호 발생부(541)의 제 1 인버터(IV32)의 출력에 따라 도 7과 같이, 동작전원(RTO)을 외부전원(VDD) 레벨로 만들고, 동작전원(SB)을 접지전원(VSS) 레벨로 만든다.
도 6의 BLSA(550)는 비트 라인 이퀄라이즈 신호(BLEQ), 및 비트 라인 아이솔레이션 신호(BIS_M, BIS_N)가 모두 비활성화되므로 셀 매트 m 그리고 셀 매트 n과의 연결이 차단된다. 상기 BLSA(550)는 상기 비트 라인 이퀄라이즈 신호(BLEQ), 및 비트 라인 아이솔레이션 신호(BIS_M, BIS_N)가 모두 비활성화된 상태에서 컬럼 선택신호(YI)가 활성화되므로 아이오 라인 쌍(SIO, SIOB)을 통해 반도체 집적회로 외부의 데이터를 감지 및 증폭하여 저장한다. 상술한 바와 같이, BLSA(550)는 제 1 내지 제 4 트랜지스터(M41 ~ M44)로 이루어진 크로스 커플드 래치를 구비하므로 데이터 저장이 가능하다.
상기 BLSA(550)에 저장된 데이터는 이후 GPU의 데이터 출력명령에 따라 상기 GPU로 출력된다.
본 발명에 따른 반도체 집적회로가 노멀(Normal) 모드로 동작하는 경우에 대하여 설명한다.
GPU(Graphic Processing Unit)에서 노멀 데이터 입력을 수행하기 위하여 뱅 크 어드레스(BA), 로우 어드레스(RA) 및 컬럼 어드레스(CA)를 활성화시키고, 상기 테스트 명령(MODE)을 비활성화시킨다.
도 1의 로우 어드레스 디코더(300)가 상기 로우 어드레스(RA)를 디코딩하여 내부 로우 어드레스(RAd)와 어레이 어드레스(AA)를 출력한다.
도 1의 컬럼 어드레스 디코더(400)는 상기 컬럼 어드레스(CA)를 디코딩하여 내부 컬럼 어드레스(CAd)를 출력한다.
도 1의 컬럼 디코더(530)는 상기 내부 컬럼 어드레스(CAd)를 디코딩하여 컬럼 선택신호(YI)를 활성화시킨다.
도 3의 뱅크 제어기(100)의 인에이블 신호 발생부(110)는 상기 테스트 명령(MODE)이 비활성화되었으므로 노아 게이트(NR11)가 하이 레벨 신호를 출력하고, 그에 따라 제 1 인버터(IV11)가 하이 레벨 신호를 출력하여 인에이블 신호(EN)를 활성화시킨다. 상기 뱅크 제어기(100)의 테스트 모드 인에이블 신호 발생부(120)는 테스트 명령(MODE)이 비활성화되고 뱅크 어드레스(BA)가 활성화되었으므로 제 5 인버터(IV15)가 로우 레벨 신호를 출력한다. 상기 노아 게이트(NR11)가 하이 레벨 신호를 출력하고 프리차지 명령(PCG)이 로우 레벨로 비활성화되었으므로 제 1 낸드 게이트(ND11)가 하이 레벨 신호를 출력한다. 상기 제 1 낸드 게이트(ND11)가 하이 레벨 신호를 출력하지만 상기 제 5 인버터(IV15)가 로우 레벨 신호를 출력하므로 제 5 낸드 게이트(ND15)가 하이 레벨 신호를 출력한다. 상기 제 5 낸드 게이트(ND15)가 하이 레벨 신호를 출력하므로 제 6 인버터(IV16)가 테스트 모드 인에이블 신호(MODE_EN)를 로우 레벨로 비활성화시킨다.
도 4의 어레이 제어기(200)의 어레이 선택신호 발생부(210)는 상기 인에이블 신호(EN)가 하이 레벨이고 상기 테스트 모드 인에이블 신호(MODE_EN)가 로우 레벨이므로 어레이 선택신호(AS<0>, AS<1>, …, AS<m>, AS<n>) 중 하나를 활성화시킨다. 상기 어레이 제어기(200)의 어레이 선택 차단신호 발생부(220)는 상기 테스트 모드 인에이블 신호(MODE_EN)가 로우 레벨이므로 어레이 선택 차단신호(ADS)를 로우 레벨로 유지시킨다. 상기 어레이 선택 차단신호(ADS)는 이전에 발생된 프리차지 명령(PCG)에 의해 로우 레벨로 리셋된 상태이다.
도 1의 로우 인에이블 제어기(510)는 상기 어레이 선택신호(AS<0>, AS<1>, …, AS<m>, AS<n>) 중 하나가 활성화되었으므로 로우 선택신호(RS)를 활성화시킨다.
도 1의 로우 디코더(520)는 상기 로우 선택신호(RS)가 활성화되었으므로 자신과 연결된 워드라인(W/L)을 활성화시킨다.
도 5의 BLSA 제어기(540)의 비트 라인 이퀄라이즈 신호 발생부(541)는 상기 어레이 선택 차단신호(ADS)가 비활성화되었고, 어레이 선택신호(AS<m>, AS<n>) 중 하나가 활성화되었으므로 비트 라인 이퀄라이즈 신호(BLEQ)를 비활성화시킨다.
상기 BLSA 제어기(540)의 비트 라인 아이솔레이션 신호 발생부(542)는 상기 어레이 선택 차단신호(ADS)가 비활성화되었고, 어레이 선택신호(AS<m>, AS<n>) 중 하나가 활성화되었으므로 비트 라인 아이솔레이션 신호(BIS_M, BIS_N) 중 하나를 비활성화시킨다. 예를 들어, 어레이 선택신호(AS<n>)가 활성화되었으면 비트 라인 아이솔레이션 신호(BIS_M)를 비활성화시킨다.
상기 BLSA 제어기(540)의 전원 공급부(543)는 비트 라인 이퀄라이즈 신호(BLEQ)가 활성화된 경우 동작전원(RTO)과 동작전원(SB)을 연결하여 동일한 레벨 즉, 외부 전원(VDD) 레벨로 유지시킨다. 상기 전원 공급부(543)는 상기 비트 라인 이퀄라이즈 신호(BLEQ)가 비활성화되면 상기 비트 라인 이퀄라이즈 신호 발생부(541)의 제 1 인버터(IV32)의 출력에 따라 도 7과 같이, 동작전원(RTO)을 외부전원(VDD) 레벨로 만들고, 동작전원(SB)을 접지전원(VSS) 레벨로 만든다.
도 6의 BLSA(550)는 비트 라인 이퀄라이즈 신호(BLEQ), 및 비트 라인 아이솔레이션 신호(BIS_M)가 비활성화되므로 셀 매트 m과의 연결이 차단되고, 셀 매트 n과 연결된다. 상기 BLSA(550)는 상기 비트 라인 이퀄라이즈 신호(BLEQ), 및 비트 라인 아이솔레이션 신호(BIS_M)가 비활성화된 상태에서 컬럼 선택신호(YI)가 활성화되므로 아이오 라인 쌍(SIO, SIOB)을 통해 반도체 집적회로 외부의 데이터를 감지 및 증폭하여 비트 라인 쌍(BL, BLB)을 통해 셀 매트n로 출력한다. 상기 셀 매트n는 상기 BLSA(550)에서 출력된 데이터를 저장한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 반도체 집적회로의 블록도,
도 2는 본 발명에 따른 반도체 집적회로의 적용 예를 보여주는 블록도
도 3은 도 1의 뱅크 제어기의 회로도,
도 4는 도 1의 어레이 제어기의 회로도,
도 5는 도 1의 센스앰프 제어기의 회로도,
도 6은 도 1의 센스앰프의 회로도이고,
도 7은 본 발명에 따른 반도체 집적회로의 동작 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 뱅크 제어기 110: 인에이블 신호 발생부
120: 테스트 모드 인에이블 신호 발생부 200: 어레이 제어기
210: 어레이 선택신호 발생부
220: 어레이 선택 차단신호 발생부
300: 로우 어드레스 디코더 400: 컬럼 어드레스 디코더
500: 메모리 뱅크 510: 로우 인에이블 제어기
520: 로우 디코더 530: 컬럼 디코더
540: 비트 라인 센스 앰프 제어기 550: 비트라인 센스 앰프
541: 비트 라인 이퀄라이즈 신호 발생부
542: 비트 라인 아이솔레이션 신호 발생부
542: 전원 공급부 560: 셀 매트

Claims (19)

  1. 입력된 데이터의 레벨을 감지하는 센스 앰프; 및
    테스트 모드 신호가 활성화되면 상기 센스 앰프에서 메모리 셀에 이르는 신호 경로를 차단하는 센스 앰프 제어기를 구비하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 센스 앰프는 래치(Latch) 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  3. 입력된 데이터의 레벨을 감지하는 센스 앰프;
    선택 차단신호에 응답하여 상기 센스 앰프에서 메모리 셀에 이르는 컬럼 패스를 차단하는 센스 앰프 제어기; 및
    테스트 명령에 응답하여 로우 디코더에서 상기 메모리 셀에 이르는 로우 패스를 선택하기 위한 선택신호를 비활성화시키고, 상기 선택 차단신호를 활성화시키도록 구성된 어레이 제어기를 구비하는 반도체 집적회로.
  4. 제 3 항에 있어서,
    상기 센스 앰프는 래치(Latch) 회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  5. 메모리 셀; 및 데이터 입력단에서 상기 메모리 셀에 이르는 신호 경로를 구비하며,
    테스트 명령이 입력된 것을 인식한 제어수단이 상기 신호 경로에 포함된 복수개의 회로 구성 중 어느 하나에서 상기 메모리 셀에 이르는 신호 경로를 차단하고, 상기 데이터 입력단을 통해 입력된 데이터를 상기 어느 하나의 회로 구성에 저장하도록 구성된 반도체 집적회로.
  6. 제 5 항에 있어서,
    상기 신호 경로에 포함된 회로 구성 중 어느 하나는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서,
    상기 제어수단은 상기 테스트 명령에 따라 생성된 테스트 모드 신호를 입력받아 상기 메모리 셀과 상기 센스 앰프의 신호 경로를 차단하는 센스 앰프 제어기를 구비하는 것을 특징으로 하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 테스트 명령이 입력되면 로우 디코더에서 상기 메모리 셀에 이르는 로우 패스를 선택하기 위한 선택신호를 비활성화시키고, 상기 센스 앰프에서 메모리 셀에 이르는 컬럼 패스를 차단하기 위한 선택 차단신호를 활성화시키도록 구성된 어레이 제어기를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 3 항 또는 제 8 항에 있어서,
    상기 어레이 제어기는
    액티브 명령에 따라 발생된 인에이블 신호와 상기 테스트 명령에 따라 발생된 테스트 모드 인에이블 신호의 조합 결과값에 따라 어레이 어드레스를 디코딩하여 상기 선택신호를 발생하는 선택신호 발생부, 및
    상기 테스트 모드 인에이블 신호에 따라 상기 선택 차단신호를 발생하는 선택 차단신호 발생부를 구비하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 9 항에 있어서,
    상기 선택신호 발생부는
    상기 테스트 모드 인에이블 신호가 비활성화되고 상기 인에이블 신호가 활성화되면 상기 어레이 어드레스를 디코딩하도록 구성됨을 특징으로 하는 반도체 집적회로.
  11. 제 9 항에 있어서,
    상기 선택 차단신호 발생부는
    상기 테스트 모드 인에이블 신호가 활성화되면 기설정된 시간 후에 상기 선 택 차단신호를 활성화시키도록 구성됨을 특징으로 하는 반도체 집적회로.
  12. 제 9 항에 있어서,
    액티브 명령과 테스트 명령 및 뱅크 어드레스를 이용하여 상기 인에이블 신호 및 테스트 모드 인에이블 신호를 발생하는 뱅크 제어기를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 뱅크 제어기는
    상기 뱅크 어드레스, 상기 테스트 명령과 상기 액티브 명령을 이용하여 상기 인에이블 신호를 발생하는 인에이블 신호 발생부, 및
    상기 뱅크 어드레스와 상기 테스트 명령을 이용하여 상기 테스트 모드 인에이블 신호를 발생하는 테스트 모드 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 반도체 집적회로.
  14. 제 13 항에 있어서,
    상기 인에이블 신호 발생부는
    상기 뱅크 어드레스가 비활성화되거나 상기 테스트 명령이 활성화되면 상기 인에이블 신호를 비활성화시키도록 구성됨을 특징으로 하는 반도체 집적회로.
  15. 제 13 항에 있어서,
    상기 테스트 모드 인에이블 신호 발생부는
    상기 뱅크 어드레스 및 상기 테스트 명령이 활성화되면 상기 테스트 모드 인에이블 신호를 활성화시키도록 구성됨을 특징으로 하는 반도체 집적회로.
  16. 제 7 항에 있어서,
    상기 센스 앰프 제어기는
    선택 신호와 선택 차단 신호를 이용하여 상기 센스 앰프와 연결된 비트 라인 쌍간의 연결을 제어하는 신호, 및 상기 센스 앰프와 상기 메모리 셀의 연결을 제어하는 신호를 발생하도록 구성됨을 특징으로 하는 반도체 집적회로.
  17. 제 7 항에 있어서,
    상기 센스 앰프 제어기는
    선택 신호와 선택 차단 신호를 조합하여 비트 라인 쌍을 연결시키기 위한 비트 라인 이퀄라이즈 신호를 발생하는 비트 라인 이퀄라이즈 신호 발생부, 및
    상기 선택 신호와 상기 선택 차단 신호를 조합하여 상기 센스 앰프와 상기 메모리 셀의 신호 경로를 차단하기 위한 비트 라인 아이솔레이션 신호를 발생하는 비트 라인 아이솔레이션 신호 발생부를 구비하는 것을 특징으로 하는 반도체 집적회로.
  18. 제 17 항에 있어서,
    상기 비트 라인 이퀄라이즈 신호 발생부는
    상기 선택 차단 신호가 활성화되면 상기 비트 라인 이퀄라이즈 신호를 활성화시키도록 구성됨을 특징으로 하는 반도체 집적회로.
  19. 제 17 항에 있어서,
    상기 비트 라인 아이솔레이션 신호 발생부는
    상기 선택 차단 신호가 활성화되면 상기 비트 라인 이퀄라이즈 신호를 활성화시키도록 구성됨을 특징으로 하는 반도체 집적회로.
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