JP2002117700A - 遅延時間測定回路を有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置の外部からその内部にあ
るセンスアンプ単体の性能を試験・検査するのに利用可
能な測定回路を提供することである。 【解決手段】 外部信号を入力する第１の入力端子と、
第１の制御信号を入力する第２の入力端子と、第２の制
御信号を入力する第３の入力端子と、第２の制御信号に
基づいて、外部信号をセンスアンプの入力ノードへ出力
する第２の選択回路と、センスアンプの入力ノードから
出力ノードへバイパスするバイパスラインと、第１の制
御信号に基づいて、センスアンプの入力ノードの信号を
入力ノードから出力ノードへバイパスラインを経由して
信号伝達する第１の選択回路と、センスアンプの出力ノ
ードの信号を外部に出力する出力端子とを備える遅延時
間測定回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に内蔵されるセンスアンプの試験・検査に利用する
測定回路に関する。

【０００２】

【従来の技術】図１５を用いて、従来の技術を説明す
る。図１５において、１は、半導体集積回路装置であ
る。５１および５４は、半導体集積回路装置１の入出力
端子である。６は、半導体集積回路装置１に内蔵される
半導体記憶素子である。半導体記憶素子６は、複数のメ
モリセルをロウ方向とカラム方向とにマトリクス状に配
置したメモリセルアレイ６１と、ロウアドレスをデコー
ドするロウアドレスデコーダ６２と、カラムアドレスを
デコードするカラムアドレスデコーダ６３と、ロウアド
レスとカラムアドレスにより選択されたメモリセルの情
報をセンスするセンスアンプ６４とを含む。１００は、
半導体集積回路装置１を試験・検査する為に設けた半導
体集積回路１とは別体のＬＳＩ試験装置(以下、テスタ
と称する)であり、信号線を介して半導体集積回路１の
入出力端子５１、５４と電気的に接続する。

【０００３】次に、動作を説明する。テスタ１００は、
半導体集積回路装置１を試験・検査するために、動作ク
ロック等のテスト用信号を信号線に出力し、そのテスト
用信号を入出力端子５１を介して半導体集積回路装置１
に入力する。半導体集積回路装置１は、テスタ１００か
ら出力されるテスト用信号に基づいて受動的に動作し、
その結果を入出力端子５４から信号出力する。テスタ１
００は、半導体集積回路装置１の入出力端子５４から出
力される出力信号を取り込み、その取り込んだ信号が、
試験者によってあらかじめプログラムされた期待値と合
致しているか否かを判断し、期待値を満足するものは良
品として、満足しないものは不良品として判定・選別を
行う。また、より良い半導体集積回路装置の製造のた
め、不良品は良品の選別作業とは時間的空間的に隔離さ
れて、封止樹脂除去等して半導体ウエーハを剥き出し状
態にしてから、該ウエーハに直接試験針を接触させて、
不良となった原因を特定する解析作業が行われる。

【０００４】

【発明が解決しようとする課題】上述のように、テスタ
１００による試験・検査では、半導体集積回路装置１の
入出力端子５１、５４を介して観測し、半導体集積回路
装置１の動作が全体として正しいか否かの判定をするこ
とができる。しかし、半導体集積回路装置１の半導体記
憶素子６の一部を構成するような、さらに内部のセンス
アンプ６４については、半導体ウエーハを剥き出し状態
にしなければ試験・検査が不可能であるという課題があ
る。

【０００５】また、センスアンプ６４等から出力される
内部アナログ信号は、解析に際して信号の取り出し等に
熟練が必要であり、取り出せた信号についても経験的判
断(推測)を必要とする。

【０００６】また、半導体ウエーハに試験針を接触させ
ると、内部回路の電気的特性が著しく変化してしまい、
実質的には解析することができなかったという課題もあ
る。この発明は、かかる課題を解決するためになされた
ものであり、半導体集積回路装置の外部からその内部に
あるセンスアンプ単体の性能を試験・検査するのに利用
可能な測定回路を提供する。

【０００７】

【課題を解決するための手段】この発明の第１の発明
は、外部信号を入力する第１の入力端子と、第１の制御
信号を入力する第２の入力端子と、第２の制御信号を入
力する第３の入力端子と、第２の制御信号に基づいて、
外部信号をセンスアンプの入力ノードへ出力する第２の
選択回路と、センスアンプの入力ノードから出力ノード
へバイパスするバイパスラインと、第１の制御信号に基
づいて、センスアンプの入力ノードの信号を入力ノード
から出力ノードへバイパスラインを経由して信号伝達す
る第１の選択回路と、センスアンプの出力ノードの信号
を外部に出力する出力端子とを備える遅延時間測定回路
を有する。

【０００８】この発明の第２の発明は、外部信号を入力
する第１の入力端子と、第１の制御信号を入力する第２
の入力端子と、第２の制御信号を入力する第３の入力端
子と、第２の制御信号に基づいて、外部信号を第１のセ
ンスアンプの入力ノードへ出力する第２の選択回路と、
第１のセンスアンプの入力ノードから出力ノードへバイ
パスする第１のバイパスラインと、第２のセンスアンプ
の入力ノードから出力ノードへバイパスする第２のバイ
パスラインと、第１のセンスアンプの出力ノードから第
２のセンスアンプの入力ノードへとバイパスする直鎖バ
イパスラインと、第１の制御信号に基づいて、第１およ
び第２のセンスアンプそれぞれの入力ノード信号を、第
１および第２のセンスアンプそれぞれの入力ノードから
それぞれの出力ノードへ第１および第２のバイパスライ
ンをそれぞれ経由して信号伝達する第１の選択回路と、
第２のセンスアンプの出力ノード信号を外部に出力する
出力端子とを備える遅延時間測定回路を有する。

【０００９】この発明の第３の発明は、外部信号を入力
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、タイミング信号
をそれぞれ入力し、センスアンプの入力ノードへ入力さ
れる外部信号をセンスアンプの入力ノードでそれぞれサ
ンプリングする第１のサンプルホールド回路と、タイミ
ング信号をそれぞれ入力し、外部信号を入力するセンス
アンプの出力ノードの信号をセンスアンプの出力ノード
でそれぞれサンプリングする第２のサンプルホールド回
路とを備える遅延時間測定回路を有する。

【００１０】この発明の第４の発明は、外部信号を入力
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、複数のタイミン
グ信号の中からいずれか１つを選択して出力する第１の
クロック選択回路と、複数のタイミング信号の中からい
ずれか１つを選択して出力する第２のクロック選択回路
と、第１のクロック選択回路のタイミング出力を入力
し、センスアンプの入力ノードへ入力される外部信号を
センスアンプの入力ノードでサンプリングする第１のサ
ンプルホールド回路と、第２のクロック選択回路のタイ
ミング出力を入力し、外部信号を入力するセンスアンプ
の出力ノードの信号をセンスアンプの出力ノードでサン
プリングする第２のサンプルホールド回路とを備える遅
延時間測定回路を有する。

【００１１】この発明の第５の発明は、外部信号を入力
する入力端子と、外部信号を基に、等量の遅延時間を持
つ複数のタイミング信号を生成する遅延回路と、遅延回
路のタイミング出力をそれぞれ入力し、外部信号を入力
するセンスアンプの出力ノードの信号をセンスアンプの
出力ノードでそれぞれサンプリングするサンプルホール
ド回路とを備える遅延時間測定回路を有する。

【００１２】この発明の第６の発明は、リングオシレー
タおよび遅延回路に供給する駆動電圧は、半導体集積回
路に供給する駆動電圧とは独立して供給する。

【００１３】この発明の第７の発明は、基準クロックを
入力する入力端子と、基準クロックに位相を同期させた
同期クロック信号を生成するＰＬＬ回路を備え、ＰＬＬ
回路の同期クロック信号をタイミング信号とする。

【００１４】

【発明の実施の形態】実施の形態１ 図１、図２および図３を用いて、実施の形態１を説明す
る。図１において、１は、半導体集積回路装置である。
２は、半導体集積回路装置１のワンチップに内蔵された
ＣＰＵである。３は、Ｍビットのアドレスバスである。
４は、Ｎビットのデータバスである。５４は、Ｌビット
分の入出力端子である(Ｌ≧Ｍ＋Ｎ)。通常動作時におけ
る入出力端子５４は、ＣＰＵ２から内部バスへのアドレ
ス信号、データ信号、制御信号等を入出力する。

【００１５】６は、半導体記憶素子である。半導体記憶
素子６は、複数のメモリセル６０をロウ方向とカラム方
向とにマトリクス状に配置して構成されるメモリセルア
レイ６１と、ロウアドレスをアドレスデコードするロウ
アドレスデコーダ６２と、カラムアドレスをアドレスデ
コードするカラムアドレスデコーダ６３と、ロウアドレ
スデコーダ６２とカラムアドレスデコーダ６３とによ
り、前記マトリクス状のメモリセルアレイ６１内から一
意に選択されるメモリセル６０の情報をセンスするセン
スアンプ６４とからなっており、さらにセンスアンプ６
４は、センスアンプ６４がｎビット分のセンスアンプ群
６５を構成する。

【００１６】７は、メモリコントローラである。メモリ
コントローラ７は、ＣＰＵ２等から半導体記憶素子６へ
のアクセス動作に基づいて、半導体記憶素子６へロウア
ドレス、カラムアドレス、センスアンプ６４を活性化さ
せるセンスアンプ活性化信号ＳＥ等の半導体記憶素子６
を制御するのに必要な制御信号を自動生成し、ＣＰＵ２
等からのデータ信号を半導体記憶素子６へ入出力させ
る。８は、入力した信号を信号増幅するバッファであ
る。バッファ８は、メモリコントローラ７によりその動
作が制御され、信号増幅しないときは高抵抗出力状態と
なるよう制御される。

【００１７】９は、トランスミッションゲートスイッチ
により構成した第１の選択回路である。第１の選択回路
９は、センスアンプ６４毎に設けられ、入出力端子５３
を介して共通に入力する第１の選択信号Ｓ１に基づい
て、センスアンプ６４の出力ノードＮｏｕｔの信号、あ
るいは、センスアンプ６４をバイパスするバイパスライ
ンＢＰの信号、のいずれか一方を選択して出力する。

【００１８】１０は、トランスミッションゲートスイッ
チにより構成した第２の選択回路である。第２の選択回
路１０は、入出力端子５２を介して入力する第２の選択
信号Ｓ２に基づいて、メモリコントローラ７のセンスア
ンプ活性化信号ＳＥ、あるいは、入出力端子５１を介し
て入力するノードＮ０の信号Ｓ０、のいずれか一方を選
択して出力する。５５は、テストモード切替信号ＴＥＳ
Ｔを入力する入出力端子である。

【００１９】１２は、切り替え回路である。切り替え回
路１２は、入出力端子５５からテストモード切替信号Ｔ
ＥＳＴが入力されると、入出力端子５４とアドレスバス
３およびデータバス４とを、入出力端子５３と第１の選
択信号線Ｓ１とを、入出力端子５２と第２の選択信号線
Ｓ２とを、入出力端子５１と第２の選択回路１０の入力
ノードＮ０とを、それぞれ電気的に接続させる。切り替
え回路１２は、テストのために入出力端子が増加してし
まうことを防ぐ。

【００２０】図２は、半導体集積回路装置１を試験・検
査するテスタ１００と、半導体集積回路装置１との接続
を示す図である。テスタ１００と半導体集積回路装置１
の入出力端子５１〜５８は信号線を介して電気的に接続
される。

【００２１】以下に、テスタ１００による検査・試験の
動作を説明する。はじめに、半導体集積回路装置１を、
テストモード状態に設定する。その手順について説明す
る。先ず、試験者によって予めプログラムされたテスト
プログラムにしたがって、テスタ１００は、テストモー
ド切替信号ＴＥＳＴを出力し、このテストモード切替信
号ＴＥＳＴを切り替え回路１２に入出力端子５５を介し
て入力させる。

【００２２】このテストモード切替信号ＴＥＳＴを受け
て、切り替え回路１２は、テスト用の信号Ｓ０と、第１
の選択回路９を制御する第１の選択信号Ｓ１と、第２の
選択回路１０を制御する第２の選択信号Ｓ２とを、それ
ぞれ入出力端子５１〜５３を介して外部のテスタ１００
から直接入力できるように接続を切り替える。さらに、
切り替え回路１２は、データバス４を経由して信号伝達
されるＣＰＵ２が出力するデータ信号、アドレス信号、
書込制御信号ＲＷ等についても入出力端子５４を介して
直接入出力できるように接続を切り替える。図３に、セ
ンスアンプ６４に焦点をあてたこのときの内部接続の様
子を図示する。以下、図３を用いて動作を説明する。

【００２３】次に、テスタ１００は、入出力端子５４お
よび切り替え回路１２を介して半導体集積回路装置１内
部のメモリコントローラ７に、フルアドレス信号、デー
タ信号、書込制御信号ＲＷとを直接入力する。これらの
制御信号をメモリコントローラ７が受けると、メモリコ
ントローラ７の制御の下にｎビット(１アドレス)分のメ
モリセル６０に、データが読み書きされる。ここでは、
テスト用データとして、メモリセル６０にデータ“１”
を書き込み(記憶)しておく。

【００２４】次に、テスタ１００は、論理“１”の第２
の選択信号Ｓ２を出力し、この信号Ｓ２を入出力端子５
２を介して第２の選択回路１０に入力させる。第２の選
択回路１０は、第２の選択信号Ｓ２を受けて、入力ノー
ドＮ０の信号すなわち入出力端子５１を介して入力する
信号Ｓ０を選択して、出力する。

【００２５】次に、テスタ１００は、論理“１”の第１
の選択信号Ｓ１を出力し、この信号Ｓ１を入出力端子５
３を介して第１の選択回路９に入力させる。第１の選択
回路９は、第１の選択信号Ｓ１を受けて、第２の選択回
路１０から出力されてセンスアンプ６４の入力ノードＮ
ｉｎから出力ノードＮｏｕｔへとセンスアンプ６４をバ
イパスされるバイパスラインＢＰ１の信号を選択して、
出力する。

【００２６】第１の選択回路９の出力信号は、次いでバ
ッファ８に入力される。バッファ８の出力信号は、次い
でデータバス４に出力される。データバス４に出力され
た信号は、さらに、切り替え回路１２を経由して半導体
集積回路装置１の入出力端子５４に出力される。入出力
端子５４から出力される信号は、テスタ１００に入力さ
れる。

【００２７】以上、テストモード切替信号ＴＥＳＴ、論
理“１”の第１の選択信号Ｓ１、および、論理“１”の
第２の選択信号Ｓ２をそれぞれ入力すると、図３に示す
信号伝達経路Ｐａが形成される。つまり、入出力端子５
１から入力させるテスト用の信号Ｓ０は、センスアンプ
６４をバイパスして入出力端子５４から出力されること
になる。

【００２８】次に、テスタ１００は、上述の信号伝達経
路Ｐａを形成した後、入出力端子５１からテスト用の信
号Ｓ０を入力しつつそのテスト用信号Ｓ０を観測し、一
方、信号伝達経路Ｐａを経由して入出力端子５４から出
力されるテスト用信号(ｎ個)をアナログ的に信号観測す
る。

【００２９】次に、テスタ１００は、入出力端子５１を
介して信号伝達経路Ｐａに入力する元のテスト用信号Ｓ
０と、信号伝達経路Ｐａを経由して入出力端子５４から
出力されるテスト用信号とをテスタ１００内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Ｐａの
遅延時間(以下、遅延時間Ａと称する)を抽出する。

【００３０】次に、メモリセル６０に書き込みしたデー
タ“１”の読み出しに係る遅延時間を抽出する動作につ
いて説明する。テスタ１００は、論理“１”の第２の選
択信号Ｓ２を出力し、この信号Ｓ２を第２の選択回路１
０に入出力端子５２を介して入力させる。第２の選択回
路１０は、論理“１”の第２の選択信号Ｓ２を受けて、
ノードＮ０の信号すなわち入出力端子５１から入力する
テスト用の信号Ｓ０を選択して、出力する。

【００３１】次に、テスタ１００は、論理“０”の第１
の選択信号Ｓ１を出力し、この信号Ｓ１を第１の選択回
路９に入出力端子５３を介して入力させる。第１の選択
回路９は、論理“０”の第１の選択信号Ｓ１を受けて、
通常動作時の通りセンスアンプ６４の出力ノードＮｏｕ
ｔの信号を選択して、出力する。

【００３２】第１の選択回路９の出力信号は、次いでバ
ッファ８に入力される。バッファ８の出力信号は、次い
でデータバス４に出力される。データバス４に出力され
た信号は、さらに、切り替え回路１２を経由して半導体
集積回路装置１の入出力端子５４に出力される。入出力
端子５４から出力された信号は、テスタ１００に入力さ
れる。

【００３３】以上、テストモード切替信号ＴＥＳＴ、論
理“０”の第１の選択信号Ｓ１、および、論理“１”の
第２の選択信号Ｓ２をそれぞれ入力すると、図３に示す
信号伝達経路Ｐｂが形成され、入出力端子５１から入力
したテスト用の信号Ｓ０は、センスアンプ６４を通過し
て入出力端子５４から出力されることになる。

【００３４】次に、テスタ１００は、上述の信号伝達経
路Ｐｂを形成した後、信号伝達経路Ｐｂにテスト用の信
号Ｓ０を入力しつつそのテスト用信号Ｓ０を観測し、一
方、信号伝達経路Ｐｂを経由して入出力端子５４から出
力される信号(ｎ個)を信号観測する。

【００３５】ここで、入出力端子５１から入力するテス
ト用の信号Ｓ０は、センスアンプ６４を活性化させる信
号であり、このテスト用信号Ｓ０をセンスアンプ６４が
受けると、センスアンプ６４はメモリセル６０のデータ
をセンスする。メモリセル６０には予めデータ“１”を
記憶させているので、センスアンプ６４は、データ
“１”のデータ信号を出力する。このデータ信号は、バ
ッファ８、データバス４、および、切り替え回路１２を
経由して入出力端子５４から出力される。

【００３６】次に、テスタ１００は、入出力端子５１を
介して信号伝達経路Ｐｂに入力する元のテスト用信号Ｓ
０と、入出力端子５４を介して信号伝達経路Ｐｂから出
力される信号とをテスタ１００内で自己比較させ、両者
の相対的な差、すなわち信号伝達経路Ｐｂでの遅延時間
(以下、遅延時間Ｂと称する)を抽出する。

【００３７】最後に、テスタ１００内に保持された信号
伝達経路Ｐａでの遅延時間Ａと、同信号伝達経路Ｐｂで
の遅延時間Ｂとをテスタ１００内で自己比較させ、両者
の相対的な差、すなわち、メモリセル６０の読み出しに
係る各ｎ個のセンスアンプ６４の、正味の遅延時間(以
下、遅延時間ＡＢと称する)を抽出する。この遅延時間
ＡＢが、プログラムによって予め設定した期待値の範囲
にあれば良品と判別されるわけである。以下同様にし
て、全アドレス空間についても遅延時間ＡＢを抽出し、
良品を判別する。

【００３８】また、不良品が判別された場合、全アドレ
ス空間をサーチしていれば、センスアンプ６４が不良で
あるか、メモリセル６０のビット不良であるか、原因の
判別が容易に可能である。なお、第１の選択回路９は、
センスアンプ６４の出力ノードＮｏｕｔとバイパスライ
ンＢＰの信号のいずれか一方を選択するよう構成した
が、図４に示すように、第２の選択回路１０の出力をセ
ンスアンプ６４の入力ノードＮｉｎとバイパスラインＢ
Ｐとに出力を振り分ける様に、第１の選択回路９をセン
スアンプ６４の入力ノードＮｉｎ側に配設するように構
成しても構わない。

【００３９】また、テストのために入出力端子が増加し
てしまっても構わない場合は、切り替え回路１２を省略
しても良い。

【００４０】以上、実施の形態１によれば、半導体集積
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプについて、その
遅延時間ＡＢを半導体集積回路装置の外部から測定でき
るので、センスアンプ単体の性能を試験・検査するのに
有効な測定回路を提供することができる。

【００４１】実施の形態２ 図５を用いて、実施の形態２を説明する。実施の形態２
は、テストモード時において、センスアンプ群６５を構
成する複数のセンスアンプ６４を、ある１つのセンスア
ンプ６４の出力信号がそれとは別のセンスアンプ６４の
入力信号となるように、センスアンプ群６５内部でセン
スアンプ６４が実質直列に接続されるように第１の選択
回路９を配設した。実施の形態１と同じ構成について
は、特にことわらない限り同じ記号、符号を付してお
り、構成についての説明は同様であるので省略する。

【００４２】はじめに、半導体集積回路装置１を、テス
トモード状態に設定する。その手順について説明をす
る。先ず、テスタ１００は、テストモード切替信号ＴＥ
ＳＴを出力し、この信号ＴＥＳＴを半導体集積回路装置
１に、入出力端子５５を介して入力させる。この信号Ｔ
ＥＳＴを受けて、切り替え回路１２は、テスト用の信号
Ｓ０と、第１の選択回路９を制御する第１の選択信号Ｓ
１と、第２の選択回路１０を制御する第２の選択信号Ｓ
２とを、それぞれ入出力端子５１〜５３を介してテスタ
１００から直接入力できるように半導体集積回路１内部
の接続を切り替える。さらに、切り替え回路１２は、デ
ータバス４を経由して信号伝達されるＣＰＵ２が出力す
るデータ信号、アドレス信号、書込制御信号ＲＷ等につ
いても入出力端子５４を介して直接入出力できるように
接続を切り替える。図５に、このときの内部接続の様子
を図示する。

【００４３】次に、テスタ１００は、入出力端子５４を
介して半導体集積回路装置１内部のメモリコントローラ
７に、フルアドレス信号、データ信号、書込制御信号Ｒ
Ｗとを直接入力する。これらの制御信号をメモリコント
ローラ７が受けると、メモリコントローラ７の制御の下
にｎビット(１アドレス分)のメモリセル６０に、データ
が読み書きされる。ここでは、テスト用データとして、
メモリセル６０にデータ“１”を書き込み(記憶)してお
く。

【００４４】次に、テスタ１００は、論理“１”の第２
の選択信号Ｓ２を出力し、この信号Ｓ２を第２の選択回
路１０に入出力端子５２を介して入力させる。第２の選
択回路１０は、論理“１”の第２の選択信号Ｓ２を受け
て、入出力端子５１を介して入力するノードＮ０の信号
Ｓ０を選択して、出力する。

【００４５】次に、テスタ１００は、論理“１”の第１
の選択信号Ｓ１を出力し、この信号Ｓ１を第１の選択回
路９(１)に入出力端子５３を介して入力させる。第１の
選択回路９(１)は、第１の選択信号Ｓ１を受けて、第２
の選択回路１０から出力される出力信号を選択して、バ
イパスラインＢＰ(１)を介して出力ノードＮｏｕｔ
（１）に出力する。さらに、第１の選択回路９(２)は、
直鎖バイパスラインＢＰ’(１)を介して出力ノードＮｏ
ｕｔ（１）の信号を選択して、次のバイパスラインＢＰ
(２)に出力する。以下、同様にして、第１の選択回路９
(ｎ)は、直鎖バイパスラインＢＰ’(ｎ−１)を介して出
力ノードＮｏｕｔ（ｎ−１）の信号を選択して、バイパ
スラインＢＰ(ｎ)を介してＮｏｕｔ（ｎ）に出力する。

【００４６】ここで、第１の選択回路９の１つを９(１)
と付番した。他の第１の選択回路９を区別の為９(２)〜
９(ｎ)と付番したが、第１の選択回路９(１)〜９(ｎ)は
各々同じである。メモリセル６０(１)〜(ｎ)、センスア
ンプ６４(１)〜６４(ｎ)、バイパスラインＢＰ(１)〜
(ｎ)、およびバッファ８(１)〜８(ｎ)についても、区別
のため同様に付番した。

【００４７】出力ノードＮｏｕｔ(ｎ)の出力信号は、次
いでバッファ８(ｎ)に入力される。バッファ８(ｎ)の出
力信号は、次いでデータバス４に出力される。データバ
ス４に出力された信号は、さらに、切り替え回路１２を
経由して半導体集積回路装置１の入出力端子５４に出力
される。入出力端子５４から出力される信号は、テスタ
１００に入力する。

【００４８】以上、テストモード切替信号ＴＥＳＴ、論
理“１”の第１の選択信号Ｓ１、および、論理“１”の
第２の選択信号Ｓ２をそれぞれ入力すると、信号の伝達
経路は図５に示す信号伝達経路Ｐｃの通りとなり、入出
力端子５１から入力させたテスト用の信号Ｓ０は、各セ
ンスアンプ６４(１)〜(ｎ)をバイパスして入出力端子５
４から出力される。

【００４９】次に、テスタ１００は、上述の信号伝達経
路Ｐｃを形成した後、入出力端子５１からテスト用の信
号Ｓ０を入力しつつそのテスト用信号Ｓ０を観測し、一
方、信号伝達経路Ｐｃを経由して入出力端子５４から出
力されるテスト用信号を信号観測する。

【００５０】次に、テスタ１００は、入出力端子５１を
介して信号伝達経路Ｐｃに入力する元のテスト用信号Ｓ
０と、信号伝達経路Ｐｃを経由して入出力端子５４から
出力されるテスト用信号とをテスタ１００内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Ｐｃの
遅延時間(以下、遅延時間Ｃと称する)を抽出する。

【００５１】次に、メモリセル６０(１)〜(ｎ)に書き込
みしたデータの読み出しに係る遅延時間を抽出する動作
について説明する。テスタ１００は、論理“１”の第２
の選択信号Ｓ２を出力し、この信号Ｓ２を第２の選択回
路１０に入出力端子５２を介して入力させる。第２の選
択回路１０は、論理“１”の第２の選択信号Ｓ２を受け
て、入出力端子５１を介して入力するテスト用の信号Ｓ
０を選択して、出力する。

【００５２】次に、テスタ１００は、論理“０”の第１
の選択信号Ｓ１を出力し、この信号Ｓ１を第１の選択回
路９(１)に入出力端子５３を介して入力させる。第１の
選択回路９(１)は、第１の選択信号Ｓ１を受けて、第２
の選択回路１０の出力信号を入力し、センスアンプ６４
(１)の入力ノードＮｉｎ(１)に出力する。さらに、第１
の選択回路９(２)は、センスアンプ６４(１)の出力ノー
ドＮｏｕｔ(１)の信号を選択して入力し、センスアンプ
６４(２)に向けて出力する。以下同様にして、第１の選
択回路９(ｎ)は、センスアンプ６４(ｎ−１)の出力ノー
ドＮｏｕｔ(ｎ−１)の信号を選択して入力し、センスア
ンプ６４(ｎ)に向けて出力する。

【００５３】センスアンプ６４(ｎ)の出力ノードＮｏｕ
ｔ(ｎ)の信号は、次いでバッファ８(ｎ)に入力される。
バッファ８(ｎ)の出力信号は、次いでデータバス４に出
力される。データバス４に出力された信号は、さらに、
切り替え回路１２を経由して半導体集積回路装置１の入
出力端子５４に出力される。入出力端子５４から出力さ
れる信号は、テスタ１００に入力される。

【００５４】以上、テストモード切替信号ＴＥＳＴ、論
理“０”の第１の選択信号Ｓ１、および、論理“１”の
第２の選択信号Ｓ２をそれぞれ入力すると、信号の伝達
経路は図５に示す信号伝達経路Ｐｄの通りとなり、入出
力端子５１を介して入力したテスト用の信号Ｓ０は、実
質上直列接続されたセンスアンプ６４を通過して入出力
端子５４から出力されることになる。

【００５５】次に、テスタ１００は、上述の信号伝達経
路Ｐｄを形成した後、信号伝達経路Ｐｄにテスト用の信
号Ｓ０を入力しつつそのテスト用信号Ｓ０を観測し、一
方、信号伝達経路Ｐｄを経由して入出力端子５４から出
力される信号を信号観測する。

【００５６】ここで、信号伝達経路Ｐｄに入力するテス
ト用信号Ｓ０は、センスアンプ６４(１)を活性化させる
信号(“１”)であり、このテスト用信号Ｓ０をセンスア
ンプ６４(１)が受けると、センスアンプ６４(１)はメモ
リセル６０(１)のデータをセンスする。メモリセル６０
(１)には予めデータ“１”を記憶させているので、セン
スアンプ６４(１)は、“１”のデータ信号を出力する。
このセンスアンプ６４(１)から出力されたデータ信号を
次段のセンスアンプ６４(２)が受けると、センスアンプ
６４(２)は活性化されメモリセル６０(２)のデータをセ
ンスする。メモリセル６０(２)には予めデータ“１”を
記憶させているので、センスアンプ６４(２)は、“１”
のデータ信号を出力する。このセンスアンプ６４(２)か
ら出力されたデータ信号をさらに次段のセンスアンプ６
４(３)が受けると、センスアンプ６４(３)は活性化さ
れ、“１”のデータ信号を出力する。以下順々にして、
センスアンプ６４(ｎ)から“１”のデータ信号が出力さ
れる。最終段のセンスアンプ６４(ｎ)から出力されるデ
ータ信号は、バッファ８(ｎ)、データバス４、および、
切り替え回路１２を経由して入出力端子５４から出力さ
れる。

【００５７】次に、テスタ１００は、入出力端子５１を
介して信号伝達経路Ｐｄに入力する元のテスト用信号Ｓ
０と、入出力端子５４を介して信号伝達経路Ｐｄから出
力されるデータ信号とをテスタ１００内で自己比較さ
せ、両者の相対的な差、すなわち信号伝達経路Ｐｄでの
遅延時間(以下、遅延時間Ｄと称する)を抽出する。

【００５８】最後に、テスタ１００内に保持された信号
伝達経路Ｐｃでの遅延時間Ｃと、同信号伝達経路Ｐｄで
の遅延時間Ｄとをテスタ１００内で自己比較させ、両者
の相対的な差、すなわちメモリセルを含むセンスアンプ
６４(１)〜６４(ｎ)における遅延時間の総和(以下、遅
延時間ＣＤと称する)を抽出する。この遅延時間ＣＤが
期待される値であれば、良品と判別されるわけである。
以下同様にして、全アドレス空間についても遅延時間を
抽出し、良品の判別をする。

【００５９】以上、実施の形態２によれば、半導体集積
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプ６４(１)〜６４
(ｎ)について、センスアンプｎ個分の遅延時間ＣＤを外
部から測定することができ、センスアンプ単体の性能を
試験・検査するのに有効な測定回路を提供することがで
きる。

【００６０】また、実施の形態１のようにセンスアンプ
１つ１つの遅延時間を抽出しなくとも、センスアンプｎ
個分の遅延時間ＣＤからセンスアンプ１つ分の遅延時間
を平均して抽出できるので、試験・検査が一度で済み、
試験・検査の時間短縮が可能である。

【００６１】また、センスアンプ１つの遅延時間が、テ
スタ１００の測定限界を超える場合には、複数のセンス
アンプ６４(１)〜６４(ｎ)が実質的に直列に接続される
ことにより遅延時間が積算されるので、入出力端子５４
から出力される信号はテスタ１００で測定可能になる。

【００６２】実施の形態３ 図６を用いて、実施の形態３を説明する。図６におい
て、１３は、入力した信号をΔｔ時間信号遅延させて出
力する複数の遅延素子である。１４は、入力した信号を
信号反転させて出力する、インバータである。１５は、
入出力端子５６から入力する第３の制御信号Ｓ３に基づ
いて、第１の固定した信号を選択して出力する第１の状
態と、前記インバータ１４の出力信号を選択入力して出
力する第２の状態と、に動作接続状態を切り替えるルー
プスイッチである。

【００６３】前記複数の遅延素子１３、前記インバータ
１４、および前記ループスイッチ１５とをループ状に順
に直列接続し、各遅延素子１３のそれぞれの出力ノード
Ｎ１〜Ｎｎ＋１からそれぞれΔｔづつタイミングの異な
るタイミング信号Ｔ１〜Ｔｎ＋１を導出するリングオシ
レータ１６を構成する。

【００６４】ＦＦ１(１)〜ＦＦ１(ｎ)は、リングオシレ
ータ１６から生成されるタイミング信号Ｔ１〜Ｔｎをそ
れぞれ受け、センスアンプ６４の入力ノードＮｉｎの信
号をΔｔづつ異なるタイミングでサンプリングするサン
プリング用のラッチである。ＦＦ２(１)〜ＦＦ２(ｎ)
は、リングオシレータ１６から生成されるタイミング信
号Ｔｎ＋１を受け、前記サンプリング用のラッチＦＦ１
(１)〜ＦＦ１(ｎ)の各出力信号Ｑをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
ＦＦ１(１)〜ＦＦ１(ｎ)とホールド用のラッチＦＦ２
(１)〜ＦＦ２(ｎ)とでサンプルホールド回路１７を構成
する。

【００６５】ＦＦ３(１)〜ＦＦ３(ｎ)は、リングオシレ
ータ１６から生成されるタイミング信号Ｔ１〜Ｔｎをそ
れぞれ受け、センスアンプ６４の出力ノードＮｏｕｔの
信号をΔｔづつ異なるタイミングでサンプリングするサ
ンプリング用のラッチである。ＦＦ４(１)〜ＦＦ４(ｎ)
は、リングオシレータ１６から生成されるタイミング信
号Ｔｎ＋１を受け、前記サンプリング用のラッチＦＦ３
(１)〜ＦＦ３(ｎ)の各出力信号Ｑをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
ＦＦ３(１)〜ＦＦ３(ｎ)とホールド用のラッチＦＦ４
(１)〜ＦＦ４(ｎ)とでサンプルホールド回路１８を構成
し、センスアンプ６４の出力ノードＮｏｕｔに配設す
る。

【００６６】実施の形態３は、Δｔづつタイミングの異
なるタイミング信号Ｔ１〜Ｔｎ＋１を生成するリングオ
シレータ１６を設け、さらにリングオシレータ１６から
導出するタイミング信号Ｔ１〜Ｔｎ＋１に基づいて、セ
ンスアンプ６４の入力ノードＮｉｎの信号と出力ノード
Ｎｏｕｔの信号をそれぞれサンプリングして保持するサ
ンプルホールド回路１７および１８を設けることを特徴
とする。

【００６７】次に、動作を説明する。はじめに、半導体
集積回路装置１を、テストモード状態に設定する手順に
ついて説明をする。先ず、テスタ１００は、テストモー
ド切替信号ＴＥＳＴを出力し、この信号ＴＥＳＴを半導
体集積回路装置１に入出力端子５５を介して入力させ
る。この信号ＴＥＳＴを受けて、切り替え回路１２は、
テスト用の信号Ｓ０と、第１の選択回路９を制御する第
１の選択信号Ｓ１と、第２の選択回路１０を制御する第
２の選択信号Ｓ２とを、それぞれ入出力端子５１〜５３
を介してテスタ１００から直接入力できるように半導体
集積回路装置１内部の接続を切り替える。さらに、切り
替え回路１２は、データバス４を経由して信号伝達され
るＣＰＵ２が出力するデータ信号、アドレス信号、書込
制御信号ＲＷ等についても、入出力端子５４を介して直
接入出力できるように接続を切り替える。

【００６８】次に、テスタ１００は、半導体集積回路装
置１内部のメモリコントローラ７に、アドレス信号、デ
ータ信号、書込制御信号ＲＷとを入出力端子５４を介し
て直接入力する。これらの制御信号をメモリコントロー
ラ７が受けると、メモリコントローラ７の制御の下にｎ
ビット(１アドレス分)のメモリセル６０に、データが読
み書きされる。ここでは、テスト用データとして、メモ
リセル６０にデータ“１”を書き込み(記憶)しておく。

【００６９】次に、入出力端子５５、５２を介して、テ
ストモード切替信号ＴＥＳＴ、論理“１”の制御信号Ｓ
２をそれぞれ入力して、入出力端子５１から入出力端子
５４への信号伝達経路Ｐｅおよび信号伝達経路Ｐｆをそ
れぞれ形成する。

【００７０】次に、テスタ１００は、第３の制御信号Ｓ
３を出力し、この信号Ｓ３はループスイッチ１５に入出
力端子５１を介して入力される。ループスイッチ１５
は、この信号Ｓ３を受けて第１の固定した信号を選択し
て出力する第１の状態から、インバータ１４の出力信号
を選択入力して出力する第２の状態(ループの形成)へ接
続状態を切り替える。ループスイッチ１５は、第２の状
態に切り替わり、リングオシレータ１６は発振を開始す
る。

【００７１】各遅延素子１３は、Δｔ時間の信号遅延を
生ずるので、リングオシレータ１６の各ノードＮ１〜Ｎ
ｎ＋１からは、ノードＮ１からのタイミング信号Ｔ１を
基準にΔｔずつ順に信号遅延した信号Ｔ２〜Ｔｎ＋１が
生成される。

【００７２】次に、テスタ１００は、センスアンプ６４
を活性化させるためにテスト用の信号Ｓ０を出力し、こ
の信号Ｓ０を半導体集積回路装置１に入出力端子５１を
介して入力させる。このときのサンプルホールド回路１
７および１８の動作を、図７および表１を用いて説明す
る。

【００７３】図７は、リングオシレータ１６を構成する
各バッファ１３のタイミング信号Ｔ１〜Ｔｎ＋１と、半
導体集積回路装置１の外部に設けたテスタ１００から入
力されセンスアンプ６４を活性化させるセンスアンプ６
４の入力ノードＮｉｎの信号Ｓ０と、センスアンプ６４
の出力ノードＮｏｕｔの信号とを各々示している。

【００７４】表１は、センスアンプ６４の入力ノードＮ
ｉｎに配設したサンプルホールド回路１７のサンプリン
グ用ラッチＦＦ１(１)〜ＦＦ１(ｎ)、ホールド用ラッチ
ＦＦ２(１)〜ＦＦ２(ｎ)の出力信号、および同じくセン
スアンプ６４の出力ノードＮｏｕｔに配設したサンプル
ホールド回路１８の出力信号の様子を示している。

【表１】

【００７５】サンプリング用ラッチＦＦ１(１)は、タイ
ミング信号Ｔ１でセンスアンプ６４の入力ノードＮｉｎ
の信号Ｓ０をサンプリングし、サンプリング用ラッチＦ
Ｆ１(２)はタイミング信号Ｔ２で入力ノードＮｉｎの信
号Ｓ０をサンプリングする。以下、同様にして、サンプ
リング用ラッチＦＦ１(３)〜ＦＦ１(ｎ)はタイミング信
号Ｔ３〜Ｔｎで入力ノードＮｉｎの信号Ｓ０をサンプリ
ングする。

【００７６】そして、サンプリング用ラッチＦＦ１(１)
〜(ｎ)にセンスアンプ６４の入力ノードＮｉｎの信号Ｓ
０が各々異なるタイミングＴ１〜Ｔｎでサンプリングさ
れた後、次のタイミング信号Ｔｎ＋１でサンプリング用
ラッチＦＦ１(１)〜ＦＦ(ｎ)にサンプリングされたデー
タ信号Ｑが、ホールド用ラッチＦＦ２(１)〜(ｎ)にホー
ルドされる。

【００７７】表１に示す通り、サンプルホールド回路１
７では、タイミング信号Ｔ２を受けるサンプリング用ラ
ッチＦＦ１(２)とタイミング信号Ｔ３を受けるサンプリ
ング用ラッチＦＦ１(３)との間でサンプリングデータが
“０”から“１”に切り替わり、入力ノードＮｉｎの信
号Ｓ０がこのタイミングＴ２とＴ３の間に変化したこと
が判る。

【００７８】一方、センスアンプ６４は、この信号Ｓ０
を受けて、活性化される。センスアンプ６４が活性化す
ると、センスアンプ６４はメモリセル６０に記憶されて
いるデータ“１”を出力ノードＮｏｕｔに出力する。サ
ンプルホールド回路１８のサンプリング用ラッチＦＦ３
(１)はタイミングＴ１でセンスアンプ６４の出力ノード
Ｎｏｕｔの信号をサンプリングし、サンプリング用ラッ
チＦＦ３(２)はタイミングＴ２でセンスアンプの出力ノ
ードＮｏｕｔの信号をサンプリングする。以下、同様に
して、サンプリング用ラッチＦＦ３(３)〜ＦＦ３(ｎ)は
各々タイミングＴ３〜Ｔｎでセンスアンプ６４の出力ノ
ードＮｏｕｔの信号をサンプリングする。

【００７９】そして、サンプリング用ラッチＦＦ３(１)
〜(ｎ)にセンスアンプ６４の出力ノードＮｏｕｔの信号
が各々異なるタイミングＴ１〜Ｔｎでサンプリングされ
た後、次のタイミングＴｎ＋１でサンプリング用ラッチ
ＦＦ３(１)〜ＦＦ(ｎ)にサンプリングされたデータ信号
Ｑが、ホールド用ラッチＦＦ４(１)〜(ｎ)にホールドさ
れる。

【００８０】表１に示す通り、サンプルホールド回路１
８では、タイミング信号Ｔ８を受けるサンプリング用ラ
ッチＦＦ３(８)とタイミング信号Ｔ９を受けるサンプリ
ング用ラッチＦＦ３(９)との間でサンプリングデータが
“０”から“１”に切り替わり、センスアンプ６４の出
力ノードＮｏｕｔの信号がこのタイミングＴ８とＴ９の
間に変化したことが判る。

【００８１】次に、テスタ１００は、センスアンプ６４
の入力ノードＮｉｎに配設したサンプルホールド回路１
７のホールド用ラッチＦＦ２(１)〜(ｎ)の保持情報を、
データバス４、切り替え回路１２、および入出力端子５
４を介した信号伝達経路Ｐｅを経由して入力する。同様
に、テスタ１００は、センスアンプの出力ノードＮｏｕ
ｔに配設したサンプルホールド回路１８のホールド用ラ
ッチＦＦ４(１)〜(ｎ)の保持情報を、データバス４、切
り替え回路１２、および入出力端子５４を介した信号伝
達経路Ｐｆを経由して入力する。

【００８２】テスタ１００がホールド用ラッチＦＦ２お
よびホールド用ラッチＦＦ４にホールドされた保持情報
を読み出すタイミングは、テスト用の信号Ｓ０を入力し
た後に行う。例えば、インバータ１５の出力信号は、リ
ングオシレータ１６の１周期毎に変化し、入出力端子５
４を介して出力されるので、この周期を保持情報の取り
出しタイミング基準にしても良い。

【００８３】また、第３の制御信号Ｓ３を入力してルー
プスイッチ１５を第１の状態にし、リングオシレータ１
６の発振動作を停止させても良い。リングオシレータ１
６が停止すると、サンプリング用ラッチＦＦ１(１)〜
(ｎ)およびサンプリング用ラッチＦＦ３(１)〜(ｎ)にサ
ンプリングしたデータ、ホールド用ラッチＦＦ２(１)〜
(ｎ)およびホールド用ラッチＦＦ４(１)〜(ｎ)にホール
ドしたデータは変化しない。

【００８４】最後に、テスタ１００は、サンプルホール
ド回路１７のホールド用ラッチＦＦ２とサンプルホール
ド回路１８のホールド用ラッチＦＦ４とから取り出した
デジタルデータをテスタ１００内で比較する。

【００８５】表１に示す通り、テスタ１００は、サンプ
ルホールド回路１７のラッチＦＦ２(１)〜(ｎ)から取り
出すデジタルデータを基に、タイミングＴ２とＴ３の間
で入力信号Ｓ０がセンスアンプ６４を活性化させ始めた
と判定する。また、テスタ１００は、サンプルホールド
回路１８のラッチＦＦ４(１)〜(ｎ)から取り出すデジタ
ルデータを基に、タイミングＴ８とＴ９の間でセンスア
ンプ６４が活性化されたと判定する。

【００８６】テスタ１００は、２つの判定結果からさら
に比較をし、センスアンプ６４の活性化の始まり(Ｔ３)
から活性化の完了(Ｔ９)までの遅延時間ＥがΔｔの６倍
分であることを抽出する。この遅延時間ＥＦが期待され
る値の範囲内であれば、半導体集積回路装置１は良品と
判別されるわけである。

【００８７】なお、図８に示すよう、ホールド用ラッチ
ＦＦ２(１)〜(ｎ)およびＦＦ４(１)〜(ｎ)を設けずに、
サンプリング用ラッチＦＦ１(１)〜(ｎ)およびＦＦ３
(１)〜(ｎ)からサンプリングしたデータを読み出し、テ
スタ１００内で比較させてもよい。

【００８８】また、実施の形態２においても適用でき、
センスアンプ６４の入力ノードＮｉｎと出力ノードＮｏ
ｕｔ(ｎ)とにそれぞれサンプルホールド回路１７、１８
を設けても良い。

【００８９】以上の通り、実施の形態３は、他の実施の
形態で説明したように入出力端子５４から出力されるア
ナログ出力信号を直接比較するのではなく、センスアン
プ６４近傍の入力ノードＮｉｎと出力ノードＮｏｕｔと
に配設するサンプルホールド回路１７、１８にサンプル
ホールドされるデジタルデータを比較するようにした。
そのため、テスタ１００がアナログ信号を処理する際に
生じる内部誤差を極力排除した遅延時間ＥＦの抽出が行
え、試験・検査の検出効率が高まる。

【００９０】また、テスタ１００の取り扱う信号が、ア
ナログ的信号およびデジタル的信号から、デジタル的信
号だけに内部処理が統一され、テスト冶具やテストプロ
グラム等が簡便になる。

【００９１】実施の形態４ 図９を用いて実施の形態４を説明する。１９は、トラン
スミッションゲートによるスイッチＳＷ１１〜ＳＷ１ｎ
で構成した、第１のクロック選択回路である。第１のク
ロック選択回路１９は、リングオシレータ１６の出力ノ
ードＮ１〜Ｎｎから出力されるタイミング信号Ｔ１〜Ｔ
ｎの中から、入出力端子５４を介して入力する第４の制
御信号Ｓ４に基づいて、いずれか１つをタイミング信号
Ｔ０１として選択し、出力する。

【００９２】２０は、トランスミッションゲートによる
スイッチＳＷ２１〜ＳＷ２ｎで構成した、第２のクロッ
ク選択回路である。第２のクロック選択回路２０は、リ
ングオシレータ１６の出力ノードＮ１〜Ｎｎから出力さ
れるタイミング信号Ｔ１〜Ｔｎの中から、入出力端子５
４を介して入力する制御信号Ｓ５に基づいて、いずれか
１つをタイミング信号Ｔ０２として選択し、出力する。

【００９３】ＦＦ５は、第１のクロック選択回路１９で
選択されたタイミング信号Ｔ０１を受け、センスアンプ
６４の入力ノードＮｉｎの信号をサンプリングするサン
プリング用ラッチである。ＦＦ６はリングオシレータ１
６のタイミング信号Ｔｎ＋１を受け、サンプリング用ラ
ッチＦＦ５のサンプリングデータを保持するホールド用
ラッチである。サンプリング用ラッチＦＦ５とホールド
用ラッチＦＦ６とで第３のサンプルホールド回路２１を
構成する。

【００９４】ＦＦ７は、第２のクロック選択回路２０で
選択されたタイミング信号Ｔ０２を受け、センスアンプ
６４の出力ノードＮｏｕｔの信号をサンプリングするサ
ンプリング用ラッチである。ＦＦ８は、リングオシレー
タ１６のタイミング信号Ｔｎ＋１を受け、サンプリング
用ラッチＦＦ７のサンプリングデータを保持するホール
ド用ラッチである。サンプリング用ラッチＦＦ７とホー
ルド用ラッチＦＦ８とで第４のサンプルホールド回路２
２を構成する。なお、他の実施の形態と同一の構成には
同一の符号を付しており、説明については重複するので
省略する。

【００９５】実施の形態４は、実施の形態３における回
路規模の大きなサンプリング用ラッチおよびホールド用
ラッチの所要数を削減する替わりに、タイミング信号Ｔ
１〜Ｔｎの中から１つを選択して出力する回路規模の小
さなクロック選択回路１９、２０を設けたことを特徴と
する。

【００９６】次に、動作について説明する。はじめに、
テスタ１００は、入出力端子５５からテストモード切替
信号ＴＥＳＴを入力して、半導体集積回路装置１をテス
トモードに設定し、メモリセル６０にデータ“１”を書
き込んでおく。その手順については、実施の形態１乃至
３と同様であるので、説明は省略する。また、テスタ１
００は、半導体集積回路装置１をテストモードに設定し
た後、入出力端子５２を介して第２の制御信号Ｓ２を入
力する。制御信号Ｓ２を受けて、第２の選択回路１０
は、入出力端子５１を介して入力されるテスト用の信号
Ｓ０を選択して出力する。したがって、テスト用の信号
Ｓ０は、センスアンプ６４の入力ノードＮｉｎに入力さ
れる。

【００９７】次に、テスタ１００は、テスト用の信号Ｓ
０と第３の制御信号Ｓ３を出力する。ループスイッチ１
５は、入出力端子５６を介して第３の制御信号Ｓ３が入
力され、第１の状態から第２の状態(ループの形成)に切
り替わる。ループスイッチ１５が第２の状態に切り替わ
ると、リングオシレータ１６は発振を開始する。各遅延
素子１３は、Δｔ時間の信号遅延を生ずるので、リング
オシレータ１６の各ノードＮ１〜Ｎｎ＋１からは、ノー
ドＮ１のタイミング信号Ｔ１を基準にΔｔずつ順に信号
遅延した信号Ｔ２〜Ｔｎ＋１が生成される。

【００９８】次に、テスタ１００は、第４の制御信号Ｓ
４を出力する。この信号Ｓ４を受ける第１のクロック選
択回路１９は、リングオシレータ１６のタイミング信号
Ｔ１〜Ｔｎの中からいずれか１つを選択する。例えば、
タイミング信号Ｔ１を選択する。第１のクロック選択回
路１９で選択されたタイミング信号Ｔ１は、サンプリン
グ用ラッチＦＦ５に入力ノードＮｉｎの信号をサンプリ
ングするサンプリングタイミング信号Ｔ０１として入力
される。

【００９９】次に、テスタ１００は、前記第４の制御信
号Ｓ４とは独立に、第５の制御信号Ｓ５を出力する。こ
の信号Ｓ５を受ける第２のクロック選択回路２０は、リ
ングオシレータ１６のタイミング信号Ｔ１〜Ｔｎの中か
らいずれか１つを選択する。例えば、タイミング信号Ｔ
１を選択する。第２のクロック選択回路２０で選択され
たタイミング信号Ｔ１は、サンプリング用ラッチＦＦ７
に出力ノードＮｏｕｔの信号をサンプリングするサンプ
リングタイミング信号Ｔ０２として入力される。

【０１００】次に、テスタ１００は、センスアンプ６４
を活性化させるためのテスト用の信号Ｓ０を出力する。
この信号Ｓ０は、入出力端子５１を介して半導体集積回
路装置１に入力される。テスト用の信号Ｓ０は、実施の
形態３および図７表１において説明図示したものと同じ
信号Ｓ０である。

【０１０１】第３のサンプルホールド回路２１内のサン
プリング用ラッチＦＦ５は、タイミング信号Ｔ１を受け
てセンスアンプの入力ノードＮｉｎの信号をサンプリン
グし、ホールド用ラッチＦＦ６は、タイミング信号Ｔ１
を受けてサンプリング用ラッチＦＦ５のサンプリングデ
ータをホールドする。つまり、サンプリング用ラッチＦ
Ｆ５およびホールド用ラッチＦＦ６は、実施の形態３の
サンプリング用ラッチＦＦ１(１)およびホールド用ラッ
チＦＦ２(１)にそれぞれ相当し、また同じ動作をする。
したがって、タイミング信号Ｔ１を受ける時のサンプリ
ング用ラッチＦＦ５およびホールド用ラッチＦＦ６には
データ“０”が保持され、このときテスタ１００は、デ
ータ“０”を読み出す。

【０１０２】同様に、第４のサンプルホールド回路２２
内のサンプリング用ラッチＦＦ７は、タイミング信号Ｔ
１を受けてセンスアンプの出力ノードＮｏｕｔの信号を
サンプリングし、ホールド用ラッチＦＦ８は、タイミン
グ信号Ｔ１を受けてサンプリング用ラッチＦＦ７のサン
プリングデータをホールドする。つまり、サンプリング
用ラッチＦＦ７およびホールド用ラッチＦＦ８は、実施
の形態３のサンプリング用ラッチＦＦ３(１)およびホー
ルド用ラッチＦＦ４(１)にそれぞれ相当し、また同じ動
作をする。したがって、タイミング信号Ｔ１を受ける時
のサンプリング用ラッチＦＦ７およびホールド用ラッチ
ＦＦ８にはデータ“０”が保持され、このときテスタ１
００は、データ“０”を読み出す。

【０１０３】次に、テスタ１００は、第１のクロック選
択回路１９内でタイミング信号Ｔ２が選択されるよう
に、タイミング信号Ｔ１を選択した時とは異なる状態
(値)の第４の制御信号Ｓ４を出力する。また、テスタ１
００は、第２のクロック選択回路２０内でタイミング信
号Ｔ２が選択されるように、第４の制御信号Ｓ４とは独
立に第５の制御信号Ｓ５を出力する。

【０１０４】第３のサンプルホールド回路２１内のサン
プリング用ラッチＦＦ５およびホールド用ラッチＦＦ６
は、実施の形態３のサンプリング用ラッチＦＦ１(２)お
よびホールド用ラッチＦＦ２(２)にそれぞれ相当し、ま
た同じ動作をする。したがって、タイミング信号Ｔ２を
受ける時のサンプリング用ラッチＦＦ５およびホールド
用ラッチＦＦ６にはデータ“０”が保持され、テスタ１
００は、第３のサンプルホールド回路２１からデータ
“０”を読み出す。

【０１０５】同様に、第４のサンプルホールド回路２２
内のサンプリング用ラッチＦＦ７およびホールド用ラッ
チＦＦ８は、実施の形態３のサンプリング用ラッチＦＦ
３(２)およびホールド用ラッチＦＦ４(２)にそれぞれ相
当し、また同じ動作をする。したがって、タイミング信
号Ｔ１を受ける時のサンプリング用ラッチＦＦ７および
ホールド用ラッチＦＦ８にはデータ“０”が保持され、
テスタ１００は、第４のサンプルホールド回路２２から
データ“０”を読み出す。

【０１０６】以下同様にして、テスタ１００は、第３の
サンプルホールド回路２１から読み出すデータが“１”
に変化するタイミングＴ３になるまで、順々に第４の制
御信号Ｓ４を変化させる。また、テスタ１００は、第４
のサンプルホールド回路２２から読み出すデータが
“１”に変化するタイミングＴ９になるまで、順々に第
５の制御信号Ｓ５を変化させる。以上から、テスタ１０
０は、センスアンプの活性化の始まり(タイミングＴ３)
から活性化の完了(タイミングＴ９)までの遅延時間ＧＨ
がΔｔの６倍であることを抽出する。この遅延時間ＧＨ
が所定の時間内であれば、半導体集積回路装置１は良品
と判別されるわけである。

【０１０７】なお、ホールド用ラッチＦＦ６およびＦＦ
８を設けずに、サンプリング用ラッチＦＦ５およびＦＦ
７からサンプリングしたデータを読み出し、テスタ１０
０内で比較させても良い。

【０１０８】また、実施の形態４では、第３のサンプル
ホールド回路２１および２２とに、それぞれに第１のク
ロック選択回路１９および第２のクロック選択回路２０
とを設けたが、図１０に示すように第１のクロック選択
回路１９を第３のサンプルホールド回路２１および２２
とに共用化するように構成してもよい。その場合、サン
プリング用ラッチＦＦ５およびＦＦ７から読み出すデー
タは、第３の制御信号Ｓ３が入力された後、センスアン
プがどれだけ遅延して活性化したかを示すことになる。

【０１０９】以上、実施の形態４によれば、リングオシ
レータで生成される複数のタイミング信号Ｔ１〜Ｔｎの
中から、いずれか１つのタイミング信号を選択する１ま
たは複数のクロック選択回路を設け、このクロック選択
回路で選択されたタイミング信号を受けてセンスアンプ
の入力ノードＮｉｎの信号をサンプリングして保持する
サンプルホールド回路と、出力ノードＮｏｕｔの信号を
サンプリングして保持するサンプルホールド回路とを設
けたので、実施の形態３に比較して測定回路の追加によ
る回路面積の増加を小さく抑えることができる。

【０１１０】実施の形態５ 図１１を用いて、実施の形態５を説明する。図１１にお
いて、１６Ａは、センスアンプ６４の入力ノードＮｉｎ
の信号を入力して、入力した信号をΔｔずつ信号遅延さ
せる複数の遅延素子１３により構成した遅延回路であ
る。遅延回路１６Ａを構成する遅延素子１３の各出力ノ
ードＮ’１〜Ｎ’ｎからは、それぞれ異なるタイミング
信号Ｔ’１〜Ｔ’ｎが出力される。実施の形態１乃至４
と同一の構成には同一の符号を付してあり、説明につい
ては省略する。

【０１１１】実施の形態５は、リングオシレータ１６の
リング形状を開き、センスアンプ６４の入力ノードＮｉ
ｎの信号を遅延回路１６Ａに入力するとともに、この入
力ノードＮｉｎの信号を基にタイミング信号を生成す
る。また、センスアンプ６４の入力ノードＮｉｎの信号
をサンプリングするサンプリングホールド回路を省略し
たことが実施の形態３とは異なる。

【０１１２】次に、動作について説明する。他の実施の
形態と同じように、入出力端子５５を介してテストモー
ド切替信号ＴＥＳＴを入力し、半導体集積回路装置１を
テストモードに設定する。この後、メモリセル６０にデ
ータ“１”を書き込みしておく。

【０１１３】次に、テスタ１００は、第２の制御信号Ｓ
２を出力し、第２の選択回路１０に入出力端子５２を介
して入力させる。第２の選択回路１０は、第２の制御信
号Ｓ２を受けて、入出力端子５１を介して入力される信
号Ｓ０を選択して出力するように設定される。次に、テ
スタ１００は、センスアンプ６４を活性化させるテスト
用の信号Ｓ０を出力する。

【０１１４】センスアンプ６４は、テスタ１００から出
力されたテスト用の信号Ｓ０を受けて、活性化する。活
性化したセンスアンプ６４は、メモリセル６０に記憶さ
れたデータ“１”を読み出し、出力ノードＮｏｕｔにデ
ータ信号を出力する。

【０１１５】遅延回路１６Ａでは、センスアンプ６４を
活性化させるために入力したテスト用の信号Ｓ０を基準
にして、タイミング信号Ｔ’１〜Ｔ’ｎ＋１が生成され
る。この様子を図１２に示す。

【０１１６】次に、サンプルホールド回路１８は、遅延
回路１６Ａで生成されるタイミング信号Ｔ’１〜Ｔ’ｎ
＋１に基づいて、センスアンプ６４の出力ノードＮｏｕ
ｔの信号をサンプリングし、ホールドする。

【０１１７】次に、テスタ１００は、サンプリングホー
ルド回路１８のホールド用ラッチＦＦ４(１)〜ＦＦ４
(ｎ)に保持されているデータを読み出す(信号伝達経路
Ｐｉ)。テスタ１００に読み出されるデータは、テスト
用の信号Ｓ０を基準にしたセンスアンプ６４が活性化さ
れるまでの遅延時間Ｉを表しており、テスト用の信号Ｓ
０を時間軸上の時間０とすると、遅延時間ＩはΔｔの６
倍であると抽出される。

【０１１８】以上に説明の通り、実施の形態５によれ
ば、テスト用の信号Ｓ０に基づいてセンスアンプが活性
化されはじめるのと同時に、このテスト用の信号Ｓ０を
元に等量の遅延時間を持つタイミング信号Ｔ’１〜Ｔ’
ｎ＋１を生成するように構成した。これにより、実施の
形態３においてセンスアンプが活性化するのを検出する
ために設けたセンスアンプの入力ノードＮｉｎに配設す
るサンプルホールド回路を省略でき、測定回路の回路面
積は増加が小さくて済む。また、出力ノードＮｏｕｔの
サンプリングのタイミング制御は、センスアンプを活性
化させる信号Ｓ０で行えるので、信号Ｓ０の観測は不要
となりテスタ１００のテストプログラムがより簡便にな
る。

【０１１９】実施の形態６ 図１３を用いて、実施の形態６を説明する。５７は、リ
ングオシレータ１６の駆動電圧を入力する入出力端子で
あり、駆動電圧はリングオシレータ１６を構成する複数
の遅延素子１３およびインバータ１４に共通して入力す
る。他の実施の形態と同じ構成については、同一の符号
を付しており、説明を省略する。

【０１２０】実施の形態３において、リングオシレータ
１６を構成する各遅延素子１３に対して供給する駆動電
圧は、半導体集積回路装置１に対して供給する駆動電圧
と同じであった。実施の形態６においては、遅延素子１
３に対して供給する駆動電圧は、半導体集積回路装置１
に対して供給する駆動電圧とは異なり、遅延素子１３に
対して供給する駆動電圧は入出力端子５７を介して供給
することを特徴とする。

【０１２１】次に、動作について説明する。実施の形態
３では、リングオシレータ１６を構成する各遅延素子１
３での遅延時間Δｔは一定であった。これは、遅延素子
１３に対して供給する駆動電圧が一定であったためであ
る。一般に、半導体回路の駆動電圧が低くなると半導体
素子での遅延時間が大きくなり、逆に駆動電圧を高くす
ると遅延時間が小さくなることが知られている。この技
術を利用して、遅延素子１３で生じる遅延時間を調節す
る。つまり、タイミング信号を微調整することにより、
サンプルホールド回路１７および１８でサンプリングす
るタイミングをより細かくしたり、逆に粗くして試験・
検査することが可能となる。

【０１２２】はじめに、テスタ１００は、各遅延素子１
３に供給する駆動電圧を、実施の形態３で供給した駆動
電圧とは異なる駆動電圧に変化させる。例えば、駆動電
圧を低くする。すると、リングオシレータ１６で生成さ
れるタイミング信号Ｔ''１〜Ｔ''ｎは、遅延時間Δｔよ
りも、さらに遅延したΔｔ''の遅延時間を持つように変
化する。入出力端子５７から供給するリングオシレータ
１６の駆動電圧は、各遅延素子１３に共通して入力する
ので、遅延素子１３間で遅延時間の差異は実質的に無
く、各遅延素子１３で生じる遅延時間は同じΔｔ''であ
る。

【０１２３】次に、リングオシレータ１６から導出する
タイミング信号Ｔ''１〜Ｔ''ｎは、サンプルホールド回
路１７および１８に供給される。タイミング信号Ｔ''１
〜Ｔ''ｎを受けるサンプルホールド回路１７および１８
の動作は、サンプリングするタイミングが異なるという
点を除いて実施の形態３と動作は同じであり、説明は省
略する。

【０１２４】なお、実施の形態４および実施の形態５に
おいても、オシレータの駆動電圧は入出力端子５７を介
して供給するように変更可能なことはいうまでもない。
また、入出力端子５７を介さずに、半導体集積回路装置
１内に駆動電圧を発生する電圧発生回路を設けた場合で
も同様の効果があることはいうまでもない。

【０１２５】以上、実施の形態６は、リングオシレータ
１６の駆動電圧を入力するために専用の入出力端子ある
いは電圧発生回路を設け、半導体集積回路装置の駆動電
圧とは独立してリングオシレータの駆動電圧を入力させ
ることにより、リングオシレータ１６で生じるタイミン
グ信号の遅延時間は可変となり、よってセンスアンプの
入出力信号をサンプリングするサンプリングタイミング
を微調整することが可能となる。

【０１２６】実施の形態７ 図１４を用いて実施の形態７を説明する。５８は、基準
クロックを入力する、入力端子である。２３は、位相同
期ループ(Phase Locked Loop)回路である。位相同期ル
ープ回路２３は、基準クロックを入力し、基準クロック
に位相を同期させた同期クロック信号を生成する。他の
実施の形態と同じ構成については、同一の符号を付して
おり、説明を省略する。

【０１２７】実施の形態７は、実施の形態３におけるサ
ンプリングホールド回路のタイミング信号発生源をリン
グオシレータに替えて、位相同期ループ回路にしたこと
を特徴とする。

【０１２８】次に、動作を説明する。半導体素子は、駆
動電圧の変動によりその動作が変化することは、先の実
施の形態で述べたところである。さらに、半導体素子
は、周囲温度の変動によっても、その動作が変化するこ
とが一般に知られている。特に、半導体素子の試験・検
査を行う際は、駆動電圧や周囲温度に幅を持たせて性能
試験することがしばしば行われる。その場合、実施の形
態３のようなリングオシレータを用いたタイミング信号
の生成手段では、タイミング信号の遅延時間が駆動電圧
や周囲温度の変動を直に受けてしまい、正確な試験・検
査を行うことができない。そこで、入出力端子５８を介
して基準クロック信号を入力するとともに、基準クロッ
ク信号の位相に同期したタイミング信号を位相同期ルー
プ回路２３から生成させ、この同期タイミング信号をサ
ンプルホールド回路１７および１８に供給する。

【０１２９】位相同期ループ回路２３からの同期タイミ
ング信号を受けるサンプルホールド回路１７および１８
の動作は、実施の形態３と動作は同じであり、説明は省
略する。

【０１３０】位相同期ループ回路２３は、動作電圧およ
び周囲温度の変動を受けずにタイミング信号を生成する
ので、半導体集積回路装置の駆動電圧や周囲温度に幅を
持たせる場合でも正しく試験・検査を行うことができ
る。

【０１３１】また、動作電圧や周囲温度を振る試験・検
査とは独立に、基準クロックだけ、あるいは全てを変化
させて試験・検査することが可能であることはいうまで
もない。

【０１３２】また、実施の形態４および実施の形態５に
おいても、位相同期ループ回路からの同期タイミング信
号を生成させるように構成できることはいうまでもな
い。

【０１３３】以上、実施の形態７によれば、基準クロッ
クに同期した精度の高いクロック信号をサンプルホール
ド回路に供給できるので、半導体集積回路装置の動作温
度の変動や、駆動電圧の変動に対しても試験・検査が影
響を受けない。

【０１３４】

【発明の効果】この発明の第１の発明は、半導体集積回
路装置の内部にあり、かつ微弱なアナログ信号により試
験・検査が困難であったセンスアンプについて、内部に
測定回路を設けたので、センスアンプの遅延時間を半導
体集積回路装置の外部から測定でき、センスアンプ単体
の性能を試験・検査することができる効果がある。

【０１３５】この発明の第２の発明は、半導体集積回路
装置の内部にあり、かつ微弱なアナログ信号により試験
・検査が困難であったセンスアンプについて、内部に測
定回路を設けるとともに、センスアンプを実質的に直列
接続したので、直列接続したセンスアンプの遅延時間を
外部から測定することができ、センスアンプ単体の性能
を試験・検査することができる効果がある。

【０１３６】また、この発明の第２の発明は、実質的に
直列接続されたセンスアンプの遅延時間からセンスアン
プ１つ分の遅延時間を平均して抽出できるので、試験・
検査が一度で済み、試験・検査の時間短縮が可能である
という効果がある。

【０１３７】この発明の第３の発明は、入出力端子から
出力されるアナログ出力信号を直接比較するのではな
く、センスアンプ近傍に配設するサンプルホールド回路
のデジタルデータを比較するようにしたので、テスタが
アナログ信号を処理する際に生じる内部誤差を極力排除
したセンスアンプの遅延時間の抽出が行え、試験・検査
の検出効率が高まる効果がある。

【０１３８】また、この発明の第３の発明は、テスタの
取り扱う信号が、デジタル的信号だけに内部処理が統一
され、テスト冶具やテストプログラム等が簡便になる効
果がある。

【０１３９】この発明の第４の発明は、リングオシレー
タで生成される複数のタイミング信号の中から、いずれ
か１つのタイミング信号を選択するクロック選択回路
と、クロック選択回路で選択されたタイミング信号を受
けてセンスアンプの入力ノードの信号をサンプリングし
て保持するサンプルホールド回路と、出力ノードの信号
をサンプリングして保持するサンプルホールド回路とを
設けたので、測定回路の回路面積の増加を小さく抑える
ことができる効果がある。

【０１４０】この発明の第５の発明は、センスアンプを
活性化させる信号を元にタイミング信号を生成するよう
に構成したので、センスアンプの活性化を検出するセン
スアンプの入力ノードＮｉｎ設けたサンプルホールド回
路を省略し、測定回路の回路面積の増加を小さく抑える
効果がある。

【０１４１】また、この発明の第５の発明は、センスア
ンプに入力する信号を観測しないので、テストプログラ
ムが簡便になる効果がある。

【０１４２】この発明の第６の発明は、リングオシレー
タの駆動電圧を入力するために専用の入出力端子あるい
は電圧発生回路を設け、半導体集積回路装置の駆動電圧
とは独立してリングオシレータの駆動電圧を入力させる
ことにより、リングオシレータで生じるタイミング信号
の遅延時間は可変となり、センスアンプの入出力信号を
サンプリングするサンプリングタイミングを微調整する
ことが可能となる効果がある。

【０１４３】この発明の第７の発明は、基準クロックに
同期した精度の高いクロック信号をセンスアンプのサン
プルホールド回路に供給できるので、半導体集積回路装
置の動作温度の変動や、駆動電圧の変動に対しても試験
・検査が影響を受けない効果がある。

【図面の簡単な説明】

【図１】 実施の形態１による遅延時間測定回路を含む
半導体集積回路装置のブロックを示す図

【図２】 実施の形態１による半導体集積回路装置とＬ
ＳＩ試験装置との接続を示す図

【図３】 実施の形態１による遅延時間測定回路を示す
図

【図４】 他の形態による実施の形態１の遅延時間測定
回路を示す図

【図５】 実施の形態２による遅延時間測定回路を示す
図

【図６】 実施の形態３による遅延時間測定回路を示す
図

【図７】 実施の形態３によるタイミング信号を示す図

【図８】 他の形態による実施の形態３の遅延時間測定
回路を示す図

【図９】 実施の形態４による遅延時間測定回路を示す
図

【図１０】 他の形態による実施の形態４の遅延時間測
定回路を示す図

【図１１】 実施の形態５による遅延時間測定回路を示
す図

【図１２】 実施の形態５によるタイミング信号を示す
図

【図１３】 実施の形態６による遅延時間測定回路を示
す図

【図１４】 実施の形態７による遅延時間測定回路を示
す図

【図１５】 この発明の従来の技術を示す図

【符号の説明】

１ 半導体集積回路装置、２ ＣＰＵ、３ アドレスバ
ス、４ データバス、５１〜５８ 入出力端子、６ 半
導体記憶素子、６０ メモリセル、６１ メモリセルア
レイ、６２ ロウアドレスデコーダ、６３ カラムアド
レスデコーダ、６４ センスアンプ、６５ センスアン
プ群、７ メモリコントローラ、８ バッファ、９ 第
１の選択回路、１０ 第２の選択回路、１２ 切り替え
回路、１３ 遅延素子、１４ インバータ、１５ ルー
プスイッチ、１６ リングオシレータ、１６Ａ 遅延回
路、１７ 第１のサンプルホールド回路、１８ 第２の
サンプルホールド回路、１９ 第１のクロック選択回
路、２０ 第２のクロック選択回路、２１ 第３のサン
プルホールド回路、２２ 第４のサンプルホールド回
路、２３ 位相同期ループ回路、１００ ＬＳＩ試験装
置（テスタ）、Ｓ１ 第１の制御信号、Ｓ２ 第２の制
御信号、Ｓ３ 第３の制御信号、Ｓ４ 第４の制御信
号、Ｓ５ 第５の制御信号、ＳＷ スイッチ、ＢＰ１〜
ＢＰｎ バイパスライン、Ｐａ〜Ｐ 信号の伝達経路、
ＦＦ ラッチ、ＴＥＳＴ テストモード切替信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部信号を入力する第１の入力端子と、 第１の制御信号を入力する第２の入力端子と、 第２の制御信号を入力する第３の入力端子と、 前記第２の制御信号に基づいて、前記外部信号をセンス
   アンプの入力ノードへ出力する第２の選択回路と、 前記センスアンプの入力ノードから出力ノードへバイパ
   スするバイパスラインと、 前記第１の制御信号に基づいて、前記センスアンプの入
   力ノードの信号を前記入力ノードから前記出力ノードへ
   前記バイパスラインを経由して信号伝達する第１の選択
   回路と、 前記センスアンプの出力ノードの信号を外部に出力する
   出力端子とを備える遅延時間測定回路を有する半導体集
   積回路装置。
2. 【請求項２】 外部信号を入力する第１の入力端子と、 第１の制御信号を入力する第２の入力端子と、 第２の制御信号を入力する第３の入力端子と、 前記第２の制御信号に基づいて、前記外部信号を第１の
   センスアンプの入力ノードへ出力する第２の選択回路
   と、 前記第１のセンスアンプの入力ノードから出力ノードへ
   バイパスする第１のバイパスラインと、 第２のセンスアンプの入力ノードから出力ノードへバイ
   パスする第２のバイパスラインと、 前記第１のセンスアンプの出力ノードから前記第２のセ
   ンスアンプの入力ノードへとバイパスする直鎖バイパス
   ラインと、 前記第１の制御信号に基づいて、前記第１および第２の
   センスアンプそれぞれの入力ノード信号を、前記第１お
   よび第２のセンスアンプそれぞれの入力ノードからそれ
   ぞれの出力ノードへ前記第１および第２のバイパスライ
   ンをそれぞれ経由して信号伝達する第１の選択回路と、 前記第２のセンスアンプの出力ノード信号を外部に出力
   する出力端子とを備える遅延時間測定回路を有する半導
   体集積回路装置。
3. 【請求項３】 外部信号を入力する入力端子と、 等量の遅延時間を持つ複数のタイミング信号を生成する
   リングオシレータと、 前記タイミング信号をそれぞれ入力し、センスアンプの
   入力ノードへ入力される前記外部信号を前記センスアン
   プの入力ノードでそれぞれサンプリングする第１のサン
   プルホールド回路と、 前記タイミング信号をそれぞれ入力し、前記外部信号を
   入力する前記センスアンプの出力ノードの信号を前記セ
   ンスアンプの出力ノードでそれぞれサンプリングする第
   ２のサンプルホールド回路とを備える遅延時間測定回路
   を有する半導体集積回路装置。
4. 【請求項４】 外部信号を入力する入力端子と、 等量の遅延時間を持つ複数のタイミング信号を生成する
   リングオシレータと、 前記複数のタイミング信号の中からいずれか１つを選択
   して出力する第１のクロック選択回路と、 前記複数のタイミング信号の中からいずれか１つを選択
   して出力する第２のクロック選択回路と、 前記第１のクロック選択回路のタイミング出力を入力
   し、センスアンプの入力ノードへ入力される前記外部信
   号を前記センスアンプの入力ノードでサンプリングする
   第１のサンプルホールド回路と、 前記第２のクロック選択回路のタイミング出力を入力
   し、前記外部信号を入力する前記センスアンプの出力ノ
   ードの信号を前記センスアンプの出力ノードでサンプリ
   ングする第２のサンプルホールド回路とを備える遅延時
   間測定回路を有する半導体集積回路装置。
5. 【請求項５】 外部信号を入力する入力端子と、 前記外部信号を基に、等量の遅延時間を持つ複数のタイ
   ミング信号を生成する遅延回路と、 前記遅延回路のタイミング出力をそれぞれ入力し、前記
   外部信号を入力するセンスアンプの出力ノードの信号を
   前記センスアンプの出力ノードでそれぞれサンプリング
   するサンプルホールド回路とを備える遅延時間測定回路
   を有する半導体集積回路装置。
6. 【請求項６】 前記リングオシレータおよび遅延回路に
   供給する駆動電圧は、半導体集積回路に供給する駆動電
   圧とは独立して供給することを特徴とする請求項３乃至
   ５のいずれか１項に記載の半導体集積回路装置。
7. 【請求項７】 基準クロックを入力する入力端子と、 前記基準クロックに位相を同期させた同期クロック信号
   を生成するＰＬＬ回路を備え、 前記タイミング信号は、前記ＰＬＬ回路の同期クロック
   信号であることを特徴とする請求項３乃至５のいずれか
   １項に記載の半導体集積回路装置。