KR20100009053A - 임베디드 플래시 메모리 테스트 회로 - Google Patents

임베디드 플래시 메모리 테스트 회로 Download PDF

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KR20100009053A KR1020080069738A KR20080069738A KR20100009053A KR 20100009053 A KR20100009053 A KR 20100009053A KR 1020080069738 A KR1020080069738 A KR 1020080069738A KR 20080069738 A KR20080069738 A KR 20080069738A KR 20100009053 A KR20100009053 A KR 20100009053A
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Abstract

본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로는, 다수의 플래시 메모리 셀들을 구비하고, 한번에 m(m은 자연수)개의 독출 데이터씩 출력하는 임베디드 플래시 메모리 셀 어레이; 상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 롬 비스트 유닛; 상기 롬 비스트 유닛의 동작을 제어하는 롬 비스트 제어 유닛; 및 상기 제1압축 데이터와 예상 데이터를 비교하는 비교 유닛을 구비한다.

Description

임베디드 플래시 메모리 테스트 회로{Embedded flash memory test circuit}
본 발명의 실시예는 임베디드 플래시 메모리 테스트 회로에 관한 것으로써, 예를 들어, m개의 독출 데이터들을 압축 데이터로 압축하여 한번에 테스트 하는 임베디드 플래시 메모리 테스트 회로에 관한 것이다.
SoC(System On a Chip)는 하나의 시스템을 하나의 칩으로 구현하는 디바이스이다. SoC에는 임베디드 플래시 메모리 어레이가 포함될 수 있다. 이러한 임베디드 플래시 메모리 어레이를 테스트 하는 과정이 필요하다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, m개의 독출 데이터들을 압축 데이터로 압축하여 한번에 테스트 하는 임베디드 플래시 메모리 테스트 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로는, 다수의 플래시 메모리 셀들을 구비하고, 한번에 m(m은 자연수)개의 독출 데이터씩 출력하는 임베디드 플래시 메모리 셀 어레이; 상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 롬 비스트 유닛; 상기 롬 비스트 유닛의 동작을 제어하는 롬 비스트 제어 유닛; 및 상기 제1압축 데이터와 예상 데이터를 비교하는 비교 유닛을 구비한다.
상기 롬 비스트 유닛은, 상기 m개의 독출 데이터들을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터를 생성하는 MISR(Multi Input Signature Register)을 구비할 수 있다.
상기 MISR은, 서로 번갈아 배치되고 서로 직렬로 연결되는, m개의 가산기들과 m개의 래치들을 구비할 수 있다.
상기 롬 비스트 유닛은, 상기 m개의 독출 데이터들을 압축하여, n(n은 m보다 작은 자연수)개의 제2압축 데이터들을 생성하는 데이터 압축부를 더 구비할 수 있다. 상기 MISR은 상기 제2압축 데이터들을 수신하여 원시 다항식 형태를 가지는 제 1압축 데이터를 생성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로는, 다수의 플래시 메모리 셀들을 구비하는 임베디드 플래시 메모리 셀 어레이; 상기 임베디드 플래시 메모리 셀 어레이로 제1직렬 데이터들을 순차적으로 쉬프트 시키고, 상기 임베디드 플래시 메모리 셀 어레이로부터 생성되는 제2직렬 데이터들을 순차적으로 수신하는 JTAG(Joint Test Action Group) 유닛; 상기 임베디드 플래시 메모리 셀 어레이로부터 생성되는 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 롬 비스트 유닛; 테스트 모드 선택 신호에 응답하여 상기 JTAG 유닛과 상기 롬 비스트 유닛 중의 하나를 선택하는 제1선택 유닛; 및 상기 제1선택 유닛의 선택 결과에 따라, 상기 제2직렬 데이터와 예상 데이터를 비교하거나 또는 상기 제1압축 데이터와 상기 예상 데이터를 비교하는 비교 유닛을 구비한다.
본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로는, 상기 임베디드 플래시 메모리 셀 어레이로부터 데이터를 독출하기 위한 제어 신호와 어드레스 신호를 생성하는 스테이트 머신(State Machine); 및 상기 JTAG 유닛의 출력단과 상기 스테이트 머신의 출력단 중의 하나를 상기 임베디드 플래시 메모리 셀 어레이에 선택적으로 연결하는 제2선택 유닛을 더 구비할 수 있다.
본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로는, m개의 독출 데이터들을 각각 테스트 하는 것이 아니라, m개의 독출 데이터들을 제1압축 데이터로 압축하여 한번에 테스트 한다. 그럼으로써, 임베디드 플래시 메모리 셀 어 레이의 테스트 시간을 단축할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로(100)는, 임베디드 플래시 메모리 셀 어레이(110), 롬 비스트 유닛(200), 롬 비스트 제어 유닛(150), 및 비교 유닛(170)을 구비한다.
임베디드 플래시 메모리 셀 어레이(110)는 다수의 플래시 메모리 셀들(미도시)을 구비하고, 한번에 m(m은 자연수)개의 독출 데이터(D1~Dm)씩 출력한다. 예를 들어, 첫 번째 클럭에 동기되어 m개의 독출 데이터들을 출력한 다음에, 두 번째 클럭에 동기되어 m개의 다른 독출 데이터들을 출력할 수 있고, 이런 과정을 여러 차례 반복할 수 있다.
롬 비스트 유닛(200)은 m개의 독출 데이터들(D1~Dm)을 압축하여, 제1압축 데이터(CDO1)를 생성한다. 비교 유닛(170)은 제1압축 데이터(CDO1)와 예상 데이 터(ED)를 비교하여 비교 결과(RESULT)를 생성한다. m개의 독출 데이터들(D1~Dm) 중에서 하나 이상의 독출 데이터에 오류가 발생한 경우, 제1압축 데이터(CDO1)는 발생한 오류를 표시한다. 예상 데이터(ED)는 m개의 독출 데이터들(D1~Dm)에 오류가 발생하지 않은 경우 제1압축 데이터(CDO1)가 가져야 하는 값이다. 그러므로, 제1압축 데이터(CDO1)와 예상 데이터(ED)를 비교함으로써, m개의 독출 데이터들(D1~Dm)에 오류가 발생했는지 여부를 알 수 있다. 즉, 임베디드 플래시 메모리 셀 어레이(110)가 정상적으로 동작하는지 여부를 알 수 있다.
이처럼, 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로(100)는, m개의 독출 데이터들(D1~Dm)을 압축한 제1압축 데이터(CDO1)를 이용하여, m개의 독출 데이터들(D1~Dm)에 오류가 발생했는지 여부를 검출한다. 즉, m개의 독출 데이터들(D1~Dm)을 각각 테스트 하는 것이 아니라, 제1압축 데이터(CDO1)로 압축하여 한번에 테스트 할 수 있다. 그에 따라, 임베디드 플래시 메모리 셀 어레이(110)의 테스트 시간을 단축할 수 있는 장점이 있다.
한편, 임베디드 플래시 메모리 셀 어레이(110)는 플래시 메모리 셀들 각각의 독출 데이터(DO1~DOk)를 직렬로 출력할 수도 있다. 그리고, 직렬로 출력되는 독출 데이터(DO1~DOk)를 순차적으로 테스트 할 수 있다. 그러나, 이러한 방법에 따르면, 임베디드 플래시 메모리 셀 어레이(110)의 테스트 시간이 길어지는 문제가 있을 것이다.
도 2는 도 1의 롬 비스트 유닛에 구비될 수 있는 MISR의 예시도이다.
도 2를 참조하면, 롬 비스트 유닛(200)은 MISR(Multi Input Signature Register ; 210)을 구비할 수 있다. MISR(210)은 m개의 독출 데이터들(D1~Dm)을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터(CDO1)를 생성한다. 예를 들어, MISR(210)은 독출 데이터들(D1~Dm) 각각에 서로 다른 가중치를 곱해서, 원시 다항식 형태의 제1압축 데이터(CDO1)를 생성할 수 있다.
이를 위하여, MISR(210)은 m개의 가산기들(221, 222,…, 22m)과 m개의 래치들(231, 232,…, 23m)을 구비할 수 있다. 도 2에 도시된 것처럼, m개의 가산기들(221, 222,…, 22m)과 m개의 래치들(231, 232,…, 23m)은 서로 번갈아 배치되고 서로 직렬로 연결될 수 있다. M번째 래치(23m)가 출력하는 제1압축 데이터(CDO1)는 원시 다항식 형태를 가지기 때문에, m개의 독출 데이터들(D1~Dm) 중에서 하나의 독출 데이터라도 오류 값을 가지면 제1압축 데이터(CDO1)는 예상 데이터(ED)와 달라진다. 그러므로, MISR(210)이 생성하는 제1압축 데이터(CDO1)와 예상 데이터(ED)를 비교하면, m개의 독출 데이터들(D1~Dm)에 오류가 발생했는지 알 수 있다.
m개의 가산기들(221, 222,…, 22m)은 XOR 논리 게이트들 또는 XNOR 논리 게이트들을 포함할 수 있다. m개의 래치들(231, 232,…, 23m)은 레지스터들 또는 플립-플롭들을 포함할 수 있다.
도 3은 도 1의 롬 비스트 유닛을 상세하게 나타내는 예시 블록도이다.
도 3을 참조하면, 롬 비스트 유닛(200)은 데이터 압축부(250)와 MISR(210)을 구비할 수 있다. 도 2에 도시된 롬 비스트 유닛(200)과 비교하면, 도 3에 도시된 롬 비스트 유닛(200)은 MISR(210) 이외에 데이터 압축부(250)를 더 구비한다.
데이터 압축부(250)는 m개의 독출 데이터들(D1~Dm)을 압축하여 n(n은 m보다 작은 자연수)개의 제2압축 데이터들(CDO2_1~CDO_n)을 생성한다. MISR(210)은 제2압축 데이터들(CDO2_1~CDO_n)을 수신하여 원시 다항식 형태를 가지는 제1압축 데이터(CDO1)를 생성한다.
도 4는 도 3의 데이터 압축부를 상세하게 나타내는 예시 블록도이다.
도 4를 참조하면, 데이터 압축부(250)는 여러 단으로 배치되는 복수개의 논리 게이트들(261~264, 271~272, 281)을 구비할 수 있다. 복수개의 논리 게이트들(261~264, 271~272, 281)은, XOR 논리 게이트들 또는 XNOR 논리 게이트들을 포함할 수 있으나, 이는 단순한 예시일 뿐이다. 또한, 도 4에는 논리 게이트들(261~264, 271~272, 281)이 3단으로 배치되어 있으나, 이것도 단순한 예시일 뿐이다.
제1단에 배치되는 논리 게이트들(261~264)은 m개의 독출 데이터들(D1~Dm)을 각각 수신하여 논리 연산한다. 제2단에 배치되는 논리 게이트들(271, 272)은 제1단에 배치되는 논리 게이트들(261~264)의 출력을 각각 수신하여 논리 연산한다. 제3단에 배치되는 논리 게이트들(281)은 제2단에 배치되는 논리 게이트들(271, 272)의 출력을 수신하여 논리 연산하여, 제2압축 데이터들(CDO2_1~CDO_n)을 생성한다. 이와 같은 과정을 거쳐서, m개의 독출 데이터들(D1~Dm)은 n(n은 m보다 작은 자연수)개의 제2압축 데이터들(CDO2_1~CDO_n)로 압축될 수 있다.
논리 게이트들(261~264, 271~272, 281)의 개수를 변경함으로써, 제2압축 데이터들(CDO2_1~CDO_n)의 개수를 변경할 수 있다.
한편, 롬 비스트 유닛(200)은 m개씩 출력되는 독출 데이터들(D1~Dm)을 순차 적으로 압축하여, 제1압축 데이터들(CDO1)을 순차적으로 생성할 수 있다. 비교 유닛(170)은 순차적으로 생성되는 제1압축 데이터들(CDO1)과 그에 대응되는 예상 데이터들(ED)을 순차적으로 비교할 수 있다. 즉, 앞서 설명된 과정을 수 차례 반복함으로써, 다수의 독출 데이터들을 m개 단위로 테스트 할 수 있다. 그럼으로써, 임베디드 플래시 메모리 셀 어레이(110)의 데이터 독출 단위에 맞추어, 임베디드 플래시 메모리 셀 어레이(110)의 독출 데이터들을 복수개의 단위로 테스트 할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로의 블록도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로(500)는 임베디드 플래시 메모리 셀 어레이(510), JTAG(Joint Test Action Group) 유닛(520), 롬 비스트 유닛(540), 제1선택 유닛(560), 및 비교 유닛(170)을 구비한다.
임베디드 플래시 메모리 셀 어레이(510)는 다수의 플래시 메모리 셀들(미도시)을 구비한다.
JTAG 유닛(520)은 임베디드 플래시 메모리 셀 어레이(510)로 제1직렬 데이터들(TD1~TDk)을 순차적으로 쉬프트 시키고, 임베디드 플래시 메모리 셀 어레이(510)로부터 생성되는 제2직렬 데이터들(DO1~DOk)을 순차적으로 수신한다. 만약, JTAG 유닛(520)에 수신된 제2직렬 데이터들(DO1~DOk)이 예상과 다른 데이터 값을 포함한다면, 임베디드 플래시 메모리 셀 어레이(510)이 정상적으로 동작하지 않는다고 판단한다.
롬 비스트 유닛(540)은 임베디드 플래시 메모리 셀 어레이(510)로부터 출력되는 m개의 독출 데이터들(D1~Dm)을 압축하여, 제1압축 데이터(CDO1)를 생성한다. 롬 비스트 유닛(540)은 롬 비스트 제어유닛(550)의 제어를 받아 동작할 수 있다.
제1선택 유닛(560)은 테스트 모드 선택 신호(SEL_TM)에 응답하여 JTAG 유닛(520)과 롬 비스트 유닛(540) 중의 하나를 선택한다. 비교 유닛(570)은 제1선택 유닛(560)의 선택 결과에 따라, JTAG 유닛(520)이 선택되면 제2직렬 데이터들(DO1~DOk)과 예상 데이터(ED1 또는 ED2)를 비교하고, 롬 비스트 유닛(540)이 선택되면 제1압축 데이터(CDO1)와 예상 데이터(ED1 또는 ED2)를 비교한다.
본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로(500)는, 스테이트 머신(State Machine ; 580)과 제2선택 유닛(590)을 더 구비할 수 있다.
스테이트 머신(580)은 임베디드 플래시 메모리 셀 어레이(510)로부터 데이터를 독출하기 위한 제어 신호(CTR)와 어드레스 신호(ADDR)를 생성한다.
제2선택 유닛(590)은 JTAG 유닛(520)의 출력단과 스테이트 머신(580)의 출력단 중의 하나를 임베디드 플래시 메모리 셀 어레이(510)에 선택적으로 연결한다. 스테이트 머신(580)의 출력단이 임베디드 플래시 메모리 셀 어레이(510)에 연결되면, 임베디드 플래시 메모리 셀 어레이(510)의 일반적인 독출 동작이 수행된다. JTAG 유닛(520)의 출력단이 임베디드 플래시 메모리 셀 어레이(510)에 연결되면, 임베디드 플래시 메모리 셀 어레이(510)로 제1직렬 데이터들(TD1~TDk)을 순차적으로 쉬프트 된다.
본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로(500)는, 는 JTAG 유닛(520)을 제어하는 탭 컨트롤러(530)를 더 구비할 수 있다.
탭 컨트롤러(530)는 TCK 핀을 통하여 클럭 신호를 수신하고, TMS 핀을 통하여 탭 컨트롤러(530)의 상태를 결정하는 TMS(test mode select) 신호를 수신한다. 탭 컨트롤러(530)는 수신된 클럭과 신호에 응답하여, JTAG 유닛(520)으로 테스트를 위한 신호들을 출력한다. 또한, JTAG 유닛(520)은 TDI 핀을 통하여 소정의 명령을 수신할 수 있다. 상기 명령은 임베디드 플래시 메모리 셀 어레이(510)로 입력할 정보를 결정한다.
도 6은 본 발명의 실시예에 따른 임베디드 플래시 메모리의 테스트 방법을 나타내는 순서도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 임베디드 플래시 메모리의 테스트 방법은, 임베디드 플래시 메모리 셀 어레이로부터 한번에 m(m은 자연수)개의 독출 데이터씩 독출하는 단계(S610), 상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 단계(S630), 및 상기 제1압축 데이터와 예상 데이터를 비교하는 단계(S650)를 구비한다.
상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 단계(S630)는, 상기 m개의 독출 데이터들을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터를 생성할 수 있다.
상기 m개의 독출 데이터들 중에서 하나 이상의 독출 데이터가 오류 데이터 일 때 생성되는 상기 제1압축 데이터는, 상기 m개의 독출 데이터들이 정상 데이터 일 때 생성되는 상기 예상 데이터와 다른 값을 가진다.
m개의 독출 데이터들 중에서 하나 이상의 독출 데이터에 오류가 발생한 경우, 제1압축 데이터는 발생한 오류를 표시한다. 예상 데이터는 m개의 독출 데이터들에 오류가 발생하지 않은 경우 제1압축 데이터가 가져야 하는 값이다. 그러므로, 제1압축 데이터와 예상 데이터를 비교함으로써, m개의 독출 데이터들에 오류가 발생했는지 여부를 알 수 있다.
이처럼, 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 방법은, m개의 독출 데이터들을 압축한 제1압축 데이터를 이용하여, m개의 독출 데이터들에 오류가 발생했는지 여부를 검출한다. 즉, m개의 독출 데이터들을 각각 테스트 하는 것이 아니라, 제1압축 데이터로 압축하여 한번에 테스트 할 수 있다. 그에 따라, 임베디드 플래시 메모리 셀 어레이의 테스트 시간을 단축할 수 있는 장점이 있다.
본 발명의 실시예에 따른 임베디드 플래시 메모리의 테스트 방법은, 상기 m개의 독출 데이터들을 압축하여 n(n은 m보다 작은 자연수)개의 제2압축 데이터들을 생성하는 데이터 압축 단계를 더 구비할 수 있다. 이 경우, 상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 단계(S630)는, 상기 제2압축 데이터들을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터를 생성할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 임베디드 플래시 메모리 테스트 회로의 블록도이다.
도 2는 도 1의 롬 비스트 유닛에 구비될 수 있는 MISR의 예시도이다.
도 3은 도 1의 롬 비스트 유닛을 상세하게 나타내는 예시 블록도이다.
도 4는 도 3의 데이터 압축부를 상세하게 나타내는 예시 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 임베디드 플래시 메모리 테스트 회로의 블록도이다.
도 6은 본 발명의 실시예에 따른 임베디드 플래시 메모리의 테스트 방법을 나타내는 순서도이다.

Claims (12)

  1. 다수의 플래시 메모리 셀들을 구비하고, 한번에 m(m은 자연수)개의 독출 데이터씩 출력하는 임베디드 플래시 메모리 셀 어레이;
    상기 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 롬 비스트 유닛;
    상기 롬 비스트 유닛의 동작을 제어하는 롬 비스트 제어 유닛; 및
    상기 제1압축 데이터와 예상 데이터를 비교하는 비교 유닛을 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  2. 제1항에 있어서, 상기 롬 비스트 유닛은,
    상기 m개의 독출 데이터들을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터를 생성하는 MISR(Multi Input Signature Register)을 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  3. 제2항에 있어서, 상기 m개의 독출 데이터들 중에서 하나 이상의 독출 데이터가 오류 데이터 일 때 생성되는 상기 제1압축 데이터는,
    상기 m개의 독출 데이터들이 정상 데이터 일 때 생성되는 상기 예상 데이터와 다른 값을 가지는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  4. 제2항에 있어서, 상기 MISR은,
    서로 번갈아 배치되고 서로 직렬로 연결되는, m개의 가산기들과 m개의 래치들을 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  5. 제4항에 있어서,
    상기 m개의 가산기들은, XOR 논리 게이트들 또는 XNOR 논리 게이트들을 포함하고,
    상기 m개의 래치들은, 레지스터들 또는 플립-플롭들을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  6. 제2항에 있어서, 상기 롬 비스트 유닛은,
    상기 m개의 독출 데이터들을 압축하여, n(n은 m보다 작은 자연수)개의 제2압축 데이터들을 생성하는 데이터 압축부를 더 구비하고,
    상기 MISR은,
    상기 제2압축 데이터들을 수신하여, 원시 다항식 형태를 가지는 제1압축 데이터를 생성하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  7. 제6항에 있어서, 상기 데이터 압축부는,
    여러 단으로 배치되는 복수개의 논리 게이트들을 구비하고,
    상기 복수개의 논리 게이트들 중에서 가장 앞 단에 배치되는 논리 게이트들 은, 상기 m개의 독출 데이터들을 각각 수신하고,
    나머지 논리 게이트들은, 바로 앞 단에 배치되는 논리 게이트들의 출력단에 연결되고,
    가장 뒷 단에 배치되는 논리 게이트들은, 상기 제2압축 데이터들을 출력하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  8. 제7항에 있어서, 상기 복수개의 논리 게이트들은,
    XOR 논리 게이트들 또는 XNOR 논리 게이트들을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  9. 제1항에 있어서, 상기 롬 비스트 유닛은,
    상기 m개씩 출력되는 독출 데이터들을 순차적으로 압축하여, 복수개의 제1압축 데이터들을 순차적으로 생성하고,
    상기 비교 유닛은,
    상기 순차적으로 생성되는 제1압축 데이터들과 그에 대응되는 예상 데이터들을 순차적으로 비교하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  10. 다수의 플래시 메모리 셀들을 구비하는 임베디드 플래시 메모리 셀 어레이;
    상기 임베디드 플래시 메모리 셀 어레이로 제1직렬 데이터들을 순차적으로 쉬프트 시키고, 상기 임베디드 플래시 메모리 셀 어레이로부터 생성되는 제2직렬 데이터들을 순차적으로 수신하는 JTAG(Joint Test Action Group) 유닛;
    상기 임베디드 플래시 메모리 셀 어레이로부터 생성되는 m개의 독출 데이터들을 압축하여 제1압축 데이터를 생성하는 롬 비스트 유닛;
    테스트 모드 선택 신호에 응답하여 상기 JTAG 유닛과 상기 롬 비스트 유닛 중의 하나를 선택하는 제1선택 유닛; 및
    상기 제1선택 유닛의 선택 결과에 따라, 상기 제2직렬 데이터와 예상 데이터를 비교하거나 또는 상기 제1압축 데이터와 상기 예상 데이터를 비교하는 비교 유닛을 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  11. 제10항에 있어서,
    상기 임베디드 플래시 메모리 셀 어레이로부터 데이터를 독출하기 위한 제어 신호와 어드레스 신호를 생성하는 스테이트 머신(State Machine); 및
    상기 JTAG 유닛의 출력단과 상기 스테이트 머신의 출력단 중의 하나를 상기 임베디드 플래시 메모리 셀 어레이에 선택적으로 연결하는 제2선택 유닛을 더 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
  12. 제10항에 있어서,
    상기 JTAG 유닛을 제어하는 탭 컨트롤러를 더 구비하는 것을 특징으로 하는 임베디드 플래시 메모리 테스트 회로.
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