JP3544203B2 - テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法 - Google Patents
テスト回路、そのテスト回路を内蔵した半導体集積回路装置、及びそのテスト方法 Download PDFInfo
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Description
【発明の属する技術分野】
【0002】
本発明は、高速半導体メモリ等の被テスト回路をテストするための、周波数の異なる2系統のクロックを備えた内蔵自己テスト(Built−In Self Test、以下「 BIST」という。)回路等のテスト回路と、このテスト回路を内蔵したコントロールチップやシステム大規模集積回路(以下「システムLSI」という。)等の半導体集積回路装置と、このテスト方法に関するものである。
【0003】
【従来の技術】
【0004】
従来、半導体集積回路装置等をテストするためのテスト回路の一つとして、BIST回路に関する技術が特開平10−199294号公報、特開2002−174662号公報等に記載されている。
【0005】
図11は、従来のBIST回路の一構成例を示す概略の構成図である。
【0006】
このBIST回路10は、被テスト回路(例えば、半導体メモリの一つである同期型ダイナミック・ランダム・アクセル・メモリ、Synchronous Dynamic Random Access Memory、以下「SDRAM」という。)20のコマンドを生成する回路であり、例えば、テスタ35に接続して使用される。
【0007】
BIST回路10は、BIST制御回路11を有し、この出力側に、パターン生成回路12及びデータ比較器13が接続され、さらにこのデータ比較器13の出力側に、出力制御回路14が接続されている。これらのBIST回路11、パターン生成回路12、データ比較器13及び出力制御回路14は、同一の半導体基板上に形成されている。
【0008】
BIST回路11は、例えば、テスタ35から出力されるテストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiを入力し、そのクロックtckに同期してパルス状のBIST制御信号ctrlを出力する回路である。クロックtck及び信号tms,tdi,tdoは、例えば、JTAG規格に準拠した標準シリアルインタフェース信号である。パターン生成回路12は、制御信号ctrlを入力し、クロックtckに同期してSDRAM20の入力信号であるクロックsck、制御信号であるコマンドcsb,rasb,casb,web、アドレスadr、及び入力データdinを生成する回路である。
【0009】
コマンドcsb,rasb,casb,webのうち、制御信号csbは、SDRAM20内に設けられた複数のメモリセルアレイ中の一つを選択する反転チップセレクト(chip select)信号である。制御信号rasbは、行アドレスの ラッチ及びその行アドレスに基づき、ワード線の選択やメモリセルのリフレッシュを行う反転ロウアドレスストローブ(row address strobe)信号である。制御信号casbは、列アドレスのラッチ及びその列アドレスに基づき、ビット線の選択を行い、書き込みあるいは読み出し動作を行う反転カラムアドレスストローブ(column address strobe)信号である。又、webは、行アドレス、列アド レスで選択されたメモリセルに対する書き込み/読み出しモードを決める反転ライトイネーブル(write enable)信号である。
【0010】
データ比較器13は、クロックtck、制御信号ctrl、期待値である入力データdin、及びSDRAM20の出力データdoutを入力し、そのクロックtckに同期して、入力データdinと出力データdoutとの一致/不一致を比較して比較結果compoutを出力する回路である。出力制御回路14は、クロ ックtck及び比較結果compoutを入力し、そのクロックtckに同期してパル ス状のテストデータ出力信号tdoをテスタ35へ出力する回路である。
図12は、図11中のSDRAM20の一構成例を示す概略の構成図である。
【0011】
このSDRAM20では、図11のパターン生成回路12から出力されたコマンドcsb,rasb,casb,webが、コマンドコントローラ21に与えられると、このコマンドコントローラ21から、クロックsckに同期したSDRAM全体を制御するための複数の制御信号が出力される。コマンドコントローラ21の出力制御信号が、入/出力(以下「I/O」という。)コントローラ22とI/Oバッファ23に入力されと、そのI/Oコントローラ22の制御により、I/Oバッファ23に対してデータの入出力が行われる。
【0012】
【発明が解決しようとする課題】
【0013】
しかしながら、従来のBIST回路10では、次のような課題があった。
【0014】
テスタ35から出力されるテストクロックtckは、例えば、40MHz程度であり、このテストクロックtckに同期してBIST回路10内の全ての回路ブロックが動作する。さらに、パターン生成回路12から出力されるクロックsckは、テストクロックtckに同期したこれ以下の周数数であり、このクロックsckによってSDRAM20がテストされる。
【0015】
例えば、被テスト用のSDRAM20が高速用であって、この実動作周波数がテストクロックtckの周波数よりも速い100MHz以上の場合、低速用のテスタ35を用いて高速用のSDRAM20を実動作周波数でテストすることができない。
【0016】
即ち、従来のBISI回路10では、高速用のSDRAM20を実動作周波数でテストしたい場合、かつ、その実動作周波数がテストクロックtckを越えている場合には、テストをすることができない。
【0017】
そこで、高速用のSDRAM20をテストする場合には、それに対応した高速のテストクロックtckを発生でき、高速のテストデータ出力信号tdoを処理できる高速用のテスタ35が必要になる。しかし、SDRAM等の半導体集積回路の高速化の進歩はめざましく、それに対応させてテスタを用意するとなれば、設備費の負担が増えるばかりか、それを使いこなすための訓練が必要になり、不利不便であった。
【0018】
【課題を解決するための手段】
【0019】
前記課題を解決するために、本発明のうちの請求項1に係る発明では、テスト回路において、被テスト回路に対するテストモードを選択するためのデータを入力し、第1のクロックに同期してそのテストモード選択結果を出力する入力手段と、前記テストモード選択結果に応答し、第2のクロックに同期してテストパターンを生成して前記被テスト回路へ出力するパターン生成手段と、前記第2のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致/不一致を比較する比較手段と、前記比較手段の比較結果を保持し、前記第1のクロックに同期して出力する出力手段とを備えている。
【0020】
このような構成を採用したことにより、テストモード選択用のデータを入力手段に入力すれば、この入力手段から、第1のクロックに同期してテストモード選択結果が出力される。このテストモード選択結果に基づき、パターン生成手段から、第2のクロックに同期してテストパターンが出力され、被テスト回路のテストが行われる。テスト結果は、比較手段によって期待値のテストパターンと比較され、この比較結果が出力手段に保持され、第1のクロックに同期して外部へ出力される。
【0021】
請求項2に係る発明では、テスト回路において、被テスト回路に対するテストモードを選択するためのデータを入力し、第1のクロックに同期してそのテストモード選択結果を出力する入力手段と、前記テストモード選択結果に応答し、第2のクロックに同期してテストパターンを生成して前記被テスト回路へ出力すると共に、前記テストパターンの生成の終了を示すテストパターン終了信号を出力するパターン生成手段と、前記第2のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致/不一致を比較する比較手段と、前記比較手段の比較結果を保持し、前記第1のクロックに同期して出力する出力手段とを備えている。
【0022】
このような構成を採用したことにより、パターン生成手段では、テストパターンの生成が終了すると、テストパターン終了信号を外部へ出力する。
【0023】
請求項3に係る発明では、請求項1又は2のテスト回路において、前記比較手段は、前記テスト結果と前記テストパターンとを比較して前記被テスト回路の不良個所を検出し、前記出力手段は、前記比較手段の検出結果を保持し、前記第1のクロックに同期して出力する構成にしている。
【0024】
このような構成を採用したことにより、比較手段が被テスト回路の不良個所を検出すると、この検出結果が出力手段に保持され、第1のクロックに同期して外部へ出力される。
【0025】
請求項4に係る発明では、請求項1〜3のいずれか1項のテスト回路において、前記被テスト回路は、半導体メモリである。
【0026】
請求項5に係る発明では、半導体集積回路装置において、請求項1〜4のいずれか1項のテスト回路と、前記第1のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第2のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられている。
【0027】
このような構成を採用したことにより、テスト回路により、第2のクロックに同期して被テスト回路のテストが行われている間、これと並行して、第1のクロックを用いてロジック回路のテストが行える。
【0028】
請求項6に係る発明では、請求項5の半導体集積回路装置を用いたテスト方法において、第1のステップにおいて、前記第1のクロックに同期して、前記被テスト回路に対するテストモードを設定する。第2のステップにおいて、前記第2のクロックに同期して、前記テスト回路により前記被テスト回路をテストする。第3のステップにおいて、前記第2のステップ期間中に前記第2のステップと並行して、前記第1のクロックに同期して前記ロジック回路に対するテストを行う。
【0029】
請求項7に係る発明では、請求項2〜4のいずれか1項のテスト回路と、前記第1のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第2のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられた半導体集積回路装置を用いたテスト方法において、次のような第1〜第4のステップを行う。
【0030】
先ず、第1のステップにおいて、前記第1のクロックに同期して、前記被テスト回路に対するテストモードを設定する。第2のステップにおいて、前記第2のクロックに同期して、前記テスト回路により前記被テスト回路をテストする。第3のステップにおいて、前記第2のステップと並行して、前記第1のクロックを用いて前記ロジック回路に対するテストを行う。その後、第4のステップにおいて、前記第2のクロックに同期して前記テスト回路から前記テストパターン終了信号が出力されると、このテストパターン終了信号をテスタによりモニタして前記第3のステップを終了し、前記テスト回路から出力される被テスト回路のテストデータを用い、前記テスタにより前記第1のクロックに同期して前記被テスト回路のパス・フェイルチェックを行う。
【0031】
【発明の実施の形態】
【0032】
[第1の実施形態]
【0033】
(構成)
【0034】
図1は、本発明の第1の実施形態を示すテスト回路(例えば、BIST回路)の概略の構成図である。
【0035】
このBIST回路40は、従来の図11のようなテスタ35を用いて被テスト回路(例えば、半導体メモリの一つである図12のようなSDRAM20)をテストする回路であり、入力手段(例えば、BIST制御回路50)を有し、この出力側にパターン生成手段(例えば、パターン生成回路60)及び比較手段(例えば、データ比較器70)が接続されている。さらに、データ比較器70の出力側に、出力手段(例えば、出力制御回路80)が接続されている。これらのBIST制御回路50、パターン生成回路60、データ比較器70、及び出力制御回路80は、例えば、同一の半導体基板に形成されている。
【0036】
BIST制御回路50は、SDRAM20に対するテストモードを選択するためのデータ(例えば、JTAG規格に準拠した標準シリアルインタフェース用のデータであって、テスタ35から供給される40MHz程度の第1のクロックであるテストクロックtck、テストモード信号tms、及びテストデータ入力信号tdi)を入力し、テストクロックtckに同期してそのテストモード選択結果(例えば、BIST制御信号ctrl)をパターン生成回路60へ出力する回路である。
【0037】
パターン生成回路60は、BIST制御信号ctrl、及び外部から供給される第2のクロック(例えば、100MHz以上の外部クロックexck)を入力し、BIST制御信号ctrlに応答し、外部クロックexckに同期してテストパターン(例えば、SDRAM20の入力信号であるクロックsck、コマンドcsb,rasb,casb,web、アドレスadr、及び入力データdin)を生成し、それをSDRAM20へ出力すると共に、その入力データdinを期待値としてデータ比較器70へ出力する回路である。
【0038】
データ比較器70は、外部クロックexckに同期してSDRAM20のテスト結果である出力データdoutを入力すると共に、BIST制御信号ctrlとSDRAM20に与えられたテストパターン(例えば、期待値である入力データdin)とを入力し、入力データdinと出力データdoutとの一致/不一致を比較して比較結果compoutを出力制御回路80へ出力する回路である。
【0039】
出力制御回路80は、比較結果compoutを入力して保持し、入力されたテスト クロックtckに同期して、その比較結果compoutに対応するテストデータ出力 信号tdoをテスタ35へ出力する回路である。
【0040】
図2は、図1のBIST回路40の内部回路を示す概略の構成図である。
【0041】
BIST制御回路50は、テストアクセスポート(Test Access Port、以下「TAP」という。)コントローラ51を有し、この出力側に制御レジスタ52が接続されている。TAPコントローラ51は、シリアルなテストクロックtck及びテストモード信号tmsを入力し、レジスタ制御信号s51を制御レジスタ52へ出力する回路である。制御レジスタ52は、制御信号s51に基づき、シリアルなテストデータ入力信号tdiを取り込んでパラレルな信号に変換し、起動信号である論理“H”のBIST制御信号ctrlをパターン生成回路及びデータ比較器70へ出力する回路である。
【0042】
パターン生成回路60は、BIST 制御信号ctrとテスタ35等から与えられるリセット信号trstとを入力するデータラッチ回路61を有し、この出力側にステートマシン62が接続されている。ステートマシン62の入力側には、バッファ63が接続され、さらに、そのステートマシン62の出力側に、コマンド生成回路64、アドレス生成回路65、及びデータ生成回路66が接続されている。
【0043】
データラッチ回路61は、制御レジスタ52からのBIST制御信号ctrlが“H”になると、これをラッチして保持し、リセット信号trstが入力されと、ラッチが解除される回路である。この出力側に接続されたステートマシン62は、ラッチ回路61から“H”が与えられると動作し、入力される外部クロックexckに同期して複数種類のステートを生成し、コマンド生成回路64、アドレス生成回路65及びデータ生成回路66を制御するための制御信号を出力する回路である。テートマシン62の入力側に接続されたバッファ63は、外部クロックexckを駆動してクロックsckをSDRAM20へ与える回路である。
【0044】
ステートマシン62の制御により、コマンド生成回路63でコマンドcsb,rasb,casb,webが生成され、アドレス生成回路65でアドレスadrが生成され、データ生成回路66で入力データdinが生成され、これらのコマンドcsb,rasb,casb,web等がSDRAM20に与えられるようになっている。
【0045】
データ比較器70は、BIST制御信号ctrlにより動作し、外部クロックexckに同期してSDRAM20の出力データdoutを取り込むフリップフロップ(以下「FF」という。)71を有している。FF71の出力側には、データ比較用の2入力の排他的論理和ゲート(以下「EXOR」という。)72、データ比較用の多入力のEXOR73、及びデータ保持用のデータラッチ回路74が縦続接続されている。
【0046】
EXOR72は、FF71で取り込んだSDRAM20の出力データdoutと、データ生成回路66から与えられる期待値の入力データdinとを比較し、両入力が不一致の時には出力が“H”となり、両入力が一致するときには出力が“L”となる回路である。EXOR72の出力側に接続されたEXOR73は、EXOR71の出力信号と他の信号とを比較して比較結果s73を出力する回路であり、この出力側にデータラッチ回路74が接続されている。データラッチ回路74は、EXOR73の比較結果s73の“H”をラッチして保持し、“H”の比較結果compoutを出力制御回路80へ出力し、リセット信号trstにより ラッチ状態が解除される回路である。比較結果compoutの“Hは、出力制御回路 80によりラッチされ、このラッチ内容に対応するシリアルなテストデータ出力信号tdoが、テストクロックtckに同期してテスタ85へ出力されるようになっている。
【0047】
データラッチ回路61及び74は、例えば、同一の回路で構成されている。
【0048】
図3は、図2中のデータラッチ回路61の構成例を示す回路図である。
【0049】
このデータラッチ回路61では、入力されるBIST制御信号ctrlが、3段のインバータ61a,61b,61cで遅延され、この遅延結果とBIST制御信号ctrlとから、NANDゲート61dによって否定論理積が求められる。この論理結果は、たすき掛け接続された2つのNANDゲート61e,61fからなるFFにより、保持される。
【0050】
(テスト方法)
【0051】
図4は、図1のBIST回路40を用いたSDRAM20のテスト方法の一例を示す動作波形図である。この動作波形図では、SDRAM20の読み出し動作の例が示されている。
【0052】
先ず、SDRAM20をテスタするための書き込み動作を簡単に説明する。
【0053】
テスタ35からシリアルなテストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiを出力して、BIST回路40へ供給すると共に、外部クロックexckを外部からBIST回路40へ供給する。すると、BIST回路40内において、テストクロックtckに同期して、BIST制御回路50からBIST制御信号ctrlが出力される。
【0054】
このBIST制御信号ctrlをトリガにして、パターン生成回路60が動作し、外部クロックexckに同期してクロックsck、コマンドcsb,rasb,casb,web、アドレスadr、及び入力データdinが生成され、SDRAM20に供給される。供給された入力データdinは、図12のメモリセルアレイ31−1,31−2内のメモリセルに順次書き込まれていく。
【0055】
次に、図4を参照しつつ、SDRAM20の読み出し動作を説明する。
【0056】
図4の時刻t0において、テスタ35からBIST回路40へ、テストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiを供給すると、このテストモード信号tms及びテストデータ入力信号tdiより、テストパターン、アドレススキャン法等のテストモードを決定するためのデータが、BIST制御回路50に入力される。外部から供給された外部クロックexckは、パターン生成回路60内のバッファ63により駆動され、その外部クロックexckに同期したクロックsckが出力されてSDRAM20に与えられる。
【0057】
時刻t1において、BIST制御回路50では、TOPコントローラ51によってテストモードが選択され、この選択結果に対応したBIST制御信号ctrlの“H”が、テストクロックtckに同期して制御レジスタ52から出力され、パターン生成回路60及びデータ比較器70へ供給される。
【0058】
時刻t2において、パターン生成回路60では、BIST制御信号ctrlの“H”がデータラッチ回路61にラッチされて保持され、ステートマシン62が外部クロックexckに同期して動作する。このステートマシン62の制御により、外部クロックexckに同期して、コマンド生成回路63でコマンドcsb,rasb,casb,webが生成されると共に、アドレス生成回路65でアドレスadrが生成され、これらのコマンドcsb,rasb,casb,web及びアドレスadrがSDRAM20に与えられる。さらに、データ生成回路66で入力データdinが生成され、SDRAM20及びデータ比較器70に与えられる。
【0059】
SDRAM20では、時刻t2で制御信号csbが“L”、制御信号rasbが“L”になり、その後、制御信号casbが“L”になると、図12のメモリセルアレイ31−1,31−2に書き込まれていたテスト用のデータQ1,Q2,Q3,・・・が順次読み出され、この出力データdoutがデータ比較器70に与えられる。
【0060】
データ比較器70では、BIST制御信号ctrlによってFF71が動作し、このFF71により、外部クロックexckに同期して出力データdoutが取り込まれる。取り込まれた出力データdoutは、EXOR72,73により、期待値の入力データdinと比較される。出力データdoutと期待値の入力データdinとが一致するときには、EXOR73の比較結果s73が“L”、不一致のときには比較結果s73が“H”となる。
【0061】
例えば、時刻t3において、SDRAM20の出力データdoutのQ3が不良の場合、外部クロックexckに同期して生成された比較結果s73が“H”となり、この“H”がデータラッチ回路74でラッチされて保持される。そのため、、データラッチ回路74から出力された比較結果compoutは、時刻t3以降 、“H”状態に保持される。
【0062】
時刻t4において、出力制御回路80では、テストクロックtckに同期して比較結果compoutの“H”をラッチし、“H”のテストデータ出力信号tdoを 時刻t4以降保持して出力し、テスタ35に与える。テスタ35では、テストデータ出力信号tdoにてSDRAM20のパス・フェイル判定を行うことができる。
【0063】
このように、時刻t0〜t1の期間と時刻t4以降の期間とにおいて、図1のBIST回路40がテストクロックtckに同期して動作し、時刻t1〜t4の期間において、BIST回路40が外部クロックexckに同期して動作する。
【0064】
(効果)
【0065】
この第1の実施形態では、次の(a)、(b)のような効果がある。
【0066】
(a) テストクロックtckとは非同期の外部クロックexckをBIST回路40に供給し、この外部クロックexckをパターン生成回路60内のバッファ63を通して、被試験メモリの実動作周波数のクロックsckをSDRAM20に与えるようにしたので、従来不可能であった実動作周波数テストを容易に実現できる。
【0067】
(b) BIST制御回路50から出力されるBIST制御信号ctrlが“H”になると、この“H”をパターン生成回路60内のデータラッチ回路61でラッチして保持し、同様に、データ比較器70内において、EXORゲート73の比較結果s73が不良状態の“H”になると、この“H”をデータラッチ回路74でラッチして保持するようにしている。そのため、テストクロックtckと外部クロックexckとの2系統の非同期クロック間のデータ授受を、複雑な回路を必要とせずに、簡単なデータラッチ回路61,74のみで可能になる。従って、外部クロックexckの周波数は、いかなる制限を受けることもなく、任意の周波数を設定することができる。
【0068】
[第2の実施形態]
【0069】
(構成)
【0070】
図5は、本発明の第2の実施形態を示すテスト回路(例えば、BIST回路)の概略の構成図、及び図6は、図5のBIST回路の内部回路を示す概略の構成図である。この図5及び図6において、第1の実施形態を示す図1及び図2中の要素と共通の要素には共通の符号が付されている。
【0071】
このBIST回路40Aが第1の実施形態のBIST回路40と異なる点は、第1の実施形態のパターン生成回路60に代えて、テストパターン終了信号testendを出力できるパターン生成回路60Aを設けたことである。
【0072】
この第2の実施形態のパターン生成回路60Aでは、図6に示すように、図2のパターン生成回路60内に、新たに、テストパターン終了信号testendを出力 するための回路(例えば、論理回路67)を設けた構成になっている。論路回路67は、コマンド生成回路64の出力とアドレス生成回路65の出力との論理を求めて、テストパターンの終了を検出し、このテストパターン終了信号testend を外部のテスタ35等へ出力する回路である。
【0073】
その他の構成は、第1の実施形態と同様である。
【0074】
(テスト方法)
【0075】
図7は、図5のBIST回路40Aを用いたSDRAM20のテスト方法の一例を示す動作波形図である。この動作波形図では、第1の実施形態の動作波形を示す図4と同様に、SDRAM20の読み出し動作の例が示されている。
【0076】
先ず、第1の実施形態と同様にして、テストデータをSDRAM20に書き込む。
【0077】
次に、図7に示すように、SDRAM20からテストデータの読み出しが行われる。ここで、図7の時刻t0〜t4までは、図4と同様の動作が行われる。
【0078】
即ち、時刻t0において、テスタ35からBIST回路40Aへ、テストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiが供給される。外部から供給された外部クロックexckは、パターン生成回路60A内のバッファ63により駆動され、その外部クロックexckに同期したクロックsckが出力されてSDRAM20に与えられる。
【0079】
時刻t1において、制御レジスタ52から、BIST制御信号ctrlの“H”が、テストクロックtckに同期して出力され、パターン生成回路60及びデータ比較器70へ供給される。
【0080】
時刻t2において、パターン生成回路60Aでは、BIST制御信号ctrlの“H”がデータラッチ回路61にラッチされて保持され、ステートマシン62の制御により、外部クロックexckに同期して、コマンド生成回路63でコマンドcsb,rasb,casb,webが生成されると共に、アドレス生成回路65でアドレスadrが生成され、これらのコマンドcsb,rasb,casb,web及びアドレスadrがSDRAM20に与えられる。さらに、データ生成回路66で入力データdinが生成され、SDRAM20及びデータ比較器70に与えられる。すると、SDRAM20に書き込まれていたテスト用のデータQ1,Q2,Q3,・・・が順次読み出され、この出力データdoutがデータ比較器70に与えられる。
【0081】
データ比較器70内のEXOR72,73により、出力データdoutと期待値の入力データdinとが比較される。例えば、時刻t3において、SDRAM20の出力データdoutのQ3が不良の場合、比較結果s73が“H”となり、この“H”がデータラッチ回路74でラッチされて保持される。
【0082】
時刻t4において、出力制御回路80により、テストクロックtckに同期して比較結果compoutの“H”がラッチされ、“H”のテストデータ出力信号td oが出力される。
【0083】
時刻t5において、パターン生成回路40A内のコマンド生成回路64及びアドレス生成回路65により、最終のコマンドcsb,rasb,casb,web及びアドレスadrが生成され、論理回路67に与えられると共に、SDRAM20へ供給される。これにより、SDRAM20のプリチャージが行われ、活性化した“H”のワード線が“L”に引き下げられる等の読み出し終了の処理が行われる。
【0084】
その後、時刻t6において、論理回路67により、テストパターンの終了を示すテストパターン終了信号testendが生成され、外部のテスタ35へ出力される 。
【0085】
(効果)
【0086】
この第2の実施形態では、第1の実施形態と同様の効果がある他に、次の(c)のような効果もある。
【0087】
(c) テストパターン終了信号testendを出力するための論理回路67を、パターン生成回路40A内に設けたので、そのテストパターン終了信号testendをBIST回路40Aの外部に出力することにより、従来、不可能であっ たBIST回路の内部動作の終了をテスタ35にてモニタ(検知)できる。これにより、テスタ35側におけるテストプログラムの作成が容易になる。
【0088】
[第3の実施形態]
【0089】
(構成)
【0090】
図8は、第2の実施形態の図5のBIST回路40Aを搭載した本発明の第3の実施形態を示す半導体集積回路装置(例えば、システムLSI)の構成例の概略の構成図である。
【0091】
このシステムLSI100では、コントロールチップ110と図5のSDRAM20とが、同一のパッケージ内に収容されている。コントロールチップ110は、図5のBIST回路40Aと、外部クロックexckを発生するクロック発生手段(例えば、オシレータ(発振回路)111)と、ロジック回路112とを有し、これらが同一の半導体基板上に形成されている。
【0092】
BIST回路40Aは、テストクロックtck、テストモード信号tms、テストデータ入力信号tdi、外部クロックexck、及びSDRAM20の出力データdoutを入力し、テストデータ出力信号tdo、テストパターン終了信号testend、及びSDRAM20の入力信号(クロックsck、コマンドcsb ,rasb,casb,web、アドレスadr、入力データdout)を出力する回路である。ロジック回路112は、テスタ35から出力されるテストクロックtck及びテスト信号tsを入力し、テスト結果toutをテスタ35へ出力する回路である。SDRAM20は、クロックsck 、コマンドcsb,rasb,casb,web、アドレスadr、及び入力データdoutを入力し、出力データdoutを出力する半導体メモリである。
【0093】
(テスト方法)
【0094】
図9は、図8のシステムLSI100のテスト方法を示すテストフローチャートである。
【0095】
テストがスタートし、ステップST1において、テスタ35からテストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiをシステムLSI100へ供給すると、テストクロックtckに同期して、テストモード信号tms及びテストデータ入力信号tdiにより、テストパターン、アドレススキャン方法等のテストモードを決定するためのデータがBIST回路40Aに入力され、このBIST回路40Aが活性化する。
【0096】
ステップST2において、活性化されたBIST回路40Aは、ステップST1でのテストモードに従い、オシレータ111から供給される外部クロックexckに同期して、SDRAM20に供給するためのクロックsck 、コマンドcsb,rasb,casb,web、及びアドレスadrを生成し、SDRAM20のテストを行う。このステップST2の期間のテスト中は、テストクロックtckには依存しない。
【0097】
ステップST3〜ST5において、ステップST2と並行して、テスタ35からロジック回路112へテスト信号tsを供給し、テストクロックtckを使ってロジック回路112の様々な周波数のテストを行う。
【0098】
ステップST6において、外部クロックexckに同期して、BIST回路40Aから、SDRAM20のテストが終了したことを知らせるテストパターン終了信号testendが出力される。
【0099】
ステップST7において、テスタ35は、テストが終了したことを受けて、テストクロックtckに同期して、テストデータ出力信号tdoにてSDRAM20のパス・フェイルの判定を行い、テストを終了する。
【0100】
(効果)
【0101】
この第3の実施形態では、次の(1)、(2)のような効果がある。
【0102】
(1) テストクロックtckとは別系統の外部クロックexckを発生するオシレータ111を、コントロールチップ110に設けたので、SDRAM20とロジック回路112をそれぞれ独立に制御できる。これにより、SDRAM20とロジック回路112の並行テストが可能となる。さらに、並行テスト時において、SDRAM20には特定の周波数を与え、ロジック回路112は様々な周波数を与えることが可能である。これらのことから、テスト時間の大幅な短縮が期待できる。
【0103】
(2) コントロールチップ110からテストパターン終了信号testendを出 力する構成にしたので、並行テスト時のテスタ35での複雑な制御を容易にできる。
【0104】
[第4の実施形態]
【0105】
(構成)
【0106】
図10は、本発明の第2の実施形態の図5のBIST回路40Aを搭載した本発明の第4の実施形態を示す半導体集積回路装置(例えば、システム基板)の構成例の概略の構成図である。この図10において、第3の実施形態を示す図8中の要素と共通の要素には共通の符号が付されている。
【0107】
このシステム基板200は、システムLSI100Aと、外部クロックexckを発生させるクロック発生手段(例えば、水晶発振器等の発振器)111Aとが、同一の基板上に搭載されている。
【0108】
システムLSI100Aは、コントロールチップ110Aと図5のSDRAM20とが、同一のパッケージ内に収容されている。コントロールチップ110Aは、図5のBIST回路40Aと、ロジック回路112とを有し、これらが同一の半導体基板上に形成されている。
【0109】
第3の実施形態とほぼ同様に、BIST回路40Aは、テスタ35から供給されるテストクロックtck、テストモード信号tms、及びテストデータ入力信号tdiと、発振器111Aから供給される外部クロックexckと、SDRAM20の出力データdoutとを所定のタイミングで入力し、テストデータ出力信号tdo、テストパターン終了信号testend、及びSDRAM20の入力信号 (クロックsck、コマンドcsb,rasb,casb,web、アドレスadr、入力データdout)を所定のタイミングで出力する回路である。ロジック回路112は、テスタ35から供給されるテストクロックtck及びテスト信号tsを入力し、テストを行った後に、テスト結果toutをテスタ35へ出力する回路である。SDRAM20は、クロックsck 、コマンドcsb,rasb,casb,web、アドレスadr、及び入力データdoutを入力し、出力データdoutを出力する半導体メモリである。
【0110】
(テスト方法)
【0111】
図10のシステム基板200では、第3の実施形態の図9と同様にしてテストが行われる。
【0112】
(効果)
【0113】
この第4の実施形態では、第3の実施形態の効果(1)、(2)と同様の効果が得られる他に、次の(3)のような効果もある。
【0114】
(3) システムLSI100Aの外部に発振器111Aを設けたので、システムLSI100Aのチップ面積を低減できる。
【0115】
[利用形態]
【0116】
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の(i)〜(iii)のようなものがある。
【0117】
(i) 図2及び図6において、出力手段である出力制御回路80を省略し、こ の出力機能をデータラッチ回路74に持たせるようにしても良い。この場合、出力手段となるデータラッチ回路74は、EXOR73の“H”の比較結果s73をラッチし、テストクロックtckに同期してその“H”をテストデータ出力信号tdoとして出力する構成にすれば良い。これにより、回路構成が簡単になる。
【0118】
(ii) 図8において、オシレータ111に代えて、PLL回路等の他のクロック発生手段を設けても良い。
【0119】
(iii) 被テスト回路としてSDRAM20を用いたが、本発明では、SRA M、フラッシュROM、マスクROM 等の他の半導体メモリや、あるいはロジック回路等の半導体集積回路といった種々の被テスト回路に適用できる。
【0120】
【発明の効果】
【0121】
以上詳細に説明したように、請求項1、3、4に係る発明によれば、第1のクロックとは非同期の第2のクロックに同期してテストパターンを生成し、このテストパターンにより被テスト回路のテストを行うようにしたので、第2のクロックの周波数を、被テスト回路の実動作周波数に合わせれば、被テスト回路に対する実動作周波数テストを容易に実現できる。しかも、比較結果を出力手段に保持し、第1のクロックに同期して外部へ出力すうようにしたので、第1のクロックと第2のクロックとの2系統の非同期クロック間のデータ授受を、複雑な回路を必要とせずに、簡単かつ的確に行える。従って、第2のクロックの周波数は、いかなる制限を受けることもなく、任意の周波数を設定することができる。
【0122】
請求項2に係る発明によれば、テストパターン終了信号の出力が行えるパターン生成手段を有するので、そのテストパターン終了信号を外部に出力することにより、例えば、テスト回路の内部動作の終了を外部のテスタにてモニタできる。これにより、テスタ側におけるテストプログラムの作成が容易になる。
【0123】
請求項5に係る発明によれば、第1のクロックとは別系統の第2のクロックを発生するクロック発生手段を設けたので、被テスト回路とロジック回路をそれぞれ独立に制御できる。これにより、被テスト回路とロジック回路の並行テストが可能となる。さらに、並行テスト時において、被テスト回路には特定の周波数を与え、ロジック回路に様々な周波数を与えることが可能である。これらのことから、テスト時間の大幅な短縮が期待できる。又、半導体集積回路装置からテストパターン終了信号を出力する構成にすると、例えば、並行テスト時のテスタでの複雑な制御を容易にできる。
【0124】
請求項6に係る発明によれば、2系統のクロックを用いて容易に、被テスト回路とロジック回路をそれぞれ独立かつ並列にテストできる。しかも、並行テスト時において、被テスト回路には特定の周波数を与え、ロジック回路に様々な周波数を与えることが可能であるので、テスト時間の大幅な短縮が期待できる。
【0125】
請求項7に係る発明によれば、テストパターン終了信号をテスタでモニタして処理を行うようにしているので、並行テスト時の複雑な制御を容易にできる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すBIST回路の構成図である。
【図2】図1のBIST回路の内部回路の構成図である。
【図3】図2中のデータラッチ回路の回路図である。
【図4】図1の動作波形図である。
【図5】本発明の第2の実施形態を示すBIST回路の構成図である。
【図6】図5のBIST回路の内部回路の構成図である。
【図7】図5の動作波形図である。
【図8】本発明の第3の実施形態を示すシステムLSIの構成図である。
【図9】図8のテストフローチャートである。
【図10】本発明の第4の実施形態を示すシステム基板の構成図である。
【図11】従来のBIST回路の構成図である。
【図12】図11中のSDRAMの構成図である。
【符号の説明】
20 SDRAM
35 テスタ
40,40A BIST回路
50 BIST制御回路
60 パターン生成回路
70 データ比較器
80 出力制御回路
100,100A システムLSI
110 コントロールチップ
111 オシレータ
111A 発振器
112 ロジック回路
200 システム基板
Claims (7)
- 被テスト回路に対するテストモードを選択するためのデータを入力し、第1のクロックに同期してそのテストモード選択結果を出力する入力手段と、
前記テストモード選択結果に応答し、第2のクロックに同期してテストパターンを生成して前記被テスト回路へ出力するパターン生成手段と、
前記第2のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致/不一致を比較する比較手段と、
前記比較手段の比較結果を保持し、前記第1のクロックに同期して出力する出力手段と、
を備えたことを特徴とするテスト回路。 - 被テスト回路に対するテストモードを選択するためのデータを入力し、第1のクロックに同期してそのテストモード選択結果を出力する入力手段と、
前記テストモード選択結果に応答し、第2のクロックに同期してテストパターンを生成して前記被テスト回路へ出力すると共に、前記テストパターンの生成の終了を示すテストパターン終了信号を出力するパターン生成手段と、
前記第2のクロックに同期して前記被テスト回路のテスト結果を入力し、このテスト結果と前記被テスト回路に与えられた前記テストパターンとの一致/不一致を比較する比較手段と、
前記比較手段の比較結果を保持し、前記第1のクロックに同期して出力する出力手段と、
を備えたことを特徴とするテスト回路。 - 前記比較手段は、前記テスト結果と前記テストパターンとを比較して前記被テスト回路の不良個所を検出し、
前記出力手段は、前記比較手段の検出結果を保持し、前記第1のクロックに同期して出力する構成にしたことを特徴とする請求項1又は2記載のテスト回路。 - 前記被テスト回路は、半導体メモリであることを特徴とする請求項1〜3のいずれか1項に記載のテスト回路。
- 請求項1〜4のいずれか1項に記載のテスト回路と、前記第1のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、
前記テスト回路に供給するための前記第2のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられていることを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置を用い、
前記第1のクロックに同期して前記被テスト回路に対するテストモードを設定する第1のステップと、
前記第2のクロックに同期して前記テスト回路により前記被テスト回路をテストする第2のステップと、
前記第2のステップ期間中に前記第2のステップと並行して、前記第1のクロックに同期して前記ロジック回路に対するテストを行う第3のステップと、
を行うことを特徴とするテスト方法。 - 請求項2〜4のいずれか1項に記載のテスト回路と、前記第1のクロックに同期して信号の論理処理を行うロジック回路とが、同一の半導体基板上に形成され、前記テスト回路に供給するための前記第2のクロックを発生するクロック発生手段が、前記半導体基板の内部又は外部に設けられた半導体集積回路装置を用い、
前記第1のクロックに同期して前記被テスト回路に対するテストモードを設定する第1のステップと、
前記第2のクロックに同期して前記テスト回路により前記被テスト回路をテストする第2のステップと、
前記第2のステップと並行して、前記第1のクロックを用いて前記ロジック回路に対するテストを行う第3のステップと、
前記第2のクロックに同期して前記テスト回路から前記テストパターン終了信号が出力されると、このテストパターン終了信号をテスタによりモニタして前記第3のステップを終了し、前記テスト回路から出力される被テスト回路のテストデータを用い、前記テスタにより前記第1のクロックに同期して前記被テスト回路のパス・フェイルチェックを行う第4のステップと、
を行うことを特徴とするテスト方法。
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