CN100580472C - 用于执行测试的方法和集成电路 - Google Patents

Abstract

本发明涉及一种执行通过低速测试系统对具有至少一个功能单元(20)和内置自测试特征的高速集成电路(10)进行的测试的方法。所述方法包括以下步骤：将来自测试系统的外部时钟信号转换为集成电路(10)中更快的内部时钟信号，根据预定方案生成测试图形，将测试图形应用于功能单元(20)，以及将来自功能单元(20)的响应与预期测试图形进行比较。如果响应与预期测试图形不同，则生成内部故障信号，并将内部故障信号扩展到可由测试系统识别的长度。本发明还涉及具有至少一个功能单元(20)和内置自测试特征的高速集成电路(10)。

Description

用于执行测试的方法和集成电路

技术领域

本发明涉及一种对具有内置自测试特征的集成电路执行测试的方法。本发明还涉及具有内置自测试特征的集成电路。

背景技术

集成半导体电路包括多个功能单元。在制造过程中，必须对所述功能单元进行测试。出于此目的，当前集成电路具有能够测试功能单元的内置自测试特征，以便检测电路故障。所述内置自测试特征的结果必须通过外部测试系统访问。

图3示出了根据现有技术的具有功能单元20和所述内置自测试特征的集成电路70的示意图。集成电路70包括输入终端12和输出终端14。输入终端12从测试系统接收外部时钟。输出终端14在检测到故障时向测试系统发送故障信号。集成电路70还包括时钟分配器16、激励逻辑电路18、功能单元20以及比较器22。内置自测试特征由时钟分配器16、激励逻辑电路18以及比较器22组成。

时钟分配器16包括PLL乘法器，以便将来自测试系统的外部时钟转换为集成电路中更快的内部时钟。激励逻辑电路18生成应用于功能单元20的测试图形。比较器22将来自功能单元20的响应与预期测试图形进行比较。如果功能单元20在测试时出现故障，则在比较器22中响应图形与预期值不匹配，并且输出终端14上的信号将被设置为指示检测到故障的逻辑值。内置自测试特征进一步检测下一个测试图形时，将重新设置复原输出终端14上的所述逻辑值。通过计数从图形开始到出现故障信号事件之间的内部时钟脉冲，可以确定出现故障时的激励图形和预期图形。如果功能单元为存储阵列，则激励是到阵列的地址，预期图形是从存储阵列读取的数据。基于故障地址，可以生成位故障图。需要将这些位故障图作为输入以用于物理分析。

如果集成电路和测试系统与类似时钟一起运行，则测试系统能够识别每个故障。但是，如果集成电路中的内部时钟比测试系统的时钟快很多，则无法以集成电路的最大速度对其进行测试。

Volker Schindler的论文“Prototype testing of high-speed CMOSdigital circuits”，ISCAS 1996，第四卷，160-163页描述了内置自测试特征，所述功能可以在适当受试集成电路和测试系统之间进行切换。测试系统用于确定集成电路的最大频率。

在Tommaso Bacigalupo的论文“Method for performing a criticalpath test of a fast digital circuit on slow test equipment”中，披露了两步方法IPCOM000018571D。利用所述两步方法，可以使用低速测试系统对集成电路进行高速测试。在第一步中，测试以全速运行使内部时钟到达一点，预期在此出现定时违规。在第二步中，测试以低于外部时钟的速度运行。

美国专利5,381,087描述了将要通过低速半导体测试器测试和评估的高速LSI芯片。根据启动高速LSI芯片所需的频率，选择器电路在高速LSI芯片的振荡器和低速半导体测试器之间进行切换。

在欧洲专利0 485 238 A2中披露了检测所需操作速度的集成电路半导体芯片。在半导体芯片上形成振荡器电路、计数器和比较器。测试器可以进行定时、控制以及显示。如果操作的速度很快，则将所述速度分开。

本发明的目标是提供对集成电路中的功能单元执行故障测试的改进方法和集成电路，其允许以集成电路的最大速度运行测试。

发明内容

通过所附独立权利要求书中示出的方法实现上述目标。本发明的更多有利实施例将在从属权利要求中描述，并在下面说明书中描述。

本发明的中心构思是将内部故障信号扩展为内部时钟的多倍的长度。内部故障信号通过计数器扩展，而所述计数器可以重新启动。生成的外部故障信号满足了测试系统的分辨率，这样，测试系统便可以识别故障信号。

本发明的优点是可采用集成电路的最大速度对其进行测试，并且具有较慢时钟的测试系统可以识别集成电路的故障以及发生故障的时间。

如果发生多个故障，将由第一个故障信号触发计数器，并由任意另一个故障信号重新启动计数器。生成的外部信号的长度很大程度上取决于内部故障信号数。

本发明的优选实施例提供了时隙发生器。如果发生多个故障，则会通过时隙重复测试。故障信号只涉及所述时隙中的故障。

附图说明

本发明的上述以及其他目标、特征和优点通过以下的详细描述将变得显而易见。

在所附权利要求书中提出了认为是本发明的新颖并具有开创性的特征。通过结合附图参考优选实施例的下列详细说明，可以对发明本身、其优选实施例以及其中的优点有最好的理解，其中：

图1示出了根据本发明的具有内置自测试特征的集成电路的优选实施例的示意图；

图2示出了根据本发明的内置自测试特征的优选实施例的更详细的示意图；以及

图3示出了根据现有技术的具有内置自测试特征的集成电路的示意图。

具体实施方式

图1示出了根据本发明的具有内置自测试的集成电路的优选实施例的示意图。集成电路10包括输入终端12和输出终端14。集成电路10还包括功能单元20。通常集成电路包括多个功能单元20。在图1中，只显示了一个功能单元20。功能单元20是受试对象。集成电路10包括时钟分配器16、激励逻辑电路18、比较器22和故障测试指示器24，其形成自测试特征。

输入终端12连接到时钟分配器16的输入。时钟分配器16的三个输出连接到功能单元20及其他自测试特征，即激励逻辑电路18、比较器22和故障测试指示器24。激励逻辑电路18的输出连接到功能单元20的输入。功能单元20的输出连接到比较器22的输入。比较器22的输出连接到故障测试指示器24的输入。故障测试指示器24的输出连接到输出终端14。

时钟分配器16包括图1中未显示的PLL乘法器。PLL乘法器将来自测试系统的外部时钟转换为集成电路中更快的内部时钟。激励逻辑电路18生成应用于功能单元20的测试图形。比较器22将来自功能单元20的响应与预期测试图形进行比较。如果功能单元20中出现故障，则在比较器22中响应图形与预期测试图形不匹配，并且比较器22输出上的内部故障信号将设置为逻辑值，指示检测到故障。在故障测试指示器24中，将内部故障信号扩大为预先确定的固定内部时钟数。输出终端14提供了可被测试系统完全识别的外部故障信号。

例如，测试系统外部时钟的频率为500MHz。PLL乘法器的系数可以是n＝8，从而获得4GHz的内部时钟频率。每个2ns的外部时钟周期具有8个250ps的内部时钟周期。内部故障信号扩大了n＝8倍，导致外部故障信号的脉冲为2ns。

为了校准测试系统，可以在图形序列的已知点上生成脉冲串。脉冲可以在外部时钟的不同内部子周期上开始。脉冲可以在内部时钟的递增中具有不同脉冲宽度。通过识别脉冲宽度，可以识别在时差内出现的故障序列、以及小于输出终端14上外部故障信号的脉冲的故障序列。通过计数外部时钟周期及选通相对于外部时钟信号的故障信号的位置，可以获取绝对图形周期数，只要测试系统的选通脉冲沿布置分辨率低于内部时钟周期。

在上述实例中，使用250ps的外部时钟周期和已用测试系统的10ps选通脉冲沿布置分辨率，生成的比率应该是25倍。这足以识别此类由于故障序列增大的脉冲宽度。脉冲宽度包括故障数信息、是否出现单个故障、或者是否出现连续周期的两个故障。单个故障生成2ns的脉冲。在所有其他情况下，不限定故障数。例如，第一个故障出现在第一个周期内，第二个故障出现在第三个或以后的周期内。下面描述了确定故障数的方法。

图2详细示出了故障测试指示器24。故障测试指示器24包括时隙发生器30和故障脉冲扩展装置60。

时隙发生器30包括第一或门32、第二或门34、时隙计数器36、控制寄存器38和时隙比较器40。时隙发生器30还包括时钟输入终端42、同步输入终端44和故障输入终端46。时钟输入终端42提供内部时钟。同步输入终端44提供同步脉冲。故障输入终端46提供内部故障信号。

时隙计数器36和时隙比较器40通过第一总线52进行连接。第一总线52是三位总线。控制寄存器38和时隙比较器40通过第二总线54进行连接。第二总线54也是三位总线。同步输入终端44连接到第一或门32的输入和第二或门34的输出。时钟输入终端连接到时隙计数器36的时钟输入。故障输入终端46连接到第二或门34的另一个输入。控制寄存器30的复位位50连接到第一或门32的另一个输入。第一或门32的输出与时隙计数器36的复位输出连接。时隙计数器36是三位计数器，并可以计数到值n＝8。时隙比较器40将第一总线52的三位与第二总线54的三位进行比较。时隙比较器40可以比较总线52和54的每一位。

脉冲扩展装置60包括与门62、故障计数器64、第三或门66和触发器门68。与门62的输入连接到第二或门34的输出。与门62的另一个输入连接到时隙比较器40的输出。与门62的输出连接到故障计数器64的复位输入和第三或门66的输入。第三或门66的另一个输入连接到故障计数器64的进位输出和允许输入。第三或门66的输出连接到触发器门68的输入。触发器门68的输出连接到输出终端14并提供外部故障信号。故障计数器64和触发器门68的时钟输入连接到时钟输入终端42。

时隙发生器30在每次测试开始时与同步脉冲进行同步。同步脉冲在输出终端14也可见。同步脉冲充当参考点，通过该点，计数时钟脉冲以接收功能单元20的地址。脉冲宽度是内部时钟的n倍。在上述实例中，脉冲宽度是2ns，也就是250ps的8倍，这与内部故障信号的单个脉冲相同。但是，同步脉冲总是与第一时隙T0一起开始。因此，同步脉冲还是时隙位置的参考点。由于内部时钟比外部时钟快n倍，因此，生成n倍时隙。使用一个选定的时隙重复测试以分析不明确的故障信号。在这种情况下，在输出终端14上仅可见在选定的时隙中出现的内部故障信号。

在当前测试中，功能周期的脉冲串限制为四个周期。通过扫描操作分开所述周期，所述周期远远长于理论的外部故障信号的脉冲宽度。以此作为应用本发明方法的实例，外部故障信号的最大宽度是2,75ns。假定通过脉冲扩展装置接收此结果，则在第一次测试中通过控制寄存器36禁用时隙发生器30。显而易见地，至少两个外部故障信号被扩展到2,75ns。现在，已知第一时隙和最后时隙，但仍未很清楚地了解在第二时隙T1和第三时隙T2中发生什么情况。必须在连续测试中选择第二时隙T1和第三时隙T2，以便获取扩展故障信号的完整图形。出于此目的，启用时隙发生器30并通过控制寄存器36选择相应时隙。

在第一次测试中，通过将控制寄存器36的复位位50设置为1，并将第二总线54的所有三位设置为0来分流时隙发生器30。设置为1的复位位50使时隙计数器36处于复位状态并使第一总线52的所有三位都为0。由于第一总线52和第二总线54的位值相同，因此，时隙比较器40的输出终端48处于1。

处于1的时隙比较器40的输出48使故障信号到达故障计数器64的复位引线。进一步，处于1的时隙比较器40的输出48启用故障脉冲扩展装置60的输出锁存器的数据输入。故障计数器64在下一个时钟周期跳到0，所述故障计数器64通过故障计数器64的进位输入在下一个时钟周期中保持处于0。故障计数器64在接收进位脉冲时开始计数。进一步，如果出现其他内部故障信号，则故障计数器64从0开始重新计数。故障计数器64不接收进位位置时，如果只出现一个内部故障信号，则进位信号在7个周期的所有情况下都处于1。由于故障脉冲在计数器启动之前位于锁存器中，因此故障信号包括8个周期。

在上述实例情况中，第二、第三或第四故障信号可能相对于第一故障信号出现在第四周期中。由于每个故障信号都将故障计数器64重置为0，因此第四周期中的最后一个故障信号限定故障信号的长度。故障信号的长度为11个周期。在下一次测试中，通过控制寄存器38选择第二时隙。假定同步脉冲指示故障脉冲在第三时隙开始，则第二周期为第四时隙。通过将复位位设为0、以及将第二总线54的三位分别设置为1、0和0，而通过控制寄存器38选择第四时隙T3。由于通过复位位50由同步脉冲来同步时隙计数器36，因此第一总线52反映8个时隙。

此信号将现有故障脉冲选通到故障脉冲扩展装置60，并生成8个周期长的故障信号。通过将控制寄存器38的复位位50设置为0，以及分别将第二总线54的三位设置为1、0和1，来通过选择第五时隙T4重复相同过程。

图3示出根据现有技术的集成电路70的示意图。集成电路70包括功能单元20和内置自测试特征。如根据本发明的集成电路10一样，现有技术的集成电路70包括输入终端12、输出终端14、时钟分配器16、激励逻辑电路18、功能单元20和比较器22。

集成电路70的时钟分配器16、激励逻辑电路18、功能单元20和比较器22与根据本发明的集成电路10具有相同的工作方式。现有技术的集成电路70和本发明的集成电路10针对故障测试指示器24有所不同。因此，如果集成电路70中的时钟远远快于外部测试系统中的时钟，则无法以集成电路70的最大速度对其进行测试。可以对根据本发明的集成电路10进行最大速度的测试。

本发明还可在计算机程序产品中实现，所述产品包括可实现此处描述的方法的所有特征。进一步，当加载在计算机系统中时，所述计算机程序产品可以执行这些方法。

尽管参考附图在此处描述了本发明的示例性实施例，但应该了解的是，本发明不限于所述具体的实施例，并且本领域的技术人员可以在不脱离本发明的范围和精神下进行其他各种更改和修改。所有此类更改和修改都将包括在由权利要求书限定的本发明的范围内。

标号列表

10：集成电路

12：输入终端

14：输出终端

16：分配器

18：激励逻辑电路

20：功能单元

22：比较器

24：故障测试指示器

30：时隙发生器

32：第一或门

34：第二或门

36：时隙计数器

38：控制寄存器

40：比较器

42：时钟输入终端

44：同步输入终端

46：故障输入终端

48：比较器的输出终端

50：复位位

52：第一总线

54：第二总线

60：故障脉冲扩展装置

62：与门

64：故障计数器

66：第三或门

68：触发器门

70：集成电路

Claims (18)

1.一种执行通过低速测试系统对具有至少一个功能单元(20)和内置自测试特征的高速集成电路(10)进行测试的方法，其中所述方法包括以下步骤：

a)将来自测试系统的外部时钟信号转换为集成电路(10)中更快的内部时钟信号，

b)根据预定方案生成测试图形，

c)将所述测试图形应用于所述功能单元(20)，

d)将来自所述功能单元(20)的响应与预期测试图形进行比较，

e)如果所述响应不同于所述预期测试图形，则生成内部故障信号，以及

f)将所述内部故障信号扩展到可由所述测试系统识别的长度。

2.根据权利要求1的方法，其中将所述内部故障信号扩展到多个所述内部时钟周期的长度。

3.根据权利要求1或2的方法，其中如果出现故障，则计数内部时钟周期。

4.根据权利要求3的方法，其中如果出现另一个故障，则再次从0计数所述内部时钟周期。

5.根据权利要求1或2的方法，其中如果出现多个故障，则重复所述测试。

6.根据权利要求1或2的方法，其中如果出现多个故障，则生成预定数目的时隙。

7.根据权利要求6的方法，其中利用一个选定时隙重复所述测试。

8.根据权利要求6的方法，其中多次重复所述测试，其中每次重复都对应一个选定时隙。

9.根据权利要求7的方法，其中多次重复所述测试，其中每次重复都对应一个选定时隙。

10.根据权利要求1或2的方法，其中使用预定比率将来自所述测试系统的外部时钟信号转换为内部时钟信号。

11.根据权利要求1或2的方法，其中在硬件、软件或硬件和软件组合中实现所述系统。

12.一种集成电路，其具有至少一个功能单元(20)和内置自测试特征，其中所述内置自测试特征包括下列组件：

时钟乘法器(16)，用于从低速测试系统的外部时钟生成内部时钟，

激励逻辑电路(18)，用于生成测试图形，所述测试图形被应用于所述功能单元(20)

比较器(22)，用于将来自功能单元(20)的响应与预期测试图形进行比较，如果所述响应不同于所述预期测试图形，则生成内部故障信号，以及

故障脉冲扩展装置(60)，用于将故障信号扩展到可由所述低速测试系统识别的长度。

13.根据权利要求12的集成电路，其中所述故障脉冲扩展装置(60)包括故障计数器(64)，用于在出现故障时将所述内部时钟计数到预定数目。

14.根据权利要求13的集成电路，其中如果出现另一个故障，则重新启动所述故障计数器(64)。

15.根据权利要求13或14的集成电路，其中所述集成电路(10)包括时隙发生器(30)，其在出现多个故障时启动。

16.根据权利要求15的集成电路，其中所述时隙发生器(30)包括时隙计数器(36)。

17.根据权利要求15的集成电路，其中所述时隙发生器(30)包括用于选择时隙的控制寄存器(38)。

18.根据权利要求16的集成电路，其中所述时隙发生器(30)包括用于选择时隙的控制寄存器(38)。

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