JP5487770B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関し、さらに詳細には、補正処理の際に用いられるメモリを備えた固体撮像装置に関する。

携帯電話やディジタルスチルカメラ等に用いる固体撮像装置には、補正処理の際に用いられるメモリを備えている。このようなメモリをテストすることを目的としたメモリテスト回路が当該メモリに接続されているものがある（例えば、特許文献１）。

図７に、従来のメモリテスト回路を有する電子回路の構成を示す。図７に示すように、電子回路５０は、信号処理部５１と、制御回路５２と、制御インタフェース（Ｉ／Ｆ）５３と、メモリ５４と、データインタフェース（Ｉ／Ｆ）５５と、メモリテスト回路５６とを備えている。また、メモリテスト回路５６は、ＢＩＳＴ回路５７と、ＪＴＡＧインタフェース（Ｉ／Ｆ）５８とを備えている。

制御回路５２は、制御Ｉ／Ｆ５３を介して入力される制御信号に基いて電子回路５０全体を制御する。また、信号処理部５１は、メモリ５４に対して所定のデータの書き込み及び読み出しを行い、当該データに対する所定の信号処理を行い、そのデータは、データＩ／Ｆ５５を介して外部に出力される。

ＢＩＳＴ回路５７は、ＪＴＡＧＩ／Ｆ５８を介して入力される制御信号に基いて、メモリ５４をテストするためのテストパタンを生成し、当該テストパタンに基いてメモリ５４をテストする。テスト結果は、ＪＴＡＧＩ／Ｆ５８を介してテスタ６０に出力される。

特開２００４−９３４２１号公報

ところで、上述のようなＢＩＳＴ回路を有する電子回路においては、以下のような問題があった。すなわち、ＢＩＳＴ回路５７−テスタ６０間の通信のためにＪＴＡＧＩ／Ｆ５８が必要であった。

また、従来のＢＩＳＴ回路では、Ｍａｒｃｈアルゴリズム等が用いられ、テストパタン生成のための回路規模が大きくなるという問題があった。さらに、メモリ内のすべてのアドレスの欠陥情報を確認するためのビットマップを出力するためには時間がかかるという問題があった。

本発明は、回路規模の小型化を図りつつメモリテストを高速に実現可能とする固体撮像装置に関する。

上記目的を達成するために、請求項１に係る発明は、それぞれ光電変換部を有する複数の画素を２次元方向に配置した画素アレイ部と、前記画素アレイ部から出力された画素データを記憶するメモリと、前記メモリに記憶された画素データを前記メモリから読み出して補正処理を施す補正処理部と、前記メモリへのデータの書き込み及び読み出しを制御する制御部と、前記補正処理を施した画素データの出力に用いられる外部インタフェースと、テストデータを出力するテストデータ出力部と、前記テストデータ出力部からの入力と前記メモリからの入力の何れか一方を出力する第２セレクタと、を備え、前記制御部は、所定の制御入力に応じて、前記第２セレクタを前記テストデータ出力部からの入力を出力する状態に制御し、前記テストデータ出力部から出力されたテストデータを、前記画素アレイ部から出力された画素データの前記メモリへの書き込み順序と同じ書き込み順序で前記メモリに書き込みつつ、前記第２セレクタが出力する前記テストデータに基づいて生成された画像データを前記外部インタフェースから出力させる第１の制御と、前記メモリからの入力を出力する状態に前記第２セレクタを制御し、前記メモリに書き込まれたテストデータを、前記画素アレイ部から出力された画素データの前記メモリからの読み出し順序と同じ読み出し順序で前記メモリから読み出して前記第２セレクタに入力し、前記第２セレクタが出力する画素データに基づいて生成された画像データを前記外部インタフェースを介して出力させる第２の制御と、を行う固体撮像装置とした。

また、請求項２に係る発明は、請求項１記載の固体撮像装置において、同期コード付加部を備え、前記同期コード付加部は、前記メモリから読み出された前記テストデータに同期コードを付加し、当該同期コードを付加されたデータを、前記外部インタフェースを介して出力するものとした。

また、請求項３に係る発明は、請求項１又は２に記載の固体撮像装置において、前記メモリは、ｋライン（ｋは２以上の整数）のデータを記憶するラインバッファであり、前記テストデータ出力部は、ｋライン単位のテストデータを複数種類出力するものとした。

また、請求項４に係る発明は、請求項３に記載の固体撮像装置において、前記テストデータ出力部は、データ値として「０」が連続する前記ｋライン分の第１テストデータ、データ値として「１」が連続する前記ｋライン分の第２テストデータ、データ値として「０」，「１」の順で交互に連続する前記ｋライン分の第３テストデータ、データ値として「１」，「０」の順で交互に連続する前記ｋライン分の第４テストデータを出力可能としており、テストデータをそれぞれ２回ずつ出力するものとした。

また、請求項５に係る発明は、請求項１〜４のいずれか１項に記載の固体撮像装置において、前記テストデータ出力部から出力される前記テストデータと、前記画素アレイ部から出力される前記画素データとを選択的に出力する第１セレクタを備え、前記制御部は、前記第１セレクタを制御して、前記メモリに入力するデータを切り替えるものとした。

また、請求項６に係る発明は、請求項１〜５のいずれか１項に記載の固体撮像装置において、前記外部インタフェースは、差動インタフェースとした。

本発明によれば、回路規模の小型化を図りつつメモリテストを高速に実現可能とする固体撮像装置を提供することができる。

本発明の一実施形態に係る固体撮像装置の構成を示す図である。 メモリの構成を示す図である。 同期コード付加部により生成される画像データのデータ構造を示す図である。 メモリへの書き込み順序と読み出し順序との関係を示す図である。 テストモード時に画像Ｉ／Ｆから出力される画像データのデータ構造を示す図である。 メモリへの書き込み順序と読み出し順序との関係を示す図である。 従来の電子回路の構成を示す図である。

以下、発明を実施するための形態（以下、「実施形態」という。）について説明する。なお、説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．その他の実施形態

［１．第１実施形態］
以下、本発明の第１実施形態に係る固体撮像装置について、図面を参照して説明する。

［１−１．固体撮像装置の構成］
図１に示すように、本実施形態に係る固体撮像装置１は、画素アレイ部１０と、画像処理部２０と、メモリ４１と、制御回路４２と、制御インタフェース（Ｉ／Ｆ）４３と、画像インタフェース（Ｉ／Ｆ）４４と、ｅＦｕｓｅ部４５とを備えている。

画素アレイ部１０は、それぞれ光電変換部を有する複数の画素を２次元方向に配置している。この画素アレイ部１０は、不図示のレンズを介して取得された被写体の撮像光を複数の画素により光電変換し、各画素において入射する光に応じた電荷を蓄積する。画素アレイ部１０は、各画素が蓄積した電荷を読み出し、内部のＡ／Ｄ変換部を介して画素データとして画像処理部２０に出力する。なお、本実施形態においては、画素アレイ部１０は、ｎ×ｍの画素が行列（マトリクス）状に配置されており、制御回路４２からの制御により、先頭のラインのｎ画素分の画素データから順次出力する。

画像処理部２０は、画素アレイ部１０から出力される画素データを一旦メモリ４１に記憶する。このメモリ４１は、ラインバッファであり、画素アレイ部１０から出力されるライン単位で画素データを記憶する。
補正処理部３２は、メモリ４１に記憶された画素データを例えばライン単位で読み出し、これらの画素データに対して所定の補正処理を施す。補正処理としては、例えば、ノイズ除去、輪郭強調、ピント調整、ホワイトバランス調整、γ補正、および輪郭補正等が挙げられる。

図２は、メモリ４１の構成の一例を示した図である。メモリ４１は、例えば、４ラインのデータを記憶するラインバッファを用いる。１ラインは、ｎ個の画素データが記憶できるように構成されており、メモリ４１は、４×ｎ個の画素データを記憶することができる。なお、本実施形態では、メモリ４１に対して書き込み及び読み出しされる画素データはＲＧＢ各４ビットの計１２ビットのデータとする。メモリ４１では、１つの画素データを記憶するために１２個の記憶素子が用いられ、１２個の記憶素子単位で１つのアドレスが割り当てられている。なお、ライン数は適宜設定可能であり、ライン数ｋとして、２以上の整数を適宜選択することができる。

このメモリ４１に対する画素データの書き込み順序及び読み出し順序は予め定められている。すなわち、画像処理部２０は、メモリ４１に対する画素データの書き込みを予め定められた順序で行い、メモリ４１に記憶した画素データの読み出しを予め定められた順序で行う。例えば、画素アレイ部１０の１ライン目〜４ライン目までの画素データを記憶するとき、画像処理部２０は、図２に示すように、１ライン目の先頭の画素データから順に、２ライン目の画素データ、３ライン目の画素データ、４ライン目の画素データを順次記憶する。
また、例えば、３×３のマトリクスによるノイズ除去を行う場合には、３つのラインバッファからそれぞれ連続した３画素分の画素データを読み出して処理を行う。

制御回路４２には、画素アレイ部１０、画像処理部２０、ｅＦｕｓｅ部４５が接続されており、固体撮像装置１全体を制御する。また、制御Ｉ／Ｆ４３は、Ｉ２Ｃインタフェースを使用したインタフェース部である。本実施形態では、固体撮像装置１に接続された後述のテスタ７１と制御回路４２との情報の送受信に用いられる。

画像Ｉ／Ｆ４４は、画像処理部２０から出力された画像データを外部に出力するためのインタフェース部である。本実施形態では、ＬＶＤＳ（low voltage differential signaling）等の差動インタフェースによって画像データが外部に出力される。

ｅＦｕｓｅ部４５は、比較部２４の比較結果に基いて、メモリ４１の欠陥部分（故障した記憶素子）の機能を停止させる。なお、ｅＦｕｓｅ技術は公知であり、本発明の理解には必要がないため詳細な説明を省略する。

［１−２．画像処理部の構成］
次に、本実施形態に係る固体撮像装置１の画像処理部２０の構成について具体的に説明する。

画像処理部２０は、メモリ４１へのデータの書き込み／読み出しを制御するメモリ制御回路３１、画素アレイ部１０から出力された画素データに対して所定の補正処理を施す補正処理部３２を備えている。かかる構成により、画像処理部２０は、画素アレイ部１０から出力される画素データをライン毎に一旦メモリ４１に蓄積し、メモリ４１から各ラインの画素データを読み出して所定の補正処理を行う。

また、画像処理部２０は、画素データに同期コードを付した画像データを生成する同期コード付加部３３を備えており、補正処理部３２で補正処理された画素データを同期コード付加部３３を介して画像データを出力する。

同期コード付加部３３は、入力された画素データに１画像フレーム単位で同期コードを付加して画像データを生成する。この同期コード付加部３３により生成される画像データのデータ構造の一例を図３に示す。同図に示すように、画像データは、１ライン目の画素データの先頭にＳＯＦ(Start of File)ヘッダが付加され、また２ライン目以降の各ラインの画素データの先頭にはＳＯＬ(Start of Line)ヘッダが付加される。また、各ラインの画素データの終端には最終ラインの画素データを除き、ＥＯＬ(End of Line)ヘッダが付加される。また、最終ラインの画像データの終端には、ＥＯＦ(End of File)ヘッダが付加される。

同期コード付加部３３は、画像データの出力を、最初のラインの先頭データであるＳＯＦヘッダからライン単位で順次行い、最終ラインの最後尾のデータであるＥＯＬヘッダを出力して終了する。なお、同期コード付加部３３は、各ラインのデータを出力した後、次のラインの画素データの出力を開始するまでの所定期間はデータを出力しない。この期間が水平ブランキング（Ｈ Blanking）期間である。また、同期コード付加部３３は、１つの画像データを出力した後、次の画像データの出力を開始するまでの所定期間はデータを出力しない。この期間が垂直ブランキング（Ｖ Blanking）期間である。

以上のように画像処理部２０を構成することにより、画素アレイ部１０から出力された画素データに基いて生成した画像データを外部に出力することができる。なお、以下の説明においては、画素アレイ部１０から出力された画素データに基いて生成した画像データを外部に出力するための動作を「通常動作モード」ということがある。

本実施形態に係る画像処理部２０では、制御回路４２からの制御に基づき、上記通常動作モードに加え、テストモードを実行することができる。このテストモードは、テストデータをメモリ４１に書き込みと読み出しを行って、その読み出したテストデータに基づいて生成した画像データを外部に出力するための動作である。

このテストモードを実行するために、画像処理部２０では、さらに、テスト回路２１を備えており、これによりメモリ４１に対するメモリテストを簡単な回路構成で高速に行えるようにしている。テスタ７１などから制御Ｉ／Ｆ４３を介して入力される制御信号に基づき、制御回路４２は画像処理部２０を制御して、テストモードで動作させる。

このテスト回路２１は、メモリ４１のテストを行うために、テストパタン生成部２２と、第１セレクタ２３と、比較部２４、第２セレクタ２５とを備えている。

テストパタン生成部２２は、テストデータを出力するテストデータ出力部として機能し、メモリテストを行うためにメモリ４１に書き込むテストデータを生成して出力する。テストパタン生成部２２は、４ライン単位のテストデータを複数種類生成して出力する。各テストデータは、画素データと同様の１２ビットの単位データが４×ｎ個分集まって構成される。

第１セレクタ２３は、画素アレイ部１０から出力される画素データとテストパタン生成部２２から出力されるテストデータとを選択して出力する。

比較部２４は、テストパタン生成部２２から出力されるそのままのテストデータと、メモリ４１に書き込まれた後に読み出したテストデータとを比較する。

第２セレクタ２５は、同期コード付加部３３に出力するデータを切り替える際に用いられる。すなわち、第２セレクタ２５は、第１セレクタ２３から出力される画素データとメモリ制御回路３１によりメモリ４１から読み出されるテストデータのいずれか一方を選択して出力する。

固体撮像装置１は、以上のように構成されることにより、テスタ７１から入力される制御信号などに基づき、「通常動作モード」と「テストモード」の２つのモードを実行することができる。なお、各モードは、テスタ７１等からの制御信号ではなく、不図示の操作ボタン等によって切り替えることができるようにしてもよい。

［１−３．固体撮像装置の動作］
次に、上述した構成を有する固体撮像装置１の動作について説明する。

［１−３−１．通常動作モード］
まず、通常動作モードにおける固体撮像装置１の動作について説明する。

通常動作モードでは、制御回路４２は、第１セレクタ２３に画素アレイ部１０から出力される画素データを選択させるための制御信号を出力する。そして、制御回路４２は、画素アレイ部１０を制御して、１ライン目の先頭の画素データから順に画素データを出力させる。メモリ制御回路３１は、制御回路４２からの要求に応じて、画素アレイ部１０からテスト回路２１をスルーして出力される画素データを順次記憶する。メモリ制御回路３１は、１ライン目から４ライン分の画素データをメモリ４１のアドレス０の記憶領域からアドレス４ｎ−１の記憶領域までにかけて順次記憶する。その後、画素アレイ部１０から順次出力される５ライン目から８ライン目の画素データを、メモリ４１のアドレス０の記憶領域からアドレス４ｎ−１の記憶領域までにかけて上書きするように記憶していく。９ライン目以降も同様である。

このように、画素アレイ部１０から先頭ラインの画素から順次出力される画素データは、テスト回路２１をスルーしてメモリ４１の所定のアドレスに順次予め決められた順番で書き込まれる。

補正処理部３２は、メモリ４１に新たに書き込まれた画素データを順次読み出して所定の補正処理を施したあと、同期コード付加部３３へ出力する。同期コード付加部３３では、補正処理部３２から出力される補正処理を施した画素データに同期コードを付してｎ×ｍ画素の情報を有する画像データに変換して出力する。同期コード付加部３３から出力される画像データは、画像Ｉ／Ｆ４４を介して外部に出力される。このように出力された画像データは、例えば、固体撮像装置１に接続されている記憶部７２に記憶される。

［１−３−２．テストモード］
次に、テストモードにおける固体撮像装置１の動作について説明する。
テストモードが設定されると、制御回路４２は、テストパタン生成部２２と、第１セレクタ２３と、第２セレクタ２５と、同期コード付加部３３とを制御して、メモリ４１に対するメモリテストを実行する。以下、テストモードでの処理を具体的に説明する。

まず、制御回路４２は、第１セレクタ２３に対して、テストパタン生成部２２から出力されるテストデータを選択させるための制御信号を出力する。また、制御回路４２は、第２セレクタ２５に対して、テスト回路２１から出力された画素データを同期コード付加部３３に出力させるための制御信号を出力する。さらに、制御回路４２は、同期コード付加部３３に対して、入力された画素データに基いて画像データを作成させるための制御信号を出力する。

次に、制御回路４２は、テストパタン生成部２２に対して、テストパタンを出力させるための制御信号を出力する。これにより、テストデータがテストパタン生成部２２から順次出力される。また、メモリ制御回路３１は、制御回路４２からの要求に応じて、画素アレイ部１０からテスト回路２１をスルーして出力される画素データを順次記憶する。このときの書き込み順序は、画素アレイ部１０からの画素データの書き込み順序と同じである。すなわち、メモリ制御回路３１は、通常動作モードと同じ書き込み順序でテストデータをメモリ４１に記憶する。

また、テストパタン生成部２２からテスト回路２１をスルーして順次出力されるテストデータは、同期コード付加部３３により同期コードが付されて画像データに変換され出力される。同期コード付加部３３から出力される画像データは、画像Ｉ／Ｆ４４を介して外部に出力される。テスタ７１は、画像Ｉ／Ｆ４４を介して入力された画像データを、期待値データとしてテスタ７１内部の記憶部に記憶する。

その後、メモリ制御回路３１は、制御回路４２からの要求に応じて、メモリ４１に記憶したテストデータ所定の順序で読み出す。また、このときの読み出し順序は、画素アレイ部１０からの画素データの読み出し順序と同じである。すなわち、メモリ制御回路３１は、通常動作モードと同じ読み込み順序でデータをメモリ４１に記憶されたテストデータを読み出す。

これにより、テストパタン生成部２２からのテストデータは、メモリ４１に書き込まれ、その後読み出されて画像データに変換されたあと、テスタ７１に出力される。

テスタ７１は、入力された画像データと上述した期待値データとを比較することにより、メモリ４１をテストすることができる。すなわち、テスタ７１は、入力された画像データと上述した期待値データとが一致しているときに、メモリ４１が正常であると判定し、一致してないときに、メモリ４１に欠陥があると判定する。

画素アレイ部１０からの画素データのメモリ４１への書き込み順序及び読み出し順序は予め定められているため、メモリ４１において一部に欠陥があったとしても、固体撮像装置１の動作に影響を与えない場合がある。すなわち、予め決めされた書き込み順序及び読み出し順序でメモリ４１にアクセスした場合に異常がなければよく、ランダムアクセスを考慮して様々テストパタンを用意する必要がない。本実施形態では、固体撮像装置１の動作に影響を与えない欠陥に対するテストを省略することにより、高速なメモリテストを可能としている。

以下、この点について図４を参照しつつ具体的に説明する。

図４は、メモリ４１のアドレス０〜４の記憶領域を示している。また、これらの記憶領域においては、図４（Ａ）に示すように、アドレス１の記憶領域に値を書き込んだ場合に、アドレス３の記憶領域に記憶されている値が所定値に書き換わる欠陥があるものとする。

このようなメモリ４１に対してランダムアクセスを行う場合、例えば、図４（Ｂ）に示すような順序でアクセスすると、メモリ４１から読み出される値にエラーが生じる。具体的には、動作（１）でアドレス１の記憶領域にデータを書き込み、動作（２）でアドレス３の記憶領域からデータを読み出す場合、アドレス３の記憶素子から読み出されたデータはエラーを生じ欠陥データとなる。

そのため、メモリ４１に対してランダムアクセスを行う場合には、上述のような動作に対するメモリテストを行う必要がある。その結果、テストパタンの数が増大し、メモリ４１のメモリテストに時間がかかることになる。

一方、図４（Ｃ）に示すように、メモリ４１への書き込み順序及び読み出し順序が定まっている場合には、アドレス３の記憶領域における上述のような欠陥は、固体撮像装置１の動作に影響を与えない。図４（Ｃ）において、動作（２）でアドレス１の記憶領域にデータを書き込んだときに、アドレス３の記憶領域の値が書き換わったとしても、動作（４）でアドレス３の記憶領域に新たにデータが書き込まれる。そして、動作（９）でアドレス３の記憶領域のデータが読み出される。このように、動作（９）でアドレス３の記憶領域からデータが読み出される前に、動作（４）で正しいデータが書き込まれるので、アドレス３の記憶領域の上述のような欠陥は固体撮像装置１の動作に影響を与えない。

したがって、後に書き込まれるアドレスの記憶領域に影響を及ぼす故障に対するメモリテストを行う必要がないので、テストパタンの数を少なくすることができ、その結果、メモリテストを高速に行うことができる。

次に、テストパタン生成部２２から出力されるテストパタン及びこのテストパタンを用いた動作について具体的に説明する。上述のように、各画素データはＲＧＢ各４ビットの計１２ビットのデータであり、（Ｒ、Ｇ、Ｂ）の順に配列されている。また、テストデータの単位データも、画素データと同様に１２ビットのデータである。

本実施形態の固体撮像装置１では、テストデータとして、各単位データが［１１１１１１１１１１１１］（ＦＦＦｈ），［００００００００００００］（０００ｈ），［１０１０１０１０１０１０］（ＡＡＡｈ），［０１０１０１０１０１０１］（５５５ｈ）である４種類のテストデータを用いる。なお、「ＦＦＦｈ」，「０００ｈ」，「ＡＡＡｈ」，「５５５ｈ」は、それぞれ画素データでは白色、黒色、明るい灰色、暗い灰色に対応する。

すなわち、「０」が連続するテストデータ（第１テストデータ）、「１」が連続するテストデータ（第２テストデータ）、「０」，「１」の順で交互に連続するテストデータ（第３テストデータ）、データ値として「１」，「０」の順で交互に連続するテストデータ（第４テストデータ）の４つのテストデータを用いてメモリ４１をテストする。

テストパタン生成部２２は、画素データの４ライン分に対応するテストデータを一つの単位として、「０００ｈ」→「０００ｈ」→「ＦＦＦｈ」→「ＦＦＦｈ」→「５５５ｈ」→「５５５ｈ」→「ＡＡＡｈ」→「ＡＡＡｈ」の順にテストデータを出力する。メモリ制御回路３１は、テストパタン生成部２２から順次出力されるテストデータをメモリ４１へ書き込みを行い、さらに書き込んだテストデータの読み出しを行う。

このように、「０」の上書き、「０」が書き込まれている状態での「１」の書き込み、「１」の上書き、「１」が書き込まれている状態での「０」の書き込みをメモリ４１の各記憶素子に行い、その後、メモリ４１の各記憶素子からデータを読み出す。また、メモリ４１の各記憶素子に対する書き込み及び読み出し回数は８回となる。

また、画像処理部２０は、メモリ４１から読み出したテストデータに同期コードを付して画像データを生成しテスタ７１に出力する。

図５は、テストモードにおいて画像処理部２０から出力される２次元の画像データのデータ構造の一例を示している。図５に示すように、画像データは、４ライン×８（読み出し回数）の３２ラインで構成される。

メモリ４１の各記憶素子の欠陥が検出されなかった場合は、メモリ４１に書き込まれたデータと同じ画素値を有する画像データが生成される。すなわち、期待値データと同じ画像データが、画像Ｉ／Ｆ４４を介してテスタ７１に出力される。

一方、記憶素子の故障が検出された場合は、期待値データと異なる画像データが生成され、当該画像データが、画像Ｉ／Ｆ４４を介してテスタ７１に出力される。例えば、Ｒの輝度値が記憶される記憶素子のうち上位２ビット目が常にＨｉｇｈとなる欠陥を有する場合には、本来「０００ｈ」となるべき値が「４００ｈ」となり、「ＡＡＡｈ」となるべき値が「ＥＡＡｈ」となる。

したがって、テスタ７１において、期待値データと異なる画素データを特定し、当該画素データが記憶された記憶素子を特定することで、メモリ４１を構成する記憶素子のうち欠陥を有する記憶素子を特定することができる。

以上説明したとおり、本実施形態のテストモードによれば、通常動作モードと同じ経路によって画像データを外部に出力することができる。これにより、メモリ４１をテストするための特別なインタフェースを必要としないため、回路規模を小さくすることができる。また、メモリ４１のテスト結果を示すデータは、通常動作モードと同じ高速なインタフェースを用いるため、欠陥検出を高速に行うことができる。さらに、テスタ７１での処理は、期待値データとの単純な比較処理であるため、欠陥検出を高速に行うことができる。

また、本実施形態のテストモードでは、４種類のテストパタンで、「０」の上書き、「０」が書き込まれている状態での「１」の書き込み、「１」の上書き、「１」が書き込まれている状態での「０」の書き込みをメモリ４１の各記憶素子に行うことができる。しかも、単位データが「０００ｈ」，「ＦＦＦｈ」，「５５５ｈ」，「ＡＡＡｈ」の４つであるため、テストパタン生成部２２の回路規模を最小限に抑えることができる。

なお、本実施形態において、他の用途に用いるテストパタン生成回路を用いる場合には、テストパタン生成部２２を新たに作成することなく、回路規模の増加を抑制し、設計コストの低減を図ることができる。

［２．第２実施形態］
次に、本発明の第２実施形態に係る固体撮像装置について説明する。上述した第１実施形態の固体撮像装置では、メモリ４１を１つのＳＲＡＭで構成したが、複数のＳＲＡＭでメモリ４１を構成してもよい。この場合、画素データが各ＳＲＡＭに分散されて非連続に記憶されていてもよい。

図６は、メモリ４１を４つのＳＲＡＭで構成し、画素アレイ部の０番目〜４ｈ番目の画素データを記憶した様子を示した図である。図６（Ａ）に示すように、それぞれ０〜（４ｊ−１）のアドレスを有するＳＲＡＭ０〜ＳＲＡＭ３の４個のＳＲＡＭが配設され、各ＳＲＡＭは４つのラインバッファで構成されている。また、各画素データが分散して記憶されている。

また、ＳＲＡＭ０のアドレス（ｊ−１）に対応する記憶領域の各記憶素子にデータを書き込んだ場合に、ＳＲＡＭ０のアドレスｊに対応する記憶領域の各記憶素子の値が所定値に書き換わる欠陥が発生するものとする。この場合において、図６（Ｂ）に示すように、動作（１）、…、（Ｊ）の順で画素データを書き込み、同時に、動作（１）、…、（Ｊ）の順で画素データを読み出すときには、アドレスｊの記憶素子の欠陥は、固体撮像装置１の動作に影響を与えない。

アドレス（ｊ−１）の記憶素子には（ｈ−１）番目の画素データを構成するビットのデータが書き込まれるが、当該データが書き込まれる前に、アドレスｊの記憶素子のデータが読み出される。これにより、アドレスｊの記憶素子のデータが含まれる（ｈ＋１）番目の画素データは、上述した欠陥の影響を受けない。

したがって、メモリ４１がこのような欠陥を有しているか否かについてはテストする必要がないため、テストパタンの数を少なくすることができ、その結果、メモリテストを高速に行うことができる。

また、上述のようにＳＲＡＭ２，３の一部の記憶領域に画素データが書き込まれない場合には、この記憶領域のテストを行う必要が無く、メモリテストを高速に行うことができる。

なお、第２実施形態では、４つのＳＲＡＭを用いた例について説明したが、１つのＳＲＡＭに対して画素データを非連続に配置した場合にも適用することができる。

［３．他の実施形態］
本発明に係る実施の形態について具体的に説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

例えば、補正処理部３２において同期コードを付し、同期コード付加部３３を介さず画像Ｉ／Ｆ４４から出力するように構成してもよい。
また、メモリ４１の欠陥を目視によって確認するために、固体撮像装置１に表示装置を接続し、テストモード時に画像Ｉ／Ｆ４４から出力される画像データを当該表示装置に出力するように構成してもよい。

例えば、上述した第１実施形態及び第２実施形態では、ＳＲＡＭを用いた電子機器について説明したが、本発明はＤＲＡＭ等の他の記憶装置についても適用することができる。また、本発明は、音声データや動画データが記憶される記憶装置についても適用することができる。

１ 固体撮像装置
１０ 画素アレイ部
２０ 画像処理部
２１ テスト回路
２２ テストパタン生成部
３３ 同期コード付加部
４４ 画像Ｉ／Ｆ

Claims (6)

1. それぞれ光電変換部を有する複数の画素を２次元方向に配置した画素アレイ部と、
   前記画素アレイ部から出力された画素データを記憶するメモリと、
   前記メモリに記憶された画素データを前記メモリから読み出して補正処理を施す補正処理部と、
   前記メモリへのデータの書き込み及び読み出しを制御する制御部と、
   前記補正処理を施した画素データの出力に用いられる外部インタフェースと、
   テストデータを出力するテストデータ出力部と、
   前記テストデータ出力部からの入力と前記メモリからの入力の何れか一方を出力する第２セレクタと、
   を備え、
   前記制御部は、所定の制御入力に応じて、
   前記第２セレクタを前記テストデータ出力部からの入力を出力する状態に制御し、前記テストデータ出力部から出力されたテストデータを、前記画素アレイ部から出力された画素データの前記メモリへの書き込み順序と同じ書き込み順序で前記メモリに書き込みつつ、前記第２セレクタが出力する前記テストデータに基づいて生成された画像データを前記外部インタフェースから出力させる第１の制御と、
   前記メモリからの入力を出力する状態に前記第２セレクタを制御し、前記メモリに書き込まれたテストデータを、前記画素アレイ部から出力された画素データの前記メモリからの読み出し順序と同じ読み出し順序で前記メモリから読み出して前記第２セレクタに入力し、前記第２セレクタが出力する画素データに基づいて生成された画像データを前記外部インタフェースを介して出力させる第２の制御と、を行う
   固体撮像装置。
2. 同期コード付加部を備え、
   前記同期コード付加部は、前記メモリから読み出された前記テストデータに同期コードを付加し、当該同期コードを付加されたデータを、前記外部インタフェースを介して出力する請求項１に記載の固体撮像装置。
3. 前記メモリは、ｋライン（ｋは２以上の整数）のデータを記憶するラインバッファであり、
   前記テストデータ出力部は、ｋライン単位のテストデータを複数種類出力する請求項１又は２に記載の固体撮像装置。
4. 前記テストデータ出力部は、データ値として「０」が連続する前記ｋライン分の第１テストデータ、データ値として「１」が連続する前記ｋライン分の第２テストデータ、データ値として「０」，「１」の順で交互に連続する前記ｋライン分の第３テストデータ、データ値として「１」，「０」の順で交互に連続する前記ｋライン分の第４テストデータを出力可能としており、テストデータをそれぞれ２回ずつ出力する請求項３に記載の固体撮像装置。
5. 前記テストデータ出力部から出力される前記テストデータと、前記画素アレイ部から出力される前記画素データとを選択的に出力する第１セレクタを備え、
   前記制御部は、前記第１セレクタを制御して、前記メモリに入力するデータを切り替える請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 前記外部インタフェースは、差動インタフェースである請求項１〜５のいずれか１項の固体撮像装置。

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