JP2819980B2 - Ｃｃｄカメラ信号処理回路テスト用の信号発生器 - Google Patents
Ｃｃｄカメラ信号処理回路テスト用の信号発生器Info
- Publication number
- JP2819980B2 JP2819980B2 JP5019794A JP1979493A JP2819980B2 JP 2819980 B2 JP2819980 B2 JP 2819980B2 JP 5019794 A JP5019794 A JP 5019794A JP 1979493 A JP1979493 A JP 1979493A JP 2819980 B2 JP2819980 B2 JP 2819980B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- data
- output
- signal generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は撮像素子にＣＣＤを用い
たビデオカメラ（ＣＣＤカメラ）の信号処理回路を評価
・調整するためのＣＣＤカメラ信号処理回路テスト用の
信号発生器に関する。
たビデオカメラ（ＣＣＤカメラ）の信号処理回路を評価
・調整するためのＣＣＤカメラ信号処理回路テスト用の
信号発生器に関する。
【０００２】
【従来の技術】従来、ＣＣＤカメラ信号処理回路の評価
・調整は、ＣＣＤ撮像素子からの出力信号をそのまま用
いるか、テスト用信号発生回路からの疑似信号を用いる
かによって行われていた。
・調整は、ＣＣＤ撮像素子からの出力信号をそのまま用
いるか、テスト用信号発生回路からの疑似信号を用いる
かによって行われていた。
【０００３】図３は疑似信号による評価手法に用いられ
るテスト用信号発生器の一例のブロック図である。図３
に示されるとおり、この信号発生器は、システムクロッ
クパルスに所定の時間シフトを与える位相調整器（Ｐ
Ｓ）１６と、このＰＳ１６の出力に所定の電圧値のバイ
アスをかけるバイアス回路（ＢＩＡＳ）１７と、このＢ
ＩＡＳ１７の出力の水平ブランキング期間に含まれる不
要信号を取り除くブランキング回路（ＢＬＫ）１８と、
このＢＬＫ１８の出力のレベル調整を行う増幅器（ＡＭ
Ｐ）１９とを備える。
るテスト用信号発生器の一例のブロック図である。図３
に示されるとおり、この信号発生器は、システムクロッ
クパルスに所定の時間シフトを与える位相調整器（Ｐ
Ｓ）１６と、このＰＳ１６の出力に所定の電圧値のバイ
アスをかけるバイアス回路（ＢＩＡＳ）１７と、このＢ
ＩＡＳ１７の出力の水平ブランキング期間に含まれる不
要信号を取り除くブランキング回路（ＢＬＫ）１８と、
このＢＬＫ１８の出力のレベル調整を行う増幅器（ＡＭ
Ｐ）１９とを備える。
【０００４】
【発明が解決しようとする課題】この信号発生器は、シ
ステムクロックのパルス波形の整形により疑似信号を発
生しているので、この疑似信号を用いて評価できる項目
は回路動作チェックやダイナミックレンジのチェック等
に限定される。
ステムクロックのパルス波形の整形により疑似信号を発
生しているので、この疑似信号を用いて評価できる項目
は回路動作チェックやダイナミックレンジのチェック等
に限定される。
【０００５】一方ＣＣＤ撮像素子の出力信号そのものを
使用する上述のもう一つの手法は、信号処理回路への供
給信号が実際の動作モードとほぼ同一になる点において
すぐれているものの、まったく異なる面における困難を
伴う。すなわち、信号処理回路の開発はＣＣＤカメラの
開発と並行して進められるのが一般的であるので、信号
処理回路の試作品に試験用信号を供給すべきＣＣＤ撮像
素子そのものがまだ試作品の段階にあることもまれでは
ない。そのような段階にある撮像素子からの出力信号は
欠陥を含むことがあり得る。
使用する上述のもう一つの手法は、信号処理回路への供
給信号が実際の動作モードとほぼ同一になる点において
すぐれているものの、まったく異なる面における困難を
伴う。すなわち、信号処理回路の開発はＣＣＤカメラの
開発と並行して進められるのが一般的であるので、信号
処理回路の試作品に試験用信号を供給すべきＣＣＤ撮像
素子そのものがまだ試作品の段階にあることもまれでは
ない。そのような段階にある撮像素子からの出力信号は
欠陥を含むことがあり得る。
【０００６】したがって本発明の目的は、評価項目の種
類・数に制約を与えることなく、しかもＣＣＤ撮像素子
出力との近似性の高い疑似信号を発生できるＣＣＤカメ
ラ信号処理回路テスト用の信号を発生する信号発生器を
提供することにある。
類・数に制約を与えることなく、しかもＣＣＤ撮像素子
出力との近似性の高い疑似信号を発生できるＣＣＤカメ
ラ信号処理回路テスト用の信号を発生する信号発生器を
提供することにある。
【０００７】
【課題を解決するための手段】本発明のＣＣＤカメラ信
号処理回路テスト用の信号発生器は、フィードスルーレ
ベルを表す第１のデータと信号出力レベルを表す第２の
データとによって各画素の画像データを構成したディジ
タル画像信号を水平走査の１ライン分ずつそれぞれ格納
した複数のラインメモリと、前記複数のラインメモリか
らの読出し出力を前記水平走査の１ライン分単位で選択
する選択手段と、この選択手段の出力をアナログ画像信
号に変換するディジタル・アナログ変換手段と、このデ
ィジタル・アナログ変換手段の出力の振幅レベルおよび
直流レベルを調整するレベル調整手段とを備えている。
号処理回路テスト用の信号発生器は、フィードスルーレ
ベルを表す第１のデータと信号出力レベルを表す第２の
データとによって各画素の画像データを構成したディジ
タル画像信号を水平走査の１ライン分ずつそれぞれ格納
した複数のラインメモリと、前記複数のラインメモリか
らの読出し出力を前記水平走査の１ライン分単位で選択
する選択手段と、この選択手段の出力をアナログ画像信
号に変換するディジタル・アナログ変換手段と、このデ
ィジタル・アナログ変換手段の出力の振幅レベルおよび
直流レベルを調整するレベル調整手段とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１にブロック図を示した本発明の一実施
例であるＣＣＤカメラ信号処理回路テスト用の信号発生
器は、各各が水平走査１ライン分対応の多数のＣＣＤ素
子から成る２個のＣＣＤアレイを備えた（いわゆるデュ
アルチャネル構成）ＣＣＤ撮像素子からの出力信号と同
等のテスト用信号を発生する。
例であるＣＣＤカメラ信号処理回路テスト用の信号発生
器は、各各が水平走査１ライン分対応の多数のＣＣＤ素
子から成る２個のＣＣＤアレイを備えた（いわゆるデュ
アルチャネル構成）ＣＣＤ撮像素子からの出力信号と同
等のテスト用信号を発生する。
【００１０】図１に示すとおり、この信号発生器は、デ
ィジタル部（ＤＧＴ）１と、ＤＧＴ１からのディジタル
画像データをアナログ画像信号に変換するディジタル・
アナログ（Ｄ／Ａ）変換部（ＣＮＶ）２と、ＣＮＶ２か
らのアナログ画像信号の振幅レベル調整および直流レベ
ル調整を行うアナログ部（ＡＮＬ）３と、ＤＧＴ１，Ｃ
ＮＶ２およびＡＮＬ３に信号バス４を通じて同期信号を
それぞれ供給する同期信号発生器（ＳＹＮ）５およびク
ロックパルス発生器（ＣＫＧ）６とから構成されてい
る。
ィジタル部（ＤＧＴ）１と、ＤＧＴ１からのディジタル
画像データをアナログ画像信号に変換するディジタル・
アナログ（Ｄ／Ａ）変換部（ＣＮＶ）２と、ＣＮＶ２か
らのアナログ画像信号の振幅レベル調整および直流レベ
ル調整を行うアナログ部（ＡＮＬ）３と、ＤＧＴ１，Ｃ
ＮＶ２およびＡＮＬ３に信号バス４を通じて同期信号を
それぞれ供給する同期信号発生器（ＳＹＮ）５およびク
ロックパルス発生器（ＣＫＧ）６とから構成されてい
る。
【００１１】ＤＧＴ１は上記ＣＣＤアレイの複数個分の
メモリ容量を有するラインメモリ群（ＬＭＧ）１１と、
ラインセレクタ（ＬＳＬ）１２とを備える。ＬＭＧ１１
はフィードスルーレベルを表す第１のデータと信号出力
レベルを表す第２のデータとを含む画像データの上記水
平走査１ライン分を各各が格納できる８個のラインメモ
リ（ＭＥＭ）１１１ａ，１１１ｂ、１１２ａ，…１１４
ｂと、これらＭＥＭの各各への読出しアドレス信号を発
生するアドレス部（ＡＤＲ）１１５とから構成される。
ＬＳＬ１２はＬＭＧ１１からのデータを上記水平走査１
ライン分単位で選択するデータセレクタ（ＤＴＳ）１２
１と、ＤＴＳ１２１の選択動作を制御するラインセレク
ト信号を発生するセレクト信号発生器（ＤＥＣ）１２２
とから構成される。
メモリ容量を有するラインメモリ群（ＬＭＧ）１１と、
ラインセレクタ（ＬＳＬ）１２とを備える。ＬＭＧ１１
はフィードスルーレベルを表す第１のデータと信号出力
レベルを表す第２のデータとを含む画像データの上記水
平走査１ライン分を各各が格納できる８個のラインメモ
リ（ＭＥＭ）１１１ａ，１１１ｂ、１１２ａ，…１１４
ｂと、これらＭＥＭの各各への読出しアドレス信号を発
生するアドレス部（ＡＤＲ）１１５とから構成される。
ＬＳＬ１２はＬＭＧ１１からのデータを上記水平走査１
ライン分単位で選択するデータセレクタ（ＤＴＳ）１２
１と、ＤＴＳ１２１の選択動作を制御するラインセレク
ト信号を発生するセレクト信号発生器（ＤＥＣ）１２２
とから構成される。
【００１２】ＣＮＶ２はＬＳＬ１２からのディジタル画
像データをアナログ信号に変換する２個のＤ／Ａ変換器
２１ａおよび２１ｂから構成される。ＡＮＬ３はこれら
Ｄ／Ａ変換器２１ａおよび２１ｂからのアナログ画像信
号の振幅レベルをそれぞれ調整する２個の増幅器（ＡＭ
Ｐ）４１ａおよび４１ｂと、これらＡＭＰ２１ａおよび
４１ｂの出力の直流レベルをそれぞれ設定する２個のク
ランプ回路（ＣＰ）４２ａおよび４２ｂとから構成され
る。
像データをアナログ信号に変換する２個のＤ／Ａ変換器
２１ａおよび２１ｂから構成される。ＡＮＬ３はこれら
Ｄ／Ａ変換器２１ａおよび２１ｂからのアナログ画像信
号の振幅レベルをそれぞれ調整する２個の増幅器（ＡＭ
Ｐ）４１ａおよび４１ｂと、これらＡＭＰ２１ａおよび
４１ｂの出力の直流レベルをそれぞれ設定する２個のク
ランプ回路（ＣＰ）４２ａおよび４２ｂとから構成され
る。
【００１３】続いて本実施例の動作について説明する。
【００１４】ＣＫＧ６から信号バス４を通じて供給され
たクロックパルスＣＬＫに応答してＳＹＮ５が駆動さ
れ、このＳＹＮ５が発生した水平同期信号ＨＳＹＮによ
りＡＤＲ１１５がカウントを開始する。ＡＤＲ１１５か
らの読出しアドレス信号に応答してＭＥＭ１１１ａおよ
び１１１ｂは水平走査１ライン分の画像データを出力す
る。ＬＭＧ１１内のＭＥＭ１１２ａ／１１２ｂ、１１３
ａ／１１３ｂおよび１１４ａ／１１４ｂには上記１ライ
ン分の画像データに引き続く３ライン分の画像データが
格納されている。
たクロックパルスＣＬＫに応答してＳＹＮ５が駆動さ
れ、このＳＹＮ５が発生した水平同期信号ＨＳＹＮによ
りＡＤＲ１１５がカウントを開始する。ＡＤＲ１１５か
らの読出しアドレス信号に応答してＭＥＭ１１１ａおよ
び１１１ｂは水平走査１ライン分の画像データを出力す
る。ＬＭＧ１１内のＭＥＭ１１２ａ／１１２ｂ、１１３
ａ／１１３ｂおよび１１４ａ／１１４ｂには上記１ライ
ン分の画像データに引き続く３ライン分の画像データが
格納されている。
【００１５】これらＭＥＭ１１１ａ，１１１ｂ、…およ
び１１４ｂからの水平走査４ライン分の画像データは上
記ラインセレクト信号に応答してＤＴＳ２１で１ライン
分ごとに選択され画像データＤＴとしてＣＮＶ２に供給
される。
び１１４ｂからの水平走査４ライン分の画像データは上
記ラインセレクト信号に応答してＤＴＳ２１で１ライン
分ごとに選択され画像データＤＴとしてＣＮＶ２に供給
される。
【００１６】この画像データＤＴは一対のＤ／Ａ変換器
２１ａ／２１ｂにより一対の１ライン分のアナログ画像
信号に変換される。Ｄ／Ａ変換器２１ａ／２１ｂからの
アナログ画像信号はＡＭＰ３１ａ／３１ｂ、ＣＰ３２ａ
／３２ｂにより振幅レベルおよび直流レベルの調整を受
ける。
２１ａ／２１ｂにより一対の１ライン分のアナログ画像
信号に変換される。Ｄ／Ａ変換器２１ａ／２１ｂからの
アナログ画像信号はＡＭＰ３１ａ／３１ｂ、ＣＰ３２ａ
／３２ｂにより振幅レベルおよび直流レベルの調整を受
ける。
【００１７】ＣＮＶ２およびＡＮＬ３においてＤ／Ａ変
換器（２１ａ／２１ｂ）、ＡＭＰ（３１ａ／３１ｂ）お
よびＣＰ（３２ａ／３２ｂ）がそれぞれ一対ずつ配置し
てあるのは、前述のデュアルチャネル構成、すなわち水
平走査１ラインあたり２本のＣＣＤアレイを割り当てた
構造のＣＣＤ撮像素子と同等の出力信号を発生するため
である。
換器（２１ａ／２１ｂ）、ＡＭＰ（３１ａ／３１ｂ）お
よびＣＰ（３２ａ／３２ｂ）がそれぞれ一対ずつ配置し
てあるのは、前述のデュアルチャネル構成、すなわち水
平走査１ラインあたり２本のＣＣＤアレイを割り当てた
構造のＣＣＤ撮像素子と同等の出力信号を発生するため
である。
【００１８】ＭＥＭ１１１ａ，１１１ｂ、…および１１
４ｂの一つにおける動作のタイミング図を示す図２を併
せて参照すると、クロックパルスＣＬＫはこれらＭＥＭ
の各各への読出しクロックパルスを構成する。データＡ
は例えばＭＥＭ１１１ａへの格納データ、データＢはＭ
ＥＭ１１１ｂへの格納データをそれぞれ示し、データＡ
とデータＢとで水平走査１ライン分の画像データを構成
している。
４ｂの一つにおける動作のタイミング図を示す図２を併
せて参照すると、クロックパルスＣＬＫはこれらＭＥＭ
の各各への読出しクロックパルスを構成する。データＡ
は例えばＭＥＭ１１１ａへの格納データ、データＢはＭ
ＥＭ１１１ｂへの格納データをそれぞれ示し、データＡ
とデータＢとで水平走査１ライン分の画像データを構成
している。
【００１９】データＡはメモリデータａの連鎖であり、
そのメモリデータａの各各はフィードスルーレベルを表
すフィールドスルーデータ（ＦＴデータ）と、信号出力
レベルを表す信号出力レベルデータ（信号レベルデー
タ）とから成る。これらＦＴデータおよび信号レベルデ
ータはクロックパルスＣＬＫの１サイクルにそれぞれ対
応し、図示のＦＴデータ１と信号レベルデータ１とから
成るメモリデータａがＣＣＤ撮像素子による画像信号の
１画素分に対応する。同様に、メモリデータｂはＦＴデ
ータ２と信号レベルデータ２とから成り１画素分を表し
ている。メモリデータａおよびｂをクロックパルスＣＬ
Ｋの１サイクルごとに交互に一対のＭＥＭ１１１ａ／１
１１ｂから読み出すことによって、上記デュアルチャネ
ル構成のＣＣＤ撮像素子の出力と同等の画像データ出力
を得ている。
そのメモリデータａの各各はフィードスルーレベルを表
すフィールドスルーデータ（ＦＴデータ）と、信号出力
レベルを表す信号出力レベルデータ（信号レベルデー
タ）とから成る。これらＦＴデータおよび信号レベルデ
ータはクロックパルスＣＬＫの１サイクルにそれぞれ対
応し、図示のＦＴデータ１と信号レベルデータ１とから
成るメモリデータａがＣＣＤ撮像素子による画像信号の
１画素分に対応する。同様に、メモリデータｂはＦＴデ
ータ２と信号レベルデータ２とから成り１画素分を表し
ている。メモリデータａおよびｂをクロックパルスＣＬ
Ｋの１サイクルごとに交互に一対のＭＥＭ１１１ａ／１
１１ｂから読み出すことによって、上記デュアルチャネ
ル構成のＣＣＤ撮像素子の出力と同等の画像データ出力
を得ている。
【００２０】本実施例におけるデュアルチャネル構成の
ＣＣＤ撮像素子は通常の単一アレイＣＣＤ撮像素子に置
換できる。その場合は、ＣＮＶ２におけるＤ／Ａ変換
器、ＡＮＬ３におけるＡＭＰおよびＣＰはいずれも１個
で差支えない。
ＣＣＤ撮像素子は通常の単一アレイＣＣＤ撮像素子に置
換できる。その場合は、ＣＮＶ２におけるＤ／Ａ変換
器、ＡＮＬ３におけるＡＭＰおよびＣＰはいずれも１個
で差支えない。
【００２１】このテスト信号発生器の発生する疑似画像
信号の水平走査１ラインあたりの画素数を変更する場合
は変更後の画素数に対応してクロックパルスＣＬＫの繰
返し周波数を設定し、そのクロックパルス対応のＳＹＮ
およびＡＤＲカウント数を用いる。また、ＭＥＭ１１１
ａ，１１１ｂ、…および１１４ｂをＲＯＭで構成した場
合はＲＯＭの差替えにより画像データを変更する構成と
することもでき、ＲＡＭで構成した場合はホストコンピ
ュータ側での書込みにより画像データを変更する構成に
することもできる。
信号の水平走査１ラインあたりの画素数を変更する場合
は変更後の画素数に対応してクロックパルスＣＬＫの繰
返し周波数を設定し、そのクロックパルス対応のＳＹＮ
およびＡＤＲカウント数を用いる。また、ＭＥＭ１１１
ａ，１１１ｂ、…および１１４ｂをＲＯＭで構成した場
合はＲＯＭの差替えにより画像データを変更する構成と
することもでき、ＲＡＭで構成した場合はホストコンピ
ュータ側での書込みにより画像データを変更する構成に
することもできる。
【００２２】
【発明の効果】以上説明したように本発明のＣＣＤカメ
ラ信号処理回路テスト用の信号発生器は、信号処理回路
の評価・調整に必要な画像信号をラインメモリに格納
し、各画素を定義するフィードスルーデータおよび信号
出力レベルデータの連鎖の形で水平走査１ライン分の画
像データを構成するので、安定度の高いテスト用信号す
なわち疑似ＣＣＤ撮像素子出力信号を発生できる。
ラ信号処理回路テスト用の信号発生器は、信号処理回路
の評価・調整に必要な画像信号をラインメモリに格納
し、各画素を定義するフィードスルーデータおよび信号
出力レベルデータの連鎖の形で水平走査１ライン分の画
像データを構成するので、安定度の高いテスト用信号す
なわち疑似ＣＣＤ撮像素子出力信号を発生できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１におけるラインメモリの動作のタイミング
図である。
図である。
【図３】ＣＣＤカメラ信号処理回路の従来技術による評
価手法に用いられる疑似信号発生器のブロック図であ
る。
価手法に用いられる疑似信号発生器のブロック図であ
る。
１ ディジタル部（ＤＧＴ） ２ ディジタル・アナログ変換部（ＣＮＶ） ３ アナログ部（ＡＮＬ） ４ 信号バス ５ 同期信号発生器（ＳＹＮ） ６ クロックパルス発生器（ＣＫＧ） １１ ラインメモリ群（ＬＭＧ） １２ ラインセレクタ（ＬＳＬ） １６ 位相調整器（ＰＳ） １７ バイアス回路（ＢＩＡＳ） １８ ブランキング回路（ＢＬＫ） １９，３１ａ，３１ｂ 増幅器（ＡＭＰ） ２１ａ，２１ｂ ディジタル・アナログ変換器（Ｄ／
Ａ変換器） ３２ａ，３２ｂ クランプ回路（ＣＰ） １１１ａ，１１１ｂ，１１２ａ，１１２ｂ，１１３ａ，
１１３ｂ，１１４ａ， １１４ｂ ラインメモリ（ＭＥＭ） １１５ アドレス部（ＡＤＲ） １２１ データセレクタ（ＤＴＳ） １２２ セレクト信号発生器（ＤＥＣ） ＣＬＫ クロックパルス ＤＴ 画像データ ＨＳＹＮ 水平同期信号
Ａ変換器） ３２ａ，３２ｂ クランプ回路（ＣＰ） １１１ａ，１１１ｂ，１１２ａ，１１２ｂ，１１３ａ，
１１３ｂ，１１４ａ， １１４ｂ ラインメモリ（ＭＥＭ） １１５ アドレス部（ＡＤＲ） １２１ データセレクタ（ＤＴＳ） １２２ セレクト信号発生器（ＤＥＣ） ＣＬＫ クロックパルス ＤＴ 画像データ ＨＳＹＮ 水平同期信号
Claims (4)
- 【請求項１】 ＣＣＤ撮像素子からの画像信号を処理す
る信号処理回路を評価・調整するためのテスト信号を発
生する信号発生器において、フィードスルーレベルを表
す第１のデータと信号出力レベルを表す第２のデータと
によって各画素の画像データを構成したディジタル画像
信号を水平走査の１ライン分ずつそれぞれ格納した複数
のラインメモリと、前記複数のラインメモリからの読出
し出力を前記水平走査の１ライン分単位で選択する選択
手段と、この選択手段の出力をアナログ画像信号に変換
するディジタル・アナログ変換手段と、このディジタル
・アナログ変換手段の出力の振幅レベルおよび直流レベ
ルを調整するレベル調整手段とを備えることを特徴とす
る信号発生器。 - 【請求項２】 前記レベル調整手段が、前記アナログ画
像信号を増幅する増幅器と、この増幅器の出力の直流レ
ベルを制御するクランプ回路とから成ることを特徴とす
る請求項１記載の信号発生器。 - 【請求項３】 前記ラインメモリをＲＯＭで構成したこ
とを特徴とする請求項１記載の信号発生器。 - 【請求項４】 前記ラインメモリをＲＡＭで構成したこ
とを特徴とする請求項１記載の信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019794A JP2819980B2 (ja) | 1993-02-08 | 1993-02-08 | Ｃｃｄカメラ信号処理回路テスト用の信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019794A JP2819980B2 (ja) | 1993-02-08 | 1993-02-08 | Ｃｃｄカメラ信号処理回路テスト用の信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06233332A JPH06233332A (ja) | 1994-08-19 |
| JP2819980B2 true JP2819980B2 (ja) | 1998-11-05 |
Family
ID=12009258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019794A Expired - Lifetime JP2819980B2 (ja) | 1993-02-08 | 1993-02-08 | Ｃｃｄカメラ信号処理回路テスト用の信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819980B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100765010B1 (ko) * | 2005-12-30 | 2007-10-09 | 엘지이노텍 주식회사 | 카메라 모듈의 영상신호 제어 시스템 및 카메라 모듈의영상신호 측정 방법 |
| JP5290530B2 (ja) | 2007-03-19 | 2013-09-18 | 日本電気株式会社 | 電子増倍型撮像装置 |
| JP5487770B2 (ja) * | 2009-07-21 | 2014-05-07 | ソニー株式会社 | 固体撮像装置 |
| CN104243858B (zh) * | 2014-09-05 | 2017-07-28 | 北京空间机电研究所 | 一种光学遥感器的电路系统 |
| JP2021027543A (ja) | 2019-08-08 | 2021-02-22 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、信号処理方法、および撮像装置 |
-
1993
- 1993-02-08 JP JP5019794A patent/JP2819980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06233332A (ja) | 1994-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5591586B2 (ja) | 固体撮像装置、画像処理装置、カメラシステム | |
| US5689347A (en) | Signal processing apparatus | |
| JP5907687B2 (ja) | 撮像装置および信号転送装置 | |
| JPS5876882A (ja) | ダイナミツク型メモリ装置 | |
| US7394579B2 (en) | Data writing apparatus and image processing apparatus | |
| JP2819980B2 (ja) | Ｃｃｄカメラ信号処理回路テスト用の信号発生器 | |
| JP3239087B2 (ja) | 撮像装置 | |
| US6914632B1 (en) | Apparatus for panning and scaling window in image sensor | |
| US5642207A (en) | Color scanner with variable line resolution | |
| JP4468657B2 (ja) | 撮像素子 | |
| JPH05176233A (ja) | 画像入力方法及び装置 | |
| US20050094012A1 (en) | Solid-state image sensing apparatus | |
| JP2002290838A (ja) | 映像信号処理方式及び撮像装置 | |
| JPH05259909A (ja) | 自動オフセット電圧補正方法 | |
| JP2552741B2 (ja) | レジストレーション補正回路 | |
| JP2908870B2 (ja) | 画像記憶装置 | |
| JPH10322513A (ja) | イメージセンサーのセルフチェック方法と画像読み取り装置 | |
| JP3003760B2 (ja) | 撮像装置 | |
| JPH07327241A (ja) | 映像表示装置 | |
| JP3737345B2 (ja) | 撮像装置、映像信号処理装置および映像信号処理システム | |
| KR100210775B1 (ko) | 프로젝터의 16:9모드시 화상보정데이터처리장치 | |
| JP2009273166A (ja) | 撮像素子 | |
| JPH0937022A (ja) | 多素子センサの校正方法及びその装置 | |
| JP3397165B2 (ja) | 画像合成装置 | |
| JP2573029B2 (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980728 |