JP2908870B2 - 画像記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像記憶装置に関し、特に、静止画から得
られたノンインターレース方式の高解像度映像信号など
のような、動きのない（又は遅い）画像から得られる水
平周波数の高い映像信号を記憶させるための画像記憶装
置に関する。

［従来の技術］ 映像信号を人間が視認できる画像として、紙への印字
やディスプレイ装置の画面への表示等の方法で出力する
機器は、一般に、与えられた映像信号を一旦記憶するた
めの画像メモリを含む。このような機器には、たとえば
パソコン（パーソナルコンピュータ）に接続されるプリ
ンタがある。パソコンのディスプレイに表示された画像
の映像信号がこのプリンタに与えられると、プリンタは
この映像信号を画像メモリに一旦記憶した後読出し、読
出した映像信号に基づいて、紙への印字を行なう。これ
によって、パソコンのディスプレイに表示されたと同じ
画像が紙に印字される。

画像メモリは映像信号をデジタルデータとして記憶す
るので、画像メモリに記憶されるべき映像信号はA/D変
換器によってデジタルデータに変換された後画像メモリ
に与えられる。A/D変換器は、与えられた映像信号電圧
を１画素分ずつサンプリングし、サンプリングした映像
信号電圧の各々を論理値0,1の２値データに変換する。
したがって、A/D変換器のサンプリング周波数ｆは、１
水平映像期間をｔで表わし、１水平走査線を構成する画
素の数をｍで表わすと、次式で表わされる。水平映像期
間は水平／垂直同期信号を含む映像信号において各水平
走査線の映像信号が表われる期間である。

ｆ＝m/t［Hz］ A/D変換器は、外部からのクロック信号に同期して前
述のサンプリングを行なう。したがって、上式からわか
るように、画面上の水平走査線の各々を構成する画素の
数に比例した周波数を有するクロック信号が、A/D変換
器におけるサンプリングタイミングを決定するためにA/
D変換器に与えられる。以下、このクロック信号をサン
プリングクロック信号と称する。第３図は、画像記憶装
置に記憶させるべき映像信号とA/D変換器に与えられる
サンプリングクロック信号との関係を示すタイミングチ
ャート図である。

第３図を参照して、映像信号は、第３図（ｂ）に示さ
れるように、垂直同期信号（第３図（ａ））の立下がり
間、つまり１フィールド期間にｎ本の水平走査線の各々
の映像信号を含む。ここで、ｎは１画面内の水平走査線
の数である。各水平走査線の映像信号は、水平同期信号
の立上がりから一定期間後に現われる。各水平走査線の
映像信号は、それを構成するｍ個の画素の映像信号電圧
がシリアルにつなぎ合わされたものである。そこで、A/
D変換器にはサンプリングクロック信号として、第３図
（ｃ）に示されるような、水平映像期間の各々において
t/m（sec）ごとに立下がる（または立上がる）ような繰
り返し波形を示す信号が与えられる。A/D変換器は、こ
のサンプリングクロック信号の立下がりまたは立上がり
のいずれかに同期して映像信号（第３図（ｂ））をサン
プリングする。A/D変換器がサンプリングクロック信号
の立下がりおよび立上がりのいずれに同期してサンプリ
ングを行なうかは、A/D変換器に与えられる制御信号の
１つである変換位相信号（第３図（ｄ））の論理レベル
によって決定される。たとえばA/D変換器は、交換位相
信号電圧が“H"レベルであるときにサンプリングクロッ
ク信号の立上がりに同期してサンプリングを行ない、変
換位相信号電圧が“L"レベルであるときにサンプリング
クロック信号の立下がりに同期してサンプリングを行な
うように構成される。変換位相信号電圧の論理レベルは
いずれのフィールド期間においても一定である（第３図
（ｄ）参照）。したがって、変換位相信号電圧が“L"レ
ベルであれば、A/D変換器変換器は常にサンプリングク
ロック信号の立下がりに同期して、各水平走査線の映像
信号をサンプリングする。一方、サンプリングクロック
信号の立下がり周期はt/m（sec）であるので、A/D変換
器のサンプリング動作によって各水平走査線の映像信号
からそれを構成するすべての画素の映像信号電圧が抽出
される。この結果、画像メモリには、各水平走査線を構
成するすべての画素の映像信号電圧がデジタルデータと
して記憶される。

［発明が解決しようとする課題］ このように、従来、１画素ごとの映像信号電圧を画像
メモリに記憶させる場合、映像信号をデジタルデータに
変換するA/D変換器のサンプリング周波数を、１水平走
査線を構成する画素の数ｍおよび１水平映像期間の長さ
ｔに応じて設定する必要がある。一方、１フィールド期
間は1/60（sec）と一定であるので、１水平走査期間の
長さは１画面を構成する水平走査線の数ｎが多いほど短
くなる。すなわち、映像信号の水平周波数は、垂直解像
度の高い映像信号や、ノンインターレース方式の映像信
号などのように、１フィールド期間または１フレーム期
間内に多くの水平走査線の映像信号を含む映像信号ほど
高い。たとえばノンインターレース方式の高解像度映像
信号は１フィールド期間内にインターレース方式の高解
像度映像信号の２倍の数の水平走査線の映像信号を含
む。このため、ノンインターレース方式の高解像度映像
信号の水平周波数は、インターレース方式の高解像度映
像信号の水平周波数（通常、15.7kHz）よりもはるかに
高く、31.5kHzや24.8kHz程度となる。したがって、１水
平映像期間の長さｔはこのようなノンインターレース方
式の高解像度映像信号や垂直解像度の高い映像信号ほど
短い。このため、A/D変換器のサンプリング周波数は、
映像信号の水平周波数が高いほど高く設定されねばなら
ない。したがって、A/D変換器は映像信号の水平周波数
が高いほど短い周期で、映像信号電圧のサンプリング，
サンプリングした映像信号電圧のデジタルデータへの変
換，変換したデジタルデータの出力という一連の動作を
繰り返す。つまり、A/D変換器に要求される動作周波数
は映像信号の水平周波数が高いほど高くなる。

しかしながら、A/D変換器が上記一連の動作を行なう
のに要する時間、すなわちA/D変換器の動作速度はA/D変
換器自身の性能によって異なる。このため、要求される
動作周波数が高いと、動作速度の速い高性能のA/D変換
器が必要となる。一般に、このような高性能のA/D変換
器は高価である。それゆえ、画像メモリに記憶させるべ
き映像信号の水平周波数が高いと、高価なA/D変換器が
必要となる。この結果、このA/D変換器および画像メモ
リを含む機器のコストが高くなる。さらに、このような
動作速度の速いA/D変換器が用いられると、このA/D変換
器に関与する周辺回路の動作周波数が高くなる。この結
果、周辺回路の動作が若干のノイズ等によって影響され
やすくなるので、周辺回路の動作マージンが低下する。

パソコンから出力される映像信号はノンインターレー
ス方式の高解像度映像信号であるので、上記のような問
題はたとえば、パソコンに接続されるプリンタなどにお
いて顕著となる。

それゆえに、本発明の目的は、上記のような問題点を
解決し、入力映像信号の周波数に応じて自動的に同一の
変換レートで、入力映像信号をデジタル変換し、記憶さ
せることができる画像記憶装置を、コスト高および内部
回路の動作マージンの低下を招来することなく提供する
ことである。

［課題を解決するための手段］ 上記のような目的を達成するたに、本発明に係る画像
記憶装置は、一定の時間長ｔを有する１水平映像期間に
一定数ｍの画素の信号成分を含む映像信号から水平周波
数を検知するための水平周波数検知手段と、前記水平周
波数検知手段により検知された水平周波数に基づいて、
前記映像信号を、t/mの、１以上の整数倍に相当する時
間期間ごとに、サンプリングしてデジタルデータに変換
する変換手段と、この変換手段によって変換された、ｋ
フィールド期間分の映像信号のデジタルデータを記憶す
る記憶手段とを備える。さらに、本発明に係る画像記憶
装置は、任意の１フィールド期間における変換手段のサ
ンプリングタイミングとこの任意の１フィールド期間に
隣接する１フィールド期間における変換手段のサンプリ
ングタイミングとを互いにt/mに相当する時間期間分異
ならせるタイミング制御手段を備える。好ましくは、前
記映像信号は、静止画または動きの遅い画像の映像信号
である。

［作用］ 本発明に係る画像記憶装置は上記のように構成される
ので、検知された映像入力信号の水平周波数に基づい
て、通常の解像度の映像信号の記憶手段への記憶に際し
ては、通常の時間期間ごとにサンプリングされてデジタ
ル信号に変換される一方、高解像度の映像信号の記憶手
段への記憶に際しては、従来の少なくとも２倍に相当す
る時間期間ごとにサンプリングされてデジタルデータに
変換される。つまり、この映像信号の１水平映像期間の
時間長をｔで表わし、２以上の任意の整数をｋで表わ
し、かつ、１水平映像期間にｍ個の画素の信号成分が含
まれるとすると、変換手段のサンプリング周波数は、m/
t/k［Hz］となる。一方、変換手段のサンプリングタイ
ミングは隣接する２つのフィールド間で１画素分（t/
m）ずれる。したがって、隣接するｋ個のフィールド期
間の各々において、変換手段は各水平映像期間に含まれ
るｍ画素分の映像信号のうち、m/k画素分の映像信号だ
けをサンプリングしてデジタルデータに変換する。そし
て、これらm/k個の画素の水平走査線上の位置は、隣接
する２つのフィールド期間の間で１画素分ずつずれる。
この結果、１フィールド分の映像信号がｋフィールド期
間かかって、ｍ・ｎ個の画素の映像信号電圧データとし
て記憶手段に記憶される（ｎは１フィールド分の映像信
号に含まれる水平映像走査線の数）。

［実施例］ 第１図は、本発明の一実施例の画像記憶装置の構成を
示す概略ブロック図である。

この画像記憶装置には、パソコン等からノンインター
レース方式の高解像度映像信号が対応する水平同期信号
および垂直同期信号とともに与えられるものとする。パ
ソコン等から出力される映像信号は、たとえば、R,G,お
よびＢの３つの色信号である。

第１図を参照して、パソコン等から与えられた映像信
号は、A/D変換器１に与えられる。A/D変換器１は、与え
られた映像信号電圧を、サンプリングクロック発生器４
から発生されたサンプリングロック信号に同期してサン
プリングし、サンプリングした映像信号電圧をデジタル
データに変換して画像メモリ２に与える。

画像メモリ２は、A/D変換器１からデジタルデータを
メモリコントロール回路５によって指定されたアドレス
に記憶する。

一方、前記映像信号とともに与えられた水平同期信号
および垂直同期信号はそれぞれ、サンプリングクロック
発生回路４および制御回路７に与えられる。サンプリン
グクロック発生回路４は、水平同期信号に基づいて、各
水平映像期間に一定周波数のサンプリングクロック信号
を発生して出力する。具体的にはサンプリングクロック
発生回路４は、１水平走査期間ごとに与えられる水平同
期信号に応答して、m/t［Hz］の周波数を有する基準ク
ロック信号を制御回路７によって指定された分周比で分
周する。この分周によって得られた信号がA/D変換器１
におけるサンプリングタイミングを決定するサンプリン
グクロック信号としてA/D変換器１に出力される。ここ
では、ｍは、１水平走査線を構成する画素の数（本実施
例では1024個）であり、ｔは１水平映像期間の長さを表
わす。尚、基準クロック信号は、たとえばサンプリング
クロック発生回路４内部で発生される。水平同期信号は
サンプリングクロック発生回路４だけでなく水平周波数
検知回路６にも与えられる。水平周波数検知回路６は、
A/D変換器１に与えられる映像信号の水平周波数を水平
同期信号に基づいて検知する。さらに、水平周波数検知
回路６は、この検知結果を制御回路７に知らせるための
検知信号を出力する。

制御回路７は、水平周波数検知回路６からの検知信号
および垂直同期信号に基づいて、サンプリングクロック
発生回路およびメモリコントロール回路５ならびにA/D
変換器１を制御する。次に、A/D変換器１および制御回
路７の動作について第２図を参照しながら詳細に説明す
る。第２図は、この画像記憶装置の動作をA/D変換器１
のサンプリング動作に基づいて説明するためのタイミン
グチャート図である。

なお、以下の説明においては、A/D変換器１に与えら
れるノンインターレース方式の高解像度映像信号は、10
24個の画素から構成される水平走査線の映像信号を１水
平走査線期間内に含むものとする。

制御回路７は、水平周波数検知回路６からの検知信号
に応答して、サンプリングクロック発生回路４が基準ク
ロック信号を分周する際の分周比を指定する分周比デー
タを出力する。具体的には、水平周波数検知回路６が、
前記映像信号の水平周波数が通常（15.7kHz）よりも高
いことを検知すると、制御回路７はサンプリングクロッ
ク発生回路４における分周比を２とする分周比データを
出力する。したがって、この画像記憶装置にノンインタ
ーレース方式の高解像度映像信号に対応する水平同期信
号が与えられると、サンプリングクロック発生回路４は
前記基準サンプリングクロック信号を２分周してA/D変
換器１に与える。ノンインターレース方式の高解像度映
像信号は、第２図（ｂ）に示されるように、垂直同期信
号（第２図（ａ））の立上がり間、すなわち１フィール
ド期間に、通常よりも多くの水平走査線の映像信号を含
む。本実施例では、各水平走査線の映像信号は、この水
平走査線を構成する1024個の画素の映像信号電圧がシリ
アルにつなぎ合わされたものである。したがって、サン
プリングクロック発生器４において分周される基準サン
プリングクロック信号は、第２図（ｃ）に示されるよう
に、1024/t［Hz］の周波数を有し、各水平映像期間にお
いて１画素ごとに立上がる繰り返し波形を示す。本実施
例では、この基準サンプリングクロック信号がサンプリ
ングクロック発生回路４によって２分周される。このた
め、A/D変換器１に与えられるサンプリングクロック信
号は、第２図（ｄ）に示されるように、521/t［Hz］の
周波数および1/2デューティー比を有し、各水平映像期
間において２画素ごとに立上がる繰り返し波形を示す。

さらに、制御７回路は、垂直同期信号に基づいて、１
フィールド期間ごとに論理レベルの反転する変換位相信
号をA/D変換器１に与える。具体的には、制御回路７は
垂直同期信号の立上がりに同期して変換位相信号電圧の
論理レベルを切換える。したがって、A/D変換器１に与
えられる変換位相信号は、第２図（ｅ）に示されるよう
に、隣接する２フィールド期間のうちの一方のフィール
ド期間ともう一方のフィールド期間とで異なる論理レベ
ルを示す。

A/D変換器１は、与えられたノンインターレース方式
の高解像度映像信号を、変換位相信号電圧が“H"レベル
である期間にはクロック信号の立上がりに同期してサン
プリングし、変換位相信号電圧が“L"レベルである期間
にはサンプリングクロック信号の立下がりに同期してサ
ンプリングする。このため、変換位相信号電圧が“H"レ
ベルであるフィールド期間には、各水平走査線の映像信
号のうち、奇数番目の画素の映像信号電圧がサンプリン
グされる。逆に、変換位相信号電圧が“L"レベルである
フィールド期間には、各水平走査線の映像信号のうち偶
数番目の画素の映像信号電圧がサンプリングされる。し
たがって、A/D変換器１から画像メモリ２に与えられる
デジタルデータは、隣接する２つのフィールド期間のう
ちの一方のフィールド期間において、画面上の奇数番目
の列に配列された画素の映像信号電圧となり、もう一方
のフィールド期間においては、画面上の偶数番目の列に
配列された画素の映像信号電圧となる。したがって、１
画面分の映像信号のうち半分が１フィールド期間内に画
像メモリ２に記憶され、残りの半分が次の１フィールド
期間内に画像メモリ２に記憶される。

すなわち、任意の水平走査線の映像信号のうち、その
水平走査線上に奇数番目に配列された512画素の各々の
映像信号電圧は変換位相信号電圧が“H"レベルであるフ
ィールド期間にA/D変換器１によってデジタルデータに
変換され、この走査線上の偶数番目に配列された512画
素の各々の映像信号電圧は変換位相信号電圧が“L"レベ
ルであるフィールド期間にA/D変換器１によってデジタ
ルデータに変換される。この結果、変換位相信号電圧が
“H"レベルである期間に画像メモリ２には、第２図
（ｆ）に示されるように、サンプリングクロック信号
（第２図（ｅ））の立上がりに同期してA/D変換器１が
サンプリングした512画素分の映像信号電圧がデジタル
データとして記憶され、変換位相信号電圧が“L"レベル
である期間において画像メモリ２には、第２図（ｇ）に
示されるように、サンプリングクロック信号の立下がり
に同期してA/D変換器１がサンプリングした512画素分の
映像信号電圧がデジタルデータとして記憶される。

つまり、任意の水平走査線の映像信号を構成する1024
画素の映像信号電圧は２フィールド期間かかって画像メ
モリ２に記憶される。

さて、制御回路７は、さらに、A/D変換器１から出力
されたデジタルデータが１画素分ごとに時間順次に画像
メモリ２の所定のアドレスに記憶されるように、メモリ
コントロール回路５を制御する。すなわち、メモリコン
トロール回路５は、制御回路７によって制御されて、A/
D変換器１から画像メモリ２に１画素分のデジタルデー
タが与えられるタイミングに適合するタイミングで、画
像メモリ２においてこの１画素分のデジタルデータが記
憶されるべきアドレスを指定するアドレス信号を出力す
る。これによって２フィールド期間に、１画面を構成す
る水平走査線の各々の映像信号が1024画素分の映像信号
電圧として画像メモリ２の互いに異なるアドレスに書込
まれる。

画像メモリ２は、このようにして記憶した１画面分の
映像信号を、メモリコントロール回路５によって制御さ
れて、エンコーダ回路３に出力する。したがって、エン
コーダ回路３には１画面分の映像信号が、A/D変換器１
がサンプリングした（ｎ×1024）個の映像信号電圧に対
応するデジタルデータが２フィールド期間かかって与え
られる。ここで、ｎはA/D変換器１に与えられる１画面
分の映像信号に含まれる水平映像期間の数である。エン
コーダ回路３は与えられるデジタルデータをエンコード
して、A/D変換器１に入力された際のアナログ映像信号
を再生する。再生されたアナログ映像信号は出力端子８
から外部に出力される。したがって、２フィールド期間
にエンコーダ回路３に与えられたデジタルデータは、１
画面分のノンインターレース方式の高解像度映像信号と
して出力端子８から出力される。出力端子８から出力さ
れた映像信号はたとえば、CRT（Cathode−Ray Tube）
ディスプレイ装置等に与えられる。この結果、この画像
記憶装置に映像信号を与えたパソコン等の機器によって
供給されたと同じ画像が他の機器において再生される。

このように、本実施例では１フィールド期間に、１画
面を構成する水平走査線の各々の映像信号が１画素分お
きにA/D変換器１によってサンプリングされ、この１フ
ィールド期間に続く次の１フィールド期間に、前記水平
走査線の各々の映像信号が先の１フィールド期間とは１
画素分ずれたタイミングでA/D変換器１によってサンプ
リングされる。このため、A/D変換器１のサンプリング
周波数ｆが通常の1/2となる。すなわち、1024画素分の
映像信号電圧を１水平映像期間に含む映像信号をメモリ
に記憶させるには、このメモリの前段に設けられるA/D
変換器に与えるサンプリングクロック信号の周波数が従
来は1024/t［Hz］とされた。これに対し、本実施例で
は、A/D変換器１にサンプリングクロック発生回路４か
ら与えられるサンプリングクロック信号の周波数が512/
t［Hz］とされる。

本実施例では、A/D変換器１が映像信号をサンプリン
グするタイミングを隣接する２つのフィールド期間の間
で１画素分ずらせるために、A/D変換器１に与える変換
位相信号の論理レベルが１フィールド期間ごとに反転さ
せられた。しかしながら、A/D変換器１におけるサンプ
リングタイミングを１フィールド期間毎にずらす方法は
このような方法に限定されない。たとえば、サンプリン
グクロック発生回路４からA/D変換器１に与えられるサ
ンプリングクロック信号の位相を１フィール期間ごとに
180゜だけずらし、変換位相信号の論理レベルを従来ど
おり一定にしてもよい。

本実施例では、ノンインターレース方式の高解像度映
像信号がA/D変換器１に与えられた場合にA/D変換器１の
サンプリング周波数は、m/t/2［Hz］とされたが、水平
周波数が通常よりも高い映像信号がA/D変換器１に与え
られた場合のA/D変換器１のサンプリング周波数は従来
の1/2に限定されず、従来の1/k（ｋは２以上の任意の自
然数）、すなわちm/t/k［Hz］であればよい。

A/D変換器１のサンプリング周波数をm/t/k［Hz］とす
るには、制御回路７がサンプリングクロック発生回路４
における分周比をｋに指定するような分周比データを出
力すればよい。さらに、この場合には、A/D変換器１の
サンプリングタイミングが隣接するｋ個のフィールド期
間の間で１画素ずつずれるように、サンプリングクロッ
ク発生回路４が出力するサンプリングクロック信号およ
び制御回路７が出力する変換位相信号の波形が調整され
る。これによって、隣接するｋ個のフィールド期間の各
々において、１画面を構成する水平走査線の各々の映像
信号が（ｋ−１）画素分おきにA/D変換器１によってサ
ンプリングされる。このサンプリングタイミングは前記
ｋ個のフィールド期間の間で１画素分ずつずれるので、
このｋ個のフィールド期間のそれぞれにおいてA/D変換
器１が同じ水平走査線の映像信号からサンプリングする
映像信号電圧は、互いに異なる1024/k画素分の映像信号
電圧となる。すなわち、この場合には、１画面分の映像
信号がｋブロックに分割されてA/D変換器１にサンプリ
ングされるので、１画面分の映像信号はｋフィールド期
間かかって画像メモリ２に記憶される。

このように、上記実施例およびその応用例によれば、
ノンインターレース方式の高解像度映像信号に代表され
る水平周波数の高い映像信号を、A/D変換器のサンプリ
ング周波数を従来の1/2以下に抑えながら、従来と同じ
数の画素分の映像信号電圧としてメモリに記憶させるこ
とが可能となる。したがって上記実施例およびその応用
例の画像記憶装置においては、A/D変換器に従来ほど高
価なものを用いる必要がないので、この画像記憶装置は
安価に提供される。さらに、A/D変換器が高価となるこ
とによって従来生じた、A/D変換器に関与する周辺回路
の動作マージンの低下も抑制される。このような理由に
より、上記実施例およびその応用例によれば、水平周波
数の高い映像信号を記憶させるための画像記憶装置のコ
ストの低下および動作マージンの向上を実現することが
できる。なお、上記実施例およびその応用例の画像記憶
装置においては、複数のフィールド期間の各々において
サンプリングされた映像信号電圧がつなぎ合わされて１
画面分の映像信号とされるので、これらの画像記憶装置
に記憶させるべき映像信号は静止画や比較的動きの遅い
画像の映像信号であることが望ましい。すなわち、この
ような画像の映像信号に対して本実施例が適用されれ
ば、最初の１フィールド期間の映像信号と次の１フィー
ルド期間の映像信号とがほぼ同じであると見なせるの
で、つなぎ合わされた１フィールド分の映像信号によっ
て元の画像がほぼ完全に再生される。

また、上記実施例においては、制御回路７がサンプリ
ングクロック発生回路４に与える分周比データは、水平
周波数検知回路６によって検知された水平周波数が通常
よりも高ければ、その値にかかわらず同一の分周比を指
示するものであった。しかしながら、水平周波数検知回
路６によって検知された水平周波数の値に応じて分周比
データが変化するように、制御回路７が構成されてもよ
い。たとえば制御回路７は、水平周波数検知回路６から
の検知信号が高い水平周波数を示すほど、サンプリング
クロック発生回路４における分周比を大きい値に指定す
る分周比データを出力するように構成されればよい。制
御回路７がこのように構成されることによって、A/D変
換器１に与えられる映像信号の水平周波数の増大に伴う
A/D変換器１のサンプリング周波数の増大が抑制され
る。

［発明の効果］ 以上のように、本願発明によれば、検知された映像入
力信号の水平周波数に基づいて、通常の解像度の映像信
号の記憶手段への記憶に際しては、通常の時間期間ごと
にサンプリングされてデジタル信号に変換される一方、
高解像度の映像信号の記憶手段への記憶に際しては、デ
ジタルデータに変換するためのサンプリングが、従来の
２倍以上の周期で行なわれる。このため、本発明に係る
画像記憶装置は、通常の水平周波数の映像信号と水平周
波数の高い高解像度映像信号とを自動的に識別して同一
の変換レートでデジタルデータに変換する。したがって
水平周波数の高い高解像度映像信号を記憶する場合で
も、従来ほど高価なA/D変換器を必要としない。この結
果、内部回路に要求される信号処理速度もそれほど高く
ならないので、高解像度映像信号を記憶させるための画
像記憶装置のコストの低下および動作マージンの向上を
図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の画像記憶装置の構成を示す
概略ブロック図、第２図は第１図に示される画像記憶装
置の動作を説明するためのタイミングチャート図、第３
図は従来の画像記憶装置の動作を説明するためのタイミ
ングチャート図である。 図において、１はA/D変換器、２は画像メモリ、３はエ
ンコーダ回路、４はサンプリングクロック発生回路、５
はメモリコントロール回路、６は水平周波数検知回路、
７は制御回路、８は出力端子を示す。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】一定の時間長ｔを有する１水平映像期間に
   一定数ｍ個の画素の信号成分を含む映像信号から水平周
   波数を検知するための水平周波数検知手段と、 前記水平周波数検知手段により検知された水平周波数に
   基づいて、前記映像信号を、前記一定の時間長ｔを前記
   一定数ｍで除算した値t/mの、１以上の整数倍に相当す
   る時間期間ごとに、サンプリングしてデジタルデータに
   変換する変換手段と、 任意の１フィールド期間における、前記変換手段のサン
   プリングタイミングと、前記任意の１フィールド期間に
   隣接する１フィールド期間における、前記変換手段のサ
   ンプリングタイミングとを互いに前記値t/mに相当する
   時間期間分異ならせるタイミング制御手段と、前記変換
   手段によって変換された、前記整数と同じ数のフィール
   ド期間分の映像信号のデジタルデータを記憶する記憶手
   段とを備えた、画像記憶装置。
2. 【請求項２】前記映像信号は、静止画または、動きの遅
   い画像の映像信号である、請求項１記載の画像記憶装
   置。