JP2641478B2 - 映像表示方法 - Google Patents
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06T3/00—Geometric image transformations in the plane of the image
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- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像表示方法に関し、更に詳しくは、走査線
補間により入力映像より高解像度の映像を得るのに好適
な映像表示方法に関する。
補間により入力映像より高解像度の映像を得るのに好適
な映像表示方法に関する。
従来、ビデオ信号（以下、NTSC信号と言う）出力画面
の高画質化の手法として、例えば、電子通信学誌、Vol.
68,No.3、“最近のディジタルテレビ受像機の動向”で
報告されたディジタルテレビや、日本工業技術センター
の“ビデオ信号のディジタル処理技術と事例研究”（19
86年、第56ページ）に紹介されたソニーのDSC−10（Dig
ital Scan Converter）等が知られている。これらの従
来技術では、NTSC信号の規格である水平周波数15.75KH
z、垂直周波数60Hzのインタレース走査法を、水平周波
数31.5KHz、垂直周波数60Hzのノンインタレース走査法
に変換している。また、これらの変換においては、水平
周波数を２倍化することにより、１フィールド当たりの
走査線数を２倍にしており、NTSC入力信号を或るドット
クロックでディジタル化してメモリに書き込み、書き込
みクロックの２倍のドットクロックで読み出すようにし
ている。この場合、読み出しのクッロックが書き込みク
ロックの２倍となるため、１ライン分の信号が書き込ま
れる毎に１つのラインを２度ずつ読み出すか、上下のラ
インで補間することにより、２倍の出力ラインを得てい
る。
の高画質化の手法として、例えば、電子通信学誌、Vol.
68,No.3、“最近のディジタルテレビ受像機の動向”で
報告されたディジタルテレビや、日本工業技術センター
の“ビデオ信号のディジタル処理技術と事例研究”（19
86年、第56ページ）に紹介されたソニーのDSC−10（Dig
ital Scan Converter）等が知られている。これらの従
来技術では、NTSC信号の規格である水平周波数15.75KH
z、垂直周波数60Hzのインタレース走査法を、水平周波
数31.5KHz、垂直周波数60Hzのノンインタレース走査法
に変換している。また、これらの変換においては、水平
周波数を２倍化することにより、１フィールド当たりの
走査線数を２倍にしており、NTSC入力信号を或るドット
クロックでディジタル化してメモリに書き込み、書き込
みクロックの２倍のドットクロックで読み出すようにし
ている。この場合、読み出しのクッロックが書き込みク
ロックの２倍となるため、１ライン分の信号が書き込ま
れる毎に１つのラインを２度ずつ読み出すか、上下のラ
インで補間することにより、２倍の出力ラインを得てい
る。
然るに、上記従来式は、水平周波数が31.5KHz、垂直
周波数が60HzのCRTにのみ適用可能であり、コンピュー
タ分野における一般的なワークステーションのCRTは、
上記の周波数と一致しないため、これらの端末では上記
従来方式を採用できない。
周波数が60HzのCRTにのみ適用可能であり、コンピュー
タ分野における一般的なワークステーションのCRTは、
上記の周波数と一致しないため、これらの端末では上記
従来方式を採用できない。
NTSC信号の表示走査線485本に対し、一般のワークス
テーションにおけるCRTの表示走査線数（垂直方向のド
ット数）は、NTSC信号の２倍以下、例えば、700〜800本
程度のものが多い。従って、NTSC信号の表示走査線を単
に２倍に補間するだけでは、映像画面の一部がCRTから
はみ出してしまう。この場合、NTSC信号の表示走査線を
例えば1.5倍に補間できれば、映像画面の全面を適度の
大きさでCRTに出力することができる。
テーションにおけるCRTの表示走査線数（垂直方向のド
ット数）は、NTSC信号の２倍以下、例えば、700〜800本
程度のものが多い。従って、NTSC信号の表示走査線を単
に２倍に補間するだけでは、映像画面の一部がCRTから
はみ出してしまう。この場合、NTSC信号の表示走査線を
例えば1.5倍に補間できれば、映像画面の全面を適度の
大きさでCRTに出力することができる。
第14図は、NTSC方式における映像画面10を示したもの
であり、実線は奇数フィールドの走査線1,3,5…、破線
は偶数フィールドの走査線2,4,6…を示す。このように
インタレース走査されたNTSCの走査線を1.5杯に補間す
る場合に、例えば、従来の「フィールド内補間方式」、
すなわち、同一フィールド内の上下の走査線の平均値を
とって補間走査線を作り出す方法を採用すると、奇数、
偶数の各フィールド200D,200Eにおける表示走査線は第1
5図のようになる。この方法により得た画面では、実走
査線２本毎に補間走査線が現われるが、奇数フィールド
と偶数フィールドとで走査線の上下関係が逆転する部分
があり、画面にちらつきを生ずるという問題がある。例
えば、偶数フィールド200Eの上から２本目には第４ライ
ンが表示されるが、奇数フィールド200Dでは、第３ライ
ンと第５ライとから合成される補間走査線が３本目に位
置するため、実画面上で第４のラインより上にある第３
ラインの影響が、出力画像上で第４ラインよりも下に現
われる。
であり、実線は奇数フィールドの走査線1,3,5…、破線
は偶数フィールドの走査線2,4,6…を示す。このように
インタレース走査されたNTSCの走査線を1.5杯に補間す
る場合に、例えば、従来の「フィールド内補間方式」、
すなわち、同一フィールド内の上下の走査線の平均値を
とって補間走査線を作り出す方法を採用すると、奇数、
偶数の各フィールド200D,200Eにおける表示走査線は第1
5図のようになる。この方法により得た画面では、実走
査線２本毎に補間走査線が現われるが、奇数フィールド
と偶数フィールドとで走査線の上下関係が逆転する部分
があり、画面にちらつきを生ずるという問題がある。例
えば、偶数フィールド200Eの上から２本目には第４ライ
ンが表示されるが、奇数フィールド200Dでは、第３ライ
ンと第５ライとから合成される補間走査線が３本目に位
置するため、実画面上で第４のラインより上にある第３
ラインの影響が、出力画像上で第４ラインよりも下に現
われる。
一方、従来の「フィールド間補間方式」、すなわち、
補間位置に他のフィールドの走査線を挿入する方式を利
用すると、走査線数を1.5倍化した奇数、偶数の各フィ
ールド200D、200Eは第16図のようになる。この図面で
は、奇数、偶数の２つのフィールドで１度しか現われな
い走査線（例えば、第1,第2,第3,第6,第７ライン…）
と、２度現われる走査線（例えば、第4,第5,第8,第９ラ
イン）とがあるため、垂直方向の解像度に問題がある。
補間位置に他のフィールドの走査線を挿入する方式を利
用すると、走査線数を1.5倍化した奇数、偶数の各フィ
ールド200D、200Eは第16図のようになる。この図面で
は、奇数、偶数の２つのフィールドで１度しか現われな
い走査線（例えば、第1,第2,第3,第6,第７ライン…）
と、２度現われる走査線（例えば、第4,第5,第8,第９ラ
イン）とがあるため、垂直方向の解像度に問題がある。
本発明の目的は、入力映像信号の走査線を補間して、
入力映像よりも高解像度で画質の優れた映優を作り出す
映像表示方法を提供することにある。
入力映像よりも高解像度で画質の優れた映優を作り出す
映像表示方法を提供することにある。
本発明の他の目的は、特にNTSC信号を出力表示装置の
垂直方向の解像度に適合させることができる映像表示方
法を提供することにある。
垂直方向の解像度に適合させることができる映像表示方
法を提供することにある。
上記目的を達成するため、本発明の映像表示方法で
は、奇数フィールドの映像信号と偶数フィールドの映像
信号をそれぞれ第1,第２のメモリに順次に格納すると共
に、上記各メモリからそれぞれ１走査線ずつ入力順序に
従って映像信号を読み出し、第１メモリから読み出した
奇数フィールドの映像信号と、第２メモリから読み出し
た偶数フィールドの映像信号と、これらの２つの映像信
号を合成して得た映像信号とを奇数、偶数の各出力フィ
ールドでそれぞれ所定の順序で選択することにより、上
記入力映像信号による表示走査線よりも走査線数の多い
表示画面を構成するようにしたことを特徴とする。
は、奇数フィールドの映像信号と偶数フィールドの映像
信号をそれぞれ第1,第２のメモリに順次に格納すると共
に、上記各メモリからそれぞれ１走査線ずつ入力順序に
従って映像信号を読み出し、第１メモリから読み出した
奇数フィールドの映像信号と、第２メモリから読み出し
た偶数フィールドの映像信号と、これらの２つの映像信
号を合成して得た映像信号とを奇数、偶数の各出力フィ
ールドでそれぞれ所定の順序で選択することにより、上
記入力映像信号による表示走査線よりも走査線数の多い
表示画面を構成するようにしたことを特徴とする。
上記第1,第２メモリは、例えば、ランダムポートとシ
リアルポートを有するデュアルポートメモリにより構成
される。この場合、入力映像信号はディジタル化され、
数ドット分ずつ入力バッファに蓄えられた後、ランダム
ポート側からデュアルポートメモリに書き込まれる。
リアルポートを有するデュアルポートメモリにより構成
される。この場合、入力映像信号はディジタル化され、
数ドット分ずつ入力バッファに蓄えられた後、ランダム
ポート側からデュアルポートメモリに書き込まれる。
一方、デュアルポートメモリからの情報読み出しは、
CRTの水平同期信号に基づいて実行され、例えば、CRTが
水平帰線期間に入ると、次の１ライン分のデータがデュ
アルポートメモリのメモリセルからシフトレジスタへ内
部転送される。シフトレジスタに蓄えられたデータは、
書き込みと非同期に読み出しが可能であり、これによっ
て周波数変換が行なえる。また、各デュアルポートメモ
リの出力側に、それぞれ１ライン分のデータを格納する
ラインメモリと、各ラインメモリの内容を加算する加算
器を設け、これらの要素から前述した奇数フィールドの
１ライン、偶数フィールドの１ライン及びそれらを加算
（合成）した１ラインの映像信号を得て、これを所定の
順序で読み出すことによって、走査線数を拡大した映像
画面を構成する。
CRTの水平同期信号に基づいて実行され、例えば、CRTが
水平帰線期間に入ると、次の１ライン分のデータがデュ
アルポートメモリのメモリセルからシフトレジスタへ内
部転送される。シフトレジスタに蓄えられたデータは、
書き込みと非同期に読み出しが可能であり、これによっ
て周波数変換が行なえる。また、各デュアルポートメモ
リの出力側に、それぞれ１ライン分のデータを格納する
ラインメモリと、各ラインメモリの内容を加算する加算
器を設け、これらの要素から前述した奇数フィールドの
１ライン、偶数フィールドの１ライン及びそれらを加算
（合成）した１ラインの映像信号を得て、これを所定の
順序で読み出すことによって、走査線数を拡大した映像
画面を構成する。
第１図は本発による映像表示方法の基本構成を説明す
るための図であり、20は低解像度の映像信号、例えばNT
SC方式の映像信号を１時的に記憶するためのメモリを示
す。映像信号は奇数フィールド12と偶数フィールド14と
からなり、奇数フィールド12はNTSC画面上の奇数番目の
走査線1,3,5,…の映像信号，偶数フィールド14は偶数番
目の走査線2,4,6,…の映像信号からなる。メモリ20に
は、これらの各ラインの映像信号がフィールド別に順次
に入力され、奇数フィールドと偶数フィールドの各走査
線の映像信号は、それぞれ奇数ラインメモリ74Aと偶数
ラインメモリ74Bに所定の順序で読み出される。本発明
では、上記ラインメモリ74A、74Bに読出された奇数フィ
ールドと偶数フィールドの２つの走査線の映像信号を補
間回路22により合成し、補間された走査線の映像信号を
作る。そして、ラインメモリ74A、74Bの出力と補間回路
22の出力とをセレクタ24により所定の順序で選択するこ
とにより、高解像度画面の出力映像信号30を得る。奇数
走査線、偶数走査線、補間走査線をどのような順序で選
ぶかは、出力画面の垂直解像度に応じて異なる。
るための図であり、20は低解像度の映像信号、例えばNT
SC方式の映像信号を１時的に記憶するためのメモリを示
す。映像信号は奇数フィールド12と偶数フィールド14と
からなり、奇数フィールド12はNTSC画面上の奇数番目の
走査線1,3,5,…の映像信号，偶数フィールド14は偶数番
目の走査線2,4,6,…の映像信号からなる。メモリ20に
は、これらの各ラインの映像信号がフィールド別に順次
に入力され、奇数フィールドと偶数フィールドの各走査
線の映像信号は、それぞれ奇数ラインメモリ74Aと偶数
ラインメモリ74Bに所定の順序で読み出される。本発明
では、上記ラインメモリ74A、74Bに読出された奇数フィ
ールドと偶数フィールドの２つの走査線の映像信号を補
間回路22により合成し、補間された走査線の映像信号を
作る。そして、ラインメモリ74A、74Bの出力と補間回路
22の出力とをセレクタ24により所定の順序で選択するこ
とにより、高解像度画面の出力映像信号30を得る。奇数
走査線、偶数走査線、補間走査線をどのような順序で選
ぶかは、出力画面の垂直解像度に応じて異なる。
今、メモリ20上のアドレスＮに記憶されている奇数フ
ィールド・ラインの内容をＡ（Ｎ）、偶数フィールド・
ラインの内容をＢ（Ｎ）と定義した場合、例えば、奇数
フィールドでは、 Ａ（Ｎ），［Ａ（Ｎ＋１）＋Ｂ（Ｎ）］/2,B（Ｎ＋１） 偶数フィールドの出力画面では、 Ｂ（Ｎ）,A（Ｎ＋１），［Ａ（Ｎ＋２）＋Ｂ（Ｎ＋
１）］/2, を繰り返し単位として、Ｎが1,3,5,7,…の順でインクリ
メントされる形で上記セレクタに選択動作をさせると、
映像信号30により得られる出力画面の奇数フィールド20
0Dと偶数フィールド200Eは、それぞれ第２図のようにな
る。この例では、各フィールドの走査線数は原映像の1.
5倍になっており、奇数、偶数の２フィールドからなる
画面上で、各走査線の内容は上下の位置関係を乱すこと
なく、且つ、同一の頻度で分布するため、ちらつきのな
い良質の高解像度映像が得られる。
ィールド・ラインの内容をＡ（Ｎ）、偶数フィールド・
ラインの内容をＢ（Ｎ）と定義した場合、例えば、奇数
フィールドでは、 Ａ（Ｎ），［Ａ（Ｎ＋１）＋Ｂ（Ｎ）］/2,B（Ｎ＋１） 偶数フィールドの出力画面では、 Ｂ（Ｎ）,A（Ｎ＋１），［Ａ（Ｎ＋２）＋Ｂ（Ｎ＋
１）］/2, を繰り返し単位として、Ｎが1,3,5,7,…の順でインクリ
メントされる形で上記セレクタに選択動作をさせると、
映像信号30により得られる出力画面の奇数フィールド20
0Dと偶数フィールド200Eは、それぞれ第２図のようにな
る。この例では、各フィールドの走査線数は原映像の1.
5倍になっており、奇数、偶数の２フィールドからなる
画面上で、各走査線の内容は上下の位置関係を乱すこと
なく、且つ、同一の頻度で分布するため、ちらつきのな
い良質の高解像度映像が得られる。
以下、本発明の映像表示を実施するための信号処理回
路について説明する。
路について説明する。
第３図は信号処理回路の１実施例を示すブロック図で
ある。入力信号であるNTSC信号10は、同期信号分離回路
40に入力され、水平、垂直の各同期信号HDi,VDiを分離
される。また、サブキャリア分離回路42でサブキャリア
信号を除去した後、A/D変換回路44でディジタル信号に
変換される。ディジタル化した映像信号は入力バッファ
46に蓄積され、数ドット分の信号をまとめて、奇数フィ
ールドの映像信号はデュアルポートメモリ20A、偶数フ
ィールドの映像信号はデュアルポートメモリ20Bにそれ
ぞれランダムポート側から順次に書き込まれる。この書
き込みと並行して、CRTからの水平同期信号HDoと垂直同
期信号VDoに同期して、各フィールドの１ライン分のデ
ータがデュアルポートメモリ20A,20B内のそれぞれのシ
フトレジスタ74A,74Bに内部転送され、上記シフトレジ
スタの内容はシリアルポートから順次に読み出されて、
CRTに表示される。
ある。入力信号であるNTSC信号10は、同期信号分離回路
40に入力され、水平、垂直の各同期信号HDi,VDiを分離
される。また、サブキャリア分離回路42でサブキャリア
信号を除去した後、A/D変換回路44でディジタル信号に
変換される。ディジタル化した映像信号は入力バッファ
46に蓄積され、数ドット分の信号をまとめて、奇数フィ
ールドの映像信号はデュアルポートメモリ20A、偶数フ
ィールドの映像信号はデュアルポートメモリ20Bにそれ
ぞれランダムポート側から順次に書き込まれる。この書
き込みと並行して、CRTからの水平同期信号HDoと垂直同
期信号VDoに同期して、各フィールドの１ライン分のデ
ータがデュアルポートメモリ20A,20B内のそれぞれのシ
フトレジスタ74A,74Bに内部転送され、上記シフトレジ
スタの内容はシリアルポートから順次に読み出されて、
CRTに表示される。
デュアルポートメモリ20A、20Bで２フィールド構成
し、１ラインずつ読み出す。本発明では、これらのライ
ン信号は、奇数フィールドメモリ中の１ラインをそのま
ま出力する場合、偶数フィールドメモリ中の１ラインを
そのまま出力する場合、及び奇数フィールドメモリから
の読出し信号と偶数フィールドメモリからの読出し信号
とを合成して平均値を出力する場合、の３通りがある。
セレクタ24では、上記いずれかの出力を選択する。選択
された信号はRGB信号に変換された後、CRTに表示され
る。
し、１ラインずつ読み出す。本発明では、これらのライ
ン信号は、奇数フィールドメモリ中の１ラインをそのま
ま出力する場合、偶数フィールドメモリ中の１ラインを
そのまま出力する場合、及び奇数フィールドメモリから
の読出し信号と偶数フィールドメモリからの読出し信号
とを合成して平均値を出力する場合、の３通りがある。
セレクタ24では、上記いずれかの出力を選択する。選択
された信号はRGB信号に変換された後、CRTに表示され
る。
次に、個々の回路動作を説明する。同期分離回路40で
NTSC信号から水平同期信号HDiと垂直同期信号VDiを分離
し、サブキャリア分離回路42でサブキャリア信号を除去
した後、映像信号をAD変換器44でディジタル化する。分
離された水平同期信号HDiは、ドットクロック作成回路5
0に入力され、これにより、HDiに同期したサブキャリア
の４倍の周波数（3.58×４＝14.32MHz）をもつドットク
ロックCLが得られる。ドットカンウタ52はHDiによって
リセットされ、ドットクロック作成回路50からのドット
クロックCLをカウントして、画面の水平方向のアドレス
値ｘを生成する。ラインカウンタ54は垂直同期信号VDi
でリセットされ、水平同期信号HDiをカウントすること
によって、画面の垂直方向のアドレス値ｙを生成する。
書き込みアドレス作成回路56は、画面アドレスx,yをメ
モリ書き込みアドレスに変換する。一方、CRT側の垂直
同期信号VDoでラインカウンタ82をリセットし、水平同
期信号HDoをカウントすることによって、画面上のアド
レスｙ′を決定する。また、読み出しアドレス作成回路
72で画面アドレスをメモリ読み出しアドレスに変換す
る。
NTSC信号から水平同期信号HDiと垂直同期信号VDiを分離
し、サブキャリア分離回路42でサブキャリア信号を除去
した後、映像信号をAD変換器44でディジタル化する。分
離された水平同期信号HDiは、ドットクロック作成回路5
0に入力され、これにより、HDiに同期したサブキャリア
の４倍の周波数（3.58×４＝14.32MHz）をもつドットク
ロックCLが得られる。ドットカンウタ52はHDiによって
リセットされ、ドットクロック作成回路50からのドット
クロックCLをカウントして、画面の水平方向のアドレス
値ｘを生成する。ラインカウンタ54は垂直同期信号VDi
でリセットされ、水平同期信号HDiをカウントすること
によって、画面の垂直方向のアドレス値ｙを生成する。
書き込みアドレス作成回路56は、画面アドレスx,yをメ
モリ書き込みアドレスに変換する。一方、CRT側の垂直
同期信号VDoでラインカウンタ82をリセットし、水平同
期信号HDoをカウントすることによって、画面上のアド
レスｙ′を決定する。また、読み出しアドレス作成回路
72で画面アドレスをメモリ読み出しアドレスに変換す
る。
本実施例では、ドットクロックCLによりAD変換器44を
動作させ、サブキャリアの４倍の周波数で映像信号をサ
ンプリングするようにしている。この場合、デュアルポ
ートメモリ20A,20Bの大きさは、それぞれ１フィールド
分のデータ格納するのに必要な横910ドット、縦525/2ド
ット、濃淡８ビットとなる。ここで縦525ドットは、NTS
C信号の走査線数（垂直帰線期間も含む）525本に合わせ
てある。各ドットを８ビットでディジタル化した場合、
デュアルポートメモリに必要なメモリ容量は、20Aと20B
の２面トータルで478Kバイトとなる。
動作させ、サブキャリアの４倍の周波数で映像信号をサ
ンプリングするようにしている。この場合、デュアルポ
ートメモリ20A,20Bの大きさは、それぞれ１フィールド
分のデータ格納するのに必要な横910ドット、縦525/2ド
ット、濃淡８ビットとなる。ここで縦525ドットは、NTS
C信号の走査線数（垂直帰線期間も含む）525本に合わせ
てある。各ドットを８ビットでディジタル化した場合、
デュアルポートメモリに必要なメモリ容量は、20Aと20B
の２面トータルで478Kバイトとなる。
メモリ20A,20Bは、例えば現在市販されているHM53461
（日立製作所）のLSIを１フィールドあたり８個、合計1
6個使用して構成してもよい。この場合のメモリ構成を
第４図に示す。入力バッファ46にそれぞれ８ビットから
なる４ビット分のデータを畜わえて、４ドット分を１度
アクセスでデュアルポートメモリ20Aまたは20Bに書き込
む。デュアルポートメモリ20A、20Bは、１チップが64K
ビット×４のメモリ８チップ用いて構成されているた
め、各ドットが第４図の如く、２個のメモリチップに分
けて書き込まれる。なお、奇数フィールドメモリに書く
か、偶数フィールドメモリに書くかは、フリップフロッ
プ58が垂直同期信号VDiのたびに選択信号を切り換え
る。
（日立製作所）のLSIを１フィールドあたり８個、合計1
6個使用して構成してもよい。この場合のメモリ構成を
第４図に示す。入力バッファ46にそれぞれ８ビットから
なる４ビット分のデータを畜わえて、４ドット分を１度
アクセスでデュアルポートメモリ20Aまたは20Bに書き込
む。デュアルポートメモリ20A、20Bは、１チップが64K
ビット×４のメモリ８チップ用いて構成されているた
め、各ドットが第４図の如く、２個のメモリチップに分
けて書き込まれる。なお、奇数フィールドメモリに書く
か、偶数フィールドメモリに書くかは、フリップフロッ
プ58が垂直同期信号VDiのたびに選択信号を切り換え
る。
NTSC信号をワークステーションのCRTに表示する場
合、両者の水平周波数および垂直周波数は互いに異なる
ため、周波数の変換が必要になる。デュアルポートメモ
リ20A,20Bは、書き込みと読み出しを互いに独立して行
なうことができるため、NTSC信号の水平、垂直同期信号
HDi、VDiに従ってメモリへの書き込みを行ない、これと
は独立して、CRTの水平、垂直同期信号HDo,VDoに同期さ
せてデータを読み出すことによって、上記した周波数変
換を実現できる。
合、両者の水平周波数および垂直周波数は互いに異なる
ため、周波数の変換が必要になる。デュアルポートメモ
リ20A,20Bは、書き込みと読み出しを互いに独立して行
なうことができるため、NTSC信号の水平、垂直同期信号
HDi、VDiに従ってメモリへの書き込みを行ない、これと
は独立して、CRTの水平、垂直同期信号HDo,VDoに同期さ
せてデータを読み出すことによって、上記した周波数変
換を実現できる。
以下、デュアルポートメモリ20A,20Bの読み出し動作
について述べる。
について述べる。
メモリからのデータの読み出しは、１ラインずつ行な
う。HDoが帰線期間になると、アドレス切換え回路70
が、読み出しアドレス作成回路72からのアドレスをデュ
アルポートメモリ20A及び20Bに設定し、１ライン分のデ
ータをシフトレジスタ74A及び74Bに内部転送する。表示
走査線を例えば1.5倍に拡大した場合、映像データを横
方向にも1.5倍に拡大するために、シリアルクロック作
成回路76で読み出しクロックをCRTのドットクロックDCL
の2/3倍にしたクロックSCを作成する。このクロックSC
をシフトレジスタ74A、74Bに入力し、それらの内容を順
次に読み出す。水平方向の拡大率を変えたい場合は、上
記シリアルクロックSCの周期を変えればよい。シフトレ
ジスタ74A、74Bの内容がデュアルポートメモリ20A、20B
の各シリアポートから読み出されている間に、アドレス
切換え回路70は、書き込みアドレス作成回路56から出力
されるアドレスに従って、ランダムポート側からデュア
ルポートメモリ20Aまたは20Bにデータを書き込む。
う。HDoが帰線期間になると、アドレス切換え回路70
が、読み出しアドレス作成回路72からのアドレスをデュ
アルポートメモリ20A及び20Bに設定し、１ライン分のデ
ータをシフトレジスタ74A及び74Bに内部転送する。表示
走査線を例えば1.5倍に拡大した場合、映像データを横
方向にも1.5倍に拡大するために、シリアルクロック作
成回路76で読み出しクロックをCRTのドットクロックDCL
の2/3倍にしたクロックSCを作成する。このクロックSC
をシフトレジスタ74A、74Bに入力し、それらの内容を順
次に読み出す。水平方向の拡大率を変えたい場合は、上
記シリアルクロックSCの周期を変えればよい。シフトレ
ジスタ74A、74Bの内容がデュアルポートメモリ20A、20B
の各シリアポートから読み出されている間に、アドレス
切換え回路70は、書き込みアドレス作成回路56から出力
されるアドレスに従って、ランダムポート側からデュア
ルポートメモリ20Aまたは20Bにデータを書き込む。
第５図にメモリ制御のタイミングチャートを示す。A0
〜A7はデュアルポートメモリ20A、20Bに設定するアドレ
ス、CLはドットクロック作成回路50が出力するドットク
ロック信号、▲▼は、Write Enable信号、▲▼
／▲▼はData Transfer/Output Enable信号、SCは
シリアルクロック作成回路76が出力するシリアルクロッ
ク信号である。この例では、第（Ｋ−１）ラインと第Ｋ
ラインを出力しながら、（i,j）ドットから（ｉ＋11,
j）ドットの内容をデュアルポートメモリ20Aまたは20B
に書き込んでいる。ここで（i,j）は、画像アドレスｘ
＝i,y＝ｊのドットを示す。４進カウンタ60がドットク
ロックCLをカウント動作し、４ドット分のカウントが行
なわれる毎に、４進カウンタ60からの出力がインバータ
62で反転されて、▲▼としてメモリに与える。この
時、入力バッファ46に蓄えられた４ドット分のデータ
が、ランダムポートよりデュアルポートメモリ20Aまた
は20Bに書き込まれる。
〜A7はデュアルポートメモリ20A、20Bに設定するアドレ
ス、CLはドットクロック作成回路50が出力するドットク
ロック信号、▲▼は、Write Enable信号、▲▼
／▲▼はData Transfer/Output Enable信号、SCは
シリアルクロック作成回路76が出力するシリアルクロッ
ク信号である。この例では、第（Ｋ−１）ラインと第Ｋ
ラインを出力しながら、（i,j）ドットから（ｉ＋11,
j）ドットの内容をデュアルポートメモリ20Aまたは20B
に書き込んでいる。ここで（i,j）は、画像アドレスｘ
＝i,y＝ｊのドットを示す。４進カウンタ60がドットク
ロックCLをカウント動作し、４ドット分のカウントが行
なわれる毎に、４進カウンタ60からの出力がインバータ
62で反転されて、▲▼としてメモリに与える。この
時、入力バッファ46に蓄えられた４ドット分のデータ
が、ランダムポートよりデュアルポートメモリ20Aまた
は20Bに書き込まれる。
HDoが帰線期間に入ると、（ｉ＋4,j）ドットから（ｉ
＋7,j）ドットのデータがランダムポート側から書き込
まれた後に、読み出し開始ドット（1,K）ドットのメモ
リアドレスを読み出しアドレス作成回路72が設定し、デ
ータの内部転送が行なわれる。内部転送が終ると、ラン
ダムポート側から次の４ドットが書き込まれ、これと並
行してシリアルポートからは、CRTの周波数に従ってデ
ータが読み出される。
＋7,j）ドットのデータがランダムポート側から書き込
まれた後に、読み出し開始ドット（1,K）ドットのメモ
リアドレスを読み出しアドレス作成回路72が設定し、デ
ータの内部転送が行なわれる。内部転送が終ると、ラン
ダムポート側から次の４ドットが書き込まれ、これと並
行してシリアルポートからは、CRTの周波数に従ってデ
ータが読み出される。
読み出しは、第２図に示した表示を表現するために１
ラインずづ行なわれる。第６図は、読み出し制御信号作
成回路90の詳細図である。セレクタ24の選択信号を作成
するために必要なHD′はCRTの水平同期信号HDoを遅延回
路100で遅延させることにより作成する。第５図で述べ
た▲▼／▲▼は、HDoが立ち下り、ランダムポ
ート側からの書き込み１サイクル（第５図では（ｉ＋4,
j）ドットから（ｉ＋7,j）ドット）が終了した後、ハイ
レベルからローレベルに変化する（内部転送モードにな
る）。従って、遅延回路98でHDoより遅延した信号を作
成し、これを▲▼／▲▼とする。
ラインずづ行なわれる。第６図は、読み出し制御信号作
成回路90の詳細図である。セレクタ24の選択信号を作成
するために必要なHD′はCRTの水平同期信号HDoを遅延回
路100で遅延させることにより作成する。第５図で述べ
た▲▼／▲▼は、HDoが立ち下り、ランダムポ
ート側からの書き込み１サイクル（第５図では（ｉ＋4,
j）ドットから（ｉ＋7,j）ドット）が終了した後、ハイ
レベルからローレベルに変化する（内部転送モードにな
る）。従って、遅延回路98でHDoより遅延した信号を作
成し、これを▲▼／▲▼とする。
本発明によるラスタ表示順序は、前述したように奇数
フィールドと偶数フィールドとで、それぞれ所定単位の
繰り返しを行なっている。この繰り返しを実現するため
に、パターン発生回路92から、奇数フィールドを表示す
る時は、例えばPD＝（1,1,0）,PE＝（1,0,1）、偶数フ
ィールドを表示する時には、PD＝（0,1,1）、PE＝（1,
1,0）のパターンをそれぞれ繰り返して出力させる。奇
数、偶数フィールドの出力パターンの切り換えは、フリ
ップフロップ104で行なう。パターン発生回路92から出
力される繰り返しパターンPD,PEはHDoと共にそれぞれAN
D回路94,96に入力され、AND回路の出力HDD、およびHDE
を、それぞれデュアルポートメモリ20A,20Bのread enab
le信号とする。
フィールドと偶数フィールドとで、それぞれ所定単位の
繰り返しを行なっている。この繰り返しを実現するため
に、パターン発生回路92から、奇数フィールドを表示す
る時は、例えばPD＝（1,1,0）,PE＝（1,0,1）、偶数フ
ィールドを表示する時には、PD＝（0,1,1）、PE＝（1,
1,0）のパターンをそれぞれ繰り返して出力させる。奇
数、偶数フィールドの出力パターンの切り換えは、フリ
ップフロップ104で行なう。パターン発生回路92から出
力される繰り返しパターンPD,PEはHDoと共にそれぞれAN
D回路94,96に入力され、AND回路の出力HDD、およびHDE
を、それぞれデュアルポートメモリ20A,20Bのread enab
le信号とする。
第7A図と第7B図に奇数フィールドおよび偶数フィール
ドにおける読み出し制御信号のタイムチャートを示す。
第7A図に示す如く、奇数フィールドの表示期間では、例
えばHDoの第１パルス発生時点で奇数、偶数両フィール
ドメモリともread enable状態であり（HDD,HDEのパルス
が立ち上がる）、それぞれのメモリの最初のデータであ
るNTSC画面上の第１ライン及び第２ラインが読み出され
て、ラインメモリ78A,78Bに格納される。これらのライ
ンメモリ78A,78Bの内容は、順次加算器22で加算され、
各加算結果を右へ１ビットシフトした値がセレクタ24へ
入力される。選択信号作成回路102は、パルスHD′が入
力される都度、ラインメモリ78A,加算器22,ラインメモ
リ78Bの順に入力データの選択を行なうように、制御信
号をセレクタ24に与える。これによって、HD′の１番目
のパルス発生時には、ラインメモリ78Aから出力された
第１ラインが選択される。次のHDoパルスが発生した時
では、奇数フィールドメモリへのread enable信号とな
るパルスHDDが立ち上がるため、第３ラインのデータが
ラインメモリ78Aに格納される。この時、偶数フィール
ドメモリのread enable信号となるHDEパルスは発生しな
いため、ラインメモリ78Bの内容は更新されず、第２ラ
インのデータが格納されたままである。HD′の２番目の
パルスによって、セレクタ24は、加算器22の出力を選択
し、（第２ライン＋第３ライン）/2の値がセレクタ出力
となる。HDoの３番目のパルスが発生した時点では、HDD
パルスは出力されず、HDEパルスが立ち上るため、偶数
フィールドのラインメモリ78Bだけが更新され、第４ラ
インのデータが格納される。そして、HD′の３番目のパ
ルスに応答してセレクタ24は、ラインメモリ78Bの出
力、すなわち、第４ラインのデータを出力する。以下、
この手順を繰り返し、奇数フィールドの出力が行なわれ
る。
ドにおける読み出し制御信号のタイムチャートを示す。
第7A図に示す如く、奇数フィールドの表示期間では、例
えばHDoの第１パルス発生時点で奇数、偶数両フィール
ドメモリともread enable状態であり（HDD,HDEのパルス
が立ち上がる）、それぞれのメモリの最初のデータであ
るNTSC画面上の第１ライン及び第２ラインが読み出され
て、ラインメモリ78A,78Bに格納される。これらのライ
ンメモリ78A,78Bの内容は、順次加算器22で加算され、
各加算結果を右へ１ビットシフトした値がセレクタ24へ
入力される。選択信号作成回路102は、パルスHD′が入
力される都度、ラインメモリ78A,加算器22,ラインメモ
リ78Bの順に入力データの選択を行なうように、制御信
号をセレクタ24に与える。これによって、HD′の１番目
のパルス発生時には、ラインメモリ78Aから出力された
第１ラインが選択される。次のHDoパルスが発生した時
では、奇数フィールドメモリへのread enable信号とな
るパルスHDDが立ち上がるため、第３ラインのデータが
ラインメモリ78Aに格納される。この時、偶数フィール
ドメモリのread enable信号となるHDEパルスは発生しな
いため、ラインメモリ78Bの内容は更新されず、第２ラ
インのデータが格納されたままである。HD′の２番目の
パルスによって、セレクタ24は、加算器22の出力を選択
し、（第２ライン＋第３ライン）/2の値がセレクタ出力
となる。HDoの３番目のパルスが発生した時点では、HDD
パルスは出力されず、HDEパルスが立ち上るため、偶数
フィールドのラインメモリ78Bだけが更新され、第４ラ
インのデータが格納される。そして、HD′の３番目のパ
ルスに応答してセレクタ24は、ラインメモリ78Bの出
力、すなわち、第４ラインのデータを出力する。以下、
この手順を繰り返し、奇数フィールドの出力が行なわれ
る。
偶数フィールドを表示する時は、パターン発生回路92
は、PD＝（0,1,1）,PE＝（1,1,0）のパターンをそれぞ
れ出力する。この結果、HDD,HDEのパルス列は第7B図の
ようになる。この場合、選択信号作成回路102は、ライ
ンメモリ78B,ラインメモリ78A,加算器22の順に選択制御
信号を繰り返す。選択信号作成回路102が出力する選択
信号のパターンは、奇数フィールドを表示する時と偶数
フィールドを表示する時とで異なり、この切換えは垂直
同期パルスVDoでフリップ・フロップ動作するフリップ
フロップ104によって行なわれる。
は、PD＝（0,1,1）,PE＝（1,1,0）のパターンをそれぞ
れ出力する。この結果、HDD,HDEのパルス列は第7B図の
ようになる。この場合、選択信号作成回路102は、ライ
ンメモリ78B,ラインメモリ78A,加算器22の順に選択制御
信号を繰り返す。選択信号作成回路102が出力する選択
信号のパターンは、奇数フィールドを表示する時と偶数
フィールドを表示する時とで異なり、この切換えは垂直
同期パルスVDoでフリップ・フロップ動作するフリップ
フロップ104によって行なわれる。
このようにして、セレクタ24により選択された各ライ
ンのデータは、YC分離回路110及びマトリックス回路112
でRGB信号に変換され、DA変換器120でアナログ信号とな
ってCRTに表示される。尚、CRTの水平方向のドット数を
DH、水平表示期間をTH（us）とすると、読み出し速度制
御回路122はDH/TH（MHz）に相当する信号をDA変換器120
に供給する。
ンのデータは、YC分離回路110及びマトリックス回路112
でRGB信号に変換され、DA変換器120でアナログ信号とな
ってCRTに表示される。尚、CRTの水平方向のドット数を
DH、水平表示期間をTH（us）とすると、読み出し速度制
御回路122はDH/TH（MHz）に相当する信号をDA変換器120
に供給する。
第８図は、他の実施例として、走査線の補間倍率を7/
4に設定した場合の本発明による映像信号を示す。倍率
を7/4にすると、標準のNTSC信号から約850本の走査線を
もつ出力画像を得ることができる。この例では、奇数フ
ィールドの出力期間中には、奇数ラインと偶数ラインを
交互に出力して最初の４本分の出力信号を得、次に補間
信号、偶数ライン、補間信号の順で３本の出力信号を
得、これを交互に繰り返すことにより、1,2,3,4（５＋
６）/2,6,（７＋８）/2,9,10,11,…の内容をもつ映像信
号を作る。一方、偶数フィールドでは、先ず上記３本分
の信号を出力し、次に４本分の信号を出力させる形で補
正動作を行なうことにより、（１＋２）/2,2,（３＋
４）/2,5,6,7,8,（９＋10）/2,…の内容をもつ映像信号
を作る。
4に設定した場合の本発明による映像信号を示す。倍率
を7/4にすると、標準のNTSC信号から約850本の走査線を
もつ出力画像を得ることができる。この例では、奇数フ
ィールドの出力期間中には、奇数ラインと偶数ラインを
交互に出力して最初の４本分の出力信号を得、次に補間
信号、偶数ライン、補間信号の順で３本の出力信号を
得、これを交互に繰り返すことにより、1,2,3,4（５＋
６）/2,6,（７＋８）/2,9,10,11,…の内容をもつ映像信
号を作る。一方、偶数フィールドでは、先ず上記３本分
の信号を出力し、次に４本分の信号を出力させる形で補
正動作を行なうことにより、（１＋２）/2,2,（３＋
４）/2,5,6,7,8,（９＋10）/2,…の内容をもつ映像信号
を作る。
第9A図〜第9F図は、本発明の方法により入力映像信号
を補間して、整数倍率で拡大された映像信号画面を得る
場合の１実施例を示す。これらのうち、第9A図と第9B図
は、それぞれ倍率Ｍが「２」と「４」の場合に得られる
出力画像を示しており、第9C図は、倍率Ｍが偶数の場合
の補間ルールを示す。一方、第9D図と第9E図は、倍率Ｍ
は「３」と「５」の場合に得られる出力画面を示してお
り、第9F図は倍率が奇数の場合の補間ルールを示す。
を補間して、整数倍率で拡大された映像信号画面を得る
場合の１実施例を示す。これらのうち、第9A図と第9B図
は、それぞれ倍率Ｍが「２」と「４」の場合に得られる
出力画像を示しており、第9C図は、倍率Ｍが偶数の場合
の補間ルールを示す。一方、第9D図と第9E図は、倍率Ｍ
は「３」と「５」の場合に得られる出力画面を示してお
り、第9F図は倍率が奇数の場合の補間ルールを示す。
第10A図〜第10F図は、本発明により得られる倍率がm/
2（但し、ｍは奇数）の場合の出力画面を示し、第10A図
〜第10C図はｍが3,7,11,…の場合の具体例と補間ルー
ル、第10D図〜第10F図はｍが5,9,13,…の場合の具体例
と補間ルールを示す。
2（但し、ｍは奇数）の場合の出力画面を示し、第10A図
〜第10C図はｍが3,7,11,…の場合の具体例と補間ルー
ル、第10D図〜第10F図はｍが5,9,13,…の場合の具体例
と補間ルールを示す。
第３図のシステムにおいて、倍率Ｍを指定して、倍率
に応じた出力画面を得るようにするためには、倍率調整
手段130を設ければよい。この倍率調整手段130は、ROM
アドレス発生回路132とROM134とからなっている。ROMア
ドレス発生回路132は、指定倍率Ｍに応じてROM134の読
み出しアドレスを発生する。また、ROM134は、予め倍率
Ｍにじた複数のパターンデータを記憶しており、倍率が
指定されると、ROMからパターン発生回路92に、この倍
率に対応した繰り返しパターンPD、PEを発生させるため
のデータPPD、PPEが与えられる。また、シリアルクロッ
ク作成回路76に対しては、倍率に応じたクロック周期を
指示する信号が与えられ、選択信号作成回路102に対し
ては、セレクタ24の動作シーケンスを上記倍率に応じた
形とするための指示信号SDが与えられる。
に応じた出力画面を得るようにするためには、倍率調整
手段130を設ければよい。この倍率調整手段130は、ROM
アドレス発生回路132とROM134とからなっている。ROMア
ドレス発生回路132は、指定倍率Ｍに応じてROM134の読
み出しアドレスを発生する。また、ROM134は、予め倍率
Ｍにじた複数のパターンデータを記憶しており、倍率が
指定されると、ROMからパターン発生回路92に、この倍
率に対応した繰り返しパターンPD、PEを発生させるため
のデータPPD、PPEが与えられる。また、シリアルクロッ
ク作成回路76に対しては、倍率に応じたクロック周期を
指示する信号が与えられ、選択信号作成回路102に対し
ては、セレクタ24の動作シーケンスを上記倍率に応じた
形とするための指示信号SDが与えられる。
第11図と第12図は、ROM134に用意されるパターンデー
タの１例を示す。ROM134には、各倍率毎に奇数フィール
ド用と偶数フィールド用の２つのレコードが用意され、
各レコードは、繰り返しパターンPPDとPPE、この繰り返
しパターンの長さを示すデータ、および選択シーケンス
SDとを含む。パターン発生回路92は、ROMから与えられ
たPPD,PPEに従ったパターンで、前述の繰り返しパター
ンPD、PEを発生し、これによって、デュアルポートメモ
リ20A、20Bからラインメモリ78A,78Bへのデータ読出し
シーケンスが決まる。選択シーケンSDにおいて、「０」
は奇数ラインメモリ78A,「Ｅ」は偶数ラインメモリ78B,
「Ａ」は加算器22の出力を選択することを意味してい
る。従って、例えば倍率が5/2の場合、選択信号作成回
路102は、奇数フィールドでは「OAEOE」の繰り返し、偶
数フィールドでは「OEOAE」の繰り返しでセレクタ24に
入力の選択を行なわせるよう制御信号を出力することに
なる。
タの１例を示す。ROM134には、各倍率毎に奇数フィール
ド用と偶数フィールド用の２つのレコードが用意され、
各レコードは、繰り返しパターンPPDとPPE、この繰り返
しパターンの長さを示すデータ、および選択シーケンス
SDとを含む。パターン発生回路92は、ROMから与えられ
たPPD,PPEに従ったパターンで、前述の繰り返しパター
ンPD、PEを発生し、これによって、デュアルポートメモ
リ20A、20Bからラインメモリ78A,78Bへのデータ読出し
シーケンスが決まる。選択シーケンSDにおいて、「０」
は奇数ラインメモリ78A,「Ｅ」は偶数ラインメモリ78B,
「Ａ」は加算器22の出力を選択することを意味してい
る。従って、例えば倍率が5/2の場合、選択信号作成回
路102は、奇数フィールドでは「OAEOE」の繰り返し、偶
数フィールドでは「OEOAE」の繰り返しでセレクタ24に
入力の選択を行なわせるよう制御信号を出力することに
なる。
以上、インタレース走査のCRTに対してNTSC信号を補
間し、所定の倍率に拡大した映像を表示する例について
述べたが、本発明をノンインタレースCRTに対して適用
する場合は、例えば第13図のような補間を行なえばよ
い。例えば1.5倍の映像を得る場合、奇数フィールドと
偶数フィールドの内容をそれぞれデュアルポートメモリ
20A,20Bから１ラインずつ読み出して、ラインメモリ78
A,78Bに格納し、ラインメモリ78A,78Bからは、８ビット
ずつデータを読み出して加算器22で加算し、加算結果を
右へ１ビットシフトして1/2にした値をセレクタ24に入
力する。また、選択信号作成回路102により、24でライ
ンメモリ78A,ラインメモリB,加算器22の順に入力を選択
させる制御信号を繰り返して発生する。
間し、所定の倍率に拡大した映像を表示する例について
述べたが、本発明をノンインタレースCRTに対して適用
する場合は、例えば第13図のような補間を行なえばよ
い。例えば1.5倍の映像を得る場合、奇数フィールドと
偶数フィールドの内容をそれぞれデュアルポートメモリ
20A,20Bから１ラインずつ読み出して、ラインメモリ78
A,78Bに格納し、ラインメモリ78A,78Bからは、８ビット
ずつデータを読み出して加算器22で加算し、加算結果を
右へ１ビットシフトして1/2にした値をセレクタ24に入
力する。また、選択信号作成回路102により、24でライ
ンメモリ78A,ラインメモリB,加算器22の順に入力を選択
させる制御信号を繰り返して発生する。
本発明によれば、NTSC信号を周波数の異なるCRTに高
画質で表示でるので、コンピュータ端末におけるビデオ
信号処理に極めて有効である。
画質で表示でるので、コンピュータ端末におけるビデオ
信号処理に極めて有効である。
第１図は本発明による走査線の補間方式の基本構成を説
明するための図、第２図は本発明により得られる映像信
号の１例を示す図、第３図は本発明を実施する映像表示
システムの１例を示すブロック図、第４図はデュアルポ
ートメモリの具体的な構成の１例を示す図、第５図はデ
ュアルポートメモリへのデータ書き込み、読み出し動作
を説明するためのタイムチャート、第６図は、読出し制
御信号作成回路90の１実施例を示すブロック図、第7A
図、第7B図はそれぞれ奇数フィールドと偶数フィールド
におけるメモリ制御信号のタイムチャート、第８図，第
9A図〜第9F図および第10A図〜第10Fは本発明により得ら
れる映像信号の他の実施例を示す図、第11図と第12図は
それぞれROM134の内容の１例を示す図、第13図はノンイ
ンタレース走査CRTを対象とした本発明による走査線の
補間方法を示す図、第14図はNTSC方式の走査線説明図、
第15図と第16図は従来の走査線補間により得られる画面
の説明図である。 70……アドレス切換え回路、 20……デュアルポートメモリ、 74……シフトレジスタ、78……ラインメモリ、 22……加算器、24……セレクタ、 90……読み出し制御信号作成回路、 102……選択信号作成回路、 92……パターン発生回路。
明するための図、第２図は本発明により得られる映像信
号の１例を示す図、第３図は本発明を実施する映像表示
システムの１例を示すブロック図、第４図はデュアルポ
ートメモリの具体的な構成の１例を示す図、第５図はデ
ュアルポートメモリへのデータ書き込み、読み出し動作
を説明するためのタイムチャート、第６図は、読出し制
御信号作成回路90の１実施例を示すブロック図、第7A
図、第7B図はそれぞれ奇数フィールドと偶数フィールド
におけるメモリ制御信号のタイムチャート、第８図，第
9A図〜第9F図および第10A図〜第10Fは本発明により得ら
れる映像信号の他の実施例を示す図、第11図と第12図は
それぞれROM134の内容の１例を示す図、第13図はノンイ
ンタレース走査CRTを対象とした本発明による走査線の
補間方法を示す図、第14図はNTSC方式の走査線説明図、
第15図と第16図は従来の走査線補間により得られる画面
の説明図である。 70……アドレス切換え回路、 20……デュアルポートメモリ、 74……シフトレジスタ、78……ラインメモリ、 22……加算器、24……セレクタ、 90……読み出し制御信号作成回路、 102……選択信号作成回路、 92……パターン発生回路。
フロントページの続き (72)発明者 竹越 敏夫 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (56)参考文献 特開 昭63−127680（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力映像信号の走査線を補間することによ
って高解像度化した出力映像信号を得る映像表示方法に
おいて、 奇数フィールドおよび偶数フィールドの各入力映像信号
をそれぞれ第１のメモリおよび第２のメモリに順次に格
納し、 格納された入力映像信号を前記第１のメモリおよび第２
のメモリからそれぞれ１走査線ずつ入力順序に従って読
み出し、 第１のメモリから読み出された奇数フィールドの第１の
入力映像信号と、第２のメモリから読み出された偶数フ
ィールドの第２の入力映像信号と、前記第１の入力映像
信号および前記第２の入力映像信号を合成して得た第３
の映像信号とを奇数および偶数の各出力フィールドでそ
れぞれ所定の順序で選択し補間するこにより、前記入力
映像信号による表示走査線よりも走査線の多い映像信号
を出力することを特徴とする映像表示方法。
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