JPH08340516A

JPH08340516A - 画像表示装置

Info

Publication number: JPH08340516A
Application number: JP7146036A
Authority: JP
Inventors: Isao Kawahara; 功川原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-13
Filing date: 1995-06-13
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】走査線変換を行う場合に、演算回路の動作速
度を低くする。【構成】ラインメモリ２，３を設け、入力信号を交互
に書き込み、同一ラインのデータ読み出しを１回または
２回として時間伸張しながら書き込んだデータを読み出
し、２個のラインメモリ２，３の出力にそれぞれ係数回
路７，８により係数演算を施したのち、加算器９により
加算することによって走査線変換を行うことで、演算回
路の動作周波数を下げることが可能になる。また同一ラ
インのデータ読み出しの回数、１回または２回を所定の
回数に設定し、この読み出しに合わせて係数回路の係数
値を制御することによって、変換前の走査線数と、変換
後の走査線数を幅広く選定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像表示装置、特にマ
トリクス型画像表示装置に関するもので、表示装置の垂
直画素数と異なる数の有効走査線により構成された信号
を、対象とする表示装置に適合する信号に変換する、い
わゆる走査線変換を行って表示する画像表示装置に関す
るものである。

【０００２】

【従来の技術】従来の画像表示装置における走査線変換
としては、例えば「１９９４年テレビジョン学会年次大
会（ＩＴＥ'94：1994 ITE Annual Convention）９７頁
〜９８頁に示すＭＵＳＥ−ＮＴＳＣコンバータの信号処
理を用いたものが知られている。

【０００３】図４はこの従来の走査線変換装置のブロッ
ク図で、入力のＭＵＳＥ信号の有効ライン数１０３５本
を４８５本の有効ライン数をもつＮＴＳＣ信号として変
換するもので、入力のＭＵＳＥ信号１７本周期の走査線
群から線形補間により８本周期の走査線群を作成した
後、いわゆるファーストイン・ファーストアウト(FIFO)
型と呼ばれるメモリを用いて、水平同期周波数をＭＵＳ
Ｅ方式の３３．７５ＫＨｚから、ＮＴＳＣ方式の１５．
７３４ＫＨｚになるように時間軸変換を行うものであ
る。

【０００４】図４において、ラインメモリ１０１を用い
て１ライン遅延した信号と入力信号は、それぞれ係数回
路１０２および係数回路１０３によって係数処理した
後、加算器１０５によって加算することにより、直線内
挿演算を行って新たな走査線に相当する信号を生成して
いる。しかしこの時点では１ラインの周期はもとの信号
の周期と同じ１／３３．７５ＫＨｚであるので、ライン
メモリ１０６を用いて時間軸を伸張し、出力信号の１ラ
インの水平同期信号の周期１／１５．７３４ＫＨｚに変
換している。このラインメモリ１０６への書込クロック
は３２．４ＭＨｚ、読出ＣＫは例えば１４．３１８１８
ＭＨｚとしている。なお、ラインメモリ１０６の書き込
み動作は書込制御回路１０７によって制御され、前記の
書込クロックのほか、書き込み開始信号ＷＳＴによって
書き込み動作を行う。またラインメモリ１０６の読み出
し動作は、読み出し制御回路１０８によって制御され、
前記の読出クロックのほか、読出開始信号ＲＳＴによっ
て書き込み動作とは独立したタイミングにて読み出し動
作を行う。

【０００５】なお、ラインメモリ１０１の書き込みおよ
び読み出しクロック周波数については、ともに入力映像
信号のクロック周波数と同一となっている。具体的には
３３．７５ＫＨｚ×１ライン内のサンプリング数、たと
えば１ライン内のサンプル数を９６０とすると、３３．
７５ＫＨｚ×９６０＝３２．４ＭＨｚのクロックが、ラ
インメモリ１０１の書き込みおよび読み出しクロック周
波数として用いられている。

【０００６】

【発明が解決しようとする課題】しかしながら、図４に
示す従来の画像表示装置における走査線変換回路では、
ラインメモリ１０１の書き込みおよび読み出しクロック
周波数はともに入力映像信号のクロック周波数と同一で
あるために、係数回路１０２および係数回路１０３、さ
らに加算器１０５もこれと同じ周波数、具体的には３
２．４ＭＨｚという比較的高速度で動作する必要があ
り、回路の安定動作、低消費電力化、回路規模の削減を
実現する上で課題があった。

【０００７】本発明は、上記課題を解決するもので、回
路素子のうち、特に係数演算回路、加算回路の動作速度
を抑えて回路の安定動作、低消費電力化、回路規模の削
減を図る手段を提供するものである。

【０００８】

【課題を解決するための手段】本発明は、入力映像信号
のそれぞれ１ライン分の記憶容量を有する第１のライン
メモリおよび第２のラインメモリと、前記第１のライン
メモリおよび前記第２のラインメモリの書き込み動作を
制御する書込制御手段と、前記第１のラインメモリおよ
び前記第２のラインメモリの読み出し動作を制御する読
出制御手段と、前記読み出し動作に同期した内部水平同
期信号を発生する内部水平同期信号発生手段と、前記内
部水平同期信号を計数クロックとして計数を行うライン
カウンタと、前記ラインカウンタの計数値で制御した係
数に基づいて前記第１のラインメモリの出力に対して係
数演算を行う第１の係数手段と、前記第２のラインメモ
リの出力に対して係数演算を行う第２の係数手段と、前
記第１および第２の係数手段の出力を加算する加算手段
とを備え、前記加算手段の出力を表示映像信号として、
前記内部水平同期信号によって水平同期動作を行う表示
装置を備えた画像表示装置である。

【０００９】また本発明は、第１のラインメモリへ書き
込む信号は、入力映像信号の奇数ラインの信号とし、第
２のラインメモリへ書き込む信号は、入力映像信号の偶
数ラインの信号とし、Ｎを整数として、第１のラインメ
モリに記憶した２Ｎ−１ラインの信号の読み出しの開始
時刻は、第１のラインメモリへ２Ｎ＋１ラインの信号の
書き込みを開始する時刻と同時またはそれ以降とし、第
２のラインメモリに記憶した２Ｎラインの信号の読み出
しの開始時刻は、第２のラインメモリへ２Ｎラインの信
号の書き込みを開始する時刻と同時またはそれ以降とし
た画像表示装置である。

【００１０】また本発明は、前記第１のラインメモリに
記憶した２Ｎ−１ラインの信号を、前記第１のラインメ
モリへの２Ｎ＋１ラインの信号の書き込みを開始する時
刻までに１回または２回読み出すものとし、前記第２の
ラインメモリに記憶した２Ｎラインの信号を、前記第２
のラインメモリへの２Ｎ＋２ラインの信号の書き込みを
開始する時刻までに１回または２回読み出すように構成
した画像表示装置である。

【００１１】また本発明は、前述の構成に加え、前記ラ
インカウンタを、前記内部水平同期信号を計数クロック
とする整数Ｍを法とするカウンタとし、前記第１の係数
手段の係数値を、前記ラインカウンタの計数値を０、
１、２、３、．．．、Ｍ−１とした場合にそれぞれ１、
１／Ｍ、（Ｍ−２）／Ｍ、３／Ｍ、．．．、（Ｍ−１）
／Ｍとし、前記第２の係数手段の係数値を、前記ライン
カウンタの計数値を０、１、２、３、．．．、Ｍ−１と
した場合にそれぞれ０、（Ｍ−１）／Ｍ、２／Ｍ、（Ｍ
−３）／Ｍ、．．．、１／Ｍとなるよう構成した画像表
示装置である。

【００１２】

【作用】本発明の構成では、入力映像信号を入力とする
２つのラインメモリを設け、走査線を変換する際に、ま
ず時間軸伸張を行ってから係数処理および加算処理を行
うことが可能となり、上記処理回路の演算速度を下げる
ことができる。このため演算回路の途中にラッチ回路等
追加する必要が無くなり、ひいては回路の安定動作、低
消費電力化、回路規模の削減に貢献することができる。

【００１３】また本発明の構成では、２個設けたライン
メモリを用いて交互に入力映像信号を記憶し、書き込ん
だメモリの読み出し開始時刻を上書きを開始する時刻以
前としているので、入力映像信号を洩れなく時間伸張し
て読み出すことができ、走査線補間演算に使用する信号
が正しく得られる。

【００１４】また本発明の構成では、第１および第２の
ラインメモリへの入力映像信号の書き込みを交互に行っ
ているので、書き込みを行っている時間および書き込み
を行っていない時間の両者を利用して第１および第２の
ラインメモリに記憶した信号を、それぞれのラインメモ
リへの次の信号の書き込みを開始する時刻までに１回ま
たは２回読み出す時間余裕を確保することができるの
で、変換前走査線数と変換後走査線数の種々の組み合わ
せに対し、幅広く対応して走査線変換を行うことができ
る。

【００１５】また本発明の構成では、前述の構成によっ
て信号を時間伸張して１ライン分読み出し、または時間
伸張した信号を２ライン繰り返して読み出す作用に加
え、Ｍ進カウンタラインの計数値を０、１、２、
３、．．．、Ｍ−１とした場合に、第１および第２の係
数手段の係数値がそれぞれ１、１／Ｍ、（Ｍ−２）／
Ｍ、３／Ｍ、．．．、（Ｍ−１）／Ｍおよび０、（Ｍ−
１）／Ｍ、２／Ｍ、（Ｍ−３）／Ｍ、．．．、１／Ｍと
なるよう並び替えているので、信号と係数の関係を保っ
て走査線変換を正しく行うことが可能となる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００１７】（実施例１）図１は本発明の第１の実施例
における画像表示装置の構成を示すブロック図である。
図１において、１は映像信号入力、２および３はライン
メモリ、４は書込制御回路、５は読出制御回路、６はラ
インカウンタ、７および８は係数回路、９は加算器、１
０は出力映像信号であり、ＨＤ１は入力映像信号の水平
同期信号、ＷＣＫは書込クロック、ＷＳＴ１およびＷＳ
Ｔ２は書込開始信号、ＲＳＴ１およびＲＳＴ２は読出開
始信号、ＲＣＫは読出クロック、ＨＤ２は内部水平同期
信号である。

【００１８】図２は本発明の第１の実施例での走査線変
換の概念を示す図である。図２（ａ）において０a、１a
などの記号は入力信号における各走査線を、図２（ｂ）
において０b、１bなどの記号は変換後の各走査線を表
す。

【００１９】以上のように構成された本実施例の画像表
示装置において、以下その動作を図１および図２を用い
て説明する。

【００２０】なお、本実施例の説明にあたっては、簡単
のため、入力映像信号の走査線数を７６８本、表示する
信号の走査線数を５１２本とした場合の例を用いるもの
とする。また、変換前の走査線の周期をＴ１、変換後の
周期をＴ２とする。

【００２１】走査線を７６８本から５１２本に変換する
場合、図２（ａ）および図２（ｂ）に示すように、（３
×Ｔ１）の期間の走査線４本の組が（２×Ｔ２）の期間
の走査線３本の組へ変換することに相当する。たとえば
変換前の０ｂの走査線は０ａの走査線をそのまま用い
る。また位置１ｂの走査線は１ａの走査線と２ａの走査
線をそれぞれ１／２の係数を乗じて加算したものから得
られる。実際の動作では時間的に未来の信号を演算に使
用することはできず、現在または過去の信号を用いるこ
とになるため、変換信号は図２（ｂ’）のタイミングで
演算することになる。

【００２２】図２（ｃ）および図２（ｄ）は、ラインメ
モリ２およびラインメモリ３の書き込み制御信号および
読み出し制御信号のタイミングを表している。たとえば
ラインメモリ２については、入力信号の変換前の０ａの
走査線の信号は書込開始信号ＷＳＴ１によって書き込み
を開始し、読み出し開始信号ＲＳＴ１によってやや遅れ
て読み出しを開始する。書込開始信号ＷＳＴ１のつぎの
パルスによって入力信号の２aに相当する信号の書き込
みが開始され、読み出し開始信号ＲＳＴ１のつぎのパル
スも書込開始信号ＷＳＴ１と同位置にあるので、変換前
の２aの信号は書き込み開始と同時に読み出しが開始さ
れる。ただし書き込みクロックＷＣＫに比較して読み出
しクロックＲＣＫは周波数が低いので、書き込み開始が
読み出し開始と同時であっても、１ライン分の書き込み
の方が１ライン分の読み出しより先に終了する。

【００２３】図２（ｅ）および（ｆ）における０、１、
２などの数字は、入力信号のそれぞれ０a、１a、２aな
どの各ラインの信号を表している。入力信号の０a、１
a、２aなどの各ラインの信号を、図２（ｃ）および
（ｄ）のようなタイミングで書き込みおよび読み出しを
開始することにより、図２（ｅ）および図２（ｆ）に示
す信号が得られ、これらを用いて演算することにより、
走査線変換した信号０ｂ、１ｂ、２ｂ、．．．が得られ
る。以上の動作は、図１に示す本発明の第１の実施例に
おいては、つぎのようになる。

【００２４】入力信号のうち、走査線０ａに相当する信
号は書き込み開始信号ＷＳＴ１に従ってラインメモリ２
への書き込みを開始される。このとき書き込まれた信号
は、やや遅れて読み出し開始信号ＲＳＴ１に従って読み
出しを開始される。これら書込開始信号ＷＳＴ１および
ＲＳＴ１等の制御信号は入力映像信号の水平同期信号Ｈ
Ｄ１に同期して書込制御回路４で発生される。読み出し
時のクロックＲＣＫの周波数は、書き込み時のクロック
ＷＣＫの周波数より低い周波数に設定されているので、
期間Ｔ1の間にラインメモリ２に書き込まれた信号は変
換前の走査線の周期Ｔ2（＞変換後の走査線の周期Ｔ1）
の時間をかけて読み出される。同様にしてラインメモリ
３には１aの信号が書き込み開始信号ＷＳＴ２に従って
書き込まれ、読み出し開始信号ＲＳＴ２に従って読み出
されるので、期間Ｔ２に時間伸張されて読み出される。
なお、読出制御回路５では以上の制御信号のほか、周期
Ｔ２を有する内部水平同期信号ＨＤ２を発生し、ライン
カウンタ６の係数クロックとして用いられるほか、表示
装置用の水平同期信号として出力される。

【００２５】内部ラインメモリ２およびラインメモリ３
の信号は係数回路７および係数回路８によって係数演算
を行い、加算器９にて加算された後、端子１０より表示
用映像信号として出力される。なお、係数回路７および
係数回路８の計数値Ｋ1およびＫ2、はラインカウンタ６
の値によって制御され、本実施例の場合には図２に示す
ように、Ｋ1＝１．０、１／２、１．０、．．．Ｋ2＝０．０、１／２、０．０のようになる。

【００２６】なお、本実施例においては、Ｔ1＝１／３
５ＫＨｚ、サンプル数＝１２００とすると、書き込みクロックＷＣＫの周波数＝１２００×３５ＫＨ
ｚ＝４２ＭＨｚとなり、映像信号のサンプリングクロックとしてはかな
り高速となる。

【００２７】また、本実施例では、Ｔ2＝Ｔ1×３／２、
すなわちＴ2はＴ1の３／２倍となるので、ラインメモリ
にて時間伸張した後の読み出しクロックＲＣＫの周波数
および係数演算、加算演算での動作周波数を４２ＭＨｚ
×２／３＝２８ＭＨｚと、相当低い値とすることができ
る。

【００２８】なお、図４に示す従来例と同じように、走
査線１０３５本から同４８５本への変換を本実施例を応
用して行う場合、演算に必要なクロック周波数は３２．
４ＭＨｚを４８５／１０３５倍した、１５．１８ＭＨｚ
へと大幅に低減することができ、回路構成上その実用的
効果は大きい。

【００２９】以上の動作からも明らかなように、本実施
例によれば、入力映像信号を入力とする２つのラインメ
モリを設け、走査線変換を行う際に、まず時間軸伸張を
行ってから係数処理および加算処理を行うことによっ
て、上記処理回路の演算速度を下げることができる。こ
のため演算回路の途中にラッチ回路等追加する必要が無
くなり、ひいては回路の安定動作、低消費電力化、回路
規模の削減に貢献することができるという効果を有して
いる。

【００３０】なお、映像信号を規格に適合したＮＴＳＣ
方式へ変換するために、本実施例に縦続してメモリを用
いてさらに時間軸変換を行いい、再度サンプリングクロ
ックの周波数をたとえば１４．１８１８ＭＨｚになるよ
うにすること等の応用が可能なのは言うまでもない。

【００３１】（実施例２）図３は本発明の第２の実施例
における入力映像信号とラインメモリの動作の概念を示
す図で、入力映像信号の走査線５７６本を５１２本に変
換する場合の例である。本実施例においては本発明の第
１の実施例の場合と比較して、ラインメモリの書込制御
および読出制御の部分が異なるのみで、回路構成は第１
の実施例の場合と同様であるので、本実施例の説明にお
いては、図３を用いて図２の場合と異なる部分のみ説明
する。

【００３２】図３に示すように、入力信号の走査線１０
本の組は９本の走査線の組に変換される。たとえば位置
０bの走査線は０aの走査線をそのまま用いるが、位置１
bの走査線は１aの走査線の信号を７／８倍したものと２
aの走査線の信号を１／８倍したものを加算して得られ
る。同様に位置２bの走査線は２aの走査線の信号を６／
８倍したものと３aの走査線の信号を２／８倍したもの
を加算して得られる。その他の走査線も同様に、原理的
には図２（ｂ）に示すようにして変換することができ
る。実際の回路においては、ラインメモリ２へは０a、
２a、４a、６a、８a等の走査線が書き込まれる。またラ
インメモリ３へは１a、３a、５a、７a、９a等の信号が
書き込まれる。このように２つのラインメモリへの書き
込みは交互に行われる。

【００３３】一方，ラインメモリ２からの読み出しは、
走査線０aに相当する部分を１回読み出した後、続けて
走査線２aに相当する部分を２回続けて読み出す。同様
にしてラインメモリ３からの読み出しは、走査線１aに
相当する部分を１回読み出した後、続けて走査線３ａに
相当する部分を２回続けて読み出す。このようにしてラ
インメモリ２からは図２（ｅ）、ラインメモリ３からは
図２（ｇ）に示す信号が得られる。そこで、係数回路７
および係数回路８の係数値を図２（ｆ）および図２
（ｈ）となるように設定すれば、本来の走査線と係数と
の対応が図２（ｂ）と同じとなり、正しく走査線変換が
行われる。

【００３４】以上のように、本実施例によれば、２個設
けたラインメモリへの入力映像信号の書き込みを交互に
行っているので、書き込みを行っている時間および書き
込みを行っていない時間の両者を利用して第１および第
２のラインメモリに記憶した信号を、それぞれのライン
メモリへの次の信号の書き込みを開始する時刻までに１
回または２回読み出す時間余裕を確保することができ
る。したがって各走査線の位置において、同じ信号を読
み出す回数を１回または２回のいずれかを選定すること
によって、変換前の走査線数と変換後走査線数の種々の
組み合わせが変わった場合にも対応することができる。

【００３５】なお、本実施例では図３（ｅ）または
（ｇ）のように、同じ信号を必要に応じて繰り返して読
み出すと同時に、係数回路７の係数値を図３（ｆ）に示
すように、１、１／８、６／８、３／８、．．．、７／
８となるように、また係数回路８の係数値は０、７／
８、２／８、５／８、．．．、１／８となるよう並び替
えているので、演算に用いる信号と係数の関係を正しく
保って正しく走査線変換処理が可能となる。

【００３６】

【発明の効果】以上説明したように、本発明によれば次
のような効果を奏することができる。

【００３７】（１）請求項１に基づく構成によれば、走
査線変換を行う際に、入力映像信号を入力とする２つの
ラインメモリを設け、まず時間軸伸張を行ってから係数
処理および加算処理を行うことで、係数演算理回路およ
び加算回路という主要演算部分の動作速度を下げること
ができる。このため演算回路の途中にラッチ回路等を追
加する必要が無くなり、ひいては回路の安定動作、低消
費電力化、回路規模の削減に貢献することができる。と
いう効果を有する。

【００３８】（２）請求項２の構成では、２個設けたラ
インメモリを用いて交互に入力映像信号を記憶し、書き
込んだメモリの読み出し開始時刻を上書きを開始する時
刻以前としているので、入力映像信号を洩らすことなく
時間伸張して読み出すことができ、走査線補間演算に使
用する信号が正しく得られる。

【００３９】（３）請求項３の構成では、第１および第
２のラインメモリへの入力映像信号の書き込みを交互に
行っているので、書き込みを行っている時間および書き
込みを行っていない時間の両者を利用して第１および第
２のラインメモリに記憶した信号を、それぞれのライン
メモリへの次の信号の書き込みを開始する時刻までに１
回または２回繰り返して読み出す時間余裕を確保するこ
とができる。このため同一信号の読み出し回数を選定す
ることによって、変換前の走査線数と変換後の走査線数
の種々の組み合わせに対し、幅広く対応することができ
る。

【００４０】（４）請求項４の構成では入力映像信号を
時間伸張して１ライン分読み出し、または時間伸張した
信号を２ライン繰り返して読み出す動作に加え、Ｍ進カ
ウンタで構成したラインカウンタの計数値を０、１、
２、３、．．．、Ｍ−１とした場合に、第１および第２
の係数手段の係数値がそれぞれ１、１／Ｍ、（Ｍ−２）
／Ｍ、３／Ｍ、．．．、（Ｍ−１）／Ｍおよび０、（Ｍ
−１）／Ｍ、２／Ｍ、（Ｍ−３）／Ｍ、．．．、１／Ｍ
となるよう並び替えているので、信号と係数の関係を保
って走査線変換を正しく行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図

【図２】本発明の第１の実施例における走査線変換の概
念を示す図

【図３】本発明の第２の実施例における走査線変換の概
念を示す図

【図４】従来の走査線変換装置のブロック図

【符号の説明】

１入力映像信号２、３ラインメモリ４書込制御回路５読出制御回路６ラインカウンタ７、８係数回路９加算器１０出力ＨＤ１入力水平同期信号ＨＤ２内部水平同期信号ＷＣＫ書き込みクロックＲＣＫ読み出しクロックＷＳＴ１、ＷＳＴ２書き込み開始信号ＲＳＴ１、ＲＳＴ２読み出し開始信号

Claims

【特許請求の範囲】

【請求項１】入力映像信号を記憶する第１のラインメ
モリおよび第２のラインメモリと、前記第１のラインメ
モリおよび前記第２のラインメモリの書き込み動作を制
御する書込制御手段と、前記第１のラインメモリおよび
前記第２のラインメモリの読み出し動作を制御する読出
制御手段と、前記読み出し動作に同期した内部水平同期
信号を発生する手段と、前記内部水平同期信号を計数ク
ロックとして計数を行うラインカウンタと、前記ライン
カウンタの計数値で制御した係数に基づいて前記第１の
ラインメモリの出力に対して係数演算を行う第１の係数
手段と、前記第２のラインメモリの出力に対して係数演
算を行う第２の係数手段と、前記第１ＮＯ係数手段と前
記第２の係数手段の出力を加算する加算手段と、前記加
算手段の出力を前記内部水平同期信号によって水平同期
動作を行い表示することを特徴とする画像表示装置。
【請求項２】第１のラインメモリへ書き込む信号は、
入力映像信号の奇数ラインの信号とし、前記第２のライ
ンメモリへ書き込む信号は、前記入力映像信号の偶数ラ
インの信号とし、Ｎを整数として、前記第１のラインメ
モリに記憶した２Ｎ−１ラインの信号の読み出しの開始
時刻は、前記第１のラインメモリへ２Ｎ＋１ラインの信
号の書き込みを開始する時刻と同時またはそれ以降と
し、前記第２のラインメモリに記憶した２Ｎラインの信
号の読み出しの開始時刻は、前記第２のラインメモリへ
２Ｎラインの信号の書き込みを開始する時刻と同時また
はそれ以降としたことを特徴とする請求項１記載の画像
表示装置。
【請求項３】第１のラインメモリに記憶した２Ｎ−１
ラインの信号は、前記第１のラインメモリへの２Ｎ＋１
ラインの信号の書き込みを開始する時刻までに１回また
は２回読み出すものとし、第２のラインメモリに記憶し
た２Ｎラインの信号は、前記第２のラインメモリへの
（２Ｎ＋２）ラインの信号の書き込みを開始する時刻ま
でに１回または２回読み出すようにしたことを特徴とす
る請求項１記載の画像表示装置。
【請求項４】ラインカウンタは内部水平同期信号を計
数クロックとするＭ進カウンタとし、第１の係数手段の
係数値は、前記ラインカウンタの計数値を０、１、２、
３、．．．、Ｍ−１とした場合にそれぞれ１、１／Ｍ、
（Ｍ−２）／Ｍ、３／Ｍ、．．．、（Ｍ−１）／Ｍであ
り、第２の係数手段の係数値は、前記ラインカウンタの
計数値を０、１、２、３、．．．、Ｍ−１とした場合に
それぞれ０、（Ｍ−１）／Ｍ、２／Ｍ、（Ｍ−３）／
Ｍ、．．．、１／Ｍとなるよう構成したことを特徴とす
る請求項３記載の画像表示装置。