JP3259628B2

JP3259628B2 - 走査線変換装置

Info

Publication number: JP3259628B2
Application number: JP04993696A
Authority: JP
Inventors: 貴久幡野; 太朗船本; 二未王亀岡; 嘉邦進藤
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-03-07
Filing date: 1996-03-07
Publication date: 2002-02-25
Anticipated expiration: 2016-03-07
Also published as: JPH09247575A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
を中心とする電子機器における走査線変換装置に関する
ものである。

【０００２】

【従来の技術】従来、入力信号の画素数と異なる画素数
をもつ液晶パネルなどの表示素子に画像を表示するため
には走査線変換装置が用いられている。走査線変換を行
うための動作としては例えば電子通信学会編「ディジタ
ル信号処理の応用」２７１頁に示されているディジタル
ビデオ処理操作の一例が挙げられる。以下、図面を参照
しながら、従来の走査線変換装置について説明する。

【０００３】図１０は従来の走査線変換装置の縮小の場
合の系統図、図１１に内挿縮小動作を示した図である。

【０００４】図１０において２０は基準カウンター、２
１は比較器、２２はレジスタ、２３は加算器、２４は内
挿回路、２５はメモリ、２６はアドレス発生回路であ
る。また図８は縮小率が０．６の場合の動作原理を示し
たものである。図８で入力信号の短い縦線は原画信号の
サンプル値を表し、黒ドットが新しく内挿により作成す
ることが必要な値である。最初に縮小率の逆数ＳＨ＝（標準画面寸法）／（縮小さるべき寸法）が入力される。このＳＨはレジスタと加算器よりなるΣ
ＳＨ回路に加えられる。ΣＳＨ回路は比較器の出力に
一致パルスが出現するごとにＳＨステップで積分を行う
ものである。

【０００５】さて、この積分出力であるΣＳＨの整数部
は、基準カウンターの出力と比較され、値が等しいとき
比較器は一致パルスを発生する。この一致パルスは、内
挿すべきサンプル点の位置を示すものである。一方、Σ
ＳＨの小数部は、その時点における内挿の係数として用
いられる。このように内挿の結果得られたサンプル値
は、一致パルスからカウンターによって作られる書き込
みアドレスに従って、メインメモリ上の所定の位置に書
き込まれる。

【０００６】このようにして、一致パルスが発生するご
とに新たな画素データを内挿してメモリに書き込むこと
により、メモリ上に縮小画像を形成することができるの
で、これを標準スピードで読み出してＤ−Ａ変換すれ
ば、縮小されたアナログ画像信号が得られるわけであ
る。上記例は水平縮小の例を述べたが垂直の場合も同様
でクロックが水平同期信号に同期したパルスとなる。

【０００７】このようにサンプル数を変換するには基準
となるクロック（もしくは水平同期パルス）をもとに内
挿するためのサンプル点と内挿係数の算出およびメモリ
によるデータ列成形が必要である。

【０００８】また、例えばＮＴＳＣなどのテレビ信号に
対しては走査線数を２倍にしてＶＧＡ（画素数６４０×
４８０）パネルに写すような構成が一般的である。この
とき走査線数を２倍にするには入力信号をＦＩＦＯに書
き込み、書き込みの２倍の速度で１ラインを２回ずつ読
み出すことで走査線を２倍に変換する構成が通常用いら
れているが、この構成だと簡単な構成のため、フィール
ドメモリは不要でＦＩＦＯ（ラインメモリ）のみで済む
が、インターレースにならないため垂直解像度が劣化す
る。垂直解像度を確保するためには、フィールド間で信
号を補間する動き適応型走査線補間など、フィールドメ
モリーを必要とする。

【０００９】

【発明が解決しようとする課題】このように、ＮＴＳ
Ｃなどインターレース信号に対応する場合、垂直解像度
を確保しつつ走査線変換を行うには、フィールドメモリ
を用いる必要があることからコストが高くなるという問
題点があった。

【００１０】本発明は前記課題に鑑み、少ない回路規模
にかかわらず、垂直解像度の劣化がない走査線変換装置
を提供するものである。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、本発明の走査線変換装置は入力信号の水平同期信号
および垂直同期信号を検出する同期分離回路と、入力信
号のフィールド極性を判別するフィールド判別回路と、
入力信号の水平走査線の走査線数を変換する走査線数変
換回路と、前記走査線変換回路の出力を１水平期間遅延
させる第１の遅延器と、前記第１の遅延器の出力を１水
平期間遅延させる第２の遅延器と、前記同期信号分離回
路の出力から走査線変換後の水平同期信号および垂直同
期信号を作成する同期信号発生回路と、入力信号の信号
形式がインターレースかノンインターレースなのか判別
するインターレース判別回路と、前記タイミング発生回
路およびインターレース判別回路と連動して走査線変換
に用いるためのパルスおよび垂直内挿係数を発生させる
タイミング発生回路と、前記タイミング発生回路の出力
に応じて前記第１、第２の遅延器の出力から信号を内挿
する補間回路と、入力信号の形式に応じて前記同期信号
発生回路およびタイミング発生回路のリセット信号を制
御する制御回路と、入力信号の垂直同期信号に同期して
同期信号発生回路およびタイミング発生回路の各種出力
パルスを強制的に初期化することができる機能を備えた
ことを特徴としたものである。

【００１２】

【発明の実施の形態】本発明の請求項１に記載の走査線
変換装置は、入力信号がインターレース／ノンインター
レース信号および、奇数／偶数フィールドの極性の判別
を行い、インターレース信号の場合に奇数フィールドと
偶数フィールドで補間処理を違えることでで垂直解像度
を劣化させずに走査線変換を行うことができるという作
用を有する。

【００１３】本発明の請求項２に記載の走査線変換装置
は、入力信号がノンインターレース信号の場合に垂直補
間を行うための補間タイミング発生回路のリセットは毎
フレームごとに行い、液晶パネルを駆動するために必要
な各種パルスを発生させる同期信号発生回路のリセット
は毎フィールドごとに行うことで非標準信号にも安定な
同期が得られ、かつ垂直解像度を劣化させずに走査線変
換を行うことができるという作用を有する。

【００１４】本発明の請求項３に記載の走査線変換装置
は、入力信号の水平同期信号および垂直同期信号を検出
する同期分離回路と、入力信号のフィールド極性を判別
するフィールド判別回路と、入力信号の水平走査線の走
査線数を変換する走査線数変換回路と、前記走査線変換
回路の出力を１水平期間遅延させる第１の遅延器と、前
記第１の遅延器の出力を１水平期間遅延させる第２の遅
延器と、前記同期信号分離回路の出力から走査線変換後
の水平同期信号および垂直同期信号を作成する同期信号
発生回路と、前記タイミング発生回路と連動して走査線
変換に用いるためのパルスおよび垂直内挿係数を発生さ
せるタイミング発生回路と、前記タイミング発生回路の
出力に応じて前記第１、第２の遅延器の出力から信号を
内挿する補間回路を備えたことを特徴としており、偶数
フィールドと奇数フィールドで信号を内挿するための垂
直内挿係数を変えることで垂直解像度の劣化を防ぐとい
う作用を有する。

【００１５】本発明の請求項４に記載の走査線変換装置
は、入力信号の水平同期信号および垂直同期信号を検出
する同期分離回路と、入力信号のフィールドを判別する
フィールド判別回路と、入力信号の水平走査線の走査線
数を変換する走査線数変換回路と、前記走査線変換回路
の出力を１水平期間遅延させる第１の遅延器と、前記第
１の遅延器の出力を１水平期間遅延させる第２の遅延器
と、前記同期信号分離回路の出力から走査線変換後の水
平同期信号および垂直同期信号を作成する同期信号発生
回路と、前記タイミング発生回路と連動して走査線変換
に用いるためのパルスおよび垂直内挿係数を発生させる
タイミング発生回路と、前記タイミング発生回路の出力
に応じて前記第１、第２の遅延器の出力から信号を内挿
する補間回路と、入力信号の形式に応じて前記同期信号
発生回路およびタイミング発生回路のリセット信号を制
御する制御回路を備えたことを特徴としており、偶数フ
ィールドと奇数フィールドで信号を内挿するための垂直
内挿係数を変えることで垂直解像度の劣化を防ぎつつ、
同期信号発生回路のリセットは毎フィールドごとに行
い、タイミング発生回路のリセットは毎フレームごとに
行うことで入力信号の同期乱れにも安定した出力を供給
できるという作用を有する。

【００１６】本発明の請求項５に記載の走査線変換装置
は、入力信号の水平同期信号および垂直同期信号を検出
する同期分離回路と、入力信号のフィールドを判別する
フィールド判別回路と、入力信号の水平走査線の走査線
数を変換する走査線数変換回路と、前記走査線変換回路
の出力を１水平期間遅延させる第１の遅延器と、前記第
１の遅延器の出力を１水平期間遅延させる第２の遅延器
と、前記同期信号分離回路の出力から走査線変換後の水
平同期信号および垂直同期信号を作成する同期信号発生
回路と、入力信号の信号形式がインターレースかノンイ
ンターレースなのか判別するインターレース判別回路
と、前記タイミング発生回路およびインターレース判別
回路と連動して走査線変換に用いるためのパルスおよび
垂直内挿係数を発生させるタイミング発生回路と、前記
タイミング発生回路の出力に応じて前記第１、第２の遅
延器の出力から信号を内挿する補間回路と、入力信号の
形式に応じて前記同期信号発生回路およびタイミング発
生回路のリセット信号を制御する制御回路を備えたこと
を特徴としており、入力信号がインターレースの場合は
偶数フィールドと奇数フィールドで信号を内挿するため
の垂直内挿係数を変えることで垂直解像度の劣化を防ぎ
つつ、同期信号発生回路のリセットは毎フィールドごと
に行い、タイミング発生回路のリセットは毎フレームご
とに行い、ノンインターレースの場合は毎フィールドご
とに同期信号発生回路とタイミング発生回路のリセット
を行うことで入力信号の同期乱れにも安定した出力を供
給できるという作用を有する。

【００１７】本発明の請求項６に記載の走査線変換装置
は、入力信号の水平同期信号および垂直同期信号を検出
する同期分離回路と、入力信号のフィールドを判別する
フィールド判別回路と、入力信号の水平走査線の走査線
数を変換する走査線数変換回路と、前記走査線変換回路
の出力を１水平期間遅延させる第１の遅延器と、前記第
１の遅延器の出力を１水平期間遅延させる第２の遅延器
と、前記同期信号分離回路の出力から走査線変換後の水
平同期信号および垂直同期信号を作成する同期信号発生
回路と、入力信号の信号形式がインターレースかノンイ
ンターレースなのか判別するインターレース判別回路
と、前記タイミング発生回路およびインターレース判別
回路と連動して走査線変換に用いるためのパルスおよび
垂直内挿係数を発生させるタイミング発生回路と、前記
タイミング発生回路の出力に応じて前記第１、第２の遅
延器の出力から信号を内挿する補間回路と、入力信号の
形式に応じて前記同期信号発生回路およびタイミング発
生回路のリセット信号を制御する制御回路と、入力信号
の垂直同期信号に同期して同期信号発生回路およびタイ
ミング発生回路の各種出力パルスを強制的に初期化する
ことができる機能を備えたことを特徴としており、偶数
フィールドと奇数フィールドで信号を内挿するための垂
直内挿係数を変えることで垂直解像度の劣化を防ぎつ
つ、非標準信号に対しても安定した出力を供給できると
いう作用を有する。

【００１８】（実施の形態１）以下に、本発明の一実施
の形態について、図１、図２、図３、図４を用いて説明
する。

【００１９】図１において、１は同期分離回路、２はフ
ィールド判別回路、３は走査線数変換回路、４は走査線
数変換回路３の出力を１水平期間遅延させる第１の遅延
器、５は遅延器４の出力を１水平期間遅延させる第２の
遅延器、６は同期信号発生回路、７はタイミング発生回
路、８は補間回路である。図２は垂直補間の動作を示
した動作原理図、図３はインターレース信号における垂
直補間の様子を示した図である。図４はタイミング発生
回路の内部構成を示した図であり、図４においてはタイ
ミング発生回路７の内部構成を示した図であり、２７は
選択器である。

【００２０】入力ビデオ信号を同期分離回路１に入力
し、水平同期信号（Ｈｓｙｎｃ）および垂直同期信号
（Ｖｓｙｎｃ）を分離して出力する。分離された同期信
号を基にフィールド判別回路２で現在のフィールドが偶
数フィールドか奇数フィールドなのかを、例えばＨｓｙ
ｎｃとＶｓｙｎｃの位相関係をみることで判別し出力す
る。

【００２１】また同期信号発生回路６では入力信号のＨ
ｓｙｎｃとＶｓｙｎｃをもとに液晶パネルモジュールを
駆動するのに必要な走査線数変換後の同期信号、例えば
水平同期信号（ＨＳ）、垂直同期信号（ＶＳ），イネー
ブル信号（ＥＮ）等のパルスを作成する。同期信号発生
回路６の内部構成としては、例えばＨｓｙｎｃをもとに
ＰＬＬでドットクロックを再生してそのクロックをカウ
ンターで分周してＨＳ、ＶＳ等を作成する。

【００２２】走査線数変換回路３は入力ビデオ信号の水
平周波数を変換して出力する。走査線数変換回路３で
は、例えば従来例で述べた縮小の例と同様に水平期間に
おけるサンプル数の変換を行う。走査線数が変換された
信号は遅延器４、遅延器５に入力されて図２のごとく出
力される。遅延器４から出力された信号と、遅延器５か
ら出力された信号は、補間回路８に入力され、補間回路
８で垂直方向に信号を補間して出力する。図２の例では
走査線数を２倍にする場合は遅延器４と遅延器５の出力
をタイミング発生回路７で算出する係数に応じて補間す
る。

【００２３】ところで入力信号がＮＴＳＣのようなイン
ターレース信号の場合は、図３（ａ）のように送出側は
原信号がプログレッシブのような信号の場合は、奇数フ
ィールド（ｏ）、偶数フィールド（ｅ）にわけて送出す
る。ここで白丸は輝度が高い信号を表し、黒丸は輝度が
低い信号を表す。こうして送出されたいんたインターレ
ース信号は受像側でそれぞれ偶数フィールドまたは奇数
フィールドごとに補間処理されて表示される。従来の例
を図３（ｃ）において示す。偶数フィールド、奇数フィ
ールドごとに補間された走査線（二重丸で示す）は、変
換後信号（ノンインターレース）はフィールドメモリを
使用せずに、ＦＩＦＯを使用して補間を行い走査線変換
を行った例である。奇数フィールド（ｏ）の１ラインと
２ラインの中間にラインが補間されている。走査線数を
２倍に変換するため補間係数は０．５となり、１ライン
目と２ライン目の平均が補間ラインの信号値となる。こ
の例では１ラインが輝度が低く、２ラインが輝度が高い
ため補間ラインは中間輝度となっている。同様に偶数ラ
イン（ｅ）も補間され走査線数が２倍となる。

【００２４】一般に基準カウンター２０は任意の分周比
を設定できるようにすることでＮＴＳＣ以外にもＰＡＬ
など様々な信号に対応できるようにするためにＶｓｙｎ
ｃでリセットをかける必要がある。このとき奇数フィー
ルドと偶数フィールドともに垂直同期信号Ｖｓｙｎｃを
基準として補間のタイミング、係数を作成することから
フィールドごとにずれを生じる。よって奇数フィールド
／偶数フィールド合わせた信号は液晶パネルで見た場
合、視聴者の目にはその応答特性から各フィールドを積
分した値となる。それを表したのが図３（ｃ）の変換後
信号（ノンインターレース変換）のｆであり、原信号は
輝度が低い信号１に対して高い信号２という周波数で変
化しているのに対して変換後は輝度が低い（中間輝度）
３に対して、輝度が高い部分３と低い周波数の変化とな
っている。送出側からの信号がノンインターレースの場
合は良いが、インターレースの場合は図３（ｃ）のよう
に垂直解像度が劣化している。

【００２５】本発明の走査線変換装置において、偶数フ
ィールドの補間係数のみに０．５のオフセットをつけ
る。奇数フィールドが０、０．５、０，０．５．．．．
と補間係数が基準カウンターで作成されるのに対して偶
数フィールドは０．５、０，０．５．．．．．とする。
その場合は変換後（インターレース変換）のｅで示すよ
うに補間される。そのため、実際の液晶パネルで見た信
号はｆとなり、輝度が高い（中間輝度）信号２に対して
輝度が低い（中間輝度）信号１原信号と同じような周波
数の変化が得られる。

【００２６】なお、図３での信号の輝度のレベルは図中
の丸の色の濃さ（白丸が輝度が高く、黒丸に近づくに従
って輝度が低い）で表している。

【００２７】図４に示すタイミング発生回路の内部構成
図のようにフィールド判別結果をもとにΣＳＨ回路の加
算器２３をオフセットを選択器２７で選択する。奇数フ
ィールドの時は選択器２７で０を選択し、偶数フィール
ドの時は選択器２７でオフセット値を選択する。オフセ
ット値は縮小率の逆数を示すＳＨに０．５を乗じた数で
ある。

【００２８】以上の構成により偶数フィールドと奇数フ
ィールドとの補間係数にオフセットがつき、あたかもイ
ンターレスしているような補間後の信号を得ることがで
きる。

【００２９】かかる構成によれば、偶数フィールドと奇
数フィールドで信号を内挿するための垂直内挿係数を変
えることで垂直解像度の劣化を防ぐことができる。

【００３０】（実施の形態２）つぎに、本発明の別の一
実施の形態について、図５、６を用いて説明する。

【００３１】なお、前述した実施の形態と同じ構成につ
いては同じ符号を用い、説明を省略する。

【００３２】図５において、９は同期分離されたＶｓｙ
ｎｃをもとに同期信号発生回路６、タイミング信号発生
回路７を制御する制御回路である。図６は制御回路の内
部構成の一例を示し、図６において２８はＡＮＤ回路で
ある。実施の形態１では奇数フィールドと偶数フィール
ドの毎フィールドごとにＶｓｙｎｃでリセットをかけ、
補間係数は０．５のオフセットをつける構成であった
が、実施の形態２ではタイミング発生回路７のリセット
は毎フィールドごとではなく毎フレームごととする。毎
フレームごとにリセットをかけるため、補間係数も１フ
レームで完結することになり、毎フィールドごとにリセ
ットをかけて、補間係数にオフセットを与えるのと同様
な補間となる。このとき同期信号発生回路６は実施の形
態１と同じく毎フィールドごとに行う。

【００３３】かかる構成によれば、非標準信号入力時な
ど入力の同期が正規でなくても、液晶パネルを駆動させ
る各種パルスは入力信号に同期しており、安定な画像を
得ることができつつ、実施の形態１と同じく垂直解像度
の劣化を防ぐことができる。

【００３４】（実施の形態３）つぎに、本発明の別の一
実施の形態について、図７、８を用いて説明する。

【００３５】なお、前述した実施の形態と同じ構成につ
いては同じ符号を用い、説明を省略する。

【００３６】図７において、１０は入力信号がインター
レースかノンインターレースか判定を行うインターレー
ス判別回路である。図８は本実施の形態の制御回路の内
部構成を示すもので、図８において２９は選択器であ
る。インターレース判別回路は、例えばインターレース
の場合はフィールド判別の結果が奇数フィールドと偶数
フィールドが交互に判別されるが、ノンインターレース
の場合は常に奇数フィールドと判別されることにより、
複数フィールドにわたってフィールド判別回路の結果を
監視することでインターレース／ノンインターレースの
判別ができる。

【００３７】入力信号がインターレースの場合は実施の
形態２と同じくタイミング発生回路のリセットは毎フレ
ームで行うよう選択器２９はＡＮＤ回路２８の出力を選
択する。入力信号が例えばゲーム機などのようにノンイ
ンターレース信号の場合は毎フィールドごとにリセット
を行うため選択器２９は入力Ｖｓｙｎｃを選択する。か
かる構成によれば、入力信号に応じて最適な垂直補間が
できる。

【００３８】（実施の形態４）つぎに、本発明の別の一
実施の形態について図９の同期信号発生回路の内部構成
図を用いて説明する。

【００３９】図９において、１１はカウンター、１２は
第１の比較器、１３は第２の比較器、１４はインバー
タ、１５は第１のＡＮＤ回路、１６は第２のＡＮＤ回
路、１７は第１のＯＲ回路、１８は第２のＯＲ回路、１
９はＲＳ−ＦＦである。

【００４０】図９の同期信号発生回路はＶＳを発生させ
る例を述べたものである。入力されたＨＳ信号はカウン
ター１１にてＨＳの数をカウントされる。カウントされ
た値（１０ｂｉｔ）は比較器１２、１３で設定されたス
タートライン値、エンドライン値と比較され、一致パル
スを出力する。一致パルスはＲＳ−ＦＦ（リセット／セ
ットフリップフロップ）でＶＳ信号を発生する。

【００４１】例えばスタートライン１０、エンドライン
３０の場合は１０ラインから３０ラインまでが“Ｈ”レ
ベルのパルスを出力することになる。このとき、ＯＲ回
路１７、１８では入力Ｖｓｙｎｃ期間（この場合は正極
性）で強制的にＶＳをセットもしくはリセットを行う。
インバータ１４、ＡＮＤ回路１５、１６でセット／リセ
ットの選択を行う。すなわちＳ／Ｒが“Ｈ”レベルのと
きはセットとなる。これは例えば入力信号がＮＴＳＣの
非標準信号でライン数が２６０ライン／フィールドしか
ない場合、走査線を２倍に変換すると５２０ラインとな
る。液晶パネルに与えるＶＳが標準信号の場合にＨＳが
４９５ラインから５２５ラインまで３０ライン幅の設定
としていたときは、上記強制セット／リセット回路を形
成するＯＲ回路１７、１８がない場合は、カウンター１
１のカウント値は１〜５２０しかとらず、エンドライン
となる５２５という値を取り得ない。そのためＶＳは常
にセット状態となってしまう。このため非標準信号の場
合は強制的に入力Ｖｓｙｎｃに応じて、上記例ではリセ
ットを行うと、ＶＳが４９５ラインから５２０ラインで
のパルス幅を発生することができる。上記例ではＶＳの
場合をのべたが、その他のパルス全てに同様のことが言
える。

【００４２】かかる構成によれば、入力信号が非標準信
号の場合でも安定な各種パルスを発生することができ、
最適な垂直補間ができる。

【００４３】

【発明の効果】以上のように、本発明の走査線変換装置
によれば、入力信号の水平同期信号および垂直同期信号
を検出する同期分離回路と、入力信号のフィールドを判
別するフィールド判別回路と、入力信号の水平走査線の
走査線数を変換する走査線数変換回路と、前記走査線変
換回路の出力を１水平期間遅延させる第１の遅延器と、
前記第１の遅延器の出力を１水平期間遅延させる第２の
遅延器と、前記同期信号分離回路の出力から走査線変換
後の水平同期信号および垂直同期信号を作成する同期信
号発生回路と、入力信号の信号形式がインターレースか
ノンインターレースなのか判別するインターレース判別
回路と、前記タイミング発生回路およびインターレース
判別回路と連動して走査線変換に用いるためのパルスお
よび垂直内挿係数を発生させるタイミング発生回路と、
前記タイミング発生回路の出力に応じて前記第１、第２
の遅延器の出力から信号を内挿する補間回路と、入力信
号の形式に応じて前記同期信号発生回路およびタイミン
グ発生回路のリセット信号を制御する制御回路と、入力
信号の垂直同期信号に同期して同期信号発生回路および
タイミング発生回路の各種出力パルスを強制的に初期化
することができる走査線変換装置を提供することが可能
となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における走査線変換装置
の回路図

【図２】同走査線変換装置の動作を示した動作原理図

【図３】同走査線変換装置の垂直補間を説明する図

【図４】同走査線変換装置のタイミング発生回路の一例
を示す図

【図５】本発明の実施の形態２における走査線変換装置
の回路図

【図６】同走査線変換装置の制御手段の一例を示す回路
図

【図７】本発明の実施の形態３における走査線変換装置
の回路図

【図８】同走査線変換装置の制御手段の一例を示す回路
図

【図９】本発明の走査線変換装置の同期信号発生装置の
一例を示す図

【図１０】従来の走査線変換装置を示す図

【図１１】従来の走査線変換装置における内挿縮小動作
図

【符号の説明】

１同期分離回路２フィールド判別回路３走査線数変換回路４遅延器１５遅延器２６同期信号発生回路７タイミング発生回路８補間回路９制御回路１０インターレース判別回路１１カウンター１２比較器１１３比較器２１４インバータ１５ＡＮＤ回路１１６ＡＮＤ回路２１７ＯＲ回路１１８ＯＲ回路２１９ＳＲ−ＦＦ

───────────────────────────────────────────────────── フロントページの続き (72)発明者進藤嘉邦大阪府茨木市松下町１番１号株式会社松下エーヴィシー・テクノロジー内 (56)参考文献特開平８−317345（ＪＰ，Ａ) 特開平７−95540（ＪＰ，Ａ) 特開平６−266319（ＪＰ，Ａ) 特開平６−141290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/46 H04N 5/262 H04N 7/01

Claims

(57)【特許請求の範囲】

【請求項１】入力信号の水平同期信号および垂直同期
信号を検出する同期分離回路と、前記入力信号のフィー
ルド極性を判別するフィールド判別回路と、前記入力信
号の水平走査線の走査線数を変換する走査線数変換回路
と、前記走査線数変換回路の出力を１水平期間遅延させ
る第１の遅延器と、前記第１の遅延器の出力を１水平期
間遅延させる第２の遅延器と、前記同期分離回路からの
信号により走査線数変換に用いる垂直内挿係数を発生さ
せ前記走査線数変換回路に信号を出力するタイミング発
生回路と、前記タイミング発生回路の出力に応じて前記
第１の遅延器と前記第２の遅延記の出力から信号を内挿
する補間回路とを備え、前記タイミング発生回路は前記
フィールド判別回路で検出したフイールド極性に応じて
前記垂直内挿係数を変えることを特徴とする走査線変換
装置。