JPH0856322A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0856322A JPH0856322A JP19020094A JP19020094A JPH0856322A JP H0856322 A JPH0856322 A JP H0856322A JP 19020094 A JP19020094 A JP 19020094A JP 19020094 A JP19020094 A JP 19020094A JP H0856322 A JPH0856322 A JP H0856322A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- liquid crystal
- line memory
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 ＮＴＳＣ方式の液晶表示装置に他のテレビジ
ョン方式の映像を受像するに際し、通常の間引き方式に
見られる情報の欠落を無くし、画質の劣化を防ぐことの
できる液晶表示装置を提供する。 【構成】 ＮＴＳＣを受像するに必要な第一のクロック
発生回路（ＰＬＬ回路）１０および、映像信号を倍速に
変換するラインメモリ２０を有するとともに、他のテレ
ビジョン方式を受像するための第二のクロック発生回路
１１と、その走査変換するに必要な比率でクロックを発
生する第三のクロック発生回路（ＰＬＬ回路）１２と、
第二のクロックが書き込まれ第三のクロックで読み出さ
れる第二のラインメモリ２１を有して方式変換を実現す
る構成とする。
ョン方式の映像を受像するに際し、通常の間引き方式に
見られる情報の欠落を無くし、画質の劣化を防ぐことの
できる液晶表示装置を提供する。 【構成】 ＮＴＳＣを受像するに必要な第一のクロック
発生回路（ＰＬＬ回路）１０および、映像信号を倍速に
変換するラインメモリ２０を有するとともに、他のテレ
ビジョン方式を受像するための第二のクロック発生回路
１１と、その走査変換するに必要な比率でクロックを発
生する第三のクロック発生回路（ＰＬＬ回路）１２と、
第二のクロックが書き込まれ第三のクロックで読み出さ
れる第二のラインメモリ２１を有して方式変換を実現す
る構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＴＳＣ用液晶パネル
上にＰＡＬ方式の映像を表示するＮＴＳＣ−ＰＡＬ方式
変換機能を有した液晶表示装置に関する。
上にＰＡＬ方式の映像を表示するＮＴＳＣ−ＰＡＬ方式
変換機能を有した液晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶パネルによる映像表示装置の
利用範囲が拡大し、国内に留まらず世界のテレビ方式に
対応した液晶表示装置が増えてきている。特にパネルの
量産効果を考慮した場合、各方式に合ったパネルをそれ
ぞれ生産するよりも、一つの方式に対応したパネルを基
準として方式変換回路を付加したほうがより経済的であ
る。
利用範囲が拡大し、国内に留まらず世界のテレビ方式に
対応した液晶表示装置が増えてきている。特にパネルの
量産効果を考慮した場合、各方式に合ったパネルをそれ
ぞれ生産するよりも、一つの方式に対応したパネルを基
準として方式変換回路を付加したほうがより経済的であ
る。
【０００３】方式変換には大きく二つの方法が考えられ
る。一つは、液晶パネルの１Ｈのライン駆動の特質を生
かしパネルをメモリとして利用する方法、二つ目は、パ
ネルに依存せずラインメモリを用いて回路にて行う方法
がある。前者は回路構成が簡単にでき、後者はどのパネ
ルに依存せず汎用性を有する特徴がある。基本的にＰＡ
Ｌ方式の６２５本の走査線をＮＴＳＣ５２５本に変換す
るには、６本に１本の割合で走査線を間引く方法が一般
的である。液晶表示装置における方式変換の場合、ＰＡ
Ｌ方式をＮＴＳＣの規格に準じた変換の必要性はなくパ
ネル上に表示ができればよいのが特徴である。
る。一つは、液晶パネルの１Ｈのライン駆動の特質を生
かしパネルをメモリとして利用する方法、二つ目は、パ
ネルに依存せずラインメモリを用いて回路にて行う方法
がある。前者は回路構成が簡単にでき、後者はどのパネ
ルに依存せず汎用性を有する特徴がある。基本的にＰＡ
Ｌ方式の６２５本の走査線をＮＴＳＣ５２５本に変換す
るには、６本に１本の割合で走査線を間引く方法が一般
的である。液晶表示装置における方式変換の場合、ＰＡ
Ｌ方式をＮＴＳＣの規格に準じた変換の必要性はなくパ
ネル上に表示ができればよいのが特徴である。
【０００４】図５は従来の液晶表示装置のブロック図で
ある。図中の１は各種方式に対応する復調回路、２は復
調回路１の色差出力をＲＢＧに変換するマトリクス回
路、３は液晶に特有なガンマー補正および交流駆動をす
るための反転回路、４は映像信号より同期信号を分離す
る同期分離回路、５は同期分離回路４からの水平パルス
にロックした水平シフトクロックを発生させるクロック
発生回路、６はＰＡＬ方式のときに水平パルスを６本毎
に１本を間引く間引き回路、７は反転回路３からの映像
信号、およびクロック発生回路５、間引き回路６からの
制御信号により映像を表示する液晶パネルである。また
図６は間引き回路６の簡単な具体例である。６−１はＨ
パルスを計数し６Ｈ毎に任意の位置にパルスを出力する
水平カウンタ回路、６−２は垂直周期で前記水平カウン
ター回路６−１の任意の位置で発生させた間引きパルス
を選択する信号を発生させる垂直カウンタ、６−３は垂
直カウンタ６−２の信号により水平カウンタ６−１の出
力を選択して出力するセレクタ回路、６−４はセレクタ
回路６−３の出力Ｈパルスをゲートするゲート回路であ
る。
ある。図中の１は各種方式に対応する復調回路、２は復
調回路１の色差出力をＲＢＧに変換するマトリクス回
路、３は液晶に特有なガンマー補正および交流駆動をす
るための反転回路、４は映像信号より同期信号を分離す
る同期分離回路、５は同期分離回路４からの水平パルス
にロックした水平シフトクロックを発生させるクロック
発生回路、６はＰＡＬ方式のときに水平パルスを６本毎
に１本を間引く間引き回路、７は反転回路３からの映像
信号、およびクロック発生回路５、間引き回路６からの
制御信号により映像を表示する液晶パネルである。また
図６は間引き回路６の簡単な具体例である。６−１はＨ
パルスを計数し６Ｈ毎に任意の位置にパルスを出力する
水平カウンタ回路、６−２は垂直周期で前記水平カウン
ター回路６−１の任意の位置で発生させた間引きパルス
を選択する信号を発生させる垂直カウンタ、６−３は垂
直カウンタ６−２の信号により水平カウンタ６−１の出
力を選択して出力するセレクタ回路、６−４はセレクタ
回路６−３の出力Ｈパルスをゲートするゲート回路であ
る。
【０００５】以上の各構成要素よりなる液晶表示装置に
おいて、ＰＡＬ−ＮＴＳＣ変換を行う場合、液晶のライ
ンメモリの特性を利用するにはＨパルスを止めてやれば
よい。つまり図７のように水平パルスを計数し、６本毎
に間引きパルスを発生させ、パネルに供給するＨパルス
を停止させれば、図８のようにパネル側では書き込みが
飛ばされ、結果的に詰めて書かれるため間引きが可能と
なる。
おいて、ＰＡＬ−ＮＴＳＣ変換を行う場合、液晶のライ
ンメモリの特性を利用するにはＨパルスを止めてやれば
よい。つまり図７のように水平パルスを計数し、６本毎
に間引きパルスを発生させ、パネルに供給するＨパルス
を停止させれば、図８のようにパネル側では書き込みが
飛ばされ、結果的に詰めて書かれるため間引きが可能と
なる。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、映像信号を間引くことは情報の欠落を意
味し、特に液晶パネルの画素構成が垂直方向に２４０ラ
イン程度しかない場合に画質的に劣ることになる。また
４８０ラインの場合でも、結局２ライン単位での書き込
みとなるため画質的には同様となる。
来の構成では、映像信号を間引くことは情報の欠落を意
味し、特に液晶パネルの画素構成が垂直方向に２４０ラ
イン程度しかない場合に画質的に劣ることになる。また
４８０ラインの場合でも、結局２ライン単位での書き込
みとなるため画質的には同様となる。
【０００７】本発明は前記従来の問題に留意し、画質を
劣化させることなく方式変換ができる液晶表示装置を提
供することを目的とする。
劣化させることなく方式変換ができる液晶表示装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明の液晶表示装置は、ＮＴＳＣ方式を受信表示する
に必要な第一のクロック発生回路を有し、ラインメモリ
を用いた倍速走査方式の表示形態を取るに必要なメモリ
制御回路を有した液晶表示装置であって、他のテレビジ
ョン方式を受信表示するに際し、他のテレビジョン方式
を受信するに必要な第二のクロック発生手段とそのライ
ンメモリ制御手段を有するとともに、ＮＴＳＣ方式と他
の方式の走査線数との比に応じたクロックを発生する第
三のクロック発生手段と前記第三のクロック発生手段か
らのクロックを受けて、前記ラインメモリ制御手段と同
様の機能を有する第二のラインメモリ制御手段と前記ラ
インメモリにより倍速に変換された映像信号を倍速で書
き込むとともに、前記第三のクロック発生手段からのク
ロックを受けた第二のラインメモリ制御手段からの制御
信号により読み出される第二のラインメモリを有し、他
のテレビジョン方式とＮＴＳＣ方式の映像を表示するよ
うにした構成とする。
本発明の液晶表示装置は、ＮＴＳＣ方式を受信表示する
に必要な第一のクロック発生回路を有し、ラインメモリ
を用いた倍速走査方式の表示形態を取るに必要なメモリ
制御回路を有した液晶表示装置であって、他のテレビジ
ョン方式を受信表示するに際し、他のテレビジョン方式
を受信するに必要な第二のクロック発生手段とそのライ
ンメモリ制御手段を有するとともに、ＮＴＳＣ方式と他
の方式の走査線数との比に応じたクロックを発生する第
三のクロック発生手段と前記第三のクロック発生手段か
らのクロックを受けて、前記ラインメモリ制御手段と同
様の機能を有する第二のラインメモリ制御手段と前記ラ
インメモリにより倍速に変換された映像信号を倍速で書
き込むとともに、前記第三のクロック発生手段からのク
ロックを受けた第二のラインメモリ制御手段からの制御
信号により読み出される第二のラインメモリを有し、他
のテレビジョン方式とＮＴＳＣ方式の映像を表示するよ
うにした構成とする。
【０００９】
【作用】上記構成において、液晶パネルがＶＧＡクラス
（６４０Ｘ４８０）の場合のように、ラインメモリを用
い、倍速ノンインターレスに走査変換を行う。その後さ
らに第二のラインメモリを用意し、それを５／６の速度
に落として読み出して、方式変換が実現できる。したが
って情報の欠落を無くすことができ、画質の劣化を防ぐ
ことができる。またこれはパネルに依存することが無
く、汎用性のある回路にすることができる。
（６４０Ｘ４８０）の場合のように、ラインメモリを用
い、倍速ノンインターレスに走査変換を行う。その後さ
らに第二のラインメモリを用意し、それを５／６の速度
に落として読み出して、方式変換が実現できる。したが
って情報の欠落を無くすことができ、画質の劣化を防ぐ
ことができる。またこれはパネルに依存することが無
く、汎用性のある回路にすることができる。
【００１０】
（実施例１）以下本発明の一実施例の液晶表示装置につ
いて、図面を参照しながら説明する。図１は本発明の一
実施例の液晶表示装置のブロック図である。図中の構成
要素として１０はＮＴＳＣ用の８ＦＳＣ（ＦＳＣ＝３．
５８ＭHz）クロック発生用のＰＬＬ回路、１１はＰＡＬ
用の８ＦＳＣ（ＦＳＣ＝４．４３ＭHz）クロック発生回
路（ＰＬＬ回路）、１２はクロック発生回路１１の５／
６のクロックを発生させるＰＬＬ回路、１３はＰＬＬ回
路１０およびクロック発生回路１１のクロックに応じて
分周する（ＮＴＳＣ時１／９１０、ＰＡＬ時１／１１３
５）分周回路、１４は分周回路１３の出力が２倍の水平
周期となっているため、それを１／２する分周回路、１
５はＰＬＬ回路１０、クロック発生回路１１のクロック
出力を１／２する分周回路、１６はＰＬＬ回路１２のク
ロックを発生するに必要な分周（ここでは１／９４６）
をする分周回路、１７は分周回路１６の出力を１／２す
る１／２分周回路、１８はＰＬＬ回路１２からの５／６
のクロックを用いて１１３５を係数して５／６Ｈ周期の
Ｈパルスを生成する５／６Ｈ生成回路、１９は１／２分
周回路１５からのクロックにより映像信号をアナログ信
号からデジタル信号に変換するＡ／Ｄ変換回路、２０は
デジタルに変換された映像信号周期を２倍に上げるため
の倍速変換回路のためのラインメモリ、２１は倍速にな
った映像信号を５／６の周期に変換するためのラインメ
モリ、２２はＮＴＳＣのときはＰＬＬ回路１０のマルチ
モニタータＰＡＬのときにはＰＬＬ回路１２のクロック
によりデジタル信号からアナログの映像信号に変換する
Ｄ／Ａ変換回路、２３はＮＴＳＣのときにはＰＬＬ回路
１０をＰＡＬのときにはＰＬＬ回路１１を選択する切り
換えスイッチ、２４は同様にＰＬＬ回路１０と１２を切
り換えるスイッチ、２５は５／６Ｈ生成回路１８の出力
と分周回路１３の出力を切り換えるスイッチである。
いて、図面を参照しながら説明する。図１は本発明の一
実施例の液晶表示装置のブロック図である。図中の構成
要素として１０はＮＴＳＣ用の８ＦＳＣ（ＦＳＣ＝３．
５８ＭHz）クロック発生用のＰＬＬ回路、１１はＰＡＬ
用の８ＦＳＣ（ＦＳＣ＝４．４３ＭHz）クロック発生回
路（ＰＬＬ回路）、１２はクロック発生回路１１の５／
６のクロックを発生させるＰＬＬ回路、１３はＰＬＬ回
路１０およびクロック発生回路１１のクロックに応じて
分周する（ＮＴＳＣ時１／９１０、ＰＡＬ時１／１１３
５）分周回路、１４は分周回路１３の出力が２倍の水平
周期となっているため、それを１／２する分周回路、１
５はＰＬＬ回路１０、クロック発生回路１１のクロック
出力を１／２する分周回路、１６はＰＬＬ回路１２のク
ロックを発生するに必要な分周（ここでは１／９４６）
をする分周回路、１７は分周回路１６の出力を１／２す
る１／２分周回路、１８はＰＬＬ回路１２からの５／６
のクロックを用いて１１３５を係数して５／６Ｈ周期の
Ｈパルスを生成する５／６Ｈ生成回路、１９は１／２分
周回路１５からのクロックにより映像信号をアナログ信
号からデジタル信号に変換するＡ／Ｄ変換回路、２０は
デジタルに変換された映像信号周期を２倍に上げるため
の倍速変換回路のためのラインメモリ、２１は倍速にな
った映像信号を５／６の周期に変換するためのラインメ
モリ、２２はＮＴＳＣのときはＰＬＬ回路１０のマルチ
モニタータＰＡＬのときにはＰＬＬ回路１２のクロック
によりデジタル信号からアナログの映像信号に変換する
Ｄ／Ａ変換回路、２３はＮＴＳＣのときにはＰＬＬ回路
１０をＰＡＬのときにはＰＬＬ回路１１を選択する切り
換えスイッチ、２４は同様にＰＬＬ回路１０と１２を切
り換えるスイッチ、２５は５／６Ｈ生成回路１８の出力
と分周回路１３の出力を切り換えるスイッチである。
【００１１】以上各構成要素よりなる液晶表示装置にお
いて、各構成要素の関係と動作について図２を用いて説
明する。まずＮＴＳＣの場合には、スイッチ２３、２
４、２５はａ側となりＮＴＳＣモードになる。ＰＬＬ回
路１０が動作し分周回路１３には９１０にセットされ
る。これによりＰＬＬ回路１０からは８ＦＳＣが、１／
２分周回路１５からは４ＦＳＣが、分周回路１３からは
２倍のＨパルス、同１４からは通常のＨパルスが出力さ
れる。これによりＡ／Ｄ変換回路１９と、ラインメモリ
２０の書き込みクロック（ＷＣＫ）には４ＦＳＣ、書き
込みリセット信号として１／２分周回路１４の出力、読
み出しクロックを８ＦＳＣ、読み出しリセット信号とし
て２Ｈパルスを加えることにより倍速変換がおこなわれ
る。ラインメモリ２１はＮＴＳＣの場合ラインメモリ２
０と同じ動作となる。したがってＮＴＳＣの場合には２
Ｈ遅延することになる。
いて、各構成要素の関係と動作について図２を用いて説
明する。まずＮＴＳＣの場合には、スイッチ２３、２
４、２５はａ側となりＮＴＳＣモードになる。ＰＬＬ回
路１０が動作し分周回路１３には９１０にセットされ
る。これによりＰＬＬ回路１０からは８ＦＳＣが、１／
２分周回路１５からは４ＦＳＣが、分周回路１３からは
２倍のＨパルス、同１４からは通常のＨパルスが出力さ
れる。これによりＡ／Ｄ変換回路１９と、ラインメモリ
２０の書き込みクロック（ＷＣＫ）には４ＦＳＣ、書き
込みリセット信号として１／２分周回路１４の出力、読
み出しクロックを８ＦＳＣ、読み出しリセット信号とし
て２Ｈパルスを加えることにより倍速変換がおこなわれ
る。ラインメモリ２１はＮＴＳＣの場合ラインメモリ２
０と同じ動作となる。したがってＮＴＳＣの場合には２
Ｈ遅延することになる。
【００１２】ＰＡＬの場合には、スイッチ２３、２４、
２５がｂ側になる。そして倍速変換用ラインメモリ２０
にはクロック発生回路（ＰＬＬ回路）１１の出力がそれ
ぞれ入力され、ＮＴＳＣと同様ＰＡＬの倍速変換が行わ
れる。その後ラインメモリ２１には、書き込み側にライ
ンメモリ２０の読み出しと同じ信号が供給され、そのま
ま倍速で書き込まれる。読み出し側は、５／６に落とさ
れたＰＬＬ回路１２のクロックが入り、読み出しリセッ
ト信号も書き込みと同じ分周比である１／１１３５の信
号が加えられ１Ｈ内のクロック数を合わせている。
２５がｂ側になる。そして倍速変換用ラインメモリ２０
にはクロック発生回路（ＰＬＬ回路）１１の出力がそれ
ぞれ入力され、ＮＴＳＣと同様ＰＡＬの倍速変換が行わ
れる。その後ラインメモリ２１には、書き込み側にライ
ンメモリ２０の読み出しと同じ信号が供給され、そのま
ま倍速で書き込まれる。読み出し側は、５／６に落とさ
れたＰＬＬ回路１２のクロックが入り、読み出しリセッ
ト信号も書き込みと同じ分周比である１／１１３５の信
号が加えられ１Ｈ内のクロック数を合わせている。
【００１３】このような動作とすることにより、図２に
示すように水平周期で見れば、３Ｈ単位で倍速に上げ
た、６Ｈのうち１Ｈが読み落とされて５Ｈとなることが
わかる。倍速に上げた場合には２Ｈは同じ内容が繰り返
されるため、５／６で読むと読み落とされた１Ｈの内容
はもう１Ｈ残っており、情報の欠落がないのがわかる。
ＰＡＬ方式を変換した場合の水平同期周波数は２６．０
４ＫHzとなるが、パネルに対してのものとなるため問題
はない。また、使用するクロックは液晶パネルの水平の
画素数に合わせる必要があり、８ＦＳＣの場合は約７５
０画素とし垂直は４８０ラインを前提としている。 （実施例２）以下本発明の第２の実施例の液晶表示装置
について図面を参照しながら説明する。第３図は第２の
実施例の液晶表示装置のブロック図である。図中の構成
要素の１０〜２５は図１と同様のため割愛する。本実施
例の特徴は前記実施例の構成に、第三の５／６クロック
発生回路であるＰＬＬ回路１２、分周回路１６、１／２
分周回路１７の出力を１／３し、３Ｈ周期ごとに分周回
路１８をリセットするリセット回路３１を設けたことに
ある。以上のような構成において、単純に倍速した場合
の１Ｈ当たりのクロック数は図４に示すように１１３５
であるが、５／６で読み出す場合には、その比に応じた
クロックが必要であり、ここでは９４６に分周比を設定
する必要がある。正確には９４５．８３であるが端数は
切り上げている。また、１Ｈ内のクロック数１１３５は
そのまま必要である。したがって、３Ｈ単位で方式変換
が可能であるとすると、クロックの差が一方は９４６×
６＝５６７６、１１３５×５＝５６７５となり１クロッ
ク不足となる。通常は、毎フィールドごとにリセットし
ておけば何等問題無いが、３Ｈ内で動作を完結させるた
めには、３Ｈごとに分周回路１８をリセットすればよ
い。また方式変換の開始位置を毎フィールドごとにずら
すことにより、さらに変換時の画質劣化を低減できるの
は言うまでも無い。ずらす方法についてもフィールドご
とに１Ｈ単位、フィールドごとに２、３、４Ｈ飛びに、
あるいはランダムにすることも可能である。
示すように水平周期で見れば、３Ｈ単位で倍速に上げ
た、６Ｈのうち１Ｈが読み落とされて５Ｈとなることが
わかる。倍速に上げた場合には２Ｈは同じ内容が繰り返
されるため、５／６で読むと読み落とされた１Ｈの内容
はもう１Ｈ残っており、情報の欠落がないのがわかる。
ＰＡＬ方式を変換した場合の水平同期周波数は２６．０
４ＫHzとなるが、パネルに対してのものとなるため問題
はない。また、使用するクロックは液晶パネルの水平の
画素数に合わせる必要があり、８ＦＳＣの場合は約７５
０画素とし垂直は４８０ラインを前提としている。 （実施例２）以下本発明の第２の実施例の液晶表示装置
について図面を参照しながら説明する。第３図は第２の
実施例の液晶表示装置のブロック図である。図中の構成
要素の１０〜２５は図１と同様のため割愛する。本実施
例の特徴は前記実施例の構成に、第三の５／６クロック
発生回路であるＰＬＬ回路１２、分周回路１６、１／２
分周回路１７の出力を１／３し、３Ｈ周期ごとに分周回
路１８をリセットするリセット回路３１を設けたことに
ある。以上のような構成において、単純に倍速した場合
の１Ｈ当たりのクロック数は図４に示すように１１３５
であるが、５／６で読み出す場合には、その比に応じた
クロックが必要であり、ここでは９４６に分周比を設定
する必要がある。正確には９４５．８３であるが端数は
切り上げている。また、１Ｈ内のクロック数１１３５は
そのまま必要である。したがって、３Ｈ単位で方式変換
が可能であるとすると、クロックの差が一方は９４６×
６＝５６７６、１１３５×５＝５６７５となり１クロッ
ク不足となる。通常は、毎フィールドごとにリセットし
ておけば何等問題無いが、３Ｈ内で動作を完結させるた
めには、３Ｈごとに分周回路１８をリセットすればよ
い。また方式変換の開始位置を毎フィールドごとにずら
すことにより、さらに変換時の画質劣化を低減できるの
は言うまでも無い。ずらす方法についてもフィールドご
とに１Ｈ単位、フィールドごとに２、３、４Ｈ飛びに、
あるいはランダムにすることも可能である。
【００１４】
【発明の効果】前記実施例の説明より明らかなように、
画素数が高密度化されてＶＧＡ並みとなってくると液晶
の駆動方法としては倍速ノンインターレス方式になって
行くことが考えられるが、その場合、ＰＡＬ−ＮＴＳＣ
変換方式も本発明を用いれば５／６の変換回路を付加す
るだけで実現でき、かつ、情報の欠落を無くすことがで
き画質の劣化を防ぐことができる。
画素数が高密度化されてＶＧＡ並みとなってくると液晶
の駆動方法としては倍速ノンインターレス方式になって
行くことが考えられるが、その場合、ＰＡＬ−ＮＴＳＣ
変換方式も本発明を用いれば５／６の変換回路を付加す
るだけで実現でき、かつ、情報の欠落を無くすことがで
き画質の劣化を防ぐことができる。
【図１】第１の実施例の液晶表示装置における方式変換
部のブロック図
部のブロック図
【図２】同方式変換部における方式変換タイミング図
【図３】第２の実施例の液晶表示装置における方式変換
部のブロック図
部のブロック図
【図４】同方式変換部における方式変換タイミング図
【図５】従来の液晶表示装置のブロック図
【図６】従来の方式変換部のブロック図
【図７】同方式変換部の間引きによる方式変換のタイミ
ング図
ング図
【図８】走査線間引きの概略図
１０ ＰＬＬ回路 １１ クロック発生回路（ＰＬＬ２） １２ ＰＬＬ回路（２） １３ 分周回路 １４ 分周回路 １５ 分周回路 １６ 分周回路 １７ 分周回路 １８ Ｈパルス生成回路 １９ Ａ／Ｄ変換回路 ２０ ラインメモリ（１） ２１ ラインメモリ（２） ２２ Ｄ／Ａ変換回路 ２３ 切換えスイッチ ２４ 切換えスイッチ ２５ スイッチ
Claims (3)
- 【請求項１】 ＮＴＳＣ方式を受信表示するに必要な第
一のクロック発生回路を有し、ラインメモリを用いた倍
速走査方式の表示形態を取るに必要なメモリ制御回路を
有した液晶表示装置であって、他のテレビジョン方式を
受信表示するに際し、他のテレビジョン方式を受信する
に必要な第二のクロック発生手段とそのラインメモリ制
御手段を有するとともに、ＮＴＳＣ方式と他の方式の走
査線数との比に応じたクロックを発生する第三のクロッ
ク発生手段と前記第三のクロック発生手段からのクロッ
クを受けて、前記ラインメモリ制御手段と同様の機能を
有する第二のラインメモリ制御手段と前記ラインメモリ
により倍速に変換された映像信号を倍速で書き込むとと
もに、前記第三のクロック発生手段からのクロックを受
けた第二のラインメモリ制御手段からの制御信号により
読み出される第二のラインメモリを有し、他のテレビジ
ョン方式とＮＴＳＣ方式の映像を表示するようにした液
晶表示装置。 - 【請求項２】 ＮＴＳＣ方式と他のテレビジョン方式の
走査線数との比に応じた水平周期毎に第二のメモリ制御
回路をリセットするようにしたことを特徴とする請求項
１記載の液晶表示装置。 - 【請求項３】 それぞれのモードにおいて、ＮＴＳＣ方
式を受像しているときには他の方式の、他の方式を受像
しているときはＮＴＳＣのクロック回路の動作を停止さ
せることを特徴とする請求項１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020094A JPH0856322A (ja) | 1994-08-12 | 1994-08-12 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020094A JPH0856322A (ja) | 1994-08-12 | 1994-08-12 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856322A true JPH0856322A (ja) | 1996-02-27 |
Family
ID=16254126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19020094A Pending JPH0856322A (ja) | 1994-08-12 | 1994-08-12 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003083808A1 (en) * | 2002-04-02 | 2003-10-09 | Kunjin Jo | A multi board system using liquid crystal display |
| JP2005215129A (ja) * | 2004-01-28 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
-
1994
- 1994-08-12 JP JP19020094A patent/JPH0856322A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003083808A1 (en) * | 2002-04-02 | 2003-10-09 | Kunjin Jo | A multi board system using liquid crystal display |
| JP2005215129A (ja) * | 2004-01-28 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP4608889B2 (ja) * | 2004-01-28 | 2011-01-12 | パナソニック株式会社 | 液晶表示装置 |
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