JPH08171364A

JPH08171364A - 液晶駆動装置

Info

Publication number: JPH08171364A
Application number: JP6312811A
Authority: JP
Inventors: Kazuya Morimitsu; 和也森光
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-12-16
Filing date: 1994-12-16
Publication date: 1996-07-02

Abstract

(57)【要約】【目的】従来の液晶駆動装置で用いるノンインターレー
ス変換回路で使用するＲＧＢ信号用ラインメモリのメモ
リ容量を低減する。【構成】従来の構成に帯域制限フィルタ回路１０８と間
引き処理回路１１０をラインメモリ１０４〜１０６の前
段に設け、ラインメモリ１０４〜１０６に入力する信号
のレートを１／２以下にしメモリ容量を低減する。ライ
ンメモリ１０４〜１０６からの読み出しはメモリ書き込
みの２倍のレートで行われる。メモリ出力後に補間処理
回路１１１によりデータを補間し、信号レートを間引き
処理前の状態と同一にして液晶表示パネル１１２にＲＧ
Ｂデータを送り表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像表示装置に用いら
れ、インターレースの映像信号をノンインターレースの
映像信号に変換して表示するノンインターレース変換回
路を有する液晶駆動装置に関する。

【０００２】

【従来の技術】近年、インターレースの映像信号からノ
ンインターレースの映像信号への変換はＥＤＴＶ方式、
スキャンコンバーター、また、パソコン用モニター、マ
ルチスキャンモニターなどで採用されている。ＥＤＴＶ
方式やスキャンコンバータなどは、従来のインターレー
ス画像信号（たとえばＮＴＳＣ信号）に対してさらに高
画質化を行ったものであり、ビデオプロジェクターやテ
レビの大画面化には特に効果的である。ノンインターレ
ース変換を採用している目的は、通常のインターレース
信号をそのまま走査したのではインターラインフリッ
カ、ラインクローリングなどのインターレース妨害や走
査線の荒さが目立ち、画質が粗になり画質劣化の原因と
なっている点を解決するために行われる。ＮＴＳＣ標準
ビデオ信号の場合、水平同期周波数は１５．７ＫＨｚで
あり、ノンインターレース信号の場合は水平同期周波数
の２倍の３１．５ＫＨｚの周波数に走査線数を倍増させ
て走査する。

【０００３】走査線数を倍増するためには入力信号をラ
インメモリ、およびフィールドメモリやフレームメモリ
を用いて読みだし、クロックを書き込みクロックの２倍
に設定し、２倍の速度でデータを出力することにより行
われている。

【０００４】従来、液晶駆動装置は液晶の性質、すなわ
ち各フレームごとに極性の反転する交流信号で駆動した
り、液晶のドライブ方法によってインターレース表示を
おこなうと、ＣＲＴと比較してフリッカによる画面のち
らつきが大きく、画質がかなり劣化する。そこで液晶駆
動装置は入力画像データに対してラインメモリ、フィー
ルドやフレームメモリを用いて読み出し、クロックを書
き込みクロックの２倍に設定し、２倍の速度でデータを
読み出す。信号データに応じて水平同期周波数の出力を
入力周波数の２倍にする。すなわちノンインターレース
変換を行って走査線を２倍にしている。液晶表示はその
２倍の走査線を用いて液晶を駆動している。液晶表示に
使われる信号はＲＧＢ信号を用いて行われるために、各
ＲＧＢ信号に対してノンインターレース変換を行う。液
晶表示においてはノンインターレース変換をＲＧＢ各信
号に対して行うために、ラインメモリ、フィールドやフ
レームメモリが最低でも各ＲＧＢ信号分のメモリ容量は
必要になる。

【０００５】図５に従来の回路構成図を示す。図５はラ
インメモリを用いてノンインターレース変換を行う場合
を示す。図５は、本発明に最も近い従来技術例として文
献名「ノンインターレース変換回路：特開平02-21786号
公報」に記載のものであり、、以下にそのノンインター
レース変換を行う走査線変換処理に関して説明する。図
５において５０１はＲ信号の入力端子、５０２はＧ信号
の入力端子、５０３はＢ信号の入力端子である。そして
ＲＧＢ入力信号各々に対してラインメモリ５０４、５０
５、５０６を有し、ＲＧＢ各々の入力信号を倍速制御回
路５０７を用いてデータ信号と同期信号を倍走査するこ
とによりＬＣＰパネル表示装置５０９（ＬＣＤパネルモ
ジュール）にデータを転送することにより液晶を駆動す
る。

【０００６】前記ラインメモリ５０４〜５０６の読み出
しクロックは書き込みクロック数の２倍の関係にあり、
ノンインターレース変換を行うために、前述したクロッ
クの出力やラインメモリをコントロールするための制御
を倍速制御回路５０７で行う。ＬＣＤ(Liquid_Crystal_
Display)パネル表示装置５０９は倍速変換されたＲＧＢ
信号及び同期信号を用いて、液晶のＲＧＢ各画素にドラ
イブ駆動することにより画面に表示する。５０８は走査
線変換処理部のブロックを示す。この走査線変換処理部
５０８でノンインターレース変換処理および倍速コント
ロールを行う。

【０００７】前記走査線変換処理部５０８の内部動作を
図６に示す。図６は、従来の構成図を用いた場合のノン
インターレース変換を行う処理プロセスを示す。入力ビ
デオ信号として標準ＮＴＳＣ信号を用いた場合の処理
を、以下順番に説明する。図６の(a) 〜(d) はラインメ
モリへの書き込み処理に関してであり、図６の(e) 〜
(h) はラインメモリからの読みだし処理に関する。

【０００８】まずラインメモリへの書き込み処理に関し
て説明する。図６(a) は入力水平同期信号（以下ＨＤと
呼ぶ）であり、ＮＴＳＣ信号の場合にはＨＤは１５．７
ＫＨｚである。図６(b) はラインメモリへのデータの書
き込みを制御するためのイネーブル（以下ＥＮと呼ぶ）
信号である。ＥＮ信号はＨＤ信号の周期と同一であり、
入力ＲＧＢデータのサンプル数および有効画素数に応じ
てＥＮの幅を制御する。また、表示領域やＨＤのタイミ
ングに応じてＥＮのスタート位置、およびタイミングを
制御する。図６(c) はＲＧＢデータのサンプリングクロ
ック（以下ＣＫと呼ぶ）であり、図６(d) はＣＫによっ
てサンプリングした入力データを示す。入力データはＲ
ＧＢ各信号に存在し、ＲＧＢの各々のタイミングは同一
であるがデータの振幅値はＲＧＢ各々異なる。たとえば
サンプリング周波数が１２．５ＭＨｚであれば、一水平
同期信号区間のサンプル数は１２．５ＭＨｚ／１５．７
ＫＨｚ＝７９６サンプル数存在することになる。

【０００９】次にラインメモリからの読み出し処理に関
して説明する。図６(e) は、図６(a) のＨＤ信号を基準
としてＨＤ信号の２倍の走査を行う同期信号（以下ＨＤ
２と呼ぶ）である。ＮＴＳＣ信号の場合には、ＨＤ＝１
５．７ＫＨｚであるために２倍の走査ではＨＤ２＝２＊
ＨＤ＝３１．４ＫＨｚとなる。図６(f) は読み出しデー
タを制御するためのイネーブル（以下ＥＮ２と呼ぶ）信
号である。ＥＮ２信号はＨＤ２信号の周期と同一であ
り、出力ＲＧＢデータのサンプル数および有効表示画素
数に応じてＥＮ２の幅を制御する。図６(g) はデータを
倍速で読み出すためのクロック（以下ＣＫ２と呼ぶ）で
あり、ラインメモリへの書き込みクロックを図６(c) で
説明したようにＣＫ＝１２．５ＭＨｚの２倍であるＣＫ
２＝２５ＭＨｚで読み出すことになる。読み出されたデ
ータは、図６(h) に示すようにクロックがＣＫ２のレー
トで出力される。以上のプロセスによりノンインターレ
ース変換された信号が出力される。出力信号はＲＧＢ信
号に対してそれぞれ処理され、ＥＮ信号やＨＤ信号を含
めた同期信号とともにＬＣＤパネルモジュールに送られ
る。

【００１０】一般的にサンプリング数をｆs 、不要な部
分の数をｆv 、水平同期周波数をｆH 、量子化ビット数
をm 、使用個数をn とすれば必要メモリ容量Ｒ(ヒ゛ット
数) は次の式で表される。

【００１１】Ｒ＝( ｆs −ｆv)／ｆh ×m ×n 上記の式を用いて具体的に必要なラインメモリの容量を
計算する。上記説明したようにＮＴＳＣ画像データをＲ
ＧＢ復調して得られたＲＧＢデータをＣＫ＝１２．５Ｍ
Ｈｚでラインメモリに書き込み、ＣＫ２＝２５ＭＨｚで
ラインメモリから読み出す倍速変換走査を行った場合に
は、一水平同期期間内のサンプル数は前述したように７
９６サンプル存在する。液晶表示画面の水平方向の表示
ドットが６４０個であれば、一水平同期期間の有効画素
数は７９６サンプルの内、６４０サンプルである。８ビ
ット量子化を行った場合には６４０サンプル×８ビット
＝５，１２０ビットのラインメモリが必要になる。

【００１２】ＲＧＢ信号に対して各々用いるために走査
線変換処理全体として使用するメモリ容量は６４０サンプル×８ビット×３ｃｈ＝１５，３６０ビッ
ト以上のラインメモリが最低でも必要になる。

【００１３】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、書き込み用のクロック周波数により得ら
れる水平サンプル数と量子化レベルにより得られるサン
プル数とに応じたラインメモリの容量が必要となり、各
ＲＧＢ信号に応じてラインメモリをそれぞれ適応してい
るためにメモリ容量が大きくなると言う欠点が存在して
いる。ラインメモリの容量は、ＲＧＢ各々の信号に対し
て一水平同期信号区間の信号をサンプリングされるデー
タ量に比例して増大する。したがってサンプリング周波
数が増化すると、ラインメモリの容量がサンプルされる
データ量に応じて増加する。

【００１４】本発明は前記従来の問題に留意し、ノンイ
ンターレース変換回路で使用するＲＧＢ信号用ラインメ
モリおよびフィールドメモリのメモリ容量を低減できる
液晶駆動装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は倍速走査線変換
で使用するラインメモリの容量を低減するために、倍速
変換を行う前に入力信号データに対して時間的な間引き
処理を行い、ラインメモリに入力するデータのクロック
レートを間引いた周波数と同等にする。このクロックを
用いて倍速変換用の書き込みクロックとする。読み出し
クロックは書き込みクロックの２倍とする点は従来と同
等である。すなわち、読み出すデータは書き込みデータ
が間引かれている分レートが低下しているために、読み
出しクロック周波数もレートが低下する。これによって
クロックレートが従来処理よりデータの間引き数に応じ
て低減するために、ラインメモリ容量も間引き数に応じ
て減少する。これらのプロセスはＲＧＢ各々の信号に対
して同様の方法で同時タイミングで処理される。

【００１６】さらに具体的に説明する。以下の場合はサ
ンプリングデータのレートを１／２に帯域制限する場合
に関して述べる。倍速走査線変換部で使用するラインメ
モリへの入力ＲＧＢ信号データを、サンプリング周波数
の１／２の周波数のレートに帯域制限フィルタを導入す
ることにより帯域制限し、各ＲＧＢ信号データをサンプ
リング周波数の１／２のレートのデータに時間的な間引
きを行う。間引き処理後の各ＲＧＢ信号データは、サン
プリング周波数の１／２のレートに間引く。間引かれた
信号は次のラインメモリに入力される。入力されるライ
ンメモリへは、間引かれたデータのレートに応じて書き
込みクロックを１／２にする。すなわち、ラインメモリ
の書き込みクロックをサンプリング周波数の１／２に設
定する。周波数の１／２化は、マスタークロック周波数
を分周することにより得られる。ラインメモリの読み出
しクロックは書き込みクロックの２倍であり、２倍のク
ロックを用いてデータを読み出す。出力データは１／２
のレートに間引かれており、間引かれたデータは、出力
データを補間することによってデータをＬＣＤパネルの
周波数レートに変換して処理する。補間処理は間引き処
理前のデータに復元するために行うものであり、完全復
元は帯域制限フィルタの精度により決まる。フィルタの
精度はフィルタの段数や規模に比例する。この補間フィ
ルタは間引き処理をする前の信号データに復元するため
に必要であり、精度を必要としない場合、すなわちＬＣ
Ｄパネルが小型である場合や画質を必要としない場合に
は、補間処理や補間フィルタは不要である。

【００１７】以上は、１／２間引き処理に関して記述し
たが、ＲＧＢ信号の各周波数帯域幅が約４．５ＭＨz で
あるために、この周波数帯域を満足すればサンプリング
周波数に依存して間引く比率を大きくすることが可能で
ある。すなわち、普遍的にはサンプリング周波数が１／
２間引きを行った周波数の２倍、４倍、８倍・・・とな
れば間引く比率は１／４倍、１／８倍、１／１６倍・・
・と大きく設定可能になる。サンプリング周波数がｎ倍
になれば、間引く比率は１／（２ⁿ ）になる。現実的な
解としては間引き比率は１／４倍程度であり、間引く比
率が大きくなればなるほど、構成する帯域制限フィルタ
の段数や間引き処理に費やす回路規模が大きくなる。

【００１８】サンプリング数が大きくなればなるほどラ
インメモリで使用する容量がサンプリング周波数に応じ
て増大するが、メモリの容量が周波数の整数倍で増加す
るために、メモリ容量の増加量と比較して帯域制限フィ
ルタや間引き処理、補間処理回路規模の増加量は、遅延
素子が増加するだけで基本構成は変わらないために少な
くて構成可能となる。帯域制限フィルタや間引き処理、
補間処理で費やす論理回路規模は、ラインメモリで使用
するメモリ容量と比較して安価に構成可能である。

【００１９】

【作用】本発明は上記した構成により、サンプリング周
波数ｆsのレートでサンプリングされたＲＧＢデータ
は、帯域制限フィルタによりフィルタリングされてその
後間引き処理を行う。間引処理後に倍速変換用のライン
メモリを用いてデータを書き込みクロックに対応して書
き込み、書き込みクロックの２倍速のクロックを用いて
ラインメモリからデータを読み出す。前述したようにデ
ータ間引きを１／２に設定した場合に関して、以下具体
的な動作を説明する。サンプリング周波数ｆs のレート
でサンプリングされたＲＧＢデータ信号は、帯域制限フ
ィルタによりＲＧＢデータをｆs ／２の帯域に制限さ
れ、その後間引き処理によりデータを１／２に間引く。
間引かれたデータは、ｆs ／２のクロックレートで処理
されてラインメモリに書き込む。ラインメモリの書き込
みクロックはｆs ／２でラインメモリにデータを書き込
む。データの読み出しは書き込みクロックの２倍で行わ
れる。すなわち、ｆs のクロックレートでＲＧＢ信号デ
ータは倍速変換される。液晶を駆動するためのクロック
レートは２ｆs であるために、補間処理によってｆs の
クロックレートのＲＧＢデータ信号を２ｆs のクロック
レートに復元する。そのときの補間処理により補間され
たデータのクロック周波数は２ｆs である。倍速走査を
行うためにラインメモリに入力されるＲＧＢデータ信号
の各帯域幅は約４. ５ＭＨz 以下であるために、入力Ｒ
ＧＢ信号データを1/2 のレートにデータを間引くために
は、サンプリング周波数は４．５ＭＨz の２倍以上は必
要である。すなわち、９ＭＨz 以上のサンプリング周波
数が必要とされる。もし９ＭＨz 以下の周波数であると
１／２に間引いた場合は折り返し歪みが発生する。

【００２０】以上によりラインメモリへのデータ書き込
みクロックレートが１／２になるために、ＲＧＢデータ
信号各々が１／２になる。クロック周波数が前述したサ
ンプリング周波数の２倍、すなわち２ｆs になれば、間
引き処理は従来の１／４に帯域制限することが可能であ
り、データレートを１／４に間引く処理を行う。１／４
に間引く処理は帯域制限フィルターの段数を１／２間引
きの２倍に拡張するために加算器の数は増えないが、遅
延素子の数が２倍に増えるのみで構成可能になる。した
がって間引き処理が１／８に間引き処理されると、フィ
ルタを構成する遅延素子の数が１／２間引き処理の場合
と比較して４倍必要となるが、加算器の数や基本的な構
成は１／２間引き処理と同等であるために、メモリの容
量が増える割合と比較して小さい。

【００２１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例である液晶
駆動装置の構成ブロック図を示す。一実施例の構成の具
体的説明として標準的なＮＴＳＣ信号を入力し、ＲＧＢ
信号に復調された信号を用いて１／２に信号レートを間
引く場合に関して以下順番に説明する。まず液晶駆動装
置の構成から順番に説明を行う。１０１はＲ信号入力端
子であり、１０２はＧ信号入力端子、１０３はＢ信号入
力端子である。１０８は帯域制限フィルタ回路であり、
ＲＧＢ入力信号それぞれに対して帯域制限を行うことに
より間引きレートを決める。１０７は倍速制御回路であ
る。１０４は倍速制御回路１０７を用いてメモリの書き
込みと読み出しを制御するためのラインメモリ１であ
り、１０５は１０４のラインメモリ１と同等の動作を行
うラインメモリ２であり、１０６は１０４のラインメモ
リ１と同等の動作を行うためのラインメモリ３である。
１１１はラインメモリ１、２、３を受けて補間する補間
処理回路であり、倍速変換後のデータを補間する。１１
２はＬＣＤパネルモジュールであり、ＲＧＢ処理された
データをそれぞれ表示する。１０９は１０４のラインメ
モリ１、１０５のラインメモリ２、１０６のラインメモ
リ３や１０７の倍速制御変換回路を含めた倍速走査線変
換部である。

【００２２】図２は本発明の他の実施例である液晶駆動
装置の構成ブロック図を示す。図２はフィールドメモリ
またはフレームメモリを用いた構成で、その具体的説明
として標準的なＮＴＳＣ信号を入力し、ＲＧＢ信号に復
調された信号を用いて、１／２に信号レートを間引く場
合に関して以下順番に説明する。まず液晶駆動装置の構
成から順番に説明を行う。２０１はＲ信号入力端子であ
り、２０２はＧ信号入力端子、２０３はＢ信号入力端子
である。２０８は帯域制限フィルタ回路であり、ＲＧＢ
入力信号それぞれに対して帯域制限を行うことにより間
引きレートを決める。２０７は倍速制御回路である。２
０４は倍速制御回路２０７を用いてメモリの書き込みと
読み出しを制御するためのフィールドまたはフレームメ
モリ１であり、２０５は２０４のフレームメモリ１と同
等の動作を行うフィールドまたはフレームメモリ２であ
り、２０６は２０４のフレームメモリ１と同等の動作を
行うためのフレームメモリ３である。１１１はフィール
ドまたはフレームメモリ１、２、３を受けて補間処理す
る補間処理回路であり、倍速変換後のデータを補間す
る。１１２はＬＣＤパネルモジュールであり、ＲＧＢ処
理されたデータをそれぞれ表示する。２０９は１０４の
ラインメモリ１、１０５のラインメモリ２、１０６のラ
インメモリ３や２０７の倍速制御変換回路を含めた倍速
走査線変換部である。

【００２３】図３(a) は図１の帯域制限フィルタ回路１
０８を具体的に示したものであり、図３(a) の中で３０
１は加算器を表し、図３(a) の３０２はクロックレート
幅の遅延を行う遅延素子であり、この回路で入力データ
信号と遅延信号との加算を行う。この帯域制限フィルタ
は３０１の加算器と３０２の遅延素子により構成され
る。

【００２４】この構成を用いて各ＲＧＢ信号に対して用
いられる。図３(b) に帯域制限フィルタの特性図を示
す。この図ではサンプリング周波数をｆs とすると、フ
ィルタ特性の極は１/ ２・ｆｓとなる。図３の(c) はデ
ータを間引く前に帯域制限される信号プロセスを示す。
クロック周波数に同期してデータを出力し、前後のデー
タを加算して平均することにより得られる信号データを
時系列に表している。信号データに関しては、基本的に
は前後のデータを加算して、平均することにより帯域制
限される。

【００２５】図４(a) は間引き処理回路の具体的な例で
あり、図４(a) の中で４０１は遅延素子であり、図４
(a) の中で４０２は選択素子である。図４(a) の構成の
中で入力信号に対して入力信号を切り換える選択素子と
選択出力後に遅延素子によりクロックレート分遅延した
信号とを切り換えることにより出力信号を得る。図４
(b) はクロックとデータとのタイミングを示すタイミン
グチャートである。クロック（ＣＫ）と分周クロック
（ＣＫ２）とを用いてデータを間引き出力するための入
力データ（ＩＮ）と間引き出力データ（ＯＵＴ）であ
る。出力データは入力データとの分周により得られる。

【００２６】上記した本実施例は入力データのサンプリ
ング数がＲＧＢ信号の帯域幅の２倍以上ある（９ＭＨz
以上）場合には、１／２間引き処理が可能である。１／
２分周による間引き処理を行う場合の説明ではあるが、
入力データのサンプリング数がＲＧＢの信号帯域の４倍
（９ＭＨz ）以上の場合には、１／２分周による間引き
処理と１／４分周による間引き処理が可能である。１／
４分周する場合には図３(a) および図４(a) に示す構成
の中で、遅延素子が１／２分周の構成と比較して２倍に
なる構成となる。加算器や選択器は一定で増加しない。
入力データのサンプリング数が８倍になる場合には、デ
ータの間引きは１／２、１／４、１／８間引きが可能と
なる。一般的にはサンプリング周波数がｎ倍になれば、
１／ｎの間引き処理まで可能となる。

【００２７】

【発明の効果】以上の実施例の説明より明らかなよう
に、本発明はＲＧＢ信号の各々に対してラインメモリお
よびフィールドメモリ、フレームメモリの前に帯域制限
フィルタを入れて間引き処理を行うので、従来と同等の
性能をメモリ容量が従来の１／２の容量で液晶駆動装置
を実現可能になる。また、帯域制限フィルタ回路や間引
き処理回路は百数十ゲート程度の規模の容量で安易に構
成構成可能であるために、回路規模の増加に費やす費用
は少なく、メモリ容量の低減による費用が大きいために
液晶駆動装置に費やす費用は低減する。

【図面の簡単な説明】

【図１】本発明の一実施例のラインメモリを用いた液晶
駆動装置の構成図

【図２】本発明の他の実施例のフィールドメモリを用い
た液晶駆動装置の構成図

【図３】帯域制限フィルタ回路の構成図と特性図および
タイミング図

【図４】間引き処理回路の構成図とタイミング図

【図５】従来の液晶駆動装置の構成図

【図６】従来の液晶駆動装置のタイミング図

【符号の説明】１０４、１０５、１０６ラインメモリ手段１０７ラインメモリ倍速制御回路１０８帯域制限フィルタ回路１０９ラインメモリ用走査線変換処理部１１０間引き処理回路１１１補間処理回路１１２液晶表示手段２０４、２０５、２０６フィールドメモリ手段２０７フィールドメモリ用倍速変換回路２０９フィールドメモリ用走査線変換処理部

Claims

【特許請求の範囲】

【請求項１】ＲＧＢ入力信号に対して各々の信号に対
して、帯域制限を行うための帯域制限フィルタ回路と、前記帯域制限フィルタ回路を受けて帯域制限されたＲＧ
Ｂ信号各々に対して信号データの間引き処理を行うため
の間引き処理回路と、前記間引き処理回路により間引かれたＲＧＢ信号に対し
て映像信号データを倍速変換するためのラインメモリ手
段と、前記倍速変換するためのラインメモリ手段において、前
記ラインメモリ手段を受けて信号データの書き込みと読
み出しとを制御するためのラインメモリ制御回路と、前記ラインメモリによる倍速変換出力を受けて、ＲＧＢ
信号各々に対してデータの補間を行うための補間処理回
路と、液晶パネルに表示するための液晶表示手段よりな
る液晶駆動装置。
【請求項２】ＲＧＢ入力信号に対して各々の信号に対
して、帯域制限を行うための帯域制限フィルタ回路と、前記帯域制限フィルタ回路を受けて帯域制限されたＲＧ
Ｂ信号各々に対して信号データの間引き処理を行うため
の間引き処理回路と、前記間引き処理回路を受けて間引かれたＲＧＢ信号に対
して各々の信号データを倍速変換するためのラインメモ
リ手段と、前記間引き処理回路を受けて間引かれたＲＧＢ信号に対
して各々の信号データを倍速変換するためのフィールド
メモリ手段と、前記ラインメモリ手段と前記フィールドメモリ手段への
信号データの書き込みと読み出し、および前記選択回路
とを制御するためのフィールドメモリ制御回路と、前記選択回路を受けて、ＲＧＢ信号各々に対してデータ
の補間を行うための補間処理回路と、液晶パネルに表示
するための液晶表示手段よりなる液晶駆動装置。
【請求項３】請求項２において、信号データの倍速変
換するラインメモリをもたずに倍速変換するフィールド
メモリ手段のみを有し、フィールドメモリの空き領域を
利用してフィールドメモリへの書き込みと読み出しとを
制御するフィールドメモリ制御回路を備えた液晶駆動装
置。