KR100420744B1 - 라인수변환방법및화상디스플레이장치 - Google Patents

라인수변환방법및화상디스플레이장치 Download PDF

Info

Publication number
KR100420744B1
KR100420744B1 KR1019970700183A KR19970700183A KR100420744B1 KR 100420744 B1 KR100420744 B1 KR 100420744B1 KR 1019970700183 A KR1019970700183 A KR 1019970700183A KR 19970700183 A KR19970700183 A KR 19970700183A KR 100420744 B1 KR100420744 B1 KR 100420744B1
Authority
KR
South Korea
Prior art keywords
lines
video
rgb
interlaced
pair
Prior art date
Application number
KR1019970700183A
Other languages
English (en)
Other versions
KR970705309A (ko
Inventor
마리우스 요제프 마리아 칼만 헨드리쿠스
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR970705309A publication Critical patent/KR970705309A/ko
Application granted granted Critical
Publication of KR100420744B1 publication Critical patent/KR100420744B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/012—Conversion between an interlaced and a progressive signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0229—De-interlacing

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Television Systems (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Feeding And Guiding Record Carriers (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 제 1 디스플레이 라인 수를 갖는 비-인터레이스된 디스플레이 스크린에 필드당 제 2 비디오 라인 수를 갖는 인터레이스된 비디오 신호(RGB-1)가 인가되는 화상 디스플레이 장치에 관한 것으로, 상기 제 1 라인 수는 상기 제 2 라인 수를 초과하지만, 상기 제 2 라인 수의 두 배 미만이다. 제 1의 라인 메모리 장치(F1)는 비디오 신호(RGB-1)의 라인 수를 두 배로 하기 위해 사용된다. 제 2 및 제 3의 라인 메모리 장치(F2,F3) 각각은 라인 수가 두 배로 된 비디오 신호의 비디오 라인을 수신하고, 제 1 디스플레이 라인의 수에 대응하는 감소된 비율로 한 쌍의 비디오 라인(RGB*, RGB**)을 제공한다. 보간기(7)는 제 2 및 제 3의 라인 메모리 장치(F2,F3)로부터 수신된 한 쌍의 비디오 라인(RGB*, RGB**)에 응답하여 제 1 디스플레이 라인 수(RGB-2)를 디스플레이에 제공한다.

Description

라인 수 변환 방법 및 화상 디스플레이 장치{Image display apparatus with line number conversion}
미국 특허 출원 제 5,301,031 호는 디스플레이될 주사 라인들의 수를, 작은 수의 주사 라인들을 갖는 액정 패널과 같은 매트릭스 디스플레이 패널 상에 수용될 수 있는 수로 변환하기 위한 주사 변환 디스플레이 장치를 개시하고 있다. 이 장치는 입력 비디오 신호와 동기하여 제어 신호들을 발생하는 제어 회로와, 각각이 제어 회로에 의해 동작되는 시프트 레지스터(shift resister)를 포함하는 수평 및 수직 주사 회로들과, 주사 회로들에 의해 선택적으로 구동되는 픽셀들의 매트릭스 배열이 형성되는 디스플레이 패널을 포함한다.
이 장치는 수직 시프트 클럭들을 추출하도록 수직 주사 회로의 유효 주사 기간내 어떤 간격에서 수직 시프트 레지스터의 동작을 정지시키는 회로를 더 포함하고, 이에 의해, 비디오 신호의 유효 디스플레이 기간 내에 수직 시프트 클럭들을제거하고, 이에 의해, 주사 라인들을 주기적으로 추출한다. 이 공지된 장치는 이러한 수직 시프트 클럭들의 주기적인 제거 및 주사 라인들의 추출을 허용하지 않는 디스플레이 패널과는 함께 동작할 수 없다.
미국 특허 출원 제 5,381,182 호는 인터레이스된 비디오 신호를, LCD 플랫 패널에 적당한 비-인터레이스된 비디오 신호로 변환하기 위한 전자 인터페이스를 개시하고 있다. 아날로그 보간기 방식이 이용되는데, 여기서, 인입 비디오 주사 라인에서 이용 가능한 정보는 지연 및 샘플링되고, 출력 신호들은 샘플링된 입력과 실제 및 보간된 주사 라인 신호들 사이의 보간에 의해 작성된다. 그 후, 상기 출력 신호들은 플랫 패널의 주사 라인의 수평 해상도에 대응하는 주파수를 갖는 통합된(integrated) 순차의 비-인터레이스된 출력 신호로 변환된다.
유럽 특허 제 608 092 A2 호는 인터레이스된 비디오 신호들의 스케일링 방법을 개시하고 있는데, 여기서, 하나의 프레임내의 1 필드의 보간은 동일한 필드 및 이 동일한 프레임내의 반대 필드로부터 유도된다. 제 1 필드내의 보간된 라인은 제 1 필드내의 두 개 또는 그 이상의 인접 라인들의 가중된 평균에 제 2 필드내의 두 개 또는 그 이상의 라인들--이들 라인 중 하나는 제 1 필드내의 보간된 라인과 상호-위치(co-sited)됨--의 가중된 평균이 더해져 형성되어 제 1 필드가 제 1 순차 화상으로 변환된다. 제 2 필드는 유사한 방법으로 제 2 순차 화상으로 변환된다. 그후, 제 1 및 제 2 순차 화상들은 미리 결정된 재-샘플링 비율 m/n(m 및 n은 정수들이고, n은 m 입력 샘플들 중 출력 샘플들의 수를 나타냄)에 따라 수직으로 재-샘플링된다. 반대 필드내의 라인들을 필터링하기 위한 가중치들의 합은 제로이다.
본 발명은 비-인터레이스된 디스플레이 스크린(non-interlaced display screen) 및 인터레이스된 비디오 신호(interlaced video signal)를 상기 비-인터레이스된 디스플레이 스크린에 인가하기 위한 수단을 갖는 화상 디스플레이 장치와, 이러한 화상 디스플레이 장치에 이용하기 위한 라인 수 변환 방법에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 대한 기본 블록도.
도 2는 도 1의 실시예를 설명하는 시간도.
도 3은 도 1의 실시예에서 라인 수 변환이 어떻게 수행되는지를 나타내는 도면.
본 발명의 목적은, 특히, 종래의 기술의 문제점을 해소한 화상 디스플레이 장치를 제공하는 것이다. 이러한 목적을 위해, 본 발명의 제 1 관점은 청구항 1에 정의된 바와 같은 라인 수 변환 방법을 제공한다. 본 발명의 제 2의 관점은 청구항 3에 정의된 바와 같은 화상 디스플레이 장치를 제공한다.
본 발명의 바람직한 실시예는 제 1 디스플레이 라인 수를 갖는 비-인터레이스된 디스플레이 스크린에 필드당 제 2 비디오 라인 수를 갖는 인터레이스된 비디오 신호가 인가되는 장치에 관한 것으로, 상기 제 1 라인 수는 상기 제 2 라인 수를 초과하지만, 상기 제 2 라인 수의 두 배 미만이다. 제 1의 라인 메모리 장치는 비디오 신호의 라인 수를 두 배로 하기 위해 사용된다. 제 2 및 제 3의 라인 메모리 장치 각각은 라인 수가 두 배로 된 비디오 신호의 비디오 라인들을 수신하고, 제 1 디스플레이 라인 수에 대응하는 감소된 비율로 한 쌍의 비디오 라인들을 제공한다. 보간기(interpolator)는 제 2 및 제 3의 라인 메모리 장치로부터 수신된 한 쌍의 비디오 라인들에 응답하여 제 1 디스플레이 라인 수를 디스플레이에 제공한다. 본 발명은, 종래 기술에서와 같은 행 주사(row scan)의 중단 없이 디스플레이 라인들이 매트릭스 디스플레이 상에 연속적으로 인가되도록, 575개의 활성 인터레이스된 비디오 라인들을 갖는 PAL 신호들을 480개의 비-인터레이스된 비디오 라인들을 갖는 VGA 신호용으로 설계된 액정 매트릭스 디스플레이 상에서 디스플레이하는데 유리하게 사용될 수 있다.
본 발명의 상기 특징 및 다른 특징들은 이하 설명되는 실시예들을 참조하여명백해질 것이다.
도 1에 도시된 실시예에 있어서, 적색, 녹색 또는 청색의 입력 신호(RGB-1)(도 2의 첫 번째 행에 도시됨)는 A/D 변환기(1)에 인가되고, 그 디지탈화된 출력 신호는 입력 신호의 라인율(line rate)을 두 배로 하는 제 1의 라인 메모리 장치(F1)에 제공된다. 라인 메모리 장치(F1)의 출력 신호(F1-O)(도 2의 두 번째 행에 도시됨)는 제 2 및 제 3의 라인 메모리 장치(F2, F3)에 인가되는데, 이 라인 메모리 장치(F2, F3)는, 도 2의 세 번째 행[제 2의 라인 메모리 장치(F2)에 의해 판독되는 신호(F2-I)] 및 네 번째 행[제 3의 라인 메모리 장치(F3)에 의해 판독되는 신호(F3-I)]에서 나타나는 바와 같이, 신호(F1-O)의 교호 비디오 라인들(alternating video lines)을 판독한다. 제 2 및 제 3의 라인 메모리 장치(F2, F3)는, 도 2의 다섯 번째 행[제 2의 라인 메모리 장치(F2)에 의해 공급되는 신호(F2-O)] 및 여섯 번째 행[제 3의 라인 메모리 장치(F3)에 의해 공급되는 신호(F3-O)]에 도시되는 바와 같이, 적절한 지연을 수행함으로써 6개의 입력 비디오 라인들 마다에 응답해서 5개의 출력 비디오 라인을 제공한다.
도 3은 활성 비디오(active video)에 대한 블랭킹(blanking)의 비율을 증가시킴으로써 6개의 비디오 라인에서 5개의 비디오 라인으로의 변환이 수행되어, 결과의 5개의 출력 비디오 라인들[도 3의 두 번째 행에 도시된 신호들 (F2-O, F3-O)]이 6개의 입력 비디오 라인들[도 3의 첫 번째 행에 도시된 신호 (F2-I, F3-I)]의 기간(duration)을 점유하는 것을 도시한다. 이것은 전체 회로가 단일 클럭에 의해 동작될 수 있는 이점을 얻는다.
도 1로 돌아가서, 제 2 및 제 3의 라인 메모리 장치(F2, F3)의 출력 신호들(F2-O, F3-O)은 각각의 D/A 변환기(3 및 5)에 인가되어 아날로그 색 신호들(RGB*, RGB**)을 각각 얻는다. 아날로그 색 신호들(RGB*, RGB**)은 비-인터레이스된 디스플레이(도시하지 않음)에 신호(RGB-2)를 제공하는 보간기(7)의 각각의 입력에 인가된다. 도 2의 마지막 2개의 행은 가중치 인자들(WF-RGB*, WF-RGB**)을 나타내는데, 보간기 입력 신호들(RGB*, RGB**) 각각은 보간기(7)에서 서로 더해지기 전에 상기 가중치 인자들로 곱해진다. PLL 및 제어부(9)는 입력 색 신호(RGB-1)에 대응하는 수평 및 수직 동기 신호들(Hsync/Vsync)에 응답하여 도 1의 실시예의 모든 구성 블록들(building blocks)에 제어 신호들을 제공한다.
A/D 변환기(1)는 공지된 IC(TDA8703)에 의해 형성될 수 있다. 라인 메모리 장치(F1, F2 및 F3)는 공지된 IC들(UPD42102)에 의해 형성될 수 있다. D/A 변환기들(3 및 5)은 공지된 IC들(CX20206)에 의해 형성될 수 있다. 보간기(7)는 공지된 IC들(HCT4051) 및 적절한 저항기 어레이들에 의해 형성될 수 있다.
상술한 실시예들은 본 발명을 제한하기보다는 설명을 위한 것이며, 본 기술 분야에 숙련된 사람들은 첨부된 청구항들의 범위를 벗어나지 않고 많은 다른 실시예를 설계할 수 있음을 주목해야 한다. 청구항들에 있어서, 괄호 안에 있는 참조 부호들은 청구항들을 제한하는 것으로 해석되어서는 안 된다. 본 발명은 여러 특징적인 구성 요소를 포함하는 하드웨어나, 적절하게 프로그래밍된 컴퓨터로 구현될 수 있다. 물론, 2개의 D/A 변환기(3,5)가 선행하는 아날로그 보간기(7) 대신에, 단일 D/A 변환기가 뒤따르는 디지털 보간기가 사용될 수 있다. 그러나, 도시된 아날로그 보간기(7)는 몇몇의 저항기들에 의해 매우 용이하게 구현될 수 있다. 몇몇의 간단한 변형들에 의해, 어떤 다른 라인 수 변환도 또한 구현될 수 있다.

Claims (2)

  1. 인터레이스된 비디오(RGB-1)의 제 2 라인 수에 응답하여 비-인터레이스된 비디오(RGB-2)의 제 1 라인 수를 제공하기 위한 라인 수 변환 방법으로서, 상기 제 1 라인 수는 상기 제 2 라인 수를 초과하지만, 상기 제 2 라인 수의 두배 미만이 되는, 상기 라인 수 변환 방법에 있어서,
    비-인터레이스된 비디오의 상기 제 2 라인 수의 두 배로 된 라인 수를 제공하기 위해 상기 제 2 라인 수를 두 배로 하는 단계(F1)와,
    비-인터레이스된 비디오의 상기 제 2 라인 수의 두 배로 된 라인 수에 응답하여 상기 제 1 라인 수에 대응하는 감소된 비율로 한 쌍의 비디오 라인들(F2-O, F3-O)을 제공하는 단계(F2, F3)와,
    상기 한 쌍의 비디오 라인들(F2-O, F3-O)에 응답하여 상기 비디오(RGB-2)의 제 1 라인 수를 상기 감소된 비율로 보간하는 단계(7)를 포함하고,
    감소된 비율로 한 쌍의 비디오 라인들(F2-O, F3-O)을 제공하는 상기 단계(F2, F3)는 상기 감소된 비율에서의 결과 출력 비디오 라인들(F2-O, F3-O)이 대응하는 큰 수의 입력 비디오 라인들(F2-I, F3-I)의 기간(duration)을 점유하도록 활성 비디오(active video)에 대한 블랭킹(blanking)의 비율을 증가시키는 단계를 포함하는, 라인 수 변환 방법.
  2. 화상 디스플레이 장치에 있어서,
    제 1 디스플레이 라인 수를 갖는 비-인터레이스된 디스플레이 스크린과,
    필드마다 제 2 비디오 라인 수를 갖는 인터레이스된 비디오 신호(RGB-1)를 수신하기 위한 수단(1)으로서, 상기 제 1 라인 수는 상기 제 2 라인 수를 초과하지만 상기 제 2 라인 수의 두 배 미만이 되는, 상기 수신 수단(1)과,
    비-인터레이스된 비디오의 상기 제 2 라인 수의 두 배로 된 라인 수를 제공하기 위해 상기 제 2 라인 수를 두 배로 하는 수단(F1)과,
    비-인터레이스된 비디오의 상기 제 2 라인 수의 두 배로 된 라인 수에 응답하여 상기 제 1 라인 수에 대응하는 감소된 비율로 한 쌍의 비디오 라인들(F2-O, F3-O)을 제공하기 위한 수단(F2, F3)과,
    상기 비-인터레이스된 디스플레이 스크린에 보간된 비디오 라인들(RGB-2)을 제공하기 위해, 상기 한 쌍의 비디오 라인들(F2-O, F3-O)에 응답하여 상기 제 1 라인 수를 상기 감소된 비율로 보간하는 수단(7)을 포함하고,
    감소된 비율로 한 쌍의 비디오 라인들(F2-O, F3-O)을 제공하는 상기 수단(F2,F3)은 상기 감소된 비율에서의 결과 출력 비디오 라인들(F2-O, F3-O)이 대응하는 큰 수의 입력 비디오 라인들(F2-I, F3-I)의 기간을 점유하도록 활성 비디오에 대한 블랭킹의 비율을 증가시키는 수단을 포함하는, 화상 디스플레이 장치.
KR1019970700183A 1995-05-12 1996-04-25 라인수변환방법및화상디스플레이장치 KR100420744B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP95201235 1995-05-12
EP95201235.9 1995-05-12

Publications (2)

Publication Number Publication Date
KR970705309A KR970705309A (ko) 1997-09-06
KR100420744B1 true KR100420744B1 (ko) 2004-09-04

Family

ID=8220287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970700183A KR100420744B1 (ko) 1995-05-12 1996-04-25 라인수변환방법및화상디스플레이장치

Country Status (7)

Country Link
US (1) US5754244A (ko)
EP (1) EP0770305B1 (ko)
JP (2) JP3850034B2 (ko)
KR (1) KR100420744B1 (ko)
CN (1) CN1067202C (ko)
DE (1) DE69609471T2 (ko)
WO (1) WO1996036176A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359654B1 (en) * 1996-02-14 2002-03-19 Conexant Systems, Inc. Methods and systems for displaying interlaced video on non-interlaced monitors
JP3017453B2 (ja) 1996-05-24 2000-03-06 株式会社リコー 情報記録再生装置
JPH1098662A (ja) * 1996-09-20 1998-04-14 Pioneer Electron Corp 自発光表示器の駆動装置
JPH10191191A (ja) * 1996-12-26 1998-07-21 Hitachi Ltd 映像表示装置
KR100523908B1 (ko) 1997-12-12 2006-01-27 주식회사 팬택앤큐리텔 격행주사 영상에 대한 영상신호 부호화 장치 및 그 방법
US6844875B2 (en) * 2001-04-03 2005-01-18 The United States Of America As Represented By The Secretary Of The Navy Video converter board

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381182A (en) * 1993-09-28 1995-01-10 Honeywell Inc. Flat panel image reconstruction interface for producing a non-interlaced video signal

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL169399C (nl) * 1971-09-04 1982-07-01 Philips Nv Regelstandaardomzetter voor het omzetten van een televisiesignaal met een aantal van n in een televisiesignaal met een aantal van m regels per beeld.
US5301031A (en) * 1990-01-23 1994-04-05 Hitachi Ltd. Scanning conversion display apparatus
US5473382A (en) * 1992-11-04 1995-12-05 Hitachi, Ltd. Video signal converting apparatus for converting an interlace video signal into a non-interlace video signal for reduction
JP2962083B2 (ja) * 1993-01-22 1999-10-12 松下電器産業株式会社 解像度変換方法、解像度変換装置、画像符号化装置、画像復号化装置
US5530482A (en) * 1995-03-21 1996-06-25 Texas Instruments Incorporated Pixel data processing for spatial light modulator having staggered pixels

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381182A (en) * 1993-09-28 1995-01-10 Honeywell Inc. Flat panel image reconstruction interface for producing a non-interlaced video signal

Also Published As

Publication number Publication date
DE69609471D1 (de) 2000-08-31
KR970705309A (ko) 1997-09-06
EP0770305A2 (en) 1997-05-02
WO1996036176A2 (en) 1996-11-14
EP0770305B1 (en) 2000-07-26
DE69609471T2 (de) 2001-03-29
US5754244A (en) 1998-05-19
JPH10503351A (ja) 1998-03-24
CN1157075A (zh) 1997-08-13
JP3850034B2 (ja) 2006-11-29
CN1067202C (zh) 2001-06-13
JPH10503316A (ja) 1998-03-24
WO1996036176A3 (en) 1997-01-30

Similar Documents

Publication Publication Date Title
US6331862B1 (en) Image expansion display and driver
US5912711A (en) Apparatus for converting and scaling non-interlaced VGA signal to interlaced TV signal
KR100332329B1 (ko) 영상신호변환장치
JPH1097231A (ja) コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置
US5381182A (en) Flat panel image reconstruction interface for producing a non-interlaced video signal
EP1523185B1 (en) Image data conversion method, conversion circuit, and digital camera
KR100420744B1 (ko) 라인수변환방법및화상디스플레이장치
EP0441661B1 (en) A driving method and a driving device for a display device
US5966111A (en) Matrix type liquid crystal display device
JP2000206492A (ja) 液晶表示装置
JPH05292476A (ja) 汎用走査周期変換装置
JP2006295607A (ja) 映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置
KR100237422B1 (ko) Lcd 모니터 표시장치 및 그 표시방법
JP2510019B2 (ja) 画像表示方法および装置
US6292162B1 (en) Driving circuit capable of making a liquid crystal display panel display and expanded picture without special signal processor
JPH104529A (ja) 画像表示装置
JPH08171364A (ja) 液晶駆動装置
JPH07134576A (ja) 画像拡大装置
JP3258723B2 (ja) マルチビジョンシステム
JP3469596B2 (ja) マトリクス型表示装置
AU732864B2 (en) Apparatus for converting and scaling non-interlaced VGA signal to interlaced TV signal
JP2884648B2 (ja) 映像信号の変換方法
JPH0370288A (ja) スキャンコンバータ
JPH099164A (ja) 多画面信号処理装置
JP2001078152A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee