JP2006295607A

JP2006295607A - 映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置

Info

Publication number: JP2006295607A
Application number: JP2005114550A
Authority: JP
Inventors: Mitsutoku Kamei; 三十九亀井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-04-12
Filing date: 2005-04-12
Publication date: 2006-10-26

Abstract

【課題】映像信号処理装置の製造コスト及び消費電力を低減する。
【手段】水平同期信号に同期させて元映像信号における実質的な映像情報を有する有効表示期間に含まれる各水平走査ラインの信号を所定の周波数でサンプリングして出力すると共に、有効表示期間において水平同期信号を所定の周期毎に間引いたタイミングにおいて表示装置における改行のタイミングを示すゲートクロックとして出力するタイミングコントローラを備える映像信号処理装置により上記課題を解決することができる。
【選択図】図１

Description

本発明は、離散的な画素を有するディスプレイに表示される映像信号を生成する映像信号処理装置に関する。また、その映像信号処理装置を備えたディスプレイ装置に関する。

現在、ＴＶ等の映像信号としてのＮＴＳＣ方式若しくはＰＡＬ方式等のビデオ信号、又は、４８０ｉ、４８０ｐ，１０８０ｉ等のハイビジョン信号が採用されている。このような映像信号に基づいて離散的な画素を有する液晶ディスプレイ、プラズマディスプレイ等に映像を表示させる際には、映像信号をアナログ／デジタル変換すると共に、垂直方向への画像サイズを一致させるために、インターレース（Ｉｎｔｅｒｌａｃｅ）方式からプログレッシブ（Ｐｒｏｇｒｅｓｉｖｅ）方式に変更するＩ／Ｐ変換処理やディスプレイの解像度に合わせて解像度変換処理を行う必要がある（特許文献１〜３）。

従来の映像信号処理装置１００は、図１２に示すように、アナログ／デジタル変換器（Ａ／Ｄ変換器）１０、デコーダ１２、画質補正回路１４、変換処理回路１６及びタイミングジェネレータ１８を含んで構成される。タイミングジェネレータ１８は、外部からのシステムクロックを受けて、映像信号処理装置１００の各部で使用されるクロック信号を生成し、それぞれ各部へ出力する。これによって、映像信号処理装置１００の各部を同期させることができる。

Ａ／Ｄ変換器１０は、処理対象となるアナログ・ビデオ信号を装置外部から受けて、所定のサンプリング周波数でアナログ信号からデジタル信号に変換する。デジタル化された映像信号はデコーダ１２へ出力される。デコーダ１２は、映像信号に対して各種の処理を行う。例えば、映像信号から輝度（Ｙ）信号及び色差（Ｃ）信号に分離するＹ／Ｃ分離処理を行う。画質補正回路１４は、デコーダ１２で処理された信号に対して、画質を補正する各種の処理を行う。例えば、色差信号をＲＧＢ信号に変換するカラー変換処理や色信号に対してΓ補正を行う。変換処理回路１６は、画質補正された映像信号に対して、Ｉ／Ｐ変換処理や解像度変換処理を行う。変換処理を受けた映像信号は、外部のディスプレイ装置１０２へ出力される。

ディスプレイ装置１０２は、タイミングジェネレータ１８から同期信号を受けて、内蔵されたタイミングコントローラによって同期信号に同期させて処理された映像信号を表示する。

特開２００４−２７４１２４号公報特開２００４−２４７９９０号公報特開２００４−２３５８１１号公報

一般的に、映像信号処理装置１００は、専用の映像信号処理チップとしてテレビ受信機やディスプレイ装置に搭載されることが多い。しかしながら、上記従来の映像信号処理装置１００の構成では、Ｉ／Ｐ変換処理や解像度変換処理を行うための変換処理回路１６を備える必要がある。これらの変換処理は複雑であるので、映像信号処理装置１００の回路規模が大きくなり、チップサイズの増大や製造コストの増加が問題となる。

また、Ｉ／Ｐ変換処理回路や解像度変換処理回路を設けることにより、映像信号処理装置１００における消費電力が増大し、ディスプレイ装置全体としても消費電力が増大する問題がある。

本発明は、上記従来技術の問題を鑑み、所望の解像度のディスプレイ装置への表示を可能とすると共に、回路規模を小さくした映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置を提供することを目的とする。

本発明は、１水平走査ラインの信号が水平同期信号によって区切られ、複数の水平走査ラインの信号が垂直同期信号によって区切られて１フィールド又は１フレームの画像が構成されている元映像信号を受信して、表示装置に対応する処理済映像信号に変換して出力する映像信号処理装置であって、前記水平同期信号に同期させて前記元映像信号における実質的な映像情報を有する有効表示期間に含まれる各水平走査ラインの信号を所定の周波数でサンプリングした映像信号を出力すると共に、前記有効表示期間において前記水平同期信号を所定の周期毎に間引いたタイミングにおいて前記表示装置における改行のタイミングを示すゲートクロックパルスとして出力するタイミングコントローラを備えることを特徴とする。

ここで、前記タイミングコントローラは、前記元映像信号がＯＤＤフィールドであるかＥＶＥＮフィールドであるかを検出するフレーム検出回路を備え、奇数フィールドである場合と偶数フィールドである場合とのそれぞれにおいて前記水平同期信号を間引くタイミングを異ならせることが好適である。

例えば、１０８０ｉ方式のハイビジョン映像信号を元映像信号としてＶＧＡ方式のディスプレイ装置に表示可能な信号に変換する場合、前記タイミングコントローラは、連続する３つの前記水平同期信号のうちいずれか１つを除去したタイミングにおいて前記ゲートクロックパルスを出力することが好適である。

また、本発明は、上記本発明における映像信号処理装置を備え、前記ゲートクロックパルスに応じて水平ラインの同期処理を行うことを特徴とするディスプレイ装置である。

本発明によれば、所望の解像度を有するディスプレイ装置に映像を表示可能としつつ、従来よりも回路規模を小さくした映像信号処理装置及びディスプレイ装置を提供することができる。これにより、製造コスト及び消費電力を低減することができる。

本実施の形態では、１０８０ｉ方式のハイビジョン映像信号をＶＧＡ方式のディスプレイ装置にレターボックス形式で表示可能に変換する映像信号処理装置について説明する。ただし、本発明の適応範囲はこれに限定されるものではない。

本発明の実施の形態における映像信号処理装置２００は、図１に示すように、アナログ／デジタル変換器（Ａ／Ｄ変換回路）２０、デコーダ２２、画質補正回路２４、タイミングコントローラ２６及びタイミングジェネレータ２８を含んで構成される。映像信号処理装置２００からの出力は外部のディスプレイ装置３００に入力される。なお、図１では、映像信号処理装置２００とディスプレイ装置３００とを別々の装置として示したが、ディスプレイ装置３００に映像信号処理装置２００を搭載して１つの装置としても良い。

ディスプレイ装置３００は、図２に示すように、ソースドライバ３０、ゲートドライバ３２及び表示画素マトリックス３４を含んで構成される。ソースドライバ３０は、シフトレジスタ３０ａ、ラッチ回路３０ａ’、ラッチ回路３０ｂ及びデジタル／アナログ変換回路３０ｃを含んで構成される。ゲートドライバ３２は、シフトレジスタ３２ａ及び出力ゲート回路３２ｂを含んで構成される。

ソースドライバ３０に含まれるシフトレジスタ３０ａは、図２に示すように、ディスプレイ装置３００の１水平ラインの有効表示画素数（６４０画素）に対応する数のラッチ回路（Ｄ−フリップ・フロップ）の直列回路を含んで構成される。シフトレジスタ３０ａは、ソーススタートパルスをシフトさせ、ラッチ回路３０ａ’のラッチパルスに使用する。ラッチ回路３０ａ’は、ソーススタートパルスがシフトして選ばれたラッチを有効にし、順次デジタル化された映像信号を１水平ライン分だけバッファリングするために用いられる。

ラッチ回路３０ａ’の各段は、デジタル化された映像信号を表現するビット数に相当するＤ−フリップ・フロップが並列に配置された構成にできる。例えば、１画素分の映像信号が８ビットで表現される場合、ラッチ回路３０ａ’に含まれる各段のラッチ回路は８個のＤ−フリップ・フロップが並列に設けられた回路で構成され、各Ｄ−フリップ・フロップが映像信号の各ビットのデータ値を格納及び保存するために用いられる。各ラッチ回路の各Ｄ−フリップ・フロップの入力（Ｄ）端子には、映像信号処理装置２００から出力された映像信号の各ビットのデータがそれぞれ入力される。各段の各ビットのＤ−フリップ・フロップの出力（Ｑ）端子は次段のラッチ回路３０ｂの対応するビットのＤ−フリップ・フロップの入力（Ｄ）端子に接続される。シフトレジスタ３０ａに含まれる総てのＤ−フリップ・フロップのクロック（Ｃ）端子にはソースクロックＳＣＬＫが共通に入力される。これによって、ソースクロックＳＣＬＫが立ち上がる度に、デジタル化された映像信号がラッチ回路３０ａ’のラッチ回路を順次右方向へシフトされながら保持される。なお、図２では、図を簡略化するためにラッチ回路を１つのフリップ・フロップ素子として図示している。

ラッチ回路３０ｂは、ディスプレイ装置３００の１水平ラインの有効表示画素数（６４０画素）に対応する数のラッチ回路を含んで構成される。ラッチ回路３０ｂは、シフトレジスタ３０ａにバッファリングされた１水平ライン分の映像信号を更にバッファリングするために用いられる。

ラッチ回路３０ｂの各段は、シフトレジスタ３０ａと同様に、デジタル化された映像信号を表現するビット数に相当するＤ−フリップ・フロップを並列に配置して構成できる。例えば、１画素分の映像信号が８ビットで表現される場合、ラッチ回路３０ｂに含まれるラッチ回路の各段は８個のＤ−フリップ・フロップが並列に配置され、各Ｄ−フリップ・フロップが映像信号の各ビットのデータ値を格納及び保存するために用いられる。ラッチ回路３０ａ’の各段の各ビットに対応するＤ−フリップ・フロップの出力（Ｑ）端子は、ラッチ回路３０ａ’の各段に対応するラッチ回路３０ｂの各ビットに対応するＤ−フリップ・フロップの入力（Ｄ）端子に接続される。なお、図２では、図を簡略化するためにラッチ回路を１つのフリップ・フロップ素子として図示している。

デジタル／アナログ変換回路（Ｄ／Ａ変換回路）３０ｃは、ディスプレイ装置３００の水平画素数に対応する数のＤ／Ａ変換器を含んで構成される。各Ｄ／Ａ変換器は、ラッチ回路３０ｂの各段のラッチ回路から出力されているデジタルの映像信号をアナログに変換して表示画素マトリックス３４へ出力する。例えば、ラッチ回路３０ｂのラッチ回路の各段が８個のＤ−フリップ・フロップで構成されている場合、各段から出力される信号を８ビットのデジタル信号としてアナログ信号に変換して出力する。

ゲートドライバ３２に含まれるシフトレジスタ３２ａは、ディスプレイ装置３００の垂直画素数に対応する数のラッチ回路の直列回路を含んで構成される。シフトレジスタ３２ａは、１水平ライン毎にゲート信号を順次シフトして出力するために用いられる。

初段のラッチ回路（Ｄ−フリップ・フロップ）の入力（Ｄ）端子には映像信号処理装置２００から出力されたゲートスタートパルスＶＳＰが入力される。各段の各ビットのＤ−フリップ・フロップの出力（Ｑ）端子は次段のラッチ回路の対応するビットのＤ−フリップ・フロップの入力（Ｄ）端子に接続されてラッチ回路の直列回路が形成される。シフトレジスタ３２ａに含まれる総てのＤ−フリップ・フロップのクロック（Ｃ）端子にはゲートクロックＶＣＬＫが共通に入力される。これによって、ゲートクロックＶＣＬＫが立ち上がる度に、初段から最終段のＤ−フリップ・フロップまでゲート信号が順次シフトされながら出力される。

出力ゲート回路３２ｂは、シフトレジスタ３２ａからのゲート信号の表示画素マトリックス３４への伝達を制御する。出力ゲート回路３２ｂは、シフトレジスタ３２ａの各ラッチ回路の出力（Ｑ）端子にそれぞれ接続されたディスプレイ装置３００の垂直画素数に対応する数のトランスファーゲートを含んで構成される。各トランスファーゲートは、映像信号処理装置２００から出力されたアウトイネーブル信号ＯＥ（バー）を受けて、アウトイネーブル信号ＯＥ（バー）がローレベルのときに各ラッチ回路の出力（Ｑ）端子から出力されているゲート信号を表示画素マトリックス３４の対応する行の制御トランジスタのゲートに伝達させる。アウトイネーブル信号ＯＥ（バー）がハイレベルのときには、シフトレジスタ３２ａと表示画素マトリックス３４との接続を断つ。

すなわち、ゲートスタートパルスＶＳＰを受けたシフトレジスタ３２ａはゲートクロックＶＣＬＫを受ける度に垂直走査方向に向けてラッチ回路のいずれか１つの出力をハイレベルとし、アウトイネーブル信号ＯＥ（バー）がローレベルのときに出力ゲート回路３２ｂによりシフトレジスタ３２ａの出力が表示画素マトリックス３４に伝達される。これによって、表示画素マトリックス３４のいずれかの行がアクティブとされる。

表示画素マトリックス３４は、行列配置された複数の表示画素を含んで構成される。例えば、ＶＧＡ方式のディスプレイ装置３００では、非有効表示領域を含めず縦４８０画素×横６４０画素の表示画素のアクティブ・マトリックスから構成される。各表示画素は、それぞれ制御用トランジスタを備える。各行のトランジスタのゲートには、その行に対応する出力ゲート回路３２ｂのトランスファーゲートの出力端子が共通に接続される。また、各列のトランジスタのドレインには、その列に対応するＤ／Ａ変換回路３０ｃのＤ／Ａ変換器の出力端子が共通に接続される。シフトレジスタ３２ａで各行が順に選択されると、選択された行の制御用トランジスタのみがオンとなり、その行の各表示素子に対応するＤ／Ａ変換回路３０ｃからの出力に応じた強度でその行の各表示素子が発光する。これによって、１水平ライン毎に映像を表示させることができる。

なお、カラー映像を処理対象とした場合には、赤（Ｒ），緑（Ｇ），青（Ｂ）等の基準色毎にソースドライバ３０、ゲートドライバ３２及び表示画素マトリックス３４をそれぞれ一組ずつ設けることによってカラー映像を表示することができる。

以下、図４（図９）のタイミングチャートを参照して映像信号処理装置２００及びディスプレイ装置３００における処理について説明する。図４は、ＯＤＤフィールドの１フィールド分のタイミングチャートを示している。図９は、ＥＶＥＮフィールドの１フィールド分のタイミングチャートを示している。すなわち、アナログ映像信号に含まれる垂直同期信号ＶＳの立ち上がりから次の垂直同期信号ＶＳの立ち上がりまでのタイミングチャートが示されている。１フレームは、垂直同期信号ＶＳの立ち上がりから有効表示期間の開始までの期間であるブランク表示期間、実際に映像信号をディスプレイ装置３００の画面上に表示する期間である有効表示期間、有効表示期間の終了時から次の垂直同期信号ＶＳの立ち上がりまでの期間であるブランク表示期間に分けられる。

Ａ／Ｄ変換回路２０は、外部からアナログの映像信号を受けて、タイミングジェネレータ２８から入力されるサンプリングクロックＤＣＬＫに同期して所定のサンプリング周波数ｆｓで映像信号をサンプリングしてデジタル信号に変換する。サンプリングクロックＤＣＬＫは、タイミングジェネレータ２８において、入力映像信号の垂直同期信号ＶＳ及び水平同期信号ＨＳ並びにシステムの基本クロックであるシステムクロックＣＬＫに基づいて生成される。デジタル化された映像信号は、デコーダ２２に送信される。

１０８０ｉ方式のハイビジョン映像信号は、図３（ａ）に示すように、無効走査線数を含めると１１２５ライン、有効走査線数では１０８０ラインの水平走査線を有するインターレース方式の信号である。すなわち、１フィールド（１／２フレーム）の映像は有効走査線数１０８０／２＝５４０ライン（無効走査線数を含めると１１２５／２＝５６２．５ライン）で表現される。また、ハイビジョン放送における映像のアスペクト比は縦：横＝９：１６である。したがって、有効表示領域における１水平ラインの映像信号は１９２０画素（無効走査線の領域を含めると２２００画素）で表現される。

本実施の形態の場合では、図３（ｂ）に示すように、ディスプレイ装置３００を横６４０画素の有効表示領域（非有効表示領域７３３画素）のＶＧＡ方式としているので、有効表示領域において１水平ラインが１９２０画素である映像信号を６４０画素で表現されるようにサンプリング周波数を設定する。

例えば、元の映像信号の１９２０画素に対して７４．２５ＭＨｚの画素クロック周波数であったとすると、タイミングジェネレータ２８において、映像信号の水平同期信号ＨＳと同期させて１水平ラインの映像信号を２４．７４ＭＨｚのサンプリング周波数を有するサンプリングクロックＤＣＬＫでサンプリングする。これにより、水平方向に対して１０８０ｉ方式の１９２０画素（非有効表示領域では２２００画素）がＶＧＡ方式の６４０画素（非有効表示領域では７３３画素）に画素数変換される。このとき、適宜画素間の補間処理を行って解像度を変換することも好適である。

デコーダ２２は、Ａ／Ｄ変換回路２０でデジタル化された映像信号に対して各種の処理を行う。例えば、映像信号から輝度（Ｙ）信号及び色差（Ｃ）信号に分離するＹ／Ｃ分離処理を行う。これらの処理は従来技術を適用することができるので詳細な説明は省略する。

画質補正回路２４は、デコーダ２２で処理された信号に対して、画質を補正する各種の処理を行う。画質補正処理としては、例えば、色差信号をＲＧＢ信号に変換するカラー変換処理、色信号に対するΓ補正処理、輪郭補正処理、ホワイトバランス調整処理等があげられる。これらの処理には従来技術を適用することができるので、詳細な説明は省略する。

タイミングジェネレータ２８は、装置外部から映像信号（ここでは、１０８０ｉ方式のハイビジョン映像信号）を受けて、映像信号から水平同期信号ＨＳ及び垂直同期信号ＶＳを分離抽出する。水平同期信号ＨＳ及び垂直同期信号ＶＳの分離抽出には、比較器等を用いた従来の信号分離技術を用いることができる。さらに、外部からシステムクロックＣＬＫを受けて、サンプリングクロックＤＣＬＫ等の映像信号処理装置２００の各部で使用される信号を生成する。これによって、映像信号処理装置２００の各部を適宜同期させて制御することができる。

本実施の形態では、水平同期信号ＨＳに同期してシステムクロックＣＬＫをカウントすることによって、１水平ラインの映像信号を２４．７４ＭＨｚのサンプリング周波数でサンプリングするようにサンプリングクロックＤＣＬＫが生成される。具体的には、水平同期信号ＨＳが入力されたタイミングからシステムクロックＣＬＫのカウントを開始し、カウンタ値が４０．４ｎｓに相当する値の倍数になる度にサンプリングクロックＤＣＬＫのパルスを出力する。生成されたサンプリングクロックＤＣＬＫは、Ａ／Ｄ変換回路２０に送られる。また、垂直同期信号ＶＳ及び水平同期信号ＨＳもタイミングコントローラ２６へ送信される。

タイミングコントローラ２６は、タイミングジェネレータ２８から水平同期信号ＨＳ及び垂直同期信号ＶＳを受けて、ディスプレイ装置３００における表示処理を行うための各種の制御信号を生成して外部のディスプレイ装置３００へ出力すると共に、クロック信号に同期させてデジタル化された映像信号を外部のディスプレイ装置３００へ出力する。

タイミングコントローラ２６は、垂直同期信号ＶＳを受けると、水平同期信号ＨＳの立ち上がり回数のカウントを始める。図４（図９）に示すように、垂直同期信号ＶＳの立ち上がりから水平同期信号ＨＳが１１回立ち上がるまでの非有効表示期間（ブランク期間）はデータイネーブル信号ＤＥをローレベルに維持する。データイネーブル信号がハイレベルのときにタイミングコントローラ２６から出力される映像信号が有効であり、データイネーブル信号がローレベルのときにタイミングコントローラ２６から出力される映像信号が無効とされる。水平同期信号ＨＳの１２回目の立ち上がりから５４０回目の立ち上がりまでの有効表示期間では、水平同期信号ＨＳの立ち上がりに同期した周期で１水平ラインの水平走査期間よりも短いパルス幅のパルスをデータイネーブル信号ＤＥとして立ち上げる。データイネーブル信号ＤＥが立ち上がっている間に、ディスプレイ装置３００へ１水平ライン分の映像信号が転送される。そして、水平同期信号ＨＳの５４１回目の立ち上がりから次の垂直同期信号ＶＳの立ち上がりまでの非有効表示期間（ブランク期間）では、再びデータイネーブル信号ＤＥをローレベルに維持する。

また、タイミングコントローラ２６は、図５に示すように、インターレース信号の第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とを検出するためのフィールド検出回路６０を含んで構成される。フィールド検出回路６０は、カウンタ６２、デコーダ６４、エッジ検出回路６６、アンド素子６８及びラッチ素子７０を含んで構成される。

カウンタ６２は、タイミングジェネレータ２８から水平同期信号ＨＳ及びシステムクロックＣＬＫを受信する。カウンタ６２は、水平同期信号ＨＳの立ち上がりのタイミングでリセットされ、その後入力されてくるシステムクロックＣＬＫのパルス数をカウントする。カウンタ６２は、システムクロックＣＬＫのカウンタ値Ｈｆをデコーダ６４へ出力する。

デコーダ６４は、カウンタ６２からカウンタ値Ｈｆを受けて、付設されたレジスタＨＡＬＦ＿Ｈ＿ＵＰ及びＨＡＬＦ＿Ｈ＿ＤＯＷＮ（図示しない）のレジスタ値に基づいて１／２水平ライン検出信号ＨＡＬＦ＿Ｈを出力する。なお、デコーダ６４の初期出力はローレベルとする。

レジスタＨＡＬＦ＿Ｈ＿ＵＰの値は水平同期信号ＨＳの周期の１／４に相当するカウンタ値に予め設定し、レジスタＨＡＬＦ＿Ｈ＿ＤＯＷＮの値は水平同期信号ＨＳの周期の３／４に相当するカウンタ値に予め設定しておく。カウンタ値Ｈｆが、レジスタＨＡＬＦ＿Ｈ＿ＵＰの値と一致したタイミングで１／２水平ライン検出信号ＨＡＬＦ＿Ｈをハイレベルとして出力する。次に、カウンタ値Ｈｆが、レジスタＨＡＬＦ＿Ｈ＿ＤＯＷＮの値と一致したタイミングで１／２水平ライン検出信号ＨＡＬＦ＿Ｈをローレベルに戻す。これによって、図６に示すように、水平同期信号ＨＳの周期の半分を中心として、前後１／４周期の幅をもつパルスが１／２水平ライン検出信号ＨＡＬＦ＿Ｈとして生成される。

エッジ検出回路６６は、タイミングジェネレータ２８から垂直同期信号ＶＳを受けて、垂直同期信号ＶＳのエッジを検出し、システムクロックＣＬＫの１クロック幅のパルス幅を有するパルスをエッジ信号ＶＥＤＧＥとして出力する。具体的には、エッジ検出回路６６は、図７に示すように、フリップ・フロップ６６ａ及びアンド素子６６ｂにより構成することができる。垂直同期信号ＶＳをフリップ・フロップ６６ａの入力（Ｄ）端子に入力し、システムクロックＣＬＫをクロック（Ｃ）端子に入力する。図６のタイミングチャートに示すように、垂直同期信号ＶＳが立ち上がったタイミングにおいて、システムクロックＣＬＫが立ち上がるとフリップ・フロップ６６ａの出力（Ｑ）端子がハイレベルに維持される。アンド素子６６ｂは、フリップ・フロップ６６ａの出力（Ｑ）端子からの出力と垂直同期信号ＶＳとを受けて、両方の信号がハイレベルにあるタイミングにおいてハイレベルの信号を出力する。これによって、垂直同期信号ＶＳの立ち上がりのエッジを検出し、エッジ信号ＶＥＤＧＥを生成することができる。

フィールド検出回路６０のアンド素子６８は、１／２水平ライン検出信号ＨＡＬＦ＿Ｈとエッジ信号ＶＥＤＧＥとを受けて、これらの信号の論理積を出力する。アンド素子６８の出力はラッチ素子７０によって保持される。

１０８０ｉ方式のハイビジョン映像信号では、図６に示すように、第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とにおいて垂直同期信号ＶＳのエッジ位置と水平同期信号ＨＳのエッジ位置とが水平同期信号ＨＳの半周期だけずらされている。したがって、第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とにおいてローレベルとハイレベルとが交互に切り替えられてフィールド検出信号ＯＤＤ／ＥＶＥＮとして出力される。

さらに、タイミングコントローラ２６は、図８に示すように、第１の制御信号生成回路２６ａ、第２の制御信号生成回路２６ｂ及び垂直ＤＥ開始終了検出回路５０を含んで構成される。第１の制御信号生成回路２６ａは、Ｈカウンタ４０ａ、Ｈデコーダ４２ａ、Ｖカウンタ４４ａ、Ｖデコーダ４６ａ及び論理回路４８を含む。第２の制御信号生成回路２６ｂは、Ｈカウンタ４０ｂ、Ｈデコーダ４２ｂ、Ｖカウンタ４４ｂ及びＶデコーダ４６ｂを含む。フィールド検出回路６０から出力されたフィールド検出信号ＯＤＤ／ＥＶＥＮは、第１の制御信号生成回路２６ａに含まれる論理回路４８に入力される。

第１の制御信号生成回路２６ａ及び第２の制御信号生成回路２６ｂは垂直ＤＥ開始終了検出回路５０によって排他的に切り替えられて使用される。垂直有効表示期間においては、第１の制御信号生成回路２６ａが使用され、第１の制御信号生成回路２６ａからの出力信号がディスプレイ装置３００へ出力される。垂直非有効表示期間においては、第２の制御信号生成回路２６ｂが使用され、第２の制御信号生成回路２６ｂからの出力信号がディスプレイ装置３００へ出力される。以下では、まず第１の制御信号生成回路２６ａについて説明し、続いて第２の制御信号生成回路２６ｂについて説明する。

Ｈカウンタ４０ａは、データイネーブル信号ＤＥ及びサンプリングクロックＤＣＬＫを受ける。Ｈカウンタ４０ａは、データイネーブル信号ＤＥの立ち上がり、または、レジスタＲ０で設定したカウンタ値になったタイミングでリセットされ、その後入力されてくるサンプリングクロックＤＣＬＫのパルス数をカウントする。Ｈカウンタ４０ａは、カウンタ値ＨａをＨデコーダ４２ｂへ出力する。また、Ｈカウンタ４０ａは、カウンタ値Ｈａがディスプレイ装置３００の１水平ラインの総画素数に相当する値、本実施の形態では７３３、に到達したタイミング、または、レジスタＲ０で設定したカウンタ値になったタイミングでパルスをキャリー信号Ｃａとして出力する。キャリー信号ＣａはＶカウンタ４４ａへ出力される。

Ｈデコーダ４２ａは、Ｈカウンタ４０ａからカウンタ値Ｈａを受けて、付設されたレジスタのレジスタ値Ｒ１，Ｒ１’，Ｒ２，Ｒ２’に基づいてソーススタートパルスＨＳＰ及びソースラッチ信号ＳＴＲＢを生成して出力する。図２に示すように、有効表示期間においては、これらの制御信号がディスプレイ装置３００のソースドライバ３０に入力される。以下、これらの信号について詳細に説明する。

レジスタ値Ｒ１を０に設定しておくことにより、Ｈデコーダ４２ａは、図４（図９）に示すように、カウンタ値Ｈａが０になるタイミング、すなわちデータイネーブル信号ＤＥの立ち上がりに応じたタイミングでハイレベルとなるパルスをソーススタートパルスＨＳＰとして出力する。立ち下がりは、レジスタ値Ｒ１’で設定する。ソーススタートパルスＨＳＰは、ソースドライバ３０に含まれるシフトレジスタ３０ａに入力される。

ソースクロックパルスＳＣＬＫは、サンプリングクロックＤＣＬＫと同一であり、シフトレジスタ３０ａに含まれる総てのラッチ回路（Ｄ−フリップ・フロップ）のクロック（Ｃ）端子に共通に入力される。また、タイミングコントローラ２６は、ソースクロックパルスＳＣＬＫに同期させて、シフトレジスタ３０ａの初段のラッチ回路の入力（Ｄ）端子へソーススタートパルスＨＳＰを、ラッチ回路３０ａ’に１画素分のデジタル化された映像信号を出力する。すなわち、Ｈカウンタ４０ａがサンプリングクロックＤＣＬＫを受ける度に、タイミングコントローラ２６からソーススタートパルスＨＳＰと１画素分の映像信号が出力される。これによって、１水平ライン分の有効表示６４０画素に対応する映像信号がラッチ回路３０ａ’のラッチ回路に順次シフトされながら格納及び保持される。

また、Ｈデコーダ４２ａは、カウンタ値Ｈａがレジスタ値Ｒ２と一致したタイミングでソースラッチ信号ＳＴＲＢのパルスを出力する。例えば、レジスタ値Ｒ２を７３４に設定しておくことによって、図４（図９）に示すように、カウンタ値Ｈａが７３４になったタイミングでハイレベルとなるパルスがソースラッチ信号ＳＴＲＢとして出力される。立ち下がりは、レジスタ値Ｒ２’で設定する。

図２に示すように、ラッチ回路３０ｂに含まれる総てのラッチ素子のクロック（Ｃ）端子にはソースラッチ信号ＳＴＲＢが共通に入力される。レジスタ値Ｒ２を水平表示有効画素数よりも大きく設定しておくことによって、シフトレジスタ３０ａに１水平ライン分の映像信号が保持された後に、ソースラッチ信号ＳＴＲＢが立ち上がりに応じてシフトレジスタ３０ａに保持されている１水平ライン分の映像信号が一括してラッチ回路３０ｂに転送される。

また、Ｈデコーダ４２ａは、カウンタ値Ｈａがレジスタ値Ｒ３，Ｒ４，Ｒ５，Ｒ６と一致したタイミングで論理制御信号のパルスを出力する。これらがそれぞれゲートスタートパルスＶＳＰ、ゲートクロックＶＣＬＫ、出力許可ＯＥ（バー）の元となる信号及び極性信号ＰＯＬの変化点を示す信号となる。レジスタ値Ｒ３，Ｒ４，Ｒ５，Ｒ６をレジスタ値Ｒ２よりも大きい値、例えば７３５、に設定しておくことによって、ソースラッチ信号ＳＴＲＢが出力された後にハイレベルとなるパルスが論理制御信号として出力される。立ち下がりは、レジスタ値Ｒ３’，Ｒ４’，Ｒ５’，Ｒ６’で設定する。論理制御信号は、論理回路４８へ出力される。

次に、Ｖカウンタ４４ａ及びＶデコーダ４６ａについて詳細に説明する。Ｖカウンタ４４ａは、外部からデータイネーブル信号ＤＥ及びＨカウンタ４０ａからキャリー信号Ｃａを受けて処理を行う。

Ｖカウンタ４４ａは、１フィールドの映像信号における垂直有効表示期間の開始のタイミングを検出し、カウンタ値Ｖａをリセットする。例えば、データイネーブル信号ＤＥが所定時間より長くローレベルに維持されたのちに、データイネーブル信号ＤＥが再び立ち上がるタイミングを垂直有効表示期間の開始のタイミングとして検出することができる。Ｖカウンタ４４ａは、カウンタ値Ｖａをリセットした後、キャリー信号Ｃａを受ける毎にカンウタ値Ｖａを１ずつ増加させ、リセット後にキャリー信号Ｃａを受信した回数をカウンタ値ＶａとしてＶデコーダ４６ａへ出力する。カウンタ値Ｖａは、１垂直期間の水平ラインの数を示す。

Ｖデコーダ４６ａは、カウンタ値Ｖａを受けて、レジスタＲ７によりゲートスタートパルスＶＳＰを出力するラインを示す信号と、カウンタ値Ｖａが増加するたびにパルス信号をライン・トグルする信号ＴＯＧとを出力する。ゲートスタートパルスＶＳＰを出力するラインを示す信号とライン・トグルする信号ＴＯＧは、論理回路４８へ入力される。

論理回路４８は、フィールド検出信号ＯＤＤ／ＥＶＥＮ、ゲートスタートパルスＶＳＰを出力するラインを示す信号、ライン・トグルする信号ＴＯＧ及びＨデコーダ４２ａから論理制御信号を受けて、ゲートスタートパルスＶＳＰ、ゲートクロックＶＣＬＫ及び出力許可ＯＥ（バー）及び極性信号ＰＯＬを生成して、ディスプレイ装置３００のゲートドライバ３２へ出力する。

論理回路４８は、フィールド検出信号ＯＤＤ／ＥＶＥＮがハイレベル、すなわち第１フィールド（ＯＤＤフィールド）の処理を行っている場合、図４に示すように、Ｈデコーダ４２ａから受ける論理制御信号のパルスのうち第３ｎ−１番目（ｎは１以上の整数）のパルスを除いてゲートクロックＶＣＬＫとして出力する。すなわち、第１番目、第３番目、第４番目、第６番目、第７番目・・・第３ｎ−２番目、第３ｎ番目・・・第５４０番目のパルスをゲートクロックＶＣＬＫとして出力する。さらに、ゲートクロックＶＣＬＫに同期させて、ゲートクロックＶＣＬＫの出力期間に含まれる期間においてローレベルとなる出力許可ＯＥ（バー）と同期間においてライン反転する極性信号ＰＯＬを生成して出力する。

このように、第３ｎ−１番目のパルスを除いてゲートクロックＶＣＬＫとして出力させることによって、図１０（ａ）に示すように、１０８０ｉ方式である元映像信号の有効表示領域のうち第３ｎ−１行目の映像信号が省かれて、垂直走査方向に２／３に圧縮された映像が表示される。すなわち、１フレームのハイビジョン映像信号における５４０ラインの有効水平ラインが３６０ラインに圧縮されて表示される。１水平ラインは１９２０画素の有効表示画素数から６４０画素の有効表示画素数へ圧縮されているので、ハイビジョン方式のアスペクト比９：１６が保たれた映像がＶＧＡ方式のディスプレイ装置３００に表示される。

一方、フィールド検出信号ＯＤＤ／ＥＶＥＮがローレベル、すなわち第２フィールド（ＥＶＥＮフィールド）の処理を行っている場合、図９に示すように、Ｈデコーダ４２ａから受ける論理制御信号のパルスのうち第３ｍ番目（ｍは、１以上の整数）のパルスを除いてゲートクロックＶＣＬＫとして出力する。すなわち、第１番目、第２番目、第４番目、第５番目、第７番目・・・第３ｍ−１番目、第３ｍ＋１番目・・・第５３９番目のパルスをゲートクロックＶＣＬＫとして出力する。さらに、ゲートクロックＶＣＬＫに同期させて、ゲートクロックＶＣＬＫの出力期間に含まれる期間においてローレベルとなる出力許可ＯＥ（バー）と同期間においてライン反転する極性信号ＰＯＬとを生成して出力する。

このように、第３ｍ番目のパルスを除いてゲートクロックＶＣＬＫとして出力させることによって、図１０（ｂ）に示すように、１０８０ｉ方式である元映像信号の有効表示領域のうち第３ｍ行目の映像信号が省かれて、垂直走査方向に２／３に圧縮された映像が表示される。この場合も、１フレームのハイビジョン映像信号における５４０ラインの有効水平ラインが３６０ラインに圧縮されて表示され、ハイビジョン方式のアスペクト比９：１６が保たれた映像がＶＧＡ方式のディスプレイ装置３００に表示される。

本実施の形態では、複雑なＩ／Ｐ変換処理や解像度変換処理を行わず、有効表示期間における水平同期信号に対応するデータイネーブル信号を所定周期で間引いたタイミングでゲートクロックＶＣＬＫを出力する。すなわち、水平走査ラインを所定周期で間引いてディスプレイ装置３００に表示をさせる。したがって、処理回路を従来に比べて簡素化及び小型化することができる。

また、図１０（ａ）及び図１０（ｂ）に示すように、ＯＤＤフィールドとＥＶＥＮフィールドとにおいて異なる行が省かれて表示される。これによって、ディスプレイ装置３００に表示される映像を垂直表示方向において時間的に平均化して表示することができ、映像の画質を高めることができる。このとき、垂直のライン間引きを想定した補間処理を前もって行ってもよい。

次に、第２の制御信号生成回路２６ｂによる非有効表示期間における処理について説明する。非有効表示期間では、ディスプレイ装置３００の画面の上下部分に帯状の黒レベルの画像を表示させる処理を行う。

垂直ＤＥ開始終了検出回路５０では、データイネーブル信号ＤＥが受信され、垂直有効表示期間の終了のタイミングで第１の制御信号生成回路２６ａから第２の制御信号生成回路２６ｂへの切り替えが行われる。また、垂直有効表示期間の開始のタイミングで第２の制御信号生成回路２６ｂから第１の制御信号生成回路２６ａへの切り替えが行われる。垂直有効表示期間の開始のタイミングは、データイネーブル信号ＤＥが所定時間だけローレベルを維持した後にハイレベルになったタイミングとして検出することができる。また、垂直有効表示期間の終了のタイミングは、データイネーブル信号ＤＥが所定時間だけハイレベルを維持した後にローレベルに変更されたタイミングとして検出することができる。

Ｈカウンタ４０ｂは、垂直ＤＥ開始終了検出回路５０からのデータイネーブル信号ＤＥの終了を示すデータイネーブル終了信号（ＤＥ終了信号）及びサンプリングクロックＤＣＬＫを受ける。Ｈカウンタ４０ｂは、ＤＥ終了信号でリセットされ、その後入力されてくるサンプリングクロックＤＣＬＫのパルス数をカウントし、カウンタ値Ｈｂとして出力する。また、Ｈカウンタ４０ｂは、カウンタ値ＨｂがレジスタＲ８に相当する値になった場合にリセットされ、その後入力されてくるサンプリングクロックＤＣＬＫのパルス数をカウントし、カウンタ値Ｈｂとして出力する。レジスタＲ８を垂直有効表示期間の水平総画素数の１／３とすれば、１水平周波数も１／３となる。

Ｈカウンタ４０ｂは、カウンタ値ＨｂをＨデコーダ４２ｂに出力する。また、カウンタ値ＨｂがレジスタＲ８と一致したタイミングでパルスをキャリー信号Ｃｂとして出力する。キャリー信号ＣｂはＶカウンタ４４ｂへ出力される。

Ｈデコーダ４２ｂは、カウンタ値Ｈｂを受けて、付設されたレジスタのレジスタ値Ｒ９，Ｒ１０に基づいてソーススタートパルスＨＳＰ及びソースラッチ信号ＳＴＲＢを生成して出力する。垂直非有効表示期間においては、これらの制御信号がディスプレイ装置３００に入力される。以下、これらの信号について詳細に説明する。

Ｈデコーダ４２ｂは、レジスタ値Ｒ９を０に設定しておくことにより、図４（図９）に示すように、カウンタ値Ｈｂが０になるタイミングでローレベルとなるパルスをソーススタートパルスＨＳＰとして出力する。立ち下がりはレジスタＲ９’で設定する。Ｈデコーダ４２ｂは、非有効表示期間において、データイネーブル信号ＤＥがローレベルとなった非有効表示期間の開始直後において１度だけソーススタートパルスＨＳＰを生成して出力するようにしても良い。ソーススタートパルスＨＳＰは、ソースドライバ３０に含まれるシフトレジスタ３０ａへ出力される。

Ｈデコーダ４２ｂからソーススタートパルスＨＳＰのパルスが出力されたタイミングでは、タイミングコントローラ２６から０レベル（黒レベル）の映像信号が出力されるようにする。従って、シフトレジスタ３０ａでは、Ｈデコーダ４２ｂからソーススタートパルスＨＳＰのパルスによって、総てのラッチ回路（Ｄ−フリップ・フロップ）に０レベル（黒レベル）が伝播される。

また、Ｈデコーダ４２ｂは、カウンタ値Ｈｂがレジスタ値Ｒ１０になったタイミングでハイレベルとなるパルスをソースラッチ信号ＳＴＲＢとして出力する。レジスタ値Ｒ１０をレジスタ値Ｒ９よりも大きい値、例えば１、に設定しておくことによって、Ｈデコーダ４２ｂは、ソーススタートパルスＨＳＰのパルスが出力された後にソースラッチ信号ＳＴＲＢのパルスを出力する。立ち下がりはレジスタＲ１０’で設定する。Ｈデコーダ４２ｂは、非有効表示期間において１度だけソースラッチ信号ＳＴＲＢのパルスを出力するようにしても良い。

図２に示すように、ラッチ回路３０ｂに含まれる総てのラッチ回路のクロック（Ｃ）端子にソースラッチ信号ＳＴＲＢが共通に入力される。これによって、０レベル（黒レベル）がセットされたシフトレジスタ３０ａの出力を受けて、ラッチ回路３０ｂも０レベル（黒レベル）にセットされる。ラッチ回路３０ｂの出力は、非有効表示期間において０レベル（黒レベル）に維持される。

また、Ｈデコーダ４２ｂは、カウンタ値Ｈｂがレジスタ値Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と一致したタイミングで論理制御信号のパルスを出力する。これらがそれぞれゲートスタートパルスＶＳＰ、ゲートクロックＶＣＬＫ、出力許可ＯＥ（バー）の元となる信号及び極性信号ＰＯＬの変化点を示す信号となる。レジスタ値Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４をレジスタ値Ｒ１０よりも大きい値、例えば２、に設定しておくことによって、ソースラッチ信号ＳＴＲＢが出力された後にハイレベルとなるパルスが論理制御信号として出力される。立ち下がりは、レジスタ値Ｒ１１’，Ｒ１２’，Ｒ１３’，Ｒ１４’で設定する。論理制御信号は、論理回路４９へ出力される。

次に、Ｖカウンタ４４ｂ及びＶデコーダ４６ｂについて詳細に説明する。Ｖカウンタ４４ｂは、外部からデータイネーブル信号ＤＥ及びＨカウンタ４０ｂからキャリー信号Ｃｂを受けて処理を行う。

Ｖカウンタ４４ｂは、垂直ＤＥ開始終了検出回路５０のＤＥ終了信号によりカウンタ値Ｖｂをリセットする。Ｖカウンタ４４ｂは、カウンタ値Ｖｂをリセットした後、キャリー信号Ｃｂを受ける毎にカウンタ値Ｖｂを１ずつ増加させ、キャリー信号Ｃｂを受信した回数をカウンタ値ＶｂとしてＶデコーダ４６ｂへ出力する。カウンタ値Ｖｂは、１垂直期間の垂直非有効表示期間において出力された水平ラインの数を示す。

Ｖデコーダ４６ｂは、カウンタ値Ｖｂを受けて、レジスタＲ１５によりゲートスタートパルスＶＳＰを出力するラインを示す信号と、カウンタ値Ｖｂが増加する毎にパルス信号をライン・トグルする信号ＴＯＧを出力する。ゲートスタートパルスＶＳＰを出力するラインを示す信号と信号ＴＯＧとは論理回路４９へ入力される。

論理回路４９は、ゲートスタートパルスＶＳＰを出力するラインを示す信号とライン・トグルする信号ＴＯＧ及びＨデコーダ４２ｂから論理制御信号を受けて、ゲートスタートパルスＶＳＰ、ゲートクロックＶＣＬＫ及び出力許可ＯＥ（バー）及び極性信号ＰＯＬを生成して、ディスプレイ装置３００のゲートドライバ３２へ出力する。

Ｖデコーダ４６ｂは、付設されたレジスタのレジスタ値Ｒ１６に基づいてカウンタ値Ｖｂが増加するたびにゲートクロックＶＣＬＫ及び出力許可ＯＥ（バー）を生成して出力する。レジスタ値Ｒ１６を垂直非有効表示期間の水平ライン数、ここでは１２０、に設定しておくことによって、図４（図９）に示すように、カウンタ値Ｖｂがレジスタ値Ｒ１６に到達するまで、一定の周期でカウンタ値Ｖｂが増加される毎にそれに応じてゲートクロックＶＣＬＫが出力される。さらに、ゲートクロックＶＣＬＫに同期させて、ゲートクロックＶＣＬＫの出力期間に含まれる期間においてローレベルとなる出力許可ＯＥ（バー）及び極性信号ＰＯＬを生成して出力する。

以上の処理によって、図１１に示すように、有効表示期間後、レジスタ値Ｒ１６に設定された行数の０レベル（黒レベル）の水平ラインの表示が行われる。これによって、１フレームの垂直走査が終了する。その後、有効表示期間に移行する。

ここで、垂直非有効表示期間におけるゲートクロックＶＣＬＫの出力周期は垂直有効表示期間におけるゲートクロックＶＣＬＫの出力周期よりも短くなるようにする。例えば、垂直非有効表示期間のゲートクロックＶＣＬＫが垂直有効表示期間のゲートクロックＶＣＬＫの３倍の周波数を有する場合、垂直非有効表示期間におけるゲートクロックＶＣＬＫの出力周期は有効表示期間における３倍の周波数でゲートクロックＶＣＬＫ及び出力許可ＯＥ（バー）が出力されることとなる。

すなわち、垂直非有効表示期間においては、垂直有効表示期間よりも高い垂直走査周波数で０レベル（黒レベル）の水平ラインが垂直走査方向に順次走査されながら表示される。垂直非有効表示期間を高い周波数で走査することによって、順次受信される映像信号と同期を取りつつ、ディスプレイ装置の形式に変換して表示させることができる。なお、第１の制御信号生成回路２６ａによる垂直有効表示期間の処理と、第２の制御信号生成回路２６ｂによる垂直非有効表示期間の処理と、の両方を必ずしも実行させる必要はなく、いずれか一方のみを実行しても良い。

また、本実施の形態では、１０８０ｉ方式のハイビジョン映像信号をＶＧＡ方式のディスプレイ装置に表示可能な信号に変換する例を示したが本発明の適用範囲はこれに限定されるものではない。変換元の映像信号における水平ラインの画素数（水平走査周波数）と変換先の信号の水平ラインの画素数（水平走査周波数）との比、及び、変換元の映像信号の垂直走査ライン数と変換先の信号の垂直走査ライン数との比、に応じてタイミングコントローラ２６の各レジスタ値を適宜変更することによって、変更ソーススタートパルスＨＳＰ、ソースラッチ信号ＳＴＲＢ、ゲートスタートパルスＶＳＰ、ゲートクロックＶＣＬＫ、出力許可ＯＥ（バー）及び極性信号ＰＯＬの出力タイミングを変更することができる。これによって、本実施の形態とは異なる方式の映像信号とディスプレイ装置との相互変換を行うことができる。

以上のように、本実施の形態によれば、所望の解像度を有するディスプレイ装置に映像を表示可能としつつ、Ｉ／Ｐ変換処理や解像度変換処理を必要としない映像信号処理装置を提供することができる。

本発明の実施の形態における映像信号処理装置の構成を示すブロック図である。ディスプレイ装置の構成を示す図である。１０８０ｉ方式のハイビジョン映像信号及びＶＧＡ方式の映像信号の画像構成を示す図である。本発明の実施の形態における映像信号処理装置の処理のタイミングチャートを示す図である。本発明の実施の形態におけるフレーム検出回路の構成を示す図である。本発明の実施の形態におけるフレーム検出回路の処理のタイミングチャートを示す図である。本発明の実施の形態におけるエッジ検出回路の構成を示す図である。本発明の実施の形態における第１の制御信号生成回路、第２の制御信号生成回路及び垂直ＤＥ開始終了検出回路の構成を示す図である。本発明の実施の形態における映像信号処理装置の処理のタイミングチャートを示す図である。本発明の実施の形態における有効表示期間に表示される水平ラインを説明するための図である。本発明の実施の形態における非有効表示期間に表示される水平ラインを説明するための図である。背景技術における映像信号処理装置の構成を示すブロック図である。

符号の説明

１０アナログ／デジタル変換器、１２デコーダ、１４画質補正回路、１６変換処理回路、１８タイミングジェネレータ、２０アナログ／デジタル変換回路、２２デコーダ、２４画質補正回路、２６タイミングコントローラ、２６ａ，２６ｂ制御信号生成回路、２８タイミングジェネレータ、３０ソースドライバ、３０ａシフトレジスタ、３０ａ’ ラッチ回路、３０ｂラッチ回路、３０ｃアナログ変換回路、３２ゲートドライバ、３２ａシフトレジスタ、３２ｂ出力ゲート回路、３４表示画素マトリックス、４０ａ，４０ｂＨカウンタ、４２ａ，４２ｂＨデコーダ、４４ａ，４４ｂＶカウンタ、４６ａ，４６ｂデコーダ、４８，４９論理回路、５０垂直ＤＥ開始終了検出回路、６０フィールド検出回路、６２カウンタ、６４デコーダ、６６エッジ検出回路、６６ａフリップ・フロップ、６６ｂアンド素子、６８アンド素子、７０ラッチ素子、１００映像信号処理装置、１０２ディスプレイ装置、２００映像信号処理装置、３００ディスプレイ装置。

Claims

１水平走査ラインの信号が水平同期信号によって区切られ、複数の水平走査ラインの信号が垂直同期信号によって区切られて１フィールド又は１フレームの画像が構成されている元映像信号を受信して、表示装置に対応する処理済映像信号に変換して出力する映像信号処理装置であって、
前記水平同期信号に同期させて前記元映像信号における実質的な映像情報を有する有効表示期間に含まれる各水平走査ラインの信号を所定の周波数でサンプリングした映像信号を出力すると共に、
前記有効表示期間において前記水平同期信号を所定の周期毎に間引いたタイミングにおいて前記表示装置における改行のタイミングを示すゲートクロックパルスとして出力するタイミングコントローラを備えることを特徴とする映像信号処理装置。
請求項１に記載の映像信号処理装置において、
前記タイミングコントローラは、前記元映像信号がＯＤＤフィールドであるかＥＶＥＮフィールドであるかを検出するフレーム検出回路を備え、
奇数フィールドである場合と偶数フィールドである場合とのそれぞれにおいて前記水平同期信号を間引くタイミングを異ならせることを特徴とする映像信号処理装置。
請求項１又は２に記載の映像信号処理装置において、
前記タイミングコントローラは、連続する３つの前記水平同期信号のうちいずれか１つを除去したタイミングにおいて前記ゲートクロックパルスを出力することを特徴とする映像信号処理装置。
請求項１〜３のいずれか１つに記載の映像信号処理装置を備え、
前記ゲートクロックパルスに応じて水平ラインの同期処理を行うことを特徴とするディスプレイ装置。