JP2006295588A - 映像信号処理装置 - Google Patents

Abstract

【課題】Ｉ／Ｐ変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現する。
【解決手段】映像信号処理装置２００に、１水平走査ライン分の映像信号で、Ｎ＋１行分（Ｎは、正の整数）の水平走査ラインを表示するよう、改行のタイミングを示すゲートクロック信号を出力するタイミングコントローラ２６を備える。
【選択図】図１

Description

本発明は、マトリックス状に配置された画素を有するディスプレイに表示するための映像信号を生成する映像信号処理装置に関する。また、その映像信号処理装置を備えたディスプレイ装置に関する。

現在、ＴＶ等の映像信号としてＮＴＳＣ方式やＰＡＬ方式等といったビデオ信号が採用されている。このような映像信号は、まず奇数行の水平走査線のみを１行ずつ飛び越し走査し、次に偶数行の水平走査線のみを１行ずつ飛び越し走査することにより、１フレームの映像を表示する、いわゆるインターレース（Ｉｎｔｅｒｌａｃｅ）方式である。このようなインターレース方式の映像信号で、水平走査線を（飛び越しせずに）順次に走査することにより、１フレームの映像を表示する、いわゆるプログレッシブ（Ｐｒｏｇｒｅｓｉｖｅ）方式に対応した液晶ディスプレイやプラズマディスプレイ等に映像を表示させる際には、映像信号の変換処理を行う必要がある。

従来より、このような映像信号の変換処理として、アナログ信号である映像信号をデジタル信号に変換（Ａ／Ｄ変換）すると共に、垂直方向への画像サイズを一致させるために、インターレース方式からプログレッシブ方式に変更するＩ／Ｐ変換処理や、ディスプレイの解像度に合わせて解像度変換処理が行われている（特許文献１〜３）。解像度変換処理としては、例えば、プログレッシブ方式に変換された１行置きの映像データしか持たない映像信号の空いた行（走査線）の画素を補間する画素補間処理等がある。

ここで、従来の映像信号処理装置について、図１１を用いて説明する。従来の映像信号処理装置は、図１１に示すように、Ａ／Ｄ変換回路１０、デコーダ１２、画質補正回路１４、変換処理回路１６及びタイミングジェネレータ１８を含んで構成される。タイミングジェネレータ１８は、外部からシステムクロックＣＬＫを受けて、映像信号処理装置１００の各部へ出力する。これにより、映像信号処理装置１００の各部を同期させることができる。

Ａ／Ｄ変換回路１０は、処理対象となるアナログ・ビデオ信号を装置外部から受けて、所定のサンプリング周波数でアナログ信号からデジタル信号に変換する。デジタル化された映像信号はデコーダ１２へ出力される。デコーダ１２は、映像信号に対して各種の処理を行う。例えば、映像信号から輝度（Ｙ）信号及び色差（Ｃ）信号に分離するＹ／Ｃ分離処理を行う。画質補正回路１４は、デコーダ１２で処理された信号に対して、画質を補正する各種の処理を行う。例えば、色信号に対してΓ補正を行う。変換処理回路１６は、画質補正された映像信号に対して、Ｉ／Ｐ変換処理や解像度変換処理を行う。変換処理を受けた映像信号は、外部のディスプレイ装置１０２へ出力される。

ディスプレイ装置１０２は、タイミングジェネレータ１８から同期信号を受けて、内蔵されたタイミングジェネレータ１８によって同期信号に同期させて処理された映像信号を表示する。

特開２００４−２４７９９０号公報 特開２００４−２７４１２４号公報 特開２００４−２３５８１１号公報

しかしながら、前述したような画素補間処理は、走査線間あるいはフィールド間の連続性を確保するよう補間処理をしなければならず、その処理は複雑であり、映像信号処理回路の回路規模を大きくしてしまい、チップサイズの増大や製造コストの増加が問題となる。また、Ｉ／Ｐ変換処理回路を設けることも、映像信号処理装置における消費電力を増大し、ディスプレイ装置全体としての消費電力が増大する問題がある。

本発明の目的は、上記従来技術の問題点に鑑み、Ｉ／Ｐ変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現することにある。

本発明は、表示装置の水平走査ラインをＮ行ずつ（Ｎは、１以上の整数）飛び越し改行しつつ表示することにより１フィールド分の映像を形成し、表示する水平走査ラインをずらしつつＮ＋１フィールド分表示することにより１フレーム分の映像を形成する表示方式の元映像信号を受信して、これを変換処理して処理済映像信号を出力する映像信号処理装置であって、表示する水平走査ラインを順次に１行ずつ改行するタイミングを示すゲートクロック信号を、１水平走査ライン分の映像信号に対して、Ｎ＋１回出力するタイミングコントローラを備えることを特徴とする。

また、前記表示方式に対応した元映像信号のフィールドを検出するフィールド検出回路を備え、各フィールドの表示の開始のタイミングを示すゲートスタートパルス信号を、検出したフィールドが変わる毎に、タイミングをずらして出力することが望ましい。

また、前記表示方式は、Ｎ＝１とするインターレース方式であることが望ましい。

本発明によれば、Ｉ／Ｐ変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現することができる。

本実施の形態では、ＮＴＳＣ方式の映像信号をＶＧＡ方式のディスプレイ装置で表示可能に変換する映像信号処理装置について説明する。ただし、本発明の適応範囲はこれに限定されるものではない。

本発明の実施の形態における映像信号処理装置２００は、図１に示すように、アナログ／デジタル変換器（Ａ／Ｄ変換回路）２０、デコーダ２２、画質補正回路２４、タイミングコントローラ２６及びタイミングジェネレータ２８を含んで構成される。映像信号処理装置２００からの出力は外部のディスプレイ装置３００に入力される。なお、図１では、映像信号処理装置２００とディスプレイ装置３００とを別々の装置として示したが、ディスプレイ装置３００に映像信号処理装置２００を搭載して１つの装置としても良い。

ディスプレイ装置３００は、図２に示すように、ソースドライバ３０、ゲートドライバ３２及び表示画素マトリックス３４を含んで構成される。

まず、ソースドライバ３０の構成について説明する。ソースドライバ３０は、シフトレジスタ３０ａ、ラッチ回路３０ｂ及びデジタル／アナログ変換回路３０ｃを含んで構成される。ゲートドライバ３２は、シフトレジスタ３２ａ及び出力ゲート回路３２ｂを含んで構成される。

ソースドライバ３０に含まれるシフトレジスタ３０ａは、図２に示すように、ディスプレイ装置３００の１水平ラインの画素数（有効画素６４０個）に対応する数のラッチ回路（Ｄ−フリップ・フロップ）の直列回路を含んで構成される。シフトレジスタ３０ａは、ソーススタートパルスをシフトさせ、ラッチ回路３０ａ’のラッチパルスを使用する。ラッチ回路３０ａ’は、ソーススタートパルスがシフトして選ばれたラッチを有効にし、順次デジタル化された映像信号を１水平ライン分だけ記憶・保持するために用いられる。

ソースドライバ３０に含まれるラッチ回路３０ｂは、ディスプレイ装置３００の１水平ラインの画素数に対応する数のラッチ回路を含んで構成される。ラッチ回路３０ｂは、シフトレジスタ３０ａに記憶・保持された１水平ライン分の映像信号を更に記憶・保持するために用いられる。

ラッチ回路３０ｂの各段は、シフトレジスタ３０ａと同様に、デジタル化された映像信号を表現するビット数に相当するＤ−フリップ・フロップを並列に配置して構成できる。例えば、１画素分の映像信号が８ビットで表現される場合、ラッチ回路３０ｂに含まれるラッチ回路の各段は８個のＤ−フリップ・フロップが並列に配置され、各Ｄ−フリップ・フロップが映像信号の各ビットのデータ値を記憶及び保持するために用いられる。ラッチ回路３０ａ’の各段の各ビットに対応するＤ−フリップ・フロップの出力（Ｑ）端子は、ラッチ回路３０ａ’の各段に対応するラッチ回路３０ｂの各ビットに対応するＤ−フリップ・フロップの入力（Ｄ）端子に接続される。なお、図２では、図を簡略化するためにラッチ回路を１つのフリップ・フロップ素子として図示している。

デジタル／アナログ変換回路（Ｄ／Ａ変換回路）３０ｃは、ディスプレイ装置３００の水平画素数に対応する数のＤ／Ａ変換器を含んで構成される。各Ｄ／Ａ変換器は、ラッチ回路３０ｂの各段のラッチ回路から出力されているデジタルの映像信号をアナログに変換して表示画素マトリックス３４へ出力する。例えば、ラッチ回路３０ｂのラッチ回路の各段が８個のＤ−フリップ・フロップで構成されている場合、各段から出力される信号を８ビットのデジタル信号としてアナログ信号に変換して出力する。

次に、ゲートドライバ３２の構成について説明する。ゲートドライバ３２に含まれるシフトレジスタ３２ａは、ディスプレイ装置３００の垂直画素数（有効画素４８０個）に対応する数のラッチ回路の直列回路を含んで構成される。シフトレジスタ３２ａは、１水平ライン毎にゲート信号を順次シフトして出力するために用いられる。

初段のラッチ回路（Ｄ−フリップ・フロップ）の入力（Ｄ）端子には、映像信号処理装置２００から出力されたゲートスタートパルス信号ＶＳＰが入力される。各段の各ビットのＤ−フリップ・フロップの出力（Ｑ）端子は次段のラッチ回路の対応するビットのＤ−フリップ・フロップの入力（Ｄ）端子に接続されてラッチ回路の直列回路が形成される。シフトレジスタ３２ａに含まれる総てのＤ−フリップ・フロップのクロック（Ｃ）端子にはゲートクロック信号ＶＣＬＫが共通に入力される。これによって、ゲートクロック信号ＶＣＬＫが立ち上がる度に、初段から最終段のＤ−フリップ・フロップまでゲートスタートパルス信号ＶＳＰが順次シフトされながら出力される。

出力ゲート回路３２ｂは、シフトレジスタ３２ａからのゲート信号の表示画素マトリックス３４への伝達を制御する。出力ゲート回路３２ｂは、シフトレジスタ３２ａの各ラッチ回路の出力（Ｑ）端子にそれぞれ接続されたディスプレイ装置３００の垂直画素数に対応する数のトランスファーゲートを含んで構成される。各トランスファーゲートは、映像信号処理装置２００から出力されたアウトプットイネーブル信号ＯＥ（バー）を受けて、アウトプットイネーブル信号ＯＥ（バー）がローレベルのときに各ラッチ回路の出力（Ｑ）端子から出力されているゲート信号を表示画素マトリックス３４の対応する行の制御トランジスタのゲートに伝達させる。アウトプットイネーブル信号ＯＥ（バー）がハイレベルのときには、シフトレジスタ３２ａと表示画素マトリックス３４との接続を断つ。

すなわち、ゲートスタートパルス信号ＶＳＰを受けたシフトレジスタ３２ａはゲートクロック信号ＶＣＬＫを受ける度に垂直走査方向に向けてラッチ回路のいずれか１つの出力をハイレベルとし、アウトプットイネーブル信号ＯＥ（バー）がローレベルのときに出力ゲート回路３２ｂによりシフトレジスタ３２ａの出力が表示画素マトリックス３４に伝達される。これによって、表示画素マトリックス３４のいずれかの行がアクティブとされる。

次に、表示画素マトリックス３４について説明する。表示画素マトリックス３４は、行列配置された複数の表示画素を含んで構成される。例えば、ＶＧＡ方式のディスプレイ装置３００では、有効表示領域で縦４８０画素×横６４０画素の表示画素のアクティブ・マトリックスから構成される。各表示画素は、それぞれ制御用トランジスタを備える。各行のトランジスタのゲートには、その行に対応する出力ゲート回路３２ｂのトランスファーゲートの出力端子が共通に接続される。また、各列のトランジスタのドレインには、その列に対応するＤ／Ａ変換回路３０ｃのＤ／Ａ変換器の出力端子が共通に接続される。シフトレジスタ３２ａで各行が順に選択されると、選択された行の制御用トランジスタのみがオンとなり、その行の各表示素子に対応するＤ／Ａ変換回路３０ｃからの出力に応じた強度でその行の各表示素子が発光する。これによって、１水平ライン毎に映像を表示させることができる。なお、カラー映像を処理対象とした場合には、赤（Ｒ），緑（Ｇ），青（Ｂ）等の基準色毎にソースドライバ３０、ゲートドライバ３２及び表示画素マトリックス３４をそれぞれ一組ずつ設けることによってカラー映像を表示することができる。

以下、図３（図４）のタイミングチャートを参照しつつ映像信号処理装置２００及びディスプレイ装置３００における処理について説明する。図３は、ＯＤＤフィールドの１フィールド分のタイミングチャートを示している。図４は、ＥＶＥＮフィールドの１フィールド分のタイミングチャートを示している。すなわち、アナログ映像信号に含まれる垂直同期信号ＶＳの立ち上がりから次の垂直同期信号ＶＳの立ち上がりまでのタイミングチャートが示されている。

図１に示すＡ／Ｄ変換回路２０は、外部からアナログの映像信号を受けて、タイミングジェネレータ２８から入力されるサンプリングクロックＤＣＬＫに同期して所定のサンプリング周波数ｆｓで映像信号をサンプリングしてデジタル信号に変換する。サンプリングクロックＤＣＬＫは、タイミングジェネレータ２８において、入力映像信号の垂直同期信号ＶＳ及び水平同期信号ＨＳ並びにシステムの基本クロックであるシステムクロックＣＬＫに基づいて生成される。デジタル化された映像信号は、デコーダ２２に送信される。

ＮＴＳＣ方式の映像信号は、図５（ａ）に示すように、有効走査線数で４８０ラインの水平走査線を有するインターレース方式の信号である。すなわち、１フィールド（１／２フレーム）の映像は有効走査線数４８０／２＝２４０ラインで表現される（従って、図３及び図４に示すように１垂直同期信号ＶＳ当り２４０ライン分の映像信号を含んでいる）。また、テレビジョン放送における映像のアスペクト比は、縦：横＝３：４である。したがって、有効表示領域における１水平ラインの映像信号は６４０画素で表現される。

本実施の形態の場合では、図５（ｂ）に示すように、ディスプレイ装置３００を横６４０画素の有効表示領域のＶＧＡ方式としているので、有効表示領域において１水平ラインが６４０画素である映像信号で、１水平ラインが同じく６４０画素のディスプレイに表示されるようにサンプリング周波数ｆｓを設定する。

デコーダ２２は、Ａ／Ｄ変換回路２０でデジタル化された映像信号に対して各種の処理を行う。例えば、映像信号から輝度（Ｙ）信号及び色差（Ｃ）信号に分離するＹ／Ｃ分離処理を行う。これらの処理は従来技術を適用することができるので詳細な説明は省略する。

画質補正回路２４は、デコーダ２２で処理された信号に対して、画質を補正する各種の処理を行う。画質補正処理としては、例えば、色信号に対するΓ補正処理、輪郭補正処理、ホワイトバランス調整処理等が上げられる。これらの処理には従来技術を適用することができるので、詳細な説明は省略する。

タイミングジェネレータ２８は、装置外部から映像信号（ここでは、ＮＴＳＣ方式の映像信号）を受けて、映像信号から水平同期信号ＨＳ及び垂直同期信号ＶＳを分離抽出する。水平同期信号ＨＳ及び垂直同期信号ＶＳの分離抽出には、比較器等を用いた従来の信号分離技術を用いることができる。さらに、外部からシステムクロックＣＬＫを受けて、システムクロックＣＬＫに同期したサンプリングクロックＤＣＬＫ等の映像信号処理装置２００の各部で使用される信号を生成する。これによって、映像信号処理装置２００の各部を適宜同期させて制御することができる。生成されたサンプリングクロックＤＣＬＫは、Ａ／Ｄ変換回路２０に送られる。また、垂直同期信号ＶＳ及び水平同期信号ＨＳもタイミングコントローラ２６へ送信される。

タイミングコントローラ２６は、タイミングジェネレータ２８から水平同期信号ＨＳ及び垂直同期信号ＶＳを受けて、ディスプレイ装置３００における表示処理を行うための各種の制御信号を生成して外部のディスプレイ装置３００へ出力すると共に、クロック信号に同期させてデジタル化された映像信号を外部のディスプレイ装置３００へ出力する。

また、タイミングコントローラ２６は、図６に示すように、インターレース信号の第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とを検出するためのフィールド検出回路６０を含んで構成される。フィールド検出回路６０は、カウンタ６２、デコーダ６４、エッジ検出回路６６、アンド素子６８及びラッチ素子７０を含んで構成される。

カウンタ６２は、タイミングジェネレータ２８から水平同期信号ＨＳ及びシステムクロックＣＬＫを受信する。カウンタ６２は、水平同期信号ＨＳの立ち上がりのタイミングでリセットされ、その後入力されてくるシステムクロックＣＬＫのパルス数をカウントする。カウンタ６２は、システムクロックＣＬＫのカウンタ値Ｈｆをデコーダ６４へ出力する。

デコーダ６４は、カウンタ６２からカウンタ値Ｈｆを受けて、付設されたレジスタＨＡＬＦ＿Ｈ＿ＵＰ及びＨＡＬＦ＿Ｈ＿ＤＯＷＮ（図示しない）のレジスタ値に基づいて１／２水平ライン検出信号ＨＡＬＦ＿Ｈを出力する。なお、デコーダ６４の初期出力はローレベルとする。

レジスタＨＡＬＦ＿Ｈ＿ＵＰの値は水平同期信号ＨＳの周期の１／４に相当するカウンタ値に予め設定し、レジスタＨＡＬＦ＿Ｈ＿ＤＯＷＮの値は水平同期信号ＨＳの周期の３／４に相当するカウンタ値に予め設定しておく。カウンタ値Ｈｆが、レジスタＨＡＬＦ＿Ｈ＿ＵＰの値と一致したタイミングで１／２水平ライン検出信号ＨＡＬＦ＿Ｈをハイレベルとして出力する。次に、カウンタ値Ｈｆが、レジスタＨＡＬＦ＿Ｈ＿ＤＯＷＮの値と一致したタイミングで１／２水平ライン検出信号ＨＡＬＦ＿Ｈをローレベルに戻す。これによって、図７に示すように、水平同期信号ＨＳの周期の半分を中心として、前後１／４周期の幅をもつパルスが１／２水平ライン検出信号ＨＡＬＦ＿Ｈとして生成される。

エッジ検出回路６６は、タイミングジェネレータ２８から垂直同期信号ＶＳを受けて、垂直同期信号ＶＳのエッジを検出し、システムクロックＣＬＫの１クロック幅のパルス幅を有するパルスをエッジ信号ＶＥＤＧＥとして出力する。具体的には、エッジ検出回路６６は、図８に示すように、フリップ・フロップ６６ａ及びアンド素子６６ｂにより構成することができる。垂直同期信号ＶＳをフリップ・フロップ６６ａの入力（Ｄ）端子に入力し、システムクロックＣＬＫをクロック（Ｃ）端子に入力する。図７のタイミングチャートに示すように、垂直同期信号ＶＳが立ち上がったタイミングにおいて、システムクロックＣＬＫが立ち上がるとフリップ・フロップ６６ａの出力（Ｑ）端子がハイレベルに維持される。アンド素子６６ｂは、フリップ・フロップ６６ａの出力（Ｑ）端子からの出力と垂直同期信号ＶＳとを受けて、両方の信号がハイレベルにあるタイミングにおいてハイレベルの信号を出力する。これによって、垂直同期信号ＶＳの立ち上がりのエッジを検出し、エッジ信号ＶＥＤＧＥを生成することができる。

フィールド検出回路６０のアンド素子６８は、１／２水平ライン検出信号ＨＡＬＦ＿Ｈとエッジ信号ＶＥＤＧＥとを受けて、これらの信号の論理積を出力する。アンド素子６８の出力はラッチ素子７０によって保持される。

ＮＴＳＣ方式の映像信号では、図７に示すように、第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とにおいて垂直同期信号ＶＳのエッジ位置と水平同期信号ＨＳのエッジ位置とが水平同期信号ＨＳの半周期だけずらされている。したがって、第１フィールド（ＯＤＤフィールド）と第２フィールド（ＥＶＥＮフィールド）とにおいてローレベルとハイレベルとが交互に切り替えられてフィールド検出信号ＯＤＤ／ＥＶＥＮとして出力される。

さらに、タイミングコントローラ２６は、図９に示すように、制御信号生成回路２６ａ、を含んで構成される。制御信号生成回路２６ａは、Ｈカウンタ４０−１，４０−２、Ｈデコーダ４２−１，４２−２、Ｖカウンタ４４、Ｖデコーダ４６及び論理回路４８を含む。フィールド検出回路６０から出力されたフィールド検出信号ＯＤＤ／ＥＶＥＮは、制御信号生成回路２６ａに含まれる論理回路４８に入力される。

Ｈカウンタ４０−１は、データイネーブル信号ＤＥ及びサンプリングクロックＤＣＬＫを受ける。Ｈカウンタ４０−１は、データイネーブル信号ＤＥの立ち上がりのタイミングでリセットされ、その後入力されてくるサンプリングクロックＤＣＬＫのパルス数をカウントする。Ｈカウンタ４０−１は、カウンタ値Ｈ１をＨデコーダ４２−１へ出力する。また、Ｈカウンタ４０−１は、データイネーブル信号ＤＥの立ち上がり又はレジスタＲ０で設定したカウント値になったタイミングでパルスをキャリー信号Ｃａとして出力する。キャリー信号ＣａはＨカウンタ４０−２へ出力される。

Ｈデコーダ４２−１は、Ｈカウンタ４０−１からカウンタ値Ｈ１を受けて、付設されたレジスタのレジスタ値Ｒ１，Ｒ２，Ｒ３に基づいてソーススタートパルスＨＳＰ及びソースラッチ信号ＳＴＲＢを生成して出力する。これらの制御信号がディスプレイ装置３００のソースドライバ３０に入力される。以下、これらの信号について詳細に説明する。

レジスタ値Ｒ１を０に設定しておくことにより、Ｈデコーダ４２−１は、図３（図４）に示すように、カウンタ値Ｈａが０になるタイミング、すなわちデータイネーブル信号ＤＥの立ち上がりに応じたタイミングでハイレベルとなるパルスをソーススタートパルスＨＳＰとして出力する。立ち下がりはＲ１’で設定する。ソーススタートパルスＨＳＰは、ソースドライバ３０に含まれるシフトレジスタ３０ａに入力される。

ソースクロックパルスＳＣＬＫは、サンプリングクロックＤＣＬＫと同一で、シフトレジスタ３０ａに含まれる総てのラッチ回路（Ｄ−フリップ・フロップ）のクロック（Ｃ）端子に共通に入力される。また、タイミングコントローラ２６は、ソースクロックパルスＳＣＬＫに同期させて、シフトレジスタ３０ａの初段のラッチ回路の入力（Ｄ）端子へ、ソーススタートパルスＨＳＰをラッチ回路３０ａ’に１画素分のデジタル化された映像信号を出力する。すなわち、Ｈカウンタ４０−１がサンプリングクロックＤＣＬＫを受ける度に、タイミングコントローラ２６から１画素分の映像信号が出力される。これによって、１水平ライン分の６４０画素に対応する映像信号がラッチ回路３０ａ’に順次シフトされながら記憶・保持される。

また、Ｈデコーダ４２−１は、カウンタ値Ｈ１がレジスタ値Ｒ２と一致したタイミングでソースラッチ信号ＳＴＲＢのパルスを出力する。レジスタ値Ｒ２を６４１に設定しておくことによって、図３（図４）に示すように、カウンタ値Ｈ１が６４１になったタイミングでハイレベルとなるパルスがソースラッチ信号ＳＴＲＢとして出力される。立ち上がりはＲ２’で設定される。

図２に示すように、ラッチ回路３０ｂに含まれる総てのラッチ素子のクロック（Ｃ）端子にはソースラッチ信号ＳＴＲＢが共通に入力される。レジスタ値Ｒ２を水平走査ライン分の画素数よりも大きく設定しておくことによって、シフトレジスタ３０ａに１水平ライン分の映像信号が保持された後に、ソースラッチ信号ＳＴＲＢが立ち上がりに応じてシフトレジスタ３０ａに保持されている１水平ライン分の映像信号が一括してラッチ回路３０ｂに転送される。

次に、Ｈカウンタ４０−２及びＶデコーダ４２−２について詳細に説明する。Ｈカウンタ４０−２は、Ｈカウンタ４０−１からキャリー信号Ｃａ及びサンプリングクロックＤＣＬＫを受けて処理を行う。Ｈカウンタ４０−２は、Ｈカウンタ４０−１からのキャリー信号Ｃａの入力によりリセットされ、その後入力されてくるサンプリングクロックＤＣＬＫのパルス数をカウントする。Ｈカウンタ４０−２は、カウンタ値Ｈ２をＨデコーダ４２−２へ出力する。また、Ｈカウンタ４０−２は、Ｈカウンタ４０−１からのキャリー信号Ｃａを受けたとき、または、レジスタＲ３（１水平ラインの総画素数の半分に相当する値、本実施の形態では４００）に到達したタイミングでパルスをキャリー信号Ｃａ２として出力する。キャリー信号Ｃａ２はＶカウンタ４４へ出力される。

Ｈデコーダ４２−２は、Ｈカウンタ４０−２からカウンタ値Ｈ２を受けて、付設されたレジスタのレジスタ値Ｒ４，Ｒ４’，Ｒ５，Ｒ５’，Ｒ６，Ｒ７，Ｒ７’に基づいて、ゲートクロック信号ＶＣＬＫ、アウトプットイネーブル信号ＯＥ、ライン反転信号ＰＯＬ、及びゲートスタートパルスＶＳＰの元となる信号を生成して出力する。以下、これらの信号について詳細に説明する。

レジスタ値Ｒ４を３２０に設定しておくことにより、Ｈデコーダ４２−２は、カウンタ値Ｈ２が３２０になるタイミングで発生するハイパルスをゲートクロック信号ＶＣＬＫとして出力する。立ち下がりはＲ４’で設定する。従って、Ｈカウンタ４０−１のキャリー信号Ｃａに対して半分のカウント値（周期）でＨカウンタ４０−２が動作するため、ゲートクロック信号ＶＣＬＫは、図３（図４）に示すように、１水平ライン分の映像信号に対して２つのパルスとして発生する。また、ゲートクロック信号ＶＣＬＫは、ゲートドライバ３２に含まれるシフトレジスタ３２ａのクロック端子へ出力される。ゲートクロック信号ＶＣＬＫのパルスにより、シフトレジスタ３２ａに含まれるラッチ回路（Ｄ−フリップ・フロップ）は、ゲートスタートパルス信号ＶＳＰをシフトさせていく。

また、レジスタ値Ｒ５を３２１に設定しておくことにより、Ｈデコーダ４２−２は、カウンタ値Ｈ２が３２１になるタイミングで発生するハイパルスをアウトプットイネーブル信号ＯＥ（バー）として出力する。立ち下がりは、Ｒ５’で設定する。Ｈカウンタ４０−１のキャリーＣａに対して半分のカウント値（周期）で１カウンタ４０−２が動作するため、従って、アウトプットイネーブル信号ＯＥ（バー）は、図３（図４）に示すように（ゲートクロック信号ＶＣＬＫと同様に）、１水平ライン分の映像信号に対して２つのパルスとして発生する。アウトプットイネーブル信号ＯＥ（バー）は、ゲートドライバ３２に含まれる出力ゲート回路３２ｂに入力される。そして、アウトプットイネーブル信号ＯＥが入力されることにより、出力ゲート回路３２ｂは、ゲートスタートパルス信号ＶＳＰが格納されたシフトレジスタ３２ａのラッチ回路の行の表示を許可する。

また、Ｈデコーダ４２−２は、レジスタ値Ｒ６でトグルするライン反転信号ＰＯＬ、Ｒ７，Ｒ７’でハイローするゲートスタートパルスＶＳＰの元となるパルスを論理制御信号として論理回路４８に出力する。

次に、Ｖカウンタ４４及びＶデコーダ４６について詳細に説明する。Ｖカウンタ４４は、Ｈカウンタ４０−１からキャリー信号Ｃａ及びＨカウンタ４０−２からキャリー信号Ｃａ２を受けて処理を行う。

Ｖカウンタ４４は、１フィールドの映像信号における垂直有効表示期間の開始タイミングを検出し、カウンタ値Ｖをリセットする。Ｖカウンタ４４は、カウンタ値Ｖをリセットした後、Ｈカウンタ４０−２からのキャリー信号Ｃａ２を受ける毎にカウンタ値Ｖを１ずつ増加させ、リセット後にキャリー信号Ｃａ２を受信した回数をカウンタ値ＶとしてＶデコーダ４６へ出力する。カウンタ値Ｖは、１垂直期間を示す。

Ｖデコーダ４６は、付設されたレジスタのレジスタ値Ｒ１０，Ｒ１１に基づいて水平ラインナンバ信号ＮＵＭ１及びＮＵＭ２を生成して出力する。レジスタ値Ｒ１０を１に、レジスタ値Ｒ１１を２に、各々設定しておく。これにより、Ｖデコーダ４６は、カウンタ値Ｖを受けて、カウンタ値Ｖが１のときに所定のパルス幅でハイレベルとなるパルス信号を発生し、これを水平ラインナンバ信号ＮＵＭ１として出力し、カウンタ値Ｖが２のときに所定のパルス幅でハイレベルとなるパルス信号を発生し、これを水平ラインナンバ信号ＮＵＭ２として出力する。水平ラインナンバ信号ＮＵＭ１及びＮＵＭ２は、論理回路４８へ入力される。

論理回路４８は、フィールド検出信号ＯＤＤ／ＥＶＥＮ、水平ラインナンバ信号ＮＵＭ１及びＮＵＭ２及びＨデコーダ４２−２から論理制御信号を受けて、ゲートスタートパルス信号ＶＳＰ及びライン反転信号ＰＯＬを生成して、ディスプレイ装置３００のゲートドライバ３２へ出力する。

このように発生させたゲートスタートパルス信号ＶＳＰと、前述したゲートクロック信号ＶＣＬＫ及びアウトプットイネーブル信号ＯＥ（バー）と、をゲートドライバ３２に入力することにより、図１０に示すように、１行分の映像信号でディスプレイ装置に２行分の映像を表示することが可能となる。

ここで、前述したゲートスタートパルス信号ＶＳＰについて詳細に説明する。ゲートスタートパルス信号ＶＳＰは、並列に入力された水平ラインナンバ信号ＮＵＭ１及びＮＵＭ２を、フィールド検出信号ＯＤＤ／ＥＶＥＮにより選択して出力する。例えば、フィールド検出信号ＯＤＤ／ＥＶＥＮがハイレベル（ＯＤＤ）のときは、前述したカウンタ値Ｖが２のときにハイレベルとなるパルス信号を出力し、フィールド検出信号ＯＤＤ／ＥＶＥＮがローレベル（ＥＶＥＮ）のときは、前述したカウンタ値Ｖが１のときにハイレベルとなるパルス信号を出力する。

このように、フィールド検出信号ＯＤＤ／ＥＶＥＮによって選択された水平ラインナンバ信号ＮＵＭ１又はＮＵＭ２とゲートクロック信号ＶＣＬＫとの間で論理和を、ゲートスタートパルス信号ＶＳＰとして出力する。

これにより、論理回路４８は、フィールド検出信号ＯＤＤ／ＥＶＥＮがハイレベル、すなわち第１フィールド（ＯＤＤフィールド）の処理を行っている場合は、ゲートクロック信号ＶＣＬＫの２つめのパルスのタイミングで、ゲートスタートパルス信号ＶＳＰが発生し、フィールド検出信号ＯＤＤ／ＥＶＥＮがローレベル、すなわち第２フィールド（ＥＶＥＮフィールド）の処理を行っている場合は、ゲートクロック信号ＶＣＬＫの１つめのパルスのタイミングで、ゲートスタートパルス信号ＶＳＰが発生する。このように、第１フィールドと第２フィールドとでゲートスタートパルス信号ＶＳＰの開始タイミングを１ゲートクロック信号ＶＣＬＫだけずらすことにより、図１０（ａ）及び（ｂ）に示すように、第１フィールドの映像信号の表示を第２フィールドに対して１水平ライン分だけずらすことができる。このように映像信号の表示をフィールド毎にずらすことにより、映像の表示をよりスムースに行うことができる。

また、本実施の形態では、水平走査ラインを１行ずつ飛び越し改行しつつ表示することにより１フィールド分の映像を形成し、表示する水平走査ラインをずらしつつ２フィールド分表示することにより１フレーム分の映像を形成するＮＴＳＣ方式の信号で、順次に改行して水平走査ラインを表示することにより１フレーム分の映像を表示するＶＧＡ方式の表示装置に対応するよう処理済映像信号に変換して出力する映像信号処理装置について説明したが、本発明の適用範囲はこれに限定されるものではない。

変換元の映像信号における水平ラインの画素数（水平走査周波数）と変換先の信号の水平ラインの画素数（水平走査周波数）との比、及び、変換元の映像信号の垂直走査ライン数と変換先の信号の垂直走査ライン数との比、に応じてタイミングコントローラ２６の各レジスタ値等を適宜変更することによって、ソーススタートパルスＨＳＰ、ソースラッチ信号ＳＴＲＢ、ゲートスタートパルス信号ＶＳＰ、ゲートクロック信号ＶＣＬＫ及びアウトプットイネーブル信号ＯＥ（バー）及びライン反転信号ＰＯＬの出力タイミングを変更することができる。これによって、本実施の形態とは異なる方式の映像信号とディスプレイ装置との相互変換を行うことができる。

以上のように、本実施の形態によれば、Ｉ／Ｐ変換処理や画素補間処理といった処理を行わずに、インターレース方式等の水平走査ラインをＮ行ずつ飛び越し表示する方式に対応した映像信号が入力され、プログレッシブ方式等の水平走査ラインを１行ずつ順次に表示する方式に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置に関し、より回路規模を小さくした映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置を実現することができる。

本発明の実施の形態における映像信号処理装置の構成を示すブロック図である。 ディスプレイ装置の構成を示す図である。 本発明の実施の形態における映像信号処理装置の処理のタイミングチャートを示す図である。 本発明の実施の形態における映像信号処理装置の処理のタイミングチャートを示す図である。 ＮＴＳＣ方式の映像信号及びＶＧＡ方式の映像信号の画像構成を示す図である。 本発明の実施の形態におけるフィールド検出回路の構成を示す図である。 本発明の実施の形態におけるフィールド検出回路の処理のタイミングチャートを示す図である。 本発明の実施の形態におけるエッジ検出回路の構成を示す図である。 本発明の実施の形態における制御信号生成回路の構成を示す図である。 本発明の実施の形態におけるディスプレイ装置の表示を説明するための図である。 背景技術における映像信号処理装置の構成を示すブロック図である。

符号の説明

１０，２０ Ａ／Ｄ変換回路、１２，２２，６４ デコーダ、１４ 画質補正回路、１６ 変換処理回路、１８，２８ タイミングジェネレータ、２４ 画質補正回路、２６ タイミングコントローラ、２６ａ 制御信号生成回路、３０ ソースドライバ、３０ａ，３２ａ シフトレジスタ、３０ｂ ラッチ回路、３０ｃ Ｄ／Ａ変換回路、３２ ゲートドライバ、３２ｂ 出力ゲート回路、３４ 表示画素マトリックス、４０−１，４０−２ Ｈカウンタ、４２−１，４２−２ Ｈデコーダ、４４ Ｖカウンタ、４６ Ｖデコーダ、４８ 論理回路、６０ フィールド検出回路、６２ カウンタ、６６ エッジ検出回路、６６ａ フリップ・フロップ、６６ｂ，６８ アンド素子、７０ ラッチ素子、１００，２００ 映像信号処理装置、１０２，３００ ディスプレイ装置。

Claims (3)

1. 表示装置の水平走査ラインをＮ行ずつ（Ｎは、１以上の整数）飛び越し改行しつつ表示することにより１フィールド分の映像を形成し、表示する水平走査ラインをずらしつつＮ＋１フィールド分表示することにより１フレーム分の映像を形成する表示方式の元映像信号を受信して、これを変換処理して処理済映像信号を出力する映像信号処理装置であって、
   表示する水平走査ラインを順次に１行ずつ改行するタイミングを示すゲートクロック信号を、１水平走査ライン分の映像信号に対して、Ｎ＋１回出力するタイミングコントローラを備えることを特徴とする映像信号処理装置。
2. 請求項１記載の映像信号処理装置であって、
   前記表示方式に対応した元映像信号のフィールドを検出するフィールド検出回路を備え、
   各フィールドの表示の開始のタイミングを示すゲートスタートパルス信号を、検出したフィールドが変わる毎に、タイミングをずらして出力することを特徴とする映像信号処理装置。
3. 請求項１又は２に記載の映像信号処理装置であって、
   前記表示方式は、Ｎ＝１とするインターレース方式であることを特徴とする映像信号処理装置。

Images