JP2006293056A - 映像信号処理装置 - Google Patents
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Abstract
【課題】I/P変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現することにある。
【解決手段】第1の表示モードにおいて、表示装置の水平走査ラインを改行しつつ順次に1行ずつ選択するタイミングを示すゲートクロック信号VCLKを出力すると共に、前記ゲートクロック信号VCLKがN+1回出力される毎に前記ゲートクロック信号VCLKのタイミングにより選択された水平走査ラインを表示するためのアウトプットイネーブル信号OEを出力するタイミングコントローラを備える。
【選択図】図1
【解決手段】第1の表示モードにおいて、表示装置の水平走査ラインを改行しつつ順次に1行ずつ選択するタイミングを示すゲートクロック信号VCLKを出力すると共に、前記ゲートクロック信号VCLKがN+1回出力される毎に前記ゲートクロック信号VCLKのタイミングにより選択された水平走査ラインを表示するためのアウトプットイネーブル信号OEを出力するタイミングコントローラを備える。
【選択図】図1
Description
本発明は、マトリックス状に配置された画素を有するディスプレイに表示するための映像信号を生成する映像信号処理装置に関する。また、その映像信号処理装置を備えたディスプレイ装置に関する。
現在、TV等の映像信号としてNTSC方式やPAL方式等といったビデオ信号が採用されている。このような映像信号は、まず奇数行の水平走査線のみを1行ずつ飛び越し走査し、次に偶数行の水平走査線のみを1行ずつ飛び越し走査することにより、1フレームの映像を表示する、いわゆるインターレース(Interlace)方式である。このようなインターレース方式の映像信号で、水平走査線を(飛び越しせずに)順次に走査することにより、1フレームの映像を表示する、いわゆるプログレッシブ(Progresive)方式に対応した液晶ディスプレイやプラズマディスプレイ等に映像を表示させる際には、映像信号の変換処理を行う必要がある。
従来より、このような映像信号の変換処理として、アナログ信号である映像信号をデジタル信号に変換(A/D変換)すると共に、垂直方向への画像サイズを一致させるために、インターレース方式からプログレッシブ方式に変更するI/P変換処理や、ディスプレイの解像度に合わせて解像度変換処理が行われている(特許文献1〜3)。解像度変換処理としては、例えば、プログレッシブ方式に変換された1行置きの映像データしか持たない映像信号の空いた行(走査線)の画素を補間する画素補間処理等がある。
ここで、従来の映像信号処理装置について、図11を用いて説明する。従来の映像信号処理装置は、図11に示すように、A/D変換器10、デコーダ12、画質補正回路14、変換処理回路16及びタイミングジェネレータ18を含んで構成される。タイミングジェネレータ18は、外部からシステムクロックCLKを受けて、映像信号処理装置100の各部へ出力する。これにより、映像信号処理装置100の各部を同期させることができる。
A/D変換器10は、処理対象となるアナログ・ビデオ信号を装置外部から受けて、所定のサンプリング周波数でアナログ信号からデジタル信号に変換する。デジタル化された映像信号はデコーダ12へ出力される。デコーダ12は、映像信号に対して各種の処理を行う。例えば、映像信号から輝度(Y)信号及び色差(C)信号に分離するY/C分離処理を行う。画質補正回路14は、デコーダ12で処理された信号に対して、画質を補正する各種の処理を行う。例えば、色信号に対してΓ補正を行う。変換処理回路16は、画質補正された映像信号に対して、I/P変換処理や解像度変換処理を行う。変換処理を受けた映像信号は、外部のディスプレイ装置102へ出力される。
ディスプレイ装置102は、タイミングジェネレータ18から同期信号を受けて、内蔵されたタイミングジェネレータ18によって同期信号に同期させて処理された映像信号を表示する。
しかしながら、前述したような画素補間処理は、走査線間あるいはフィールド間の連続性を確保するよう補間処理をしなければならず、その処理は複雑であり、映像信号処理回路の回路規模を大きくしてしまい、チップサイズの増大や製造コストの増加が問題となる。また、I/P変換処理回路を設けることも、映像信号処理装置における消費電力を増大し、ディスプレイ装置全体としての消費電力が増大する問題がある。
本発明の目的は、上記従来技術の問題点に鑑み、I/P変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現することにある。
本発明は、表示装置の水平走査ラインをN行ずつ(Nは、1以上の整数)飛び越し改行しつつ表示することにより1フィールド分の映像を形成し、表示する水平走査ラインをずらしつつN+1フィールド分表示することにより1フレーム分の映像を形成する表示方式の元映像信号を受信して、これを変換処理して処理済映像信号を出力する映像信号処理装置であって、第1の表示モードにおいて、表示装置の水平走査ラインを改行しつつ順次に1行ずつ選択するタイミングを示すゲートクロック信号を出力すると共に、前記ゲートクロック信号がN+1回出力される毎に前記ゲートクロック信号のタイミングにより選択された水平走査ラインを表示するためのアウトプットイネーブル信号を出力するタイミングコントローラを備えることを特徴とする。
また、前記タイミングコントローラは、前記ゲートクロック信号が1回出力される毎に前記ゲートクロック信号のタイミングにより選択された表示装置の水平走査ラインを表示するアウトプットイネーブル信号を出力する第2の表示モードを備え、前記第1の表示モードと前記第2の表示モードとを切り替えることが可能であることが望ましい。
また、前記タイミングコントローラは、前記第2の表示モードから前記第1の表示モードに移行することが望ましい。
また、前記表示方式は、N=1とするインターレース方式であることが望ましい。
本発明によれば、I/P変換処理や画素補間処理といった処理を行わずに、インターレース方式等の映像信号で、プログレッシブ方式等に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置を実現することができる。
本実施の形態では、NTSC方式の映像信号をVGA方式のディスプレイ装置で表示可能に変換する映像信号処理装置について説明する。ただし、本発明の適応範囲はこれに限定されるものではない。
本発明の実施の形態における映像信号処理装置200は、図1に示すように、アナログ/デジタル変換器(A/D変換回路)20、デコーダ22、画質補正回路24、タイミングコントローラ26及びタイミングジェネレータ28を含んで構成される。映像信号処理装置200からの出力は外部のディスプレイ装置300に入力される。なお、図1では、映像信号処理装置200とディスプレイ装置300とを別々の装置として示したが、ディスプレイ装置300に映像信号処理装置200を搭載して1つの装置としても良い。
ディスプレイ装置300は、図2に示すように、ソースドライバ30、ゲートドライバ32及び表示画素マトリックス34を含んで構成される。
まず、ソースドライバ30の構成について説明する。ソースドライバ30は、シフトレジスタ30a、ラッチ回路30b及びデジタル/アナログ変換回路30cを含んで構成される。ゲートドライバ32は、シフトレジスタ32a及び出力ゲート回路32bを含んで構成される。
ソースドライバ30に含まれるシフトレジスタ30aは、図2に示すように、ディスプレイ装置300の1水平ラインの画素数(有効画素640個)に対応する数のラッチ回路(D−フリップ・フロップ)の直列回路を含んで構成される。シフトレジスタ30aは、ソーススタートパルスをシフトさせ、ラッチ回路30a’のラッチパルスに使用する。ラッチ回路30a’は、ソーススタートパルスがシフトして選ばれたラッチを有効にし順次デジタル化された映像信号を1水平ライン分だけ記憶・保持するために用いられる。
ソースドライバ30に含まれるラッチ回路30bは、ディスプレイ装置300の1水平ラインの画素数に対応する数のラッチ回路を含んで構成される。ラッチ回路30bは、シフトレジスタ30aに記憶・保持された1水平ライン分の映像信号を更に記憶・保持するために用いられる。
ラッチ回路30bの各段は、シフトレジスタ30aと同様に、デジタル化された映像信号を表現するビット数に相当するD−フリップ・フロップを並列に配置して構成できる。例えば、1画素分の映像信号が8ビットで表現される場合、ラッチ回路30bに含まれるラッチ回路の各段は8個のD−フリップ・フロップが並列に配置され、各D−フリップ・フロップが映像信号の各ビットのデータ値を記憶及び保持するために用いられる。ラッチ回路30a’の各段の各ビットに対応するD−フリップ・フロップの出力(Q)端子は、ラッチ回路30a’の各段に対応するラッチ回路30bの各ビットに対応するD−フリップ・フロップの入力(D)端子に接続される。なお、図2では、図を簡略化するためにラッチ回路を1つのフリップ・フロップ素子として図示している。
デジタル/アナログ変換回路(D/A変換回路)30cは、ディスプレイ装置300の水平画素数に対応する数のD/A変換器を含んで構成される。各D/A変換器は、ラッチ回路30bの各段のラッチ回路から出力されているデジタルの映像信号をアナログに変換して表示画素マトリックス34へ出力する。例えば、ラッチ回路30bのラッチ回路の各段が8個のD−フリップ・フロップで構成されている場合、各段から出力される信号を8ビットのデジタル信号としてアナログ信号に変換して出力する。
次に、ゲートドライバ32の構成について説明する。ゲートドライバ32に含まれるシフトレジスタ32aは、ディスプレイ装置300の垂直画素数(有効画素480個)に対応する数のラッチ回路の直列回路を含んで構成される。シフトレジスタ32aは、1水平ライン毎にゲート信号を順次シフトして出力するために用いられる。
初段のラッチ回路(D−フリップ・フロップ)の入力(D)端子には、映像信号処理装置200から出力されたゲートスタートパルス信号VSPが入力される。各段の各ビットのD−フリップ・フロップの出力(Q)端子は次段のラッチ回路の対応するビットのD−フリップ・フロップの入力(D)端子に接続されてラッチ回路の直列回路が形成される。シフトレジスタ32aに含まれる総てのD−フリップ・フロップのクロック(C)端子にはゲートクロック信号VCLKが共通に入力される。これによって、ゲートクロック信号VCLKが立ち上がる度に、初段から最終段のD−フリップ・フロップまでゲートスタートパルス信号VSPが順次シフトされながら出力される。
出力ゲート回路32bは、シフトレジスタ32aからのゲート信号の表示画素マトリックス34への伝達を制御する。出力ゲート回路32bは、シフトレジスタ32aの各ラッチ回路の出力(Q)端子にそれぞれ接続されたディスプレイ装置300の垂直画素数に対応する数のトランスファーゲートを含んで構成される。各トランスファーゲートは、映像信号処理装置200から出力されたアウトプットイネーブル信号OE(バー)を受けて、アウトプットイネーブル信号OE(バー)がローレベルのときに各ラッチ回路の出力(Q)端子から出力されているゲート信号を表示画素マトリックス34の対応する行の制御トランジスタのゲートに伝達させる。アウトプットイネーブル信号OE(バー)がハイレベルのときには、シフトレジスタ32aと表示画素マトリックス34との接続を断つ。
すなわち、ゲートスタートパルス信号VSPを受けたシフトレジスタ32aはゲートクロック信号VCLKを受ける度に垂直走査方向に向けてラッチ回路のいずれか1つの出力をハイレベルとし、アウトプットイネーブル信号OE(バー)がローレベルのときに出力ゲート回路32bによりシフトレジスタ32aの出力が表示画素マトリックス34に伝達される。これによって、表示画素マトリックス34のいずれかの行がアクティブとされる。
次に、表示画素マトリックス34について説明する。表示画素マトリックス34は、行列配置された複数の表示画素を含んで構成される。例えば、VGA方式のディスプレイ装置300では、有効表示領域で縦480画素×横640画素の表示画素のアクティブ・マトリックスから構成される。各表示画素は、それぞれ制御用トランジスタを備える。各行のトランジスタのゲートには、その行に対応する出力ゲート回路32bのトランスファーゲートの出力端子が共通に接続される。また、各列のトランジスタのドレインには、その列に対応するD/A変換回路30cのD/A変換器の出力端子が共通に接続される。シフトレジスタ32aで各行が順に選択されると、選択された行の制御用トランジスタのみがオンとなり、その行の各表示素子に対応するD/A変換回路30cからの出力に応じた強度でその行の各表示素子が発光する。これによって、1水平ライン毎に映像を表示させることができる。なお、カラー映像を処理対象とした場合には、赤(R),緑(G),青(B)等の基準色毎にソースドライバ30、ゲートドライバ32及び表示画素マトリックス34をそれぞれ一組ずつ設けることによってカラー映像を表示することができる。
以下、図3(図4)のタイミングチャートを参照しつつ映像信号処理装置200及びディスプレイ装置300における処理について説明する。図3は、ODDフィールドの1フィールド分のタイミングチャートを示している。図4は、EVENフィールドの1フィールド分のタイミングチャートを示している。すなわち、アナログ映像信号に含まれる垂直同期信号VSの立ち上がりから次の垂直同期信号VSの立ち上がりまでのタイミングチャートが示されている。
図1に示すA/D変換回路20は、外部からアナログの映像信号を受けて、タイミングジェネレータ28から入力されるサンプリングクロックDCLKに同期して所定のサンプリング周波数fsで映像信号をサンプリングしてデジタル信号に変換する。サンプリングクロックDCLKは、タイミングジェネレータ28において、入力映像信号の垂直同期信号VS及び水平同期信号HS並びにシステムの基本クロックであるシステムクロックCLKに基づいて生成される。デジタル化された映像信号は、デコーダ22に送信される。
NTSC方式の映像信号は、図5(a)に示すように、有効走査線数で480ラインの水平走査線を有するインターレース方式の信号である。すなわち、1フィールド(1/2フレーム)の映像は有効走査線数480/2=240ラインで表現される(従って、図3及び図4に示すように1垂直同期信号VS当り240ライン分の映像信号を含んでいる)。また、テレビジョン放送における映像のアスペクト比は、縦:横=3:4である。したがって、有効表示領域における1水平ラインの映像信号は640画素で表現される。
本実施の形態の場合では、図5(b)に示すように、ディスプレイ装置300を横640画素の有効表示領域のVGA方式としているので、有効表示領域において1水平ラインが640画素である映像信号で、1水平ラインが同じく640画素のディスプレイに表示されるようにサンプリング周波数fsを設定する。
デコーダ22は、A/D変換回路20でデジタル化された映像信号に対して各種の処理を行う。例えば、映像信号から輝度(Y)信号及び色差(C)信号に分離するY/C分離処理を行う。また、色差信号をRGB信号に変換するカラー変換処理等を行うことも好適である。これらの処理は従来技術を適用することができるので詳細な説明は省略する。
画質補正回路24は、デコーダ22で処理された信号に対して、画質を補正する各種の処理を行う。画質補正処理としては、例えば、色信号に対するΓ補正処理、輪郭補正処理、ホワイトバランス調整処理等が上げられる。これらの処理には従来技術を適用することができるので、詳細な説明は省略する。
タイミングジェネレータ28は、装置外部から映像信号(ここでは、NTSC方式の映像信号)を受けて、映像信号から水平同期信号HS及び垂直同期信号VSを分離抽出する。水平同期信号HS及び垂直同期信号VSの分離抽出には、比較器等を用いた従来の信号分離技術を用いることができる。さらに、外部からシステムクロックCLKを受けて、システムクロックCLKに同期したサンプリングクロックDCLK等の映像信号処理装置200の各部で使用される信号を生成する。これによって、映像信号処理装置200の各部を適宜同期させて制御することができる。生成されたサンプリングクロックDCLKは、A/D変換回路20に送られる。また、垂直同期信号VS及び水平同期信号HSもタイミングコントローラ26へ送信される。
タイミングコントローラ26は、タイミングジェネレータ28から水平同期信号HS及び垂直同期信号VSを受けて、ディスプレイ装置300における表示処理を行うための各種の制御用のクロック信号を生成して外部のディスプレイ装置300へ出力すると共に、クロック信号に同期させてデジタル化された映像信号を外部のディスプレイ装置300へ出力する。
また、タイミングコントローラ26は、図6に示すように、インターレース信号の第1フィールド(ODDフィールド)と第2フィールド(EVENフィールド)とを検出するためのフィールド検出回路60を含んで構成される。フィールド検出回路60は、カウンタ62、デコーダ64、エッジ検出回路66、アンド素子68及びラッチ素子70を含んで構成される。
カウンタ62は、タイミングジェネレータ28から水平同期信号HS及びシステムクロックCLKを受信する。カウンタ62は、水平同期信号HSの立ち上がりのタイミングでリセットされ、その後入力されてくるシステムクロックCLKのパルス数をカウントする。カウンタ62は、システムクロックCLKのカウンタ値Hfをデコーダ64へ出力する。
デコーダ64は、カウンタ62からカウンタ値Hfを受けて、付設されたレジスタHALF_H_UP及びHALF_H_DOWN(図示しない)のレジスタ値に基づいて1/2水平ライン検出信号HALF_Hを出力する。なお、デコーダ64の初期出力はローレベルとする。
レジスタHALF_H_UPの値は水平同期信号HSの周期の1/4に相当するカウンタ値に予め設定し、レジスタHALF_H_DOWNの値は水平同期信号HSの周期の3/4に相当するカウンタ値に予め設定しておく。カウンタ値Hfが、レジスタHALF_H_UPの値と一致したタイミングで1/2水平ライン検出信号HALF_Hをハイレベルとして出力する。次に、カウンタ値Hfが、レジスタHALF_H_DOWNの値と一致したタイミングで1/2水平ライン検出信号HALF_Hをローレベルに戻す。これによって、図7に示すように、水平同期信号HSの周期の半分を中心として、前後1/4周期の幅をもつパルスが1/2水平ライン検出信号HALF_Hとして生成される。
エッジ検出回路66は、タイミングジェネレータ28から垂直同期信号VSを受けて、垂直同期信号VSのエッジを検出し、システムクロックCLKの1クロック幅のパルス幅を有するパルスをエッジ信号VEDGEとして出力する。具体的には、エッジ検出回路66は、図8に示すように、フリップ・フロップ66a及びアンド素子66bにより構成することができる。垂直同期信号VSをフリップ・フロップ66aの入力(D)端子に入力し、システムクロックCLKをクロック(C)端子に入力する。図7のタイミングチャートに示すように、垂直同期信号VSが立ち上がったタイミングにおいて、システムクロックCLKが立ち上がるとフリップ・フロップ66aの出力(Q)端子がハイレベルに維持される。アンド素子66bは、フリップ・フロップ66aの出力(Q)端子からの出力と垂直同期信号VSとを受けて、両方の信号がハイレベルにあるタイミングにおいてハイレベルの信号を出力する。これによって、垂直同期信号VSの立ち上がりのエッジを検出し、エッジ信号VEDGEを生成することができる。
フィールド検出回路60のアンド素子68は、1/2水平ライン検出信号HALF_Hとエッジ信号VEDGEとを受けて、これらの信号の論理積を出力する。アンド素子68の出力はラッチ素子70によって保持される。
NTSC方式の映像信号では、図7に示すように、第1フィールド(ODDフィールド)と第2フィールド(EVENフィールド)とにおいて垂直同期信号VSのエッジ位置と水平同期信号HSのエッジ位置とが水平同期信号HSの半周期だけずらされている。したがって、第1フィールド(ODDフィールド)と第2フィールド(EVENフィールド)とにおいてローレベルとハイレベルとが交互に切り替えられてフィールド検出信号ODD/EVENとして出力される。
さらに、タイミングコントローラ26は、図9に示すように、制御信号生成回路26a、を含んで構成される。制御信号生成回路26aは、Hカウンタ40−1,40−2、Hデコーダ42−1,42−2、Vカウンタ44、Vデコーダ46及び論理回路50を含む。フィールド検出回路60から出力されたフィールド検出信号ODD/EVENは、制御信号生成回路26aに含まれる論理回路50に入力される。
Hカウンタ40−1は、データイネーブル信号DE及びサンプリングクロックDCLKを受ける。Hカウンタ40−1は、データイネーブル信号DEの立ち上がりのタイミングでリセットされ、その後入力されてくるサンプリングクロックDCLKのパルス数をカウントする。Hカウンタ40−1は、カウンタ値H1をHデコーダ42−1へ出力する。また、Hカウンタ40−1は、データイネーブル信号DEの立ち上がり、または、シフトレジスタR0で設定した値になったタイミングでパルスをキャリー信号Caとして出力する。キャリー信号CaはHカウンタ40−2へ出力される。
Hデコーダ42−1は、Hカウンタ40−1からカウンタ値H1を受けて、付設されたレジスタのレジスタ値R1,R2に基づいてソーススタートパルスHSP及びソースラッチ信号STRBを生成して出力する。これらの制御信号がディスプレイ装置300のソースドライバ30に入力される。以下、これらの信号について詳細に説明する。
レジスタ値R1を0に設定しておくことにより、Hデコーダ42−1は、図3(図4)に示すように、カウンタ値Haが0になるタイミング、すなわちデータイネーブル信号DEの立ち上がりに応じたタイミングでハイレベルとなるパルスをソーススタートパルスHSPとして出力する。立ち下がりはR1’で設定する。ソーススタートパルスHSPは、ソースドライバ30に含まれるシフトレジスタ30aに入力される。
ソースクロックパルスSCLKは、サンプリングクロックCLKと同一で、シフトレジスタ30aに含まれる総てのラッチ回路(D−フリップ・フロップ)のクロック(C)端子に共通に入力される。また、タイミングコントローラ26は、ソースクロックパルスSCLKに同期させて、シフトレジスタ30aの初段のラッチ回路の入力(D)端子へソーススタートパルスHSPをラッチ回路30a’に1画素分のデジタル化された映像信号を出力する。すなわち、Hカウンタ40−1がサンプリングクロックDCLKを受ける度に、タイミングコントローラ26から1画素分の映像信号が出力される。これによって、1水平ライン分の640画素に対応する映像信号がラッチ回路30a’に順次シフトされながら記憶・保持される。
また、Hデコーダ42−1は、カウンタ値H1がレジスタ値R2と一致したタイミングでソースラッチ信号STRBのパルスを出力する。レジスタ値R2を641に設定しておくことによって、図3(図4)に示すように、カウンタ値H1が641になったタイミングでハイレベルとなるパルスがソースラッチ信号STRBとして出力される。立ち下りはR2’で設定する。
図2に示すように、ラッチ回路30bに含まれる総てのラッチ素子のクロック(C)端子にはソースラッチ信号STRBが共通に入力される。レジスタ値R2を水平走査ライン分の画素数よりも大きく設定しておくことによって、シフトレジスタ30aに1水平ライン分の映像信号が保持された後に、ソースラッチ信号STRBが立ち上がりに応じてシフトレジスタ30aに保持されている1水平ライン分の映像信号が一括してラッチ回路30bに転送される。
次に、Hカウンタ40−2及びHデコーダ42−2について詳細に説明する。Hカウンタ40−2は、Hカウンタ40−1からキャリー信号Ca及びサンプリングクロックDCLKを受けて処理を行う。Hカウンタ40−2は、Hカウンタ40−1からのキャリー信号Caの入力によりリセットされ、その後入力されてくるサンプリングクロックDCLKのパルス数をカウントする。Hカウンタ40−2は、カウンタ値H2をHデコーダ42−2へ出力する。また、Hカウンタ40−2は、Hカウンタ40−1からのキャリー信号Caを受けたとき、または、レジスタR3(1水平ラインの総画素数の半分に相当する値、本実施の形態では400)に到達したタイミングでパルスをキャリー信号Ca2として出力する。キャリー信号Ca2はVカウンタ44へ出力される。
Hデコーダ42−2は、Hカウンタ40−2からカウンタ値H2を受けて、付設されたレジスタのレジスタ値R4,R4’,R5,R5’,R6,R7,R7’に基づいて、ゲートクロック信号VCLK、アウトプットイネーブル信号OE、ライン反転信号POL、ゲートスタートパルスVSPの元となる信号を生成して出力する。これらの制御信号が、図2に示すディスプレイ装置300のゲートドライバ32や論理回路50に入力される。以下、これらの信号について詳細に説明する。
レジスタ値R4を320に設定しておくことにより、Hデコーダ42−2は、カウンタ値H2が320になるタイミングで発生するハイパルスをゲートクロック信号VCLKとして出力する。立ち下がりは、R4’で設定する。従って、Hカウンタ40−1のキャリー信号Caに対して半分のカウント値(周期)でHカウンタ40−2が動作するため、ゲートクロック信号VCLKは、図3(図4)に示すように、1水平ライン分の映像信号に対して2つのパルスとして発生する。また、ゲートクロック信号VCLKは、ゲートドライバ32に含まれるシフトレジスタ32aのクロック端子へ出力される。また、このゲートクロック信号VCLKは、アンド素子48に入力される。ゲートクロック信号VCLKのパルスにより、シフトレジスタ32aに含まれるラッチ回路(D−フリップ・フロップ)は、ゲートスタートパルス信号VSPをシフトさせていく。
また、レジスタ値R5を321に設定しておくことにより、Hデコーダ42−2は、カウンタ値H2が321になるタイミングで発生するハイパルスをアウトプットイネーブル信号OE(バー)として出力する。立ち下がりは、R5’で設定する。Hカウンタ40−1のキャリーCaに対して半分のカウント値(周期)でHカウンタ40−2が動作するため、従って、アウトプットイネーブル信号OE(バー)は、図3(図4)に示すように(ゲートクロック信号VCLKと同様に)、1水平ライン分の映像信号に対して2つのパルスとして発生する。アウトプットイネーブル信号OE(バー)は、ゲートドライバ32に含まれる出力ゲート回路32bに入力される。そして、アウトプットイネーブル信号OEが入力されることにより、出力ゲート回路32bは、ゲートスタートパルス信号VSPが格納されたシフトレジスタ32aのラッチ回路の行の表示を許可する。
また、Hデコーダ42−2は、レジスタ値R6でトグルするライン反転信号POL、R7’,R7でハイローするゲートスタートパルスVSPの元となるパルスを論理制御信号として論理回路50に出力する。
次に、Vカウンタ44及びVデコーダ46について詳細に説明する。Vカウンタ44は、Hカウンタ40−1からキャリー信号Ca及びHカウンタ40−2からキャリー信号Ca2を受けて処理を行う。
Vカウンタ44は、1フィールドの映像信号における垂直有効表示期間の開始タイミングを検出し、カウンタ値Vをリセットする。Vカウンタ44は、カウンタ値Vをリセットした後、Hカウンタ40−2からのキャリー信号Ca2を受ける毎にカウンタ値Vを1ずつ増加させ、リセット後にキャリー信号Ca2を受信した回数をカウンタ値VとしてVデコーダ46へ出力する。カウンタ値Vは、1垂直期間を示す。
Vデコーダ46は、カウンタ値Vを受けて、付設されたレジスタのレジスタ値R8,R9に基づいて、タイミングパルス信号及びライン反転信号POLを生成して出力する。
レジスタ値R8を1にしておくことにより、Vデコーダ46は、カウンタ値が1となるタイミングで発生するパルスをタイミングパルス信号として、アンド素子48に出力する。従って、アンド素子48は、このタイミングパルス信号と前述したゲートクロック信号VCLKとの論理和をゲートスタートパルス信号VSPとして出力する。また、レジスタ値R9は、このVデコーダ46は、カウンタ値Vが奇数のときにハイレベルのパルスとなり、偶数のときにローレベルのパルスとなるライン反転信号POLを発生させるように設定されている。このライン反転信号POLは、論理回路50に出力される。
論理回路50は、フィールド検出信号ODD/EVEN、ライン反転信号POL及びHデコーダ42−2からの論理制御信号を受けて、アウトプットイネーブル信号OEを生成して、ディスプレイ装置300のゲートドライバ32へ出力する。
このように発生させたゲートスタートパルス信号VSPと、前述したゲートクロック信号VCLK及びアウトプットイネーブル信号OE(バー)と、をゲートドライバ32に入力することにより、図10に示すように、ディスプレイ装置に水平走査ラインを1行づつ飛び越し改行しつつ1行ずつ水平走査ラインを表示させることが可能となる。
ここで、前述したアウトプットイネーブル信号OEについて詳細に説明する。アウトプットイネーブル信号OEは、前述したライン反転信号POLと、フィールド検出信号ODD/EVENと、の排他的論理和を算出し、この排他的論理和とゲートクロック信号VCLKとの論理和をアウトプットイネーブル信号OEとして出力する。
これにより、論理回路50は、フィールド検出信号ODD/EVENがハイレベル、すなわち第1フィールド(ODDフィールド)の処理を行っている場合は、ゲートクロック信号VCLKが奇数の行を表示するタイミングのアウトプットイネーブル信号OEを発生し、フィールド検出信号ODD/EVENがローレベル、すなわち第2フィールド(EVENフィールド)の処理を行っている場合は、ゲートクロック信号VCLKが偶数の行を表示するタイミングのアウトプットイネーブル信号OEを発生する。
このように、第1フィールド(ODDフィールド)と第2フィールド(EVEN)とに応じたアウトプットイネーブル信号OEを発生させることにより、プログレッシブ表示方式に対応したディスプレイ装置に対しても、図10に示すようにインターレース方式のように飛び越し表示をすることができる。
また、このような表示方式で、前述した排他的論理和と制御信号との論理和と、前述したゲートクロック信号VCLKと、論理積をアウトプットイネーブルとしても良い。これにより、制御信号をローレベルとしたときは、前述したようなインターレース方式のような飛び越し表示を行い、制御信号をハイレベルとしたときは、ゲートクロック信号VCLKのタイミングと同期したアウトプットイネーブル信号を出力することができる。このように制御信号に応じて表示モードを変えるのも好適である。
また、本実施の形態では、水平走査ラインを1行ずつ飛び越し改行しつつ表示することにより1フィールド分の映像を形成し、表示する水平走査ラインをずらしつつ2フィールド分表示することにより1フレーム分の映像を形成するNTSC方式の信号で、順次に改行して水平走査ラインを表示することにより1フレーム分の映像を表示するVGA方式の表示装置に対応するよう処理済映像信号に変換して出力する映像信号処理装置について説明したが、本発明の適用範囲はこれに限定されるものではない。
変換元の映像信号における水平ラインの画素数(水平走査周波数)と変換先の信号の水平ラインの画素数(水平走査周波数)との比、及び、変換元の映像信号の垂直走査ライン数と変換先の信号の垂直走査ライン数との比、に応じてタイミングコントローラ26の各レジスタ値等を適宜変更することによって、変更ソーススタートパルスHSP、ソースラッチ信号STRB、ゲートスタートパルス信号VSP、ゲートクロック信号VCLK及び出力許可OE(バー)、ライン反転信号POLの出力タイミングを変更することができる。これによって、本実施の形態とは異なる方式の映像信号とディスプレイ装置との相互変換を行うことができる。
以上のように、本実施の形態によれば、I/P変換処理や画素補間処理といった処理を行わずに、インターレース方式等の水平走査ラインをN行ずつ飛び越し表示する方式に対応した映像信号が入力され、プログレッシブ方式等の水平走査ラインを1行ずつ順次に表示する方式に対応したディスプレイに映像を表示するよう映像信号を変換する映像信号処理装置に関し、より回路規模を小さくした映像信号処理装置及びその映像信号処理装置を備えたディスプレイ装置を実現することができる。
10,20 A/D変換器、12,22,64 デコーダ、14,24 画質補正回路、16 変換処理回路、18,28 タイミングジェネレータ、26a 制御信号生成回路、26 タイミングコントローラ、30 ソースドライバ、30a,32a シフトレジスタ、30b ラッチ回路、30c D/A変換回路、32 ゲートドライバ、32b 出力ゲート回路、34 表示画素マトリックス、40−1,40−2 Hカウンタ、42−1,42−2 Hデコーダ、44 Vカウンタ、46 Vデコーダ、48,66b,68 アンド素子、50 論理回路、60 フィールド検出回路、62 カウンタ、66 エッジ検出回路、66a フリップ・フロップ、70 ラッチ素子、100,200 映像信号処理装置、102,300 ディスプレイ装置。
Claims (4)
- 表示装置の水平走査ラインをN行ずつ(Nは、1以上の整数)飛び越し改行しつつ表示することにより1フィールド分の映像を形成し、表示する水平走査ラインをずらしつつN+1フィールド分表示することにより1フレーム分の映像を形成する表示方式の元映像信号を受信して、これを変換処理して処理済映像信号を出力する映像信号処理装置であって、
第1の表示モードにおいて、表示装置の水平走査ラインを改行しつつ順次に1行ずつ選択するタイミングを示すゲートクロック信号を出力すると共に、前記ゲートクロック信号がN+1回出力される毎に前記ゲートクロック信号のタイミングにより選択された水平走査ラインを表示するためのアウトプットイネーブル信号を出力するタイミングコントローラを備えることを特徴とする映像信号処理装置。 - 請求項1記載の映像信号処理装置であって、
前記タイミングコントローラは、前記ゲートクロック信号が1回出力される毎に前記ゲートクロック信号のタイミングにより選択された表示装置の水平走査ラインを表示するアウトプットイネーブル信号を出力する第2の表示モードを備え、
前記第1の表示モードと前記第2の表示モードとを切り替えることが可能であることを特徴とする映像信号処理装置。 - 請求項2に記載の映像信号処理装置であって、
前記タイミングコントローラは、前記第2の表示モードから前記第1の表示モードに移行することを特徴とする映像信号処理装置。 - 請求項1から3のいずれかに記載の映像信号処理装置であって、
前記表示方式は、N=1とするインターレース方式であることを特徴とする映像信号処理装置。
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