JP2009145769A - 平面表示装置 - Google Patents

Abstract

【課題】信号処理部から表示部に送られる信号が、サンプルホールド回路にてサンプルされても、画質の劣化を生じにくくする。
【解決手段】この発明の実施例では、第１の並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にする位相制御回路と、前記位相制御回路から並列出力された第２の並列配置ＲＧＢ画素信号をそれぞれサンプルして、単一画素信号の周波数の３倍の周波数である直列配置ＲＧＢ画素信号を得るサンプリング回路と、この直列配置ＲＧＢ画素信号を対応する表示画素に供給する表示領域用のドライバと、を有する。
【選択図】 図１

Description

この発明は平面表示装置に関するものであり、例えば液晶表示装置に適用して好適する。

従来、 液晶表示装置においては、信号処理部においてＹ／Ｕ／Ｖのデジタル映像信号をＲ，Ｇ，Ｂのカラー映像信号に変換し、さらにこの信号をアナログ変換器にてそれぞれアナログ信号に変換し、表示部に供給している。ここで、信号処理部から出力されたＲ，Ｇ，Ｂのアナログ信号は、表示部のソースドライバ内のサンプルホールド回路で一旦サンプルされる。そして、１水平ライン分の信号がサンプルされたときに、ゲートドライバで指定される水平ラインの画素へ、サンプル信号が一斉にゲート回路を介して供給される。

このような映像信号の処理系路において、画質の低下を生じないように、従来から各種の技術が提案されている（例えば特許文献１）。
特開２００３−２５９３８６公報

上記した表示装置において、通常はアナログ変換器とサンプルホールド回路は、同期して動作する。

しかしながら、入力した信号の画素数の変換処理が行われる場合がある。このような場合は、アナログ変換器から出力された信号が、必ずしもサンプルホールド回路において適切なタイミングでサンプルされるとは限らない。また、例えばポリシリコンを用いて構成される表示部においては、製品のばらつきなどが要因でサンプル位相がずれることもある。

この場合、表示部の１カラー画素を形成するＲＧＢ表示画素に対して、対応すべきＲＧＢ画素信号がそれぞれ正確に供給されるとは限らない。ＲＧＢ表示画素に対して、対応すべきＲＧＢ画素信号が正確に供給されなかった場合、画質の劣化、色の変色が発生する。

また、サンプル位相のずれがあると、アナログ変換器から出力される画素信号の変化点（画素信号の切り替わり位置）と、サンプルホールドするサンプル点との間隔が種々変動する。このように画素信号の変化点と、サンプルホールドするサンプル点との間隔が種々変化した場合、キャリア成分の影響が現れる。キャリア成分の影響は、ノイズ成分を生成してしまい画質を劣化させる。

またサンプリング周波数が高く、かつ表示部に対する画素信号の書き込み量が多くなると、それだけ表示部を駆動するドライバの負担が大きく、また消費電力の増大が生じる。

そこでこの発明は、信号処理部から表示部に送られる信号が、サンプルホールド回路にてサンプルされても、画質の劣化を生じにくくし、またドライバの負担の軽減、消費電力の低減を得ることができる平面表示装置を提供することを目的とする。

この発明の一面では、第１の並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にする位相制御回路と、前記位相制御回路から並列出力された第２の並列配置ＲＧＢ画素信号をそれぞれサンプルして、単一画素信号の周波数の３倍の周波数である直列配置ＲＧＢ画素信号を得るサンプリング回路と、この直列配置ＲＧＢ画素信号を対応する表示画素に供給する表示領域用のドライバと、を具備したことを特徴とする。

また他の面では、前記表示領域用のドライバは、前記サンプリング回路から前記直列配置ＲＧＢ画素信号を対応する表示画素に供給する場合、ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，・・・・・の複数のペアを設定し、ｎフレームで各ペアの一方の画素信号を対応する表示画素に供給し、（ｎ＋１）フレームで各ペアの他方の画素信号を対応する表示画素に供給することを特徴とする。

上記の手段によると、信号処理部から表示部に送られる信号が、サンプルホールド部にてサンプルされても画質の劣化を生じにくくなり、またドライバの負担の軽減、消費電力の低減を得ることができる。

以下、この発明の実施の形態を図面を参照しながら説明する。図１は、この発明に係る平面表示装置の一実施形態の構成を示している。

第１の周波数（ｆ＝２７ＭＨｚ）のクロックで転送されたＹ（輝度）／Ｕ（色差）／Ｖ（色差）のデジタル映像信号は、信号処理部２０１のＹＵＶ／ＲＧＢ変換回路２１に入力される。ここでは、シリーズに入力したＹＵＶ信号を一旦第２の周波数（ｆ／４）のクロックで転送できる並列のＹＵＶ信号に変換し、このＹＵＶ信号を演算処理して、並列ＲＧＢ信号を得る。

次に、前記並列ＲＧＢ信号は、補間回路２２に入力される。ここでは、ＲＧＢ信号の補間信号が生成され、並列ＲＧＢ信号及び補間信号ともデジタルアナログ変換器（ＤＡＣ）２３に入力される。ＤＡＣ２３は、ＲＧＢ信号をそれぞれアナログ変換して、位相制御回路２４に供給する。この位相制御回路２４は、ＲＧＢ画素信号を位相制御し（詳細は後述）、ソースドライバ３０３内の対応するサンプルホールド部３０４に供給する。サンプルホールド部３０４の出力はゲート部３０５を介して表示領域３０１に供給される。

表示器３００は、表示領域用のドライバを構成するソースドライバ３０３、ゲートドライバ３０２を有する。このソースドライバ３０３及びゲートドライバ３０２は、表示領域３０１に２次元配列された画素に画素信号を与える。

上記のサンプルホールド部３０４に１水平期間分の信号がサンプルされると、このサンプルされた信号は、ゲート部３０５を介して、ゲートドライバ３０２により指定された水平ライン上の画素に一斉に供給される。

１０１は、制御信号発生回路であり、同期信号及びクロック信号に基づいて、各種のタイミング信号を生成している。ＤＡＣ２３に対するクロック信号、サンプルホールド部３０４に対するサンプリング制御信号、ゲート部３０５に対する水平走査制御信号、ゲートドライバ３０２に対する垂直走査制御信号が生成されている。

上記の装置において、ＤＡＣ２３と位相制御回路２４の配置は、交換されてもよい。即ち、補間回路２２から出力されたＲＧＢ画素信号の位相を位相制御回路２４が位相制御し、この位相制御回路２４の出力をＤＡＣ２３がアナログ変換するようにしてもよい。

次に、図２を参照して、補間回路２２における動作を説明する。図２の（a）は、第１の周波数（ｆ＝２７ＭＨｚ）のクロックである。このクロックのレートで、ＹＵＶのデジタル映像信号がシリーズに転送されてくる。図２の（ｃ）に、Ｙ１ａ，Ｕ１，Ｙ１ｂ，Ｖ１，Ｙ２ａ，Ｕ２，Ｙ２ｂ，Ｖ２、・・・・として示している。このＹＵＶのデジタル映像信号は、一旦、第２の周波数（（ｆ／４）＝６．７５ＭＨｚ）のクロック（図２の（ｂ））で、図２の（ｄ）、（e）、（ｆ）に示すように、並列化ＹＵＶ信号に変換され、この並列化ＹＵＶ信号を用いた演算処理により、並列ＲＧＢ信号が生成される。図２（ｇ）、（ｈ）、（ｉ）に、Ｒ系統をＲ−１，Ｒ０，Ｒ１・・・・、Ｇ系統をＧ−１，Ｇ０，Ｇ１・・・・、Ｂ系統をＢ−１，Ｂ０，Ｂ１・・・・として示している。さらにこれらの並列ＲＧＢ信号は、補間演算処理を行うために第１の周波数の１クロック分遅延回路で遅延される（図２の（ｊ）、（ｋ）、（ｌ））。

図２（ｇ）、（ｈ）、（ｉ）の信号と図２の（ｊ）、（ｋ）、（ｌ）の信号を用いて、生成した補間信号が図２の（ｍ）、（ｎ）、（ｏ）に示されている。図２の（ｍ）、（ｎ）、（ｏ）の信号は、次の式により生成される、
Ｎ’＝ａ×（Ｎ−１）＋ｂ×Ｎ
Ｎは、Ｎ番目のＲ及びＧ及びＢである。ａ，ｂはそれぞれ異なる係数である。

さらにまた図２（ｇ）、（ｈ）、（ｉ）の信号と図２の（ｊ）、（ｋ）、（ｌ）の信号を用いて、生成した補間信号が図２の（ｐ）、（ｑ）、（ｒ）に示されている。図２の（ｐ）、（ｑ）、（ｒ）の信号は、次の式により生成される、
Ｎ’’＝ｃ×Ｎ＋ｄ×（Ｎ＋１）
Ｎは、Ｎ番目のＲ及びＧ及びＢである。ｃ，ｄはそれぞれ異なる係数である。つぎに、上記した並列ＲＧＢ信号は、次のように第１の周波数のレートで時間軸方向へ配置される。この様子が図２の（ｓ）、（ｔ）、（ｕ）に記載されている。

この配置を見ると、並列ＲＧＢ信号を第１の中間並列ＲＧＢ信号（例えばＲ０．Ｇ０，Ｂ０）とすると、この第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号（Ｒ０．Ｇ０，Ｂ０）を配置する補間処理が行われる。さらに、この第１と第２の中間並列ＲＧＢ信号の時間軸の前後方向に、補間処理により生成した前並列ＲＧＢ信号（Ｒ０’．Ｇ０’，Ｂ０’）、後並列ＲＧＢ信号（Ｒ０’’．Ｇ０’’，Ｂ０’’）が配置される。このように配置した場合、いわゆるオーバーサンプリングとなり、サンプリングクロックは図２（ｖ）のように第１の周波数と同じである。しかし画素の変化は、第２の周波数で変化する。

上記の並列ＲＧＢ信号が、ＤＡＣ２３に供給され、ＲＧＢ信号それぞれが並列にアナログ変換されて対応するサンプルホールド部３０４に入力される。

図３には、ＤＡＣ２３からの出力が、位相制御回路２４で位相調整を受けた後、サンプルホールド部３０４でホールドされるタイミングの例を示している。この例では、サンプルホールド部３０４のサンプリング周波数を選定することで、３６０画素入力を３２０画素に変換している。

位相制御回路２４では、ＲＧＢ画素信号（第１の並列配置ＲＧＢ画素信号又はデータ）が互いに１２０度位相がずれた状態にされる。

図３の（ａ）は、第１の周波数のクロックであり、図３の（ｂ）は同じく第１の周波数でＤＡＣ２３の変換クロックである。この結果、アナログ変換出力は、図３（ｃ）の如く分断しているように示しているが、実際にはキャリア成分はアナログ出力である。

アナログ出力は、ＲＧＢと３系統が並列に存在するが、図では、１系統を代表して示している。例えば１’、１，１，１’’，２’、２，２，２’’，３’、３，３，３’’，が，Ｒ−１’、Ｒ−１，Ｒ−１，Ｒ−１’’，Ｒ０’、Ｒ０，Ｒ０，Ｒ０’’，Ｒ＋１’、Ｒ＋１，Ｒ＋１，Ｒ＋１’’，・・・・に対応する。

図３（ｄ）がサンプリングクロックであり、サンプルホールド部３０４にて入力アナログ信号をサンプリングしている。クロックが立ち上がっている間にデータがサンプルされる。また、図３（ｅ）がサンプリングされたデータの様子を示している。ここで画素信号の変化点と、サンプリング時点とを見ると、期間Ｔ１，Ｔ２では、サンプリング点と画素変化点が一致している。期間Ｔ３では、画素変化点（２から３への変化点）の直後にサンプリング点がある。また期間Ｔ４においても画素変化点（３から４への変化点）の直後にサンプリング点がある。期間Ｔ５では、画素変化点（４から５への変化点と５から６への変化点）の中央にサンプリング点がある。期間Ｔ６も、画素変化点（５から６への変化点と６から７への変化点）の中央にサンプリング点がある。

上記したアナログ変換及びサンプリング方法によると、データの第１の周波数クロックであるキャリアが画素信号間でほぼ均等に配分されている。つまり、信号サンプルが、時間軸方向にほぼ均一の間隔で実施される。このために画素信号に対して均一にキャリアの影響があり偏ることがない。しかもキャリアは、高周波成分であるから、サンプルホールド部３０４では、容量によりバイパスされて減衰される。この結果、安定した画素信号を各画素に供給し、画質劣化を抑制できる。

次に、図４を参照して、位相制御回路２４とサンプルホールド部３０４と、表示領域３０１上の表示画素の並びとの関係を説明する。

図４（Ａ），図４（Ｂ），図４（Ｃ）はそれぞれ、Ｒ，Ｇ，Ｂ画素信号をサンプリングするためのクロックである。図４（Ｄ），図４（Ｅ），図４（Ｆ）は、それぞれ、位相制御回路２４から出力されたＲＧＢ画素信号である。図では、クロックベースで区分されているように示しているが、実際にはアナログ信号であるから連続している。

このように位相制御回路２４は、ＤＡＣ２３から出力された、第１の並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にして、並列出力された第２の並列配置ＲＧＢ画素信号を得る。次にサンプルホールド部３０４は、それぞれ第２の並列配置ＲＧＢ画素信号をサンプルして、単一画素信号の周波数の３倍の周波数である直列配置ＲＧＢ画素信号を得る。このサンプル状態は、図４（Ｇ）に示すように、パネルの上の表示画素の水平方向の並びに対応している。

上記のようにＲＧＢ信号が位相制御されて、サンプリングされた場合、ＲＧＢの組、ＧＢＲの組、ＢＲＧの組のいずれがカラー表示画素を表示したとしても、元のカラー画像が再現される。

さらにこの装置において、ゲートドライバ３０２、ソースドライバ３０３により構成される表示領域用のドライバは、サンプルホールド部３０４からゲート部３０５を介して、直列配置ＲＧＢ画素信号を対応する表示画素に供給する場合、次のような方法を採用している。即ち、ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，・・・・・の複数のペアを設定し、ｎフレームで各ペアの一方の画素信号を対応する表示画素に供給し、（ｎ＋１）フレームで各ペアの他方の画素信号を対応する表示画素に供給している。

図５には、ｎ（ｎは整数）フレーム時に画素信号が供給されるＲＧＢ表示画素と、（ｎ＋１）フレーム時に画素信号が供給されるＲＧＢ表示画素とを示している。このような駆動は、例えばゲート部３０５の画素信号選択処理により実現される。このような駆動方が行なわれても、位相制御回路２４が設けられ上記サンプリングホールドが行なわれるために、カラー画素の品質が劣化することなく表示される。つまり、位相制御回路２４及びサンプルホールド部３０４の動作は、カラー画素の重心位置の偏りや、重心位置の乱れを防止している。図５の白丸で示すように、カラー画素の重心の位置の間隔が同じになっている。したがって、このような駆動方式（２フレーム巡回型）が採用されて、ドライバの負担の軽減、消費電力の低減を図ったとしても、画質及びカラー品質の劣化が生じることはない。

上記したようにこの発明によると、ＲＧＢ画素信号のサンプリング間隔が不定・不規則となるために、カラー画素としての品質が劣化するのを防止することができる。この効果を得るために、図２、図３においては、同一画素信号のサンプリング間隔をほぼ一定間隔にする手段を説明した。また、図４、図５においては、ＲＧＢ画素信号間の位相制御とサンプルホールド処理手段を説明した。さらに低消費電力、ドライバの動作負荷の軽減を得るために、２フレーム巡回型の駆動方式を説明した。

図６には、表示領域３０１上の表示画素の選択例を示している。図６（ａ）は、図４でも説明したように１水平ライン毎に表示画素が全て選択され、各表示画素に画素信号が書き込まれる例である。図６（ｂ）は、図５で説明したように、１水平ライン毎の表示画素が、たとえば(１/２)個選択され、フレーム毎に選択画素が切り替えられる例である。図６（ｃ）の例は、図６（ｂ）の変形であり、１水平ライン毎の表示画素が、たとえば(１/２)個選択されるが、隣り合う水平ライン間では、選択する画素が異なる場合の例である。このような表示画素選択処理が行われても本発明の駆動方法によると、画素歪みや画質の品質劣化が抑制される。

図７は、信号処理部２０１の更に他の実施の形態である。図１と同一部分には同一符号を付して説明する。ＤＡＣ２３は、スイッチＳＷ１を介して、補間回路２２の出力又はＹＵＶ／ＲＧＢ変換回路２１の出力を選択的に選択するようにしても良い。また、スイッチＳＷ２を設けて、サンプルホールド部３０４に対して、ＤＡＣ２３の出力が直接入力されるようにしてもよい。このような構成によると、ＤＡＣ２３がＹＵＶ／ＲＧＢ変換回路２１の出力を直接選択し、この状態でスイッチＳＷ２が位相制御回路２４の出力をサンプルホールド部３０４に導入してもよい。

ここでスイッチＳＷ１，ＳＷ２は、製造後に固定されてもよい。または、図示しない制御部あるいは操作部からの制御信号で、任意の状態に切り替えられるようにしてもい。

または、スイッチＳＷ１が補間回路２２の出力をＤＡＣ２３に導入し、この状態で、スイッチＳＷ２がＤＡＣ２３の出力を直接選択するようにしてもよい。

次に、本発明の装置が改善している点をさらに分かりやすくするために、図２、図３で説明した処理を行なわなかった場合を説明する。

ここで、デジタルアナログ変換器から出力される画素信号の変化点と、ソースドライバにおけるサンプル点との関係を示すと図８、図９に示すようになる。

図８、図９は、信号処理部で補間処理を行わずに表示部に信号を供給するときの信号を示している。図８に示すように、図８（ａ）は第１の周波数のクロック、図８（ｂ）は、第２の周波数のクロックである。図８（ｃ）はＤＡＣアナログ出力、図８（ｄ）がソースドライバにおけるサンプリングクロックである。図８（ｅ）には、サンプルホールド部におけるデータを示している。図８（ｆ）に示すように、サンプリング点に対する画素データの切り替わり点を見ると、期間Ｔ１では、ずれはない。期間Ｔ２では、期間Ｔ３に移る直前に画素信号の切り替わり点（画素信号２と３の変化点）がある。期間Ｔ３では、期間Ｔ４に移る直前に画素信号の切り替わり点（画素信号３と４の変化点）がある。また、期間Ｔ５を見ると、今度は、期間Ｔ５の中央に画素信号の切り替わり点（（画素信号５と６の変化点）がある。期間Ｔ７、Ｔ８を見ると、今度は、期間Ｔ７、期間Ｔ８に変化した直後にそれぞれ画素信号の切り替わり点がある。

図９（ａ）は第１の周波数のクロックであり、図９（ｂ）は、第２の周波数のＤＡＣクロックである。そして、図９（ｃ）はシリーズのＹＵＶのデジタル映像信号であり、図９（ｄ）、（ｅ）、（ｆ）が並列化されたＹＵＶのデジタル映像信号である。そして図９（ｇ）、（ｈ）、（ｉ）がＹＵＶのデジタル映像信号から生成されたＲＧＢ信号である。この信号は、図９（ｊ）のＤＡＣクロックにより出力される。このアナログ出力信号は、サンプルホールド部において、第２の周波数のサンプリングクロックでサンプリングされる。図９（ｋ）がサンプリングクロックであり、図９（ｌ），（ｍ）がＲ信号のサンプル例である。

上記したように、補間処理を行わない場合には、サンプルホールド部３０４において、サンプルする時点と、画素データに切り替わり点との時間間隔が、小さい場合と、大きい場合があり、変動幅が大きい。しかもこの変動を与える周波数は、画素信号のサンプリング周波数に近い。このことは、サンプルホールド部３０４にホールドされたアナログ画素信号に対して悪影響をあたえることである。

そこでこのような問題を改善するために、この発明では、図１−図３で説明した補間処理を行うものである。これにより、画素信号の切り替わり点とサンプリング点との位相ずれがあると、アナログ画素信号には減衰しやすい高周波成分が含まれることになるが、図８、図９に示した例よりは格段と影響力が少ない。つまり画質劣化を抑制することができる。

次に、図４、図５で説明したような処理を行なわなかった場合について図１０、図１１を参照して説明する。図１０において、図１０（Ａ）は、画素信号のサンプリングクロックであり、ＲＧＢ画素信号（図１０（Ｂ），図１０（Ｃ），図１０（Ｄ））が同じ位相である。したがって、１つのカラー画素に対応する適正な３つの画素信号は、位相が合致したＲＧＢ画素信号（たとえば丸８１で囲む画素信号）である。このＲＧＢ画素信号がパネル上の対応するＲＧＢ表示画素（図１０（Ｅ））に供給されれば、適切なカラー画像表示８２１が得られる。カラー画素表示８２０、８２１，８２２、８２３、・・・は適正なカラー画素表示である。

しかしながら、必ずしもサンプリング位相が適切な位相であるとは限らない。このような場合、歪みを持つ、あるいは品質が劣化したカラー画素表示Ｆ・・・を得ることになる。

上記したサンプリング方法の場合は、２フレーム巡回型の駆動を行なってもどうように歪みを持つ、あるいは品質が劣化したカラー画素表示を得ることになる。図１１には、２フレーム巡回型の駆動が行なわれたときに駆動されるパネル上の画素の並びを示している。安定したカラー画素表示９１１，９１２，９１３，９１４・・・・、９２１，９２２，９２３，９２４・・・・が得られている場合は、歪みもなく品質も高い。しかしながらサンプリング位相がずれた場合、歪みを持ったカラー画素表示Ｆが得られる。図６（ｂ）、図６（ｃ）で説明したような表示画素選択を行なっても歪みを持ったカラー画素表示が生じる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

この発明による平面表示装置の一実施形態を示すブロック図である。 図１に示した装置の補間動作と画素データのアナログ変換を説明するために示したタイミング図である。 図１に示した装置のサンプリング動作を説明するために示したタイミング図である。 図１に示した装置のＲＧＢ画素信号の位相制御とサンプルホールドタイミングを示す図である。 図１に示した装置の駆動方式の例を示す説明図である。 図１に示した装置の駆動方式の各種例を示す説明図である。 図１の信号処理回路の他の例を示す図である。 図２で説明した補間処理を行わない場合の画素データのデジタルアナログ変換動作のタイミング図である。 図２で説明した補間処理を行わない場合のアナログ画素信号のサンプルホールド動作と歪み発生要因を説明するタイミング図である。 図４で説明した位相制御を行なわない場合のＲＧＢ画素信号の位相とサンプルホールドタイミングを示す図である。 図４で説明した位相制御を行なわない場合に、２フレーム巡回型駆動方式を採用したときの歪み発生要因を説明する図である。

符号の説明

１０１・・・制御信号発生回路、２０１・・・信号処理部、３００・・・表示器、３０４・・・サンプルホールド部、３０５・・・ゲート部、２１・・・ＹＵＶ／ＲＧＢ変換回路、２２・・・補間回路、２３・・・デジタルアナログ変換器、２４・・・位相制御回路。

Claims (9)

1. 第１の並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にする位相制御回路と、
   前記位相制御回路から並列出力された第２の並列配置ＲＧＢ画素信号をそれぞれサンプルして、単一画素信号の周波数の３倍の周波数である直列配置ＲＧＢ画素信号を得るサンプルホールド部と、
   この直列配置ＲＧＢ画素信号を対応する表示画素に供給する表示領域用のドライバと、
   を具備したことを特徴とする平面表示装置。
2. 前記表示領域用のドライバは、前記サンプルホールド部から前記直列配置ＲＧＢ画素信号を対応する表示画素に供給する場合、ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，・・・・・の複数のペアを設定し、ｎフレームで各ペアの一方の画素信号を対応する表示画素に供給し、（ｎ＋１）フレームで各ペアの他方の画素信号を対応する表示画素に供給することを特徴とする請求項１記載の平面表示装置。
3. 前記表示領域用のドライバは、前記サンプルホールド部から前記直列配置ＲＧＢ画素信号を対応する表示画素に供給する場合、ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，ＲＧ画素信号，ＢＲ画素信号，ＧＢ画素信号，・・・・・の複数のペアを設定し、ｎフレームで各ペアの一方の画素信号を対応する表示画素に供給し、（ｎ＋１）フレームで各ペアの他方の画素信号を対応する表示画素に供給し、
   かつ同じフレーム内の上下水平ライン間では画素信号が水平方向にずれるように、一方と他方の画素信号が選択される
   ことを特徴とする請求項１記載の平面表示装置。
4. 前記位相制御回路は、デジタルアナログ変換器の出力である第１の並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にすることを特徴とする請求項１記載の平面表示装置。
5. 前記位相制御回路は、デジタル信号である並列配置ＲＧＢ画素信号が互いに１２０度位相がずれた状態にし、アナログデジタル変換器に供給することを特徴とする請求項１記載の平面表示装置。
6. 第１の周波数（ｆ）のクロックでシリーズ化して送られてくるＹＵＶ成分のデジタル映像信号を成分毎に分離して並列化して第２の周波数（ｆ／Ｎ１）のクロックの並列データ列とし、並列データ列を用いて演算処理することにより、並列化した第１の中間並列ＲＧＢ信号を生成する変換回路と、
   前記第１の中間並列ＲＧＢ信号に対して、その時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置し、さらに前記第１と第２の中間並列ＲＧＢ信号の時間軸方向に補間処理により生成した前並列ＲＧＢ信号、後並列ＲＧＢ信号を配置し、前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を出力する補間回路と、
   前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を各Ｒ系統、Ｇ系統、Ｂ系統毎にアナログ変換して前記第１の周波数（ｆ）のクロックで出力するデジタルアナログ変換器と、
   を有し、前記デジタルアナログ変換器の出力が、前記位相制御回路に入力されることを特徴とする請求項１記載の平面表示装置。
7. 前記サンプルホールド部は、
   前記位相制御回路から出力され、前記第１の周波数（ｆ）のクロックで送られてきた前記前並列ＲＧＢ信号、第１、第２中間並列ＲＧＢ信号及び後並列ＲＧＢ信号を、それぞれ画素数変換のための第３の周波数（ｆ／Ｎ２）のクロックでサンプルホールドする
   ことを特徴とする請求項６記載の平面表示装置。
8. さらに第１のスイッチが設けられ、
   前記第１のスイッチは、前記デジタルアナログ変換器に対して、前記変換回路からの出力信号を直接導くか、または前記補間回路の出力信号を導くことを特徴とする請求項６記載の平面表示装置。
9. 更に第２のスイッチが設けられ、
   前記第２のスイッチは、前記サンプルホールド部に対して、前記デジタルアナログ変換器の出力信号を直接導くか、または、前記位相制御回路の出力信号を導くことを特徴とする請求項８記載の平面表示装置。

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