JP2003101975A - 多階調伝送方法 - Google Patents
多階調伝送方法Info
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- JP2003101975A JP2003101975A JP2001292900A JP2001292900A JP2003101975A JP 2003101975 A JP2003101975 A JP 2003101975A JP 2001292900 A JP2001292900 A JP 2001292900A JP 2001292900 A JP2001292900 A JP 2001292900A JP 2003101975 A JP2003101975 A JP 2003101975A
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Abstract
(57)【要約】
【課題】 ＰＣにおける低階調高ビットレート伝送用の
ＩＣ、コネクタなどを使用し、ビデオ信号のような高階
調低ビットレート信号を伝送する。 【解決手段】 １２ビット階調データを転送するのに、
６ビット用ＬＶＤＳで接続を行ない、インタレース中あ
るいはブランキング期間に、残りビットを転送する。
ＩＣ、コネクタなどを使用し、ビデオ信号のような高階
調低ビットレート信号を伝送する。 【解決手段】 １２ビット階調データを転送するのに、
６ビット用ＬＶＤＳで接続を行ない、インタレース中あ
るいはブランキング期間に、残りビットを転送する。
Description
【０００１】
【発明の属する技術分野】本発明はデジタルの画像情報
伝送方法に関し、特に多階調画像を伝送できる画像情報
伝送方法を提案するものである。
伝送方法に関し、特に多階調画像を伝送できる画像情報
伝送方法を提案するものである。
【０００２】
【従来の技術】ＬＶＤＳ(Low Voltage Differential Si
gnaling)、ＴＭＤＳ(Transition Standards Differenti
al Signaling) 等、複数のデータ線をまとめてパラレル
シリアル変換し、伝送を行なうＩＣがある。このＩＣは
ＰＣ用に開発されたものであり、ＲＧＢ各色あたり６な
いし８Ｂｉｔの階調データ数に対応して作られている。
またＩＣだけでなくコネクタおよびケーブルもＲＧＢ各
色６ないし８Ｂｉｔの階調データ数に対応して作られて
いる。
gnaling)、ＴＭＤＳ(Transition Standards Differenti
al Signaling) 等、複数のデータ線をまとめてパラレル
シリアル変換し、伝送を行なうＩＣがある。このＩＣは
ＰＣ用に開発されたものであり、ＲＧＢ各色あたり６な
いし８Ｂｉｔの階調データ数に対応して作られている。
またＩＣだけでなくコネクタおよびケーブルもＲＧＢ各
色６ないし８Ｂｉｔの階調データ数に対応して作られて
いる。
【０００３】図１３は従来例のブロック図である。
【０００４】図中３０１はＰＣ、ＴＶチューナ、ＳＴＢ
（セットトップボックス）などの映像送出装置である。
３０２は液晶モニタ、ＰＤＰモニタ、ＣＲＴモニタ等の
表示装置、３０３はグラフィックＩＣやＮＴＳＣデコー
ダなどの描画素子、３０４はＬＶＤＳ（ロー ボルテー
ジ ディファレンシャス シグナル）ドライバＩＣ、３０
５は２０ないし２６極コネクタ、３０６はケーブル、３
０７は３０５と同様のコネクタ、３０８はＬＶＤＳレシ
ーバＩＣ、３０９は液晶パネルやＰＤＰパネルなどの表
示素子、である。
（セットトップボックス）などの映像送出装置である。
３０２は液晶モニタ、ＰＤＰモニタ、ＣＲＴモニタ等の
表示装置、３０３はグラフィックＩＣやＮＴＳＣデコー
ダなどの描画素子、３０４はＬＶＤＳ（ロー ボルテー
ジ ディファレンシャス シグナル）ドライバＩＣ、３０
５は２０ないし２６極コネクタ、３０６はケーブル、３
０７は３０５と同様のコネクタ、３０８はＬＶＤＳレシ
ーバＩＣ、３０９は液晶パネルやＰＤＰパネルなどの表
示素子、である。
【０００５】なお、ＬＶＤＳ技術の一種である、ＴＭＤ
Ｓでも同様の構成になる。
Ｓでも同様の構成になる。
【０００６】次に、図１４に、伝送する信号の種類を示
す。
す。
【０００７】伝送する信号は以下の通りである。３１１
は赤データ６ビット、３１２は緑データ６ビット、３１
３は青データ６ビット、３１４は水平同期信号、３１５
は垂直同期信号、３１６はデータクロック、である。
は赤データ６ビット、３１２は緑データ６ビット、３１
３は青データ６ビット、３１４は水平同期信号、３１５
は垂直同期信号、３１６はデータクロック、である。
【０００８】図１５にこれら信号の波形を示す。
【０００９】図中、３２１は垂直同期信号の波形、３２
２は水平同期信号の波形、３２３は各色データの波形、
である。
２は水平同期信号の波形、３２３は各色データの波形、
である。
【００１０】これら信号をＬＶＤＳドライバ３０４によ
り、７倍のクロックを持つ４対の作動信号に変換し、コ
ネクタ及びケーブルを通して伝送する。ＬＶＤＳレシー
バ３０７により、元の信号に復元する。
り、７倍のクロックを持つ４対の作動信号に変換し、コ
ネクタ及びケーブルを通して伝送する。ＬＶＤＳレシー
バ３０７により、元の信号に復元する。
【００１１】
【発明が解決しようとする課題】ところで、ＴＶなどの
ビデオ信号用表示装置においても、デジタル技術の進歩
にともないデジタル信号処理を行なうようになってきて
おり、その場合１０ないし１２ビットの階調を使う方が
画質を向上出来る。しかし上記ＬＶＤＳまたはＴＭＤＳ
用ＩＣ、コネクタ、ケーブルはいずれも各色６ないし８
ビット用であり、１０ビット以上に対応するには、２組
分使用するか、新規に全ての構成を作り直す必要があ
る。
ビデオ信号用表示装置においても、デジタル技術の進歩
にともないデジタル信号処理を行なうようになってきて
おり、その場合１０ないし１２ビットの階調を使う方が
画質を向上出来る。しかし上記ＬＶＤＳまたはＴＭＤＳ
用ＩＣ、コネクタ、ケーブルはいずれも各色６ないし８
ビット用であり、１０ビット以上に対応するには、２組
分使用するか、新規に全ての構成を作り直す必要があ
る。
【００１２】本発明はこのような問題点を解決するため
になされたものであり、６、８ビット用のＬＶＤＳ、Ｔ
ＭＤＳ用ＩＣ，コネクタ、ケーブルなどを用い、１０ビ
ット以上伝送することを目的とする。
になされたものであり、６、８ビット用のＬＶＤＳ、Ｔ
ＭＤＳ用ＩＣ，コネクタ、ケーブルなどを用い、１０ビ
ット以上伝送することを目的とする。
【００１３】
【課題を解決するための手段】本発明では、１２ビット
の画像信号をインタレースの走査がヒットしたラインは
上位６ビットを伝送し、ヒットしていないラインは前ラ
インの下位６ビットを伝送する。フィールドの奇数偶数
情報はＶｓｙｎｃ時にデータラインに乗せて伝送してお
く。
の画像信号をインタレースの走査がヒットしたラインは
上位６ビットを伝送し、ヒットしていないラインは前ラ
インの下位６ビットを伝送する。フィールドの奇数偶数
情報はＶｓｙｎｃ時にデータラインに乗せて伝送してお
く。
【００１４】表示機側では、次ラインに乗っている下ビ
ットを上ビットに足して、ヒットしているラインに表示
する。
ットを上ビットに足して、ヒットしているラインに表示
する。
【００１５】あるいは、１２ビットの画像信号をインタ
レースの走査がヒットしたラインは上位６ビットを伝送
し、ヒットしていないラインは前フィールドの下位６ビ
ットを伝送する。表示機側では、上位６ビットは上位に
重み付けし下位は０として、また下位６ビットは下位に
重み付けし上位は０として、プログレッシブ信号として
表示する。
レースの走査がヒットしたラインは上位６ビットを伝送
し、ヒットしていないラインは前フィールドの下位６ビ
ットを伝送する。表示機側では、上位６ビットは上位に
重み付けし下位は０として、また下位６ビットは下位に
重み付けし上位は０として、プログレッシブ信号として
表示する。
【００１６】あるいは、１２ビットの画像信号を奇数ビ
ットと偶数ビットに分け、インタレースの走査がヒット
したラインは奇数６ビットを伝送し、ヒットしていない
ラインは前フィールドの偶数６ビットを伝送する。
ットと偶数ビットに分け、インタレースの走査がヒット
したラインは奇数６ビットを伝送し、ヒットしていない
ラインは前フィールドの偶数６ビットを伝送する。
【００１７】表示機側では、奇数６ビットは空いている
偶数ビットを０とし、偶数６ビットは空いている奇数ビ
ットを０とて、プログレッシブ信号として表示する。
偶数ビットを０とし、偶数６ビットは空いている奇数ビ
ットを０とて、プログレッシブ信号として表示する。
【００１８】あるいは、１０ビットの画像信号をデータ
バリッド期間中は上位８ビットのみ転送し、水平ブラン
ク期間中に下位２ビットを４ドット分まとめて８ビット
にして転送する。表示機側では、下ビットを上ビットに
足して、ラインデータを再生し表示する。
バリッド期間中は上位８ビットのみ転送し、水平ブラン
ク期間中に下位２ビットを４ドット分まとめて８ビット
にして転送する。表示機側では、下ビットを上ビットに
足して、ラインデータを再生し表示する。
【００１９】（作用）このようにして、１２ないし１０
ビットの階調付き画像データが６ないし８ビットの信号
幅で伝送される。
ビットの階調付き画像データが６ないし８ビットの信号
幅で伝送される。
【００２０】
【発明の実施の形態】（実施例１）第１実施例の動作を
概説すると、１２ビットの画像信号（ＢＡ９８７６５４
３２１０）をインタレースの走査がヒットしたラインは
上位６ビット（ＢＡ９８７６）を伝送し、ヒットしてい
ないラインは前ラインの下位６ビット（５４３２１０）
を伝送する。フィールドの奇数偶数情報はＶｓｙｎｃ時
にデータラインに乗せて伝送しておく、表示機側では、
次ラインに乗っている下ビットを上ビットに足してＢＡ
９８７６５４３２１０とし、ヒットしているラインに表
示する、というものである。
概説すると、１２ビットの画像信号（ＢＡ９８７６５４
３２１０）をインタレースの走査がヒットしたラインは
上位６ビット（ＢＡ９８７６）を伝送し、ヒットしてい
ないラインは前ラインの下位６ビット（５４３２１０）
を伝送する。フィールドの奇数偶数情報はＶｓｙｎｃ時
にデータラインに乗せて伝送しておく、表示機側では、
次ラインに乗っている下ビットを上ビットに足してＢＡ
９８７６５４３２１０とし、ヒットしているラインに表
示する、というものである。
【００２１】図１は、本発明の第１実施例のブロック図
である。図中１０１はＰＣ、ＴＶチューナ、ＳＴＢ（セ
ットトップボックス）などの映像送出装置、１０２は液
晶モニタ、ＰＤＰモニタ、ＣＲＴモニタ等の表示装置、
１０３はグラフィックＩＣやＮＴＳＣデコーダなどの描
画素子、１０４は信号のデータ幅を絞るための出力側変
換部、１０５はＬＶＤＳ（ロー ボルテージ ディファレ
ンシャス シグナル）ドライバＩＣ、１０６は２０ない
し２６極コネクタ、１０７はケーブル、１０８は１０６
と同様のコネクタ、１０９はＬＶＤＳレシーバＩＣ、１
１０は信号のデータ幅を広げるための入力側変換部、１
１１は液晶パネルやＰＤＰパネルなどの表示素子、であ
る。
である。図中１０１はＰＣ、ＴＶチューナ、ＳＴＢ（セ
ットトップボックス）などの映像送出装置、１０２は液
晶モニタ、ＰＤＰモニタ、ＣＲＴモニタ等の表示装置、
１０３はグラフィックＩＣやＮＴＳＣデコーダなどの描
画素子、１０４は信号のデータ幅を絞るための出力側変
換部、１０５はＬＶＤＳ（ロー ボルテージ ディファレ
ンシャス シグナル）ドライバＩＣ、１０６は２０ない
し２６極コネクタ、１０７はケーブル、１０８は１０６
と同様のコネクタ、１０９はＬＶＤＳレシーバＩＣ、１
１０は信号のデータ幅を広げるための入力側変換部、１
１１は液晶パネルやＰＤＰパネルなどの表示素子、であ
る。
【００２２】なお、ＬＶＤＳ技術の一種である、ＴＭＤ
Ｓでも同様の構成になる。
Ｓでも同様の構成になる。
【００２３】次に、図２に、伝送する信号の種類を示
す。
す。
【００２４】伝送する信号は以下の通り。１１２は赤デ
ータ１２ビット、１１３は緑データ１２ビット、１１４
は青データ１２ビット、１１５は水平同期信号、１１６
は垂直同期信号、１１７はデータクロック、である。
ータ１２ビット、１１３は緑データ１２ビット、１１４
は青データ１２ビット、１１５は水平同期信号、１１６
は垂直同期信号、１１７はデータクロック、である。
【００２５】本実施例では従来例と異なり、元となる各
色のビット幅は１２ビットである。この１２ビット幅を
出力側変換部１０４にて、６ビット幅に変換し、従来例
と同じＬＶＤＳドライバ、コネクタ、ケーブル、ＬＶＤ
Ｓレシーバを使用して伝送する。そして入力側変換部１
１０にて１２ビット幅に戻し、１２ビット幅を表示する
ことが可能な表示素子１１１にて表示する。
色のビット幅は１２ビットである。この１２ビット幅を
出力側変換部１０４にて、６ビット幅に変換し、従来例
と同じＬＶＤＳドライバ、コネクタ、ケーブル、ＬＶＤ
Ｓレシーバを使用して伝送する。そして入力側変換部１
１０にて１２ビット幅に戻し、１２ビット幅を表示する
ことが可能な表示素子１１１にて表示する。
【００２６】次に、図３として、本発明の第１実施例の
出力側変換部１０４の内部ブロック図を示す。図中、１
２１は上位ビット用ラインバッファ、１２２は下位ビッ
ト用ラインバッファ、１２３はフラグ生成部、１２４は
２本のラインバッファおよびフラグ生成部の出力から一
つを選択するセレクタ、１２５はセレクタを切り替える
ためのタイミングを生成するタイミング生成部、１２６
は入力データの上位ビット、１２７は入力データの下位
ビット、１２８は出力データ、である。
出力側変換部１０４の内部ブロック図を示す。図中、１
２１は上位ビット用ラインバッファ、１２２は下位ビッ
ト用ラインバッファ、１２３はフラグ生成部、１２４は
２本のラインバッファおよびフラグ生成部の出力から一
つを選択するセレクタ、１２５はセレクタを切り替える
ためのタイミングを生成するタイミング生成部、１２６
は入力データの上位ビット、１２７は入力データの下位
ビット、１２８は出力データ、である。
【００２７】図３において、フラグは、フラグ生成部１
２３でフレームをカウントした時の第０ビットとして得
られる。ＥＶＥＮの時０、ＯＤＤの時１である。
２３でフレームをカウントした時の第０ビットとして得
られる。ＥＶＥＮの時０、ＯＤＤの時１である。
【００２８】タイミング生成部１２５では、このフラグ
と水平同期信号をカウントした時の第０ビットとを排他
的論理和し、セレクタにて上位ビットと下位ビットを切
り替える。また、垂直同期信号のタイミングにてフラグ
そのものを出力するように、セレクタ１２４を切り替え
る。
と水平同期信号をカウントした時の第０ビットとを排他
的論理和し、セレクタにて上位ビットと下位ビットを切
り替える。また、垂直同期信号のタイミングにてフラグ
そのものを出力するように、セレクタ１２４を切り替え
る。
【００２９】次に、図４として、本発明の第１実施例の
入力側変換部１１０の内部ブロック図を示す。図中、１
３１は上位ビット用ラインバッファ、１３２は下位ビッ
ト用ラインバッファ、１３３はフラグラッチ部、１３４
は入力データ、１３５は出力データの上位ビット、１３
６は出力データの下位ビット、１３７は偶数奇数ライン
の判定部、である。
入力側変換部１１０の内部ブロック図を示す。図中、１
３１は上位ビット用ラインバッファ、１３２は下位ビッ
ト用ラインバッファ、１３３はフラグラッチ部、１３４
は入力データ、１３５は出力データの上位ビット、１３
６は出力データの下位ビット、１３７は偶数奇数ライン
の判定部、である。
【００３０】図４において、フラグは垂直同期信号のタ
イミングでフラグラッチ１３３に蓄えられる。偶数奇数
判定部１３７では、そのフラグと水平同期信号をカウン
トした値の第０ビットとを排他的論理和し、その値が０
ならラインバッファ１３１にデータ信号を記憶し、値が
１ならラインバッファ１３２に記憶するようにイネーブ
ル信号を出す。その結果、ラインバッファ１３１には上
位ビットデータが、ラインバッファ１３２には下位ビッ
トデータが保存されるので、これらからの出力を合わせ
て、もとの１２ビットデータを得る。
イミングでフラグラッチ１３３に蓄えられる。偶数奇数
判定部１３７では、そのフラグと水平同期信号をカウン
トした値の第０ビットとを排他的論理和し、その値が０
ならラインバッファ１３１にデータ信号を記憶し、値が
１ならラインバッファ１３２に記憶するようにイネーブ
ル信号を出す。その結果、ラインバッファ１３１には上
位ビットデータが、ラインバッファ１３２には下位ビッ
トデータが保存されるので、これらからの出力を合わせ
て、もとの１２ビットデータを得る。
【００３１】図５は、出力データ１２８並びに入力デー
タ１３４の信号波形である。図中、１４１は偶数フレー
ムの垂直同期信号、１４２は水平同期信号、１４３は偶
数フレームのデータ信号、１４４は奇数フレームの垂直
同期信号、１４５は１４２と同じ水平同期信号、１４６
は奇数フレームのデータ信号、である。
タ１３４の信号波形である。図中、１４１は偶数フレー
ムの垂直同期信号、１４２は水平同期信号、１４３は偶
数フレームのデータ信号、１４４は奇数フレームの垂直
同期信号、１４５は１４２と同じ水平同期信号、１４６
は奇数フレームのデータ信号、である。
【００３２】データ信号はＡＲ（５：０）、ＡＧ（５：
０）、ＡＢ（５：０）である。これには、フラグデー
タ、上位ビットデータ、下位ビットデータのそれぞれ
が、時間分割されて重ねられている。
０）、ＡＢ（５：０）である。これには、フラグデー
タ、上位ビットデータ、下位ビットデータのそれぞれ
が、時間分割されて重ねられている。
【００３３】データの重ね方であるが、偶数フレームで
は、まずライン０の上位ビットから始め、ライン０の下
位ビット、ライン２の上位ビット、ライン２の下位ビッ
ト、と続く。以下、偶数ラインの上位ビットおよび下位
ビットを伝送し、奇数ラインのデータは送らない。逆に
奇数フレームでは、奇数ラインの下位ビットと上位ビッ
トを伝送する。
は、まずライン０の上位ビットから始め、ライン０の下
位ビット、ライン２の上位ビット、ライン２の下位ビッ
ト、と続く。以下、偶数ラインの上位ビットおよび下位
ビットを伝送し、奇数ラインのデータは送らない。逆に
奇数フレームでは、奇数ラインの下位ビットと上位ビッ
トを伝送する。
【００３４】図６は、フラグを示した図である。ＡＲ，
ＡＧ，ＡＢそれぞれの第０ビットにフレームがＥＶＥＮ
なのかＯＤＤなのかを示すデータがある。
ＡＧ，ＡＢそれぞれの第０ビットにフレームがＥＶＥＮ
なのかＯＤＤなのかを示すデータがある。
【００３５】（実施例２）１２ビットの画像信号（ＢＡ
９８７６５４３２１０）をインタレースの走査がヒット
したラインは上位６ビット（ＢＡ９８７６）を伝送し、
ヒットしていないラインは前フィールドの下位６ビット
（５４３２１０）を伝送する。表示機側では、上位６ビ
ットをＢＡ９８７６００００００とし、下位６ビットを
００００００５４３２１０として、プログレッシブ信号
として表示する。
９８７６５４３２１０）をインタレースの走査がヒット
したラインは上位６ビット（ＢＡ９８７６）を伝送し、
ヒットしていないラインは前フィールドの下位６ビット
（５４３２１０）を伝送する。表示機側では、上位６ビ
ットをＢＡ９８７６００００００とし、下位６ビットを
００００００５４３２１０として、プログレッシブ信号
として表示する。
【００３６】あるいは、１２ビットの画像信号（ＢＡ９
８７６５４３２１０）を奇数ビットと偶数ビットに分
け、インタレースの走査がヒットしたラインは奇数６ビ
ット（Ｂ９７５３１）を伝送し、ヒットしていないライ
ンは前フィールドの偶数６ビット（Ａ８６４２０）を伝
送する。表示機側では、６ビットを奇数Ｂ０９０７０５
０３０１６０とし、偶数６ビットを０Ａ０８０６０４０
２００として、プログレッシブ信号として表示する。
８７６５４３２１０）を奇数ビットと偶数ビットに分
け、インタレースの走査がヒットしたラインは奇数６ビ
ット（Ｂ９７５３１）を伝送し、ヒットしていないライ
ンは前フィールドの偶数６ビット（Ａ８６４２０）を伝
送する。表示機側では、６ビットを奇数Ｂ０９０７０５
０３０１６０とし、偶数６ビットを０Ａ０８０６０４０
２００として、プログレッシブ信号として表示する。
【００３７】図７は、第２実施例における出力側変換部
１０４の内部ブロック図である。図中、１６１は映像を
１フィールド分蓄えるフィールドメモリ、１６２はフィ
ールドメモリ１６１に対するアドレス生成部、１６３は
フラグ生成部、１６４はフィールドメモリ出力の上位下
位およびフラグ生成部の出力から一つを選択するセレク
タ、１６５はセレクタを切り替えるためのタイミングを
生成するタイミング生成部、１６６は入力データ、１６
７は出力データ、である。
１０４の内部ブロック図である。図中、１６１は映像を
１フィールド分蓄えるフィールドメモリ、１６２はフィ
ールドメモリ１６１に対するアドレス生成部、１６３は
フラグ生成部、１６４はフィールドメモリ出力の上位下
位およびフラグ生成部の出力から一つを選択するセレク
タ、１６５はセレクタを切り替えるためのタイミングを
生成するタイミング生成部、１６６は入力データ、１６
７は出力データ、である。
【００３８】図７において、入力データは全ていったん
フィールドメモリ１６１に蓄える。フラグは、フラグ生
成部１６３でフレームをカウントした時の第０ビットと
して得られる。ＥＶＥＮの時０、ＯＤＤの時１である。
タイミング生成部１６５では、このフラグと水平同期信
号をカウントした時の第０ビットとを排他的論理和し、
セレクタにてアドレス生成部によって読み出された上位
ビットと下位ビットを切り替える。また、垂直同期信号
のタイミングにてフラグそのものを出力するように、セ
レクタ１６４を切り替える。
フィールドメモリ１６１に蓄える。フラグは、フラグ生
成部１６３でフレームをカウントした時の第０ビットと
して得られる。ＥＶＥＮの時０、ＯＤＤの時１である。
タイミング生成部１６５では、このフラグと水平同期信
号をカウントした時の第０ビットとを排他的論理和し、
セレクタにてアドレス生成部によって読み出された上位
ビットと下位ビットを切り替える。また、垂直同期信号
のタイミングにてフラグそのものを出力するように、セ
レクタ１６４を切り替える。
【００３９】図８は、第２実施例における入力側変換部
１１０の内部ブロック図である。図中、１７１はフラグ
ラッチ部、１７２は偶数奇数ラインの判定部、１７３は
６個の０ビット、１７４と１７５はセレクタ、１７６は
入力データ、１７７は出力データの上位ビット、１７８
は出力データの下位ビット、である。
１１０の内部ブロック図である。図中、１７１はフラグ
ラッチ部、１７２は偶数奇数ラインの判定部、１７３は
６個の０ビット、１７４と１７５はセレクタ、１７６は
入力データ、１７７は出力データの上位ビット、１７８
は出力データの下位ビット、である。
【００４０】図８において、フラグは垂直同期信号のタ
イミングでフラグラッチ１７１に蓄えられる。偶数奇数
判定部１７２では、そのフラグと水平同期信号をカウン
トした値の第０ビットとを排他的論理和し、その値が０
なら０、１なら１を出す。セレクタでは０の時上側のデ
ータ、１の時下側のデータを出すとする。その結果、偶
数フレームの偶数ライン、および奇数フレームの奇数ラ
インでは、上側セレクタ１７４は入力データを出力し、
下側セレクタ１７５は００００００データを出力する。
イミングでフラグラッチ１７１に蓄えられる。偶数奇数
判定部１７２では、そのフラグと水平同期信号をカウン
トした値の第０ビットとを排他的論理和し、その値が０
なら０、１なら１を出す。セレクタでは０の時上側のデ
ータ、１の時下側のデータを出すとする。その結果、偶
数フレームの偶数ライン、および奇数フレームの奇数ラ
インでは、上側セレクタ１７４は入力データを出力し、
下側セレクタ１７５は００００００データを出力する。
【００４１】逆に、偶数フレームの奇数ライン、および
奇数フレームの偶数ラインでは、上側セレクタ１７４は
００００００データを出力し、下側セレクタ１７５は入
力データを出力する。
奇数フレームの偶数ラインでは、上側セレクタ１７４は
００００００データを出力し、下側セレクタ１７５は入
力データを出力する。
【００４２】このように出力されたデータを表示素子１
１１上では、フレーム間で光線量の和として出力するこ
とで、目の残像作用により、１２ビット分の映像として
捉えられる。
１１上では、フレーム間で光線量の和として出力するこ
とで、目の残像作用により、１２ビット分の映像として
捉えられる。
【００４３】図９は、出力データ１６７並びに入力デー
タ１７６の信号波形である。図中、１８１は偶数フレー
ムの垂直同期信号、１８２は水平同期信号、１８３は偶
数フレームのデータ信号、１８４は奇数フレームの垂直
同期信号、１８５は１８２と同じ水平同期信号、１８６
は奇数フレームのデータ信号、である。
タ１７６の信号波形である。図中、１８１は偶数フレー
ムの垂直同期信号、１８２は水平同期信号、１８３は偶
数フレームのデータ信号、１８４は奇数フレームの垂直
同期信号、１８５は１８２と同じ水平同期信号、１８６
は奇数フレームのデータ信号、である。
【００４４】データ信号はＡＲ（５：０）、ＡＧ（５：
０）、ＡＢ（５：０）である。これには、フラグデー
タ、上位ビットデータ、下位ビットデータのそれぞれ
が、時間分割されて重ねられている。
０）、ＡＢ（５：０）である。これには、フラグデー
タ、上位ビットデータ、下位ビットデータのそれぞれ
が、時間分割されて重ねられている。
【００４５】データの重ね方であるが、偶数フレームで
は、まずライン０の上位ビットから始め、ライン１の下
位ビット、ライン２の上位ビット、ライン３の下位ビッ
ト、と続く。以下、偶数ラインの上位ビットと奇数ライ
ンの下位ビットを伝送する。逆に奇数フレームでは、偶
数ラインの下位ビットと奇数ラインの上位ビットを伝送
する。
は、まずライン０の上位ビットから始め、ライン１の下
位ビット、ライン２の上位ビット、ライン３の下位ビッ
ト、と続く。以下、偶数ラインの上位ビットと奇数ライ
ンの下位ビットを伝送する。逆に奇数フレームでは、偶
数ラインの下位ビットと奇数ラインの上位ビットを伝送
する。
【００４６】実施例２においては、表示機側の回路が簡
単になるという特徴がある。
単になるという特徴がある。
【００４７】本実施例では、１２ビットを上下半分づつ
に分けたが、どう分けるかは任意である。例えば、偶数
ビットと奇数ビットそれぞれに分離して伝送しても良
い。
に分けたが、どう分けるかは任意である。例えば、偶数
ビットと奇数ビットそれぞれに分離して伝送しても良
い。
【００４８】（実施例３）１０ビットの画像信号（９８
７６５４３２１０）をデータバリッド期間中は上位８ビ
ット（９８７６５４３２）のみ転送し、水平ブランク期
間中に下位２ビットを４ドット分まとめて８ビットにし
て（１０１０１０１０）転送する。
７６５４３２１０）をデータバリッド期間中は上位８ビ
ット（９８７６５４３２）のみ転送し、水平ブランク期
間中に下位２ビットを４ドット分まとめて８ビットにし
て（１０１０１０１０）転送する。
【００４９】表示機側では、下ビットを上ビットに足し
て９８７６５４３２１０とし、ラインデータを再生し表
示する。
て９８７６５４３２１０とし、ラインデータを再生し表
示する。
【００５０】図１０は、出力データ２０８並びに入力デ
ータ２１４の信号波形である。図中、１９１は垂直同期
信号、１９２は水平同期信号、１９３はデータ信号、で
ある。
ータ２１４の信号波形である。図中、１９１は垂直同期
信号、１９２は水平同期信号、１９３はデータ信号、で
ある。
【００５１】第１，２実施例と異なり、データ信号はＡ
Ｒ（７：０）、ＡＧ（７：０）、ＡＢ（７：０）であ
る。これには、上位ビットデータ、デリミターデータ、
下位ビットデータのそれぞれが、時間分割されて重ねら
れている。データの重ね方であるが、デリミター値（Ｆ
Ｆ）をのぞいた上位データと、デリミター値ＦＦと、４
個分の２ビットを積み上げた下位データ、からなる。
Ｒ（７：０）、ＡＧ（７：０）、ＡＢ（７：０）であ
る。これには、上位ビットデータ、デリミターデータ、
下位ビットデータのそれぞれが、時間分割されて重ねら
れている。データの重ね方であるが、デリミター値（Ｆ
Ｆ）をのぞいた上位データと、デリミター値ＦＦと、４
個分の２ビットを積み上げた下位データ、からなる。
【００５２】図１１は、本発明の第３実施例の出力側変
換部１０４の内部ブロック図、である。図中、２０１は
上位ビット用からデリミタフラグの除去部、２０２は下
位ビット用ラインバッファ、２０３はデリミタフラグ、
２０４は除去部およびラインバッファおよびフラグの出
力から一つを選択するセレクタ、２０５はセレクタを切
り替えるためのタイミングを生成するタイミング生成
部、２０６は入力データの上位ビット、２０７は入力デ
ータの下位ビット、２０８は出力データ、である。
換部１０４の内部ブロック図、である。図中、２０１は
上位ビット用からデリミタフラグの除去部、２０２は下
位ビット用ラインバッファ、２０３はデリミタフラグ、
２０４は除去部およびラインバッファおよびフラグの出
力から一つを選択するセレクタ、２０５はセレクタを切
り替えるためのタイミングを生成するタイミング生成
部、２０６は入力データの上位ビット、２０７は入力デ
ータの下位ビット、２０８は出力データ、である。
【００５３】図１１において、デリミタフラグは、値は
任意だが１例としてＦＦＨとする。この時、上位データ
で、ＦＦＨとなっている画素は、デリミターと見分けが
付かなくなるので、除去部２０１にてＦＦＨ→ＦＥＨに
変換する。なお、ＦＥＨ以下の値はそのままとする。下
位ビットはラインバッファ２０２に蓄える時に、２ビッ
ト分の４画素を合わせて８ビットとして記憶する。
任意だが１例としてＦＦＨとする。この時、上位データ
で、ＦＦＨとなっている画素は、デリミターと見分けが
付かなくなるので、除去部２０１にてＦＦＨ→ＦＥＨに
変換する。なお、ＦＥＨ以下の値はそのままとする。下
位ビットはラインバッファ２０２に蓄える時に、２ビッ
ト分の４画素を合わせて８ビットとして記憶する。
【００５４】タイミング生成部２０５では、各水平同期
信号後にフロントポーチおよび水平画素分だけＣＬＫを
カウントしている間、セレクタ２０４は上位データにセ
レクトし、次に１ＣＬＫ分デリミタフラグをセレクト
し、次に水平画素数の４分の１だけ、下位ラインバッフ
ァ２０２の出力をセレクトさせるように切り替える。
信号後にフロントポーチおよび水平画素分だけＣＬＫを
カウントしている間、セレクタ２０４は上位データにセ
レクトし、次に１ＣＬＫ分デリミタフラグをセレクト
し、次に水平画素数の４分の１だけ、下位ラインバッフ
ァ２０２の出力をセレクトさせるように切り替える。
【００５５】次に、図１２として、本発明の第３実施例
の入力側変換部１１０の内部ブロック図を示す。図中、
２１１は上位ビット用ラインバッファ、２１２は下位ビ
ット用ラインバッファ、２１３はデリミタフラグ検出
部、２１４は入力データ、２１５は出力データの上位ビ
ット、２１６は出力データの下位ビット、２１７は下位
ビット用マルチプレクサ、である。
の入力側変換部１１０の内部ブロック図を示す。図中、
２１１は上位ビット用ラインバッファ、２１２は下位ビ
ット用ラインバッファ、２１３はデリミタフラグ検出
部、２１４は入力データ、２１５は出力データの上位ビ
ット、２１６は出力データの下位ビット、２１７は下位
ビット用マルチプレクサ、である。
【００５６】図１２においては、入力データはラインバ
ッファ２１１に蓄えられる。フラグ判定部では、データ
入力がデリミタフラグＦＦＨと一致するかどうか比較
し、一致したらイネーブル出力を出す、このイネーブル
出力は水平同期信号でクリアされる。イネーブル信号に
より、ラインバッファ２１２に下位データを蓄える。こ
のデータは４個の２ビットデータであり、マルチプレク
サ２１７によって、もとの２ビットデータに戻す。その
結果、これらからの出力を合わせて、もとの１０ビット
データを得る。
ッファ２１１に蓄えられる。フラグ判定部では、データ
入力がデリミタフラグＦＦＨと一致するかどうか比較
し、一致したらイネーブル出力を出す、このイネーブル
出力は水平同期信号でクリアされる。イネーブル信号に
より、ラインバッファ２１２に下位データを蓄える。こ
のデータは４個の２ビットデータであり、マルチプレク
サ２１７によって、もとの２ビットデータに戻す。その
結果、これらからの出力を合わせて、もとの１０ビット
データを得る。
【００５７】本実施例においては、データイネーブル信
号を付加することで、下位データを無視すれば、従来の
表示装置につなぐことが可能であり、互換性が保つこと
が出来る。
号を付加することで、下位データを無視すれば、従来の
表示装置につなぐことが可能であり、互換性が保つこと
が出来る。
【００５８】
【発明の効果】以上の如き本発明による場合は、従来の
６ないし８ビット階調を伝送するＩＣ，ケーブル、コネ
クタを用いて、１０ないし１２ビット階調の画像を伝送
できるので、きれいな画像を、低価格で実現できる。ま
た、実施例によっては従来からの装置との互換性を確保
することも出来る。
６ないし８ビット階調を伝送するＩＣ，ケーブル、コネ
クタを用いて、１０ないし１２ビット階調の画像を伝送
できるので、きれいな画像を、低価格で実現できる。ま
た、実施例によっては従来からの装置との互換性を確保
することも出来る。
【図１】 本発明の第１実施例のブロック図
【図２】 伝送する信号の種類を示す図
【図３】 本発明の第１実施例の出力側変換部１０４の
内部ブロック図
内部ブロック図
【図４】 本発明の第１実施例の入力側変換部１１０の
内部ブロック図
内部ブロック図
【図５】 出力データ１２８並びに入力データ１３４の
信号波形を示す図
信号波形を示す図
【図６】 フラグを示した図
【図７】 第２実施例の出力側変換部１０４の内部ブロ
ック図
ック図
【図８】 第２実施例の入力側変換部１１０の内部ブロ
ック図
ック図
【図９】 出力データ１６７並びに入力データ１７６の
信号波形を示す図
信号波形を示す図
【図１０】 出力データ２０８並びに入力データ２１４
の信号波形を示す図
の信号波形を示す図
【図１１】 本発明の第３実施例の出力側変換部１０４
の内部ブロック図
の内部ブロック図
【図１２】 本発明の第３実施例の入力側変換部１１０
の内部ブロック図
の内部ブロック図
【図１３】 従来例のブロック図
【図１４】 伝送する信号の種類を示す図
【図１５】 これら信号の波形を示す図
１０１ 映像送出装置
１０２ 表示装置
１０３ 描画素子
１０４ 出力側変換部
１０５ ＬＶＤＳドライバＩＣ
１０６ ２０ないし２６極コネクタ
１０７ ケーブル
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5C063 AB03 AB05 AB07 AB09 AC01
DA01 DA13 DB01
5C082 AA01 AA02 BB02 BC07 BD09
CB10 DA01
Claims (2)
- 【請求項１】 映像出力装置と映像表示装置間で、各色
あたり８ビットを超す階調データを有する画像データ
を、８ビット以下のバス幅にて伝送する方法において、 バス幅を超した分の階調データを、インタレース走査の
飛ばしライン期間にて、伝送することを特徴とする多階
調伝送方法。 - 【請求項２】 映像出力装置と映像表示装置間で、各色
あたり８ビットを超す階調データを有する画像データ
を、８ビット以下のバス幅にて伝送する方法において、 バス幅を超した分の階調データを、複数ドット分を圧縮
して水平ブランク期間中に、伝送することを特徴とする
多階調伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001292900A JP2003101975A (ja) | 2001-09-26 | 2001-09-26 | 多階調伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001292900A JP2003101975A (ja) | 2001-09-26 | 2001-09-26 | 多階調伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003101975A true JP2003101975A (ja) | 2003-04-04 |
Family
ID=19114782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001292900A Pending JP2003101975A (ja) | 2001-09-26 | 2001-09-26 | 多階調伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003101975A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005043769A1 (en) * | 2003-10-28 | 2005-05-12 | Via Technologies, Inc. | Combined transmitter |
| JP2007228606A (ja) * | 2006-02-24 | 2007-09-06 | Silicon Image Inc | シリアルデータリンクのために符号化された映像データを通信する並列インタフェースバス |
| US7599439B2 (en) | 2005-06-24 | 2009-10-06 | Silicon Image, Inc. | Method and system for transmitting N-bit video data over a serial link |
| CN102760403A (zh) * | 2011-04-25 | 2012-10-31 | 康佳集团股份有限公司 | 一种led模块的信号接口电路及led显示装置 |
-
2001
- 2001-09-26 JP JP2001292900A patent/JP2003101975A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005043769A1 (en) * | 2003-10-28 | 2005-05-12 | Via Technologies, Inc. | Combined transmitter |
| KR100730589B1 (ko) | 2003-10-28 | 2007-06-21 | 비아 테크노로지스, 인크. | 조합된 전송기 |
| US7353009B2 (en) | 2003-10-28 | 2008-04-01 | Via Technologies, Inc. | Combined transmitter |
| CN100403656C (zh) * | 2003-10-28 | 2008-07-16 | 威盛电子股份有限公司 | 组合传输器 |
| US7599439B2 (en) | 2005-06-24 | 2009-10-06 | Silicon Image, Inc. | Method and system for transmitting N-bit video data over a serial link |
| US8311126B2 (en) | 2005-06-24 | 2012-11-13 | Silicon Image, Inc. | Method and system for transmitting or receiving N-bit video data over a serial link |
| JP2007228606A (ja) * | 2006-02-24 | 2007-09-06 | Silicon Image Inc | シリアルデータリンクのために符号化された映像データを通信する並列インタフェースバス |
| CN102760403A (zh) * | 2011-04-25 | 2012-10-31 | 康佳集团股份有限公司 | 一种led模块的信号接口电路及led显示装置 |
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